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JP4055428B2 - Video signal processing clock generation circuit - Google Patents

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JP4055428B2
JP4055428B2 JP2002034205A JP2002034205A JP4055428B2 JP 4055428 B2 JP4055428 B2 JP 4055428B2 JP 2002034205 A JP2002034205 A JP 2002034205A JP 2002034205 A JP2002034205 A JP 2002034205A JP 4055428 B2 JP4055428 B2 JP 4055428B2
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Description

【0001】
【発明の属する技術分野】
本発明は、PDP(プラズマディスプレイ)やLCD(液晶ディスプレイ)パネルを用いた表示装置などにおいて、入力したアナログの映像信号をディジタルの映像信号に変換したり、変換後の信号をディジタル処理するためなどに利用するクロック信号(例えばシステムクロック信号)を生成する映像信号処理用クロック生成回路に関するものである。
【0002】
【従来の技術】
従来、この種の映像信号処理用クロック生成回路は、図9に示すよう、位相比較器12、LPF(ローパスフィルタ)14、VCO(電圧制御発振器)16及び分周器18からなるPLL(位相同期ループ)回路で構成され、入力した水平同期信号から映像信号処理用のクロック信号を生成し出力していた。20は、入力した複合映像信号に基づいて、水平同期信号、比較禁止信号及びリセット信号を生成して出力する信号処理回路である。
【0003】
位相比較器12は、水平同期信号を比較信号と比較して位相差に対応した信号を出力し、この出力信号をLPF14で積分して位相差に対応した電圧を生成し、この電圧でVCO16を制御して水平同期信号に同期したクロック信号を生成する。分周器18は、クロック信号を予め設定された分周比N(Nは2以上の整数値を表す。)で分周して周波数が1/Nの比較信号を生成し位相比較器12にフィードバックする。このフィードバックループにより分周器18から出力する比較信号の周波数と位相が水平同期信号の周波数と位相に収束していき、所定時間経過すると水平同期信号に同期した、安定した周波数のクロック信号がVCO16で生成され、出力する。
【0004】
PLL回路10で安定したクロック信号を生成するためには、基礎となる水平同期信号の周期が一定である必要がある。しかし、映像信号源によっては、水平同期信号の垂直同期期間に、水平同期信号の水平同期パルスの1/2の周期を持つ等価パルスが重畳されていたり、水平同期信号の位相が変化したり、水平同期信号の欠落が存在したりすると、クロック信号の周波数が変動する。このようなクロック信号の周波数変動を防止するため、従来は信号処理回路20で生成した比較禁止信号を位相比較器12に入力することによって、水平同期周期の乱れの大きい垂直同期期間又はその前後を含めた期間における位相比較を禁止していた。
【0005】
【発明が解決しようとする課題】
しかしながら、図9に示した従来例では、水平同期信号の垂直同期期間(又はその前後を含む期間)における位相比較を禁止していただけなので、水平同期信号へのノイズ混入、水平同期信号中の水平同期パルスPhの欠落、水平同期信号の位相変化等に対して、クロック信号の周波数変動や位相変動を十分に抑制することができないという問題点があった。
【0006】
例えばテレビ放送を受信する場合、受信電波が弱い(弱電界)ときに、図10(b)に示すように水平同期信号にノイズが混入したり、同図(c)に示すように水平同期信号中の水平同期パルスPhが欠落したりして水平同期周期が乱れることがあるが、このような水平同期周期の乱れは垂直同期期間以外にも発生するので、垂直同期期間の位相比較を禁止するだけでは不十分であるという問題点があった。
また、VTR(ビデオテープレコーダ)を映像信号源とした場合、機構上、図10(d)に示すように、水平同期信号の垂直同期期間の数ライン手前で水平同期信号の位相が変化する現象が現れる(すなわちスキューが発生する。)。このスキューの発生によって、図10(d)に示すように、水平同期周期が正常なN・Tck(Tckはクロック信号の周期を表す。)から異常なT1(図ではT1?N・Tck)に変化する。このようなスキュー発生に対しては、比較禁止信号で垂直同期期間の位相比較を禁止するだけでは不十分であるという問題点がった。
【0007】
一方、水平同期信号の周期変動の度合いや、スキューの発生位置は映像信号源よって異なっているために、正常な水平同期信号とノイズやスキューのある水平同期信号との切り分けが困難で、適切な処理ができない場合がある。
また同一回路でNTSC方式やHDTV方式のTV放送やパソコンのような複数の映像信号源に対応するためには、すなわち多様な信号フォーマットに対応するためには、PLL回路のロックレンジ(同期保持範囲)を広くする必要があるが、ロックレンジを広くすると水平同期信号の乱れの影響を受け易くなり、更なるクロック周波数や位相の安定化処理が必要となる。
【0008】
本発明は、上述の問題点に鑑みなされたもので、水平同期信号にノイズが混入したり、水平同期パルスPhの欠落が生じたり、スキュー発生等よって水平同期信号に位相変化が生じたりした場合でも、水平同期信号に基づいて生成するクロック信号の周波数変動や位相変動を小さく抑制することのできる映像信号処理用クロック生成回路を提供することを目的とするものである。
【0009】
【課題を解決するための手段】
請求項1の発明は、同期検出窓回路(24)から出力される水平同期信号を比較信号と比較して位相差に対応した信号を出力する位相比較器(12)と、位相比較器(12)の出力信号に基づいて生成するクロック信号の周波数を制御する電圧制御発振器(16)と、電圧制御発振器(16)で生成したクロック信号の周波数を分周比N(Nは2以上の整数を表す。)で分周し比較信号として位相比較器(12)へ出力する分周器(32)とを具備したPLL回路(22)と、分周器(32)から出力する比較信号に基づいて位相比較器(12)の位相比較期間TDを規制するための同期検出窓信号を、比較信号,分周比N及び窓幅設定値Wに基づいて生成する前記同期検出窓回路(24)と、入力した水平同期信号と前記分周器(32)から出力した比較信号の位相差を検出し、この検出値に基づいて窓幅設定値Wを出力する同期検出用の窓幅設定回路(26)とを具備し、前記同期検出窓信号の位相比較期間TDは、前記比較信号の比較パルスPcの立ち上がり時より前のタイミングで開始し、比較パルスPcの立ち上がり時より後のタイミングで終了することを特徴とするものである。
【0010】
このような構成において、位相比較器(12)の位相比較期間TDは同期検出窓回路(24)で生成した同期検出窓信号によって規制されるので、位相比較器(12)は、比較信号の比較パルスPcを含む位相比較設定期間TDだけ水平同期信号を比較信号と比較して位相差に対応した信号を出力し、位相比較期間TD以外の期間では位相比較を禁止することができる。このため原信号の水平同期信号の垂直同期期間以外にノイズが混入したり、水平同期信号の欠落が生じた場合でもクロック信号の周波数変動や位相変動を小さく抑制することができる。
また、入力した水平同期信号と分周器(32)から出力した比較信号とに基づいて水平同期信号と比較信号の位相差を検出し、この検出値に基づいて窓幅設定値Wを出力する同期検出用の窓幅設定回路(26)を設けることにより、窓幅設定値Wを自動的に算出して処理の感度を最適化することができる。
【0011】
請求項2に記載の発明は、請求項1に記載の発明において、位相比較期間TDが2W・Tck(Tckはクロック信号の周期を表す。)の同期検出窓信号を生成し、この同期検出窓信号の位相比較期間TDが、比較パルスPcの立ち上がり時より期間W・Tckだけ前のタイミングで開始し、比較パルスPcの立ち上がり時より期間W・Tckだけ後のタイミングで終了する構成とする。
【001
請求項に記載の発明は、請求項1又は2に記載の発明において、水平同期信号と比較信号の位相差の誤検出を防止するとともに、より適切な窓幅設定値Wを得るために、同期検出用の窓幅設定回路(26)を、水平同期信号と比較信号の位相差を検出する位相差検出回路(34)と,位相差検出回路(34)の検出値から一定値以下の検出値を取り出す位相差上限リミッタ(36)と、位相差上限リミッタ(36)で取り出した検出値について各フレーム毎に最大値を検索して出力するフレーム内最大値検索回路(38)と、フレーム内最大値検索回路(38)から出力した最大値についてフィルタリングして窓幅設定値Wを出力するフィルタ(40)とで構成する。
【001
請求項に記載の発明は、請求項に記載の発明において、水平同期信号と比較信号の位相差が大きくなる方向に変化したときには、窓幅設定値Wが速やかに大きな値となり、水平同期信号と比較信号の位相差が小さくなる方向に変化したときは、窓幅設定値Wが除々に減少して所定値に収束するようにするために、フィルタ(40)を、入力が出力の1/2以下のときに出力が時間とともに除々に減少し、入力が出力の1/2を越えたときに出力が速やかに増加する非対称型の積分型フィルタで構成する。
【001
請求項に記載の発明は、請求項1,2,3又は4に記載の発明において、スキュー発生時のクロック信号の周波数変動や位相変動を抑制するために、入力した水平同期信号と同期検出窓回路(24)で生成した同期検出窓信号とに基づいて、位相比較期間TD外に現れる水平同期パルスPhを検出し、この検出した水平同期パルスPhのN・Tck後を中心とした設定期間をスキュー検出窓期間TSとするスキュー検出窓信号を生成し、水平同期信号、同期検出窓信号及びスキュー検出窓信号に基づいてスキューを検出し、このスキュー検出信号をリセット信号として分周器(32)へ出力するスキュー検出窓回路(28)を設ける。
【001
請求項に記載の発明は、請求項に記載の発明において、スキュー検出窓回路(28)の構成を簡単にするために、スキュー検出窓回路(28)が水平同期信号、同期検出窓信号、分周比N及び窓幅設定値U(UはN/2以下の整数を表す。)に基づいて、スキュー検出窓期間TSが2U・Tckであって位相比較期間外に現れた水平同期パルスPhの立ち上がり時よりN・Tck−U・Tck後のタイミングで開始し、前記水平同期パルスPhの立ち上がり時よりN・Tck+U・Tck後のタイミングで終了するスキュー検出窓信号を生成し、同期検出窓信号の位相比較期間TD内に水平同期パルスPhがなく、スキュー検出窓信号のスキュー検出窓期間TS内に水平同期パルスPhが現れたときにリセット信号を出力する構成とする。
【001
請求項に記載の発明は、請求項に記載の発明において、窓幅設定値Uを自動的に算出して処理の感度を最適化するために、入力した水平同期信号と分周器(32)から出力した比較信号とに基づいて水平同期信号と比較信号の位相差を検出し、この検出値に基づいて窓幅設定値Uを出力するスキュー検出用の窓幅設定回路(26)を設ける。
【001
請求項に記載の発明は、請求項に記載の発明において、水平同期信号と比較信号の位相差の誤検出を防止するとともに、より適切な窓幅設定値Uを得るために、スキュー検出用の窓幅設定回路(26)を水平同期信号と比較信号の位相差を検出する位相差検出回路(34)と、位相差検出回路(34)の検出値から一定値以下の検出値を取り出す位相差上限リミッタ(36)と、位相差上限リミッタ(36)で取り出した検出値について各フレーム毎に最大値を検索して出力するフレーム内最大値検索回路(38)と、フレーム内最大値検索回路(38)から出力した最大値についてフィルタリングして窓幅設定値Uを出力するフィルタ(40)とで構成される。
【001
請求項に記載の発明は、請求項に記載の発明において、水平同期信号と比較信号の位相差が大きくなる方向に変化したときには、窓幅設定値Uが速やかに大きな値となり、水平同期信号と比較信号の位相差が小さくなる方向に変化したときには、窓幅設定値Uが除々に減少して所定値に収束するようにするために、フィルタ(40)を、入力が出力の1/2以下のときに出力が時間とともに除々に減少し、入力が出力の1/2を越えたときに出力が速やかに増加する非対称型の積分型フィルタで構成する。
【0019
請求項1に記載の発明は、請求項7,8又は9に記載の発明において、回路構成の簡略化を図るために、スキュー検出用の窓幅設定回路(26)を同期検出用の窓幅設定回路(26)で兼用し、窓幅設定値Uを窓幅設定値Wと等しくする。
【002
請求項1に記載の発明は、請求項5,6,7,8、9又は10に記載の発明において、スキュー発生時のクロック信号の周波数変動を抑制するために、分周器(32)から出力した比較信号とスキュー検出窓回路(28)から出力したリセット信号とに基づいて、分周器(32)の分周比を切り換えて 比較信号の位相を水平同期信号に同期させる方向に制御する分周比切換回路(30)を設ける。
【002
請求項1に記載の発明は、請求項1に記載の発明において、スキュー発生時のクロック信号の周波数変動を更に抑制するために、分周比切換回路(30)が、比較信号、リセット信号、分周比N及び補正値n(nはNより小さい正の整数を表す。)に基づいて、リセット信号の立ち上がりから2つ目の水平同期パルスPhが現れるまでの間、分周比をN−nに切り換える構成とする。
【002
【発明の実施の形態】
以下,本発明による映像信号処理用クロック生成回路の一実施形態例について図1〜図3を用いて説明する。
図1において、22はPLL回路、24は同期検出窓回路、26は窓幅設定回路、28はスキュー検出回路、30は分周比切換回路である。
【002
PLL回路22は、位相比較器12、LPF14、VCO16及び分周器32で構成され、分周器32が分周比切換可能に形成されている点を除いて、図9のPLL回路10と同様に構成されている。
位相比較器12が、入力した水平同期信号[1]を比較信号と比較して位相差に対応した信号を出力し、LPF14が位相比較器12の出力信号を積分して位相差に対応した電圧を出力し、VCO16がLPF14の出力電圧で生成するクロック信号の周波数を制御し、分周器32がクロック信号を分周比Nで分周して周波数が1/Nの比較信号を生成し、位相比較器12にフィードバックすることによって水平同期信号[1]に同期したクロック信号を生成する。
【002
同期検出窓回路24は、分周器32から出力する比較信号と、外部から設定された分周比Nと、窓幅設定回路26で設定された同期検出用の窓幅設定値Wとに基づいて、位相比較期間(同期検出窓期間)TDが2W・Tckの同期検出窓信号を生成する。同期検出窓信号の位相比較期間TDは、図4(c)に示すように、比較パルスPcの立ち上がり時より期間W・Tckだけ前のタイミングで開始し(立ち上がり)、比較パルスPcの立ち上がり時より後のタイミングで終了する(立ち下がる)。
【002
同期検出窓回路24は、更に、生成した同期検出窓信号と、入力した水平同期信号とに基づいて窓期間T2の可変同期検出窓信号を生成し、この可変同期検出窓信号と水平同期信号とに基づいて、図4(e)に示すような水平同期信号[1]を出力する。
可変同期検出窓信号の窓期間T2は、図4(d)に示すように、同期検出窓信号の立ち上がり時に開始し(立ち上がり)、水平同期信号の立ち上がり時より設定期間T3経過後に終了する(立ち下がる)。
水平同期信号[1]の水平同期パルスは、水平同期信号と可変同期検出窓信号の論理積出力となる。
このため、設定期間T3を適宜に設定することによって、窓期間T2で検出される水平同期パルスを1つのみに制限して、水平同期パルスPhに切り込まれたノイズによる誤作動を防止できる。
【002
窓幅設定回路26は、同期検出用の窓幅設定回路とスキュー検出用の窓幅設定回路を兼用する窓幅設定回路で、入力した水平同期信号と分周器32から出力した比較信号とに基づいて水平同期信号と比較信号の位相差を検出し、この検出値に基づいて同期検出用の窓幅設定値Wとスキュー検出用の窓幅設定値Uを兼ねる窓幅設定値Wを出力する。
【002
窓幅設定回路26は、図2に示すように、位相差検出回路34、位相差上限リミッタ36、フレーム内最大値検索回路38及びフィルタ40で構成されている。
位相差検出回路34は水平同期信号と比較信号の位相差を検出し(計測し)、位相差上限リミッタ36は位相差検出回路34の検出値から一定値以下の検出値を取り出し、フレーム内最大値検索回路38は位相差上限リミッタ36で取り出した検出値について各フレーム毎にフレーム内での最大値を検索して出力し、フィルタ40はフレーム内最大値検索回路38の出力についてフィルタリングして窓幅設定値Wを出力する。
【002
フィルタ40は、図3に示すように、乗算器41、コンパレータ42、セレクタ44、遅延器46、乗算器50、加算器52、54及び乗算器56で構成され、出力の上昇が早く減少が遅い非対称型の積分型フィルタで構成されている。
【0029
乗算器41は入力を2倍した信号をコンパレータ42へ出力する。
コンパレータ42は、乗算器41で2倍された入力を出力と比較して、入力が出力の1/2以下のときにHレベル、入力が出力の1/2を越えたときにLレベルの信号を出力する。
セレクタ44は、コンパレータ42からのLレベル信号でA側入力を、Hレベル信号でB側入力を選択して出力する。
遅延器46はセレクタ44の出力を一定時間遅延して出力する。
乗算器48は、遅延器46の出力に2/mを乗算して出力する。このmは4,8,・・・などの数値のうちから選択され(例えば4が選択され)、大きい程安定度が増す。
乗算器50は乗算器48の出力に(−1/2)を乗算して出力する。
加算器52は遅延器46の出力に乗算器50の出力を加算して出力する。
加算器54は、入力に加算器52の出力を加算し、加算値をセレクタ44のB入力側へ出力する。
乗算器56は、加算器54の加算値に2を乗算し、乗算値をセレクタ44のA入力側へ出力する。
【003
スキュー検出窓回路28は、入力した水平同期信号と、同期検出窓回路24で生成した同期検出窓信号と、分周比Nと、窓幅設定回路26で設定されたスキュー検出用の窓幅設定値Wとに基づいて、スキュー検出窓期間TSが2W・Tckのスキュー検出窓信号を生成し、位相比較期間TD内に水平同期パルスPhがなく、スキュー検出窓期間TS内に水平同期パルスPhが現れたときに、リセット信号を出力する。
同期検出窓信号のスキュー検出期間TSは、図5(d)のt4時からt9時までに示すように、位相比較禁止期間TK(すなわち位相比較期間TD外の期間)にスキューによる水平同期パルスPhが現れたときに、その水平同期パルスPhの立ち上がり時よりN・Tck−W・Tck後のタイミングで開始し(立ち上がり)、前記水平同期パルスPhの立ち上がり時よりN・Tck+W・Tck後のタイミングで終了する(立ち下がる)。
また、リセット信号は、図5(f)に示すように、スキュー検出窓期間TS内に水平同期パルスPhが現れたt8時から遅延時間T5経過したt9時に現れる(図ではHレベルからLレベルに変化する)。この遅延時間T5は、スキュー検出窓回路28に固有の遅延時間を表す。
【003
分周比切換回路30は、分周器32から出力した比較信号と、スキュー検出窓回路28から出力したリセット信号と、分周比Nと、分周の補正値nとに基づいて、リセット信号の立ち上がりから2つ目の水平同期パルスPhが現れたるまでの間、分周比をN―nに切り換えて、比較信号の位相を水平同期信号に同期させる方向に制御する。補正値nは、n・Tckが遅延時間T5とほぼ等しくなるように設定された正の整数である。
【003
つぎに、前記実施形態例の作用を、図4〜図8を併用して説明する。
図1のPLL回路22は、位相比較器12、LPF14,VCお16及び分周器32によって、水平同期信号[1]に同期したクロック信号を生成し、映像信号処理回路(例えばA/D)へ出力する。
以下、本発明に特有の作用を、便宜上、A:ノイズ混入や欠落が生じた場合の作用、B:スキュー発生等によって位相変化が生じた場合の作用、C:窓幅自動設定作用に分けて説明する。
【003
A:ノイズ混入や欠落が生じた場合の作用
説明の便宜上、図4(a)に示すように、入力した水平同期信号にノイズが混入したり、水平同期パルスPhの一部に欠落が生じ、分周器32から同図(b)に示すような比較信号が出力しているものとする。
【003
(1)同期検出窓回路24は、比較信号、分周比N及び同期検出用の窓幅設定値Wに基づいて、図4(c)に示すような、位相比較期間TD(=2W・Tck)、位相禁止期間TK(=N・Tck−TD)の同期検出窓信号を生成し、この同期検出窓信号がPLL回路22の位相比較器12に入力する。このため、図4(a)のt3時に示すように、位相禁止期間TK内にノイズが混入しても位相比較器12の位相比較が禁止され、VCO16から出力するクロック信号に周波数変動や位相変動が生じない。
【003
(2)同期検出窓回路24は、内部で生成した同期検出窓信号と入力した水平同期信号とに基づいて、図4(d)に示すような窓期間T2の可変検出窓信号を生成し、この可変検出窓信号と水平同期信号との論理積に基づいて同図(e)に示すような水平同期信号[1]を生成し、この水平同期信号[1]が位相比較器12に入力する。このため、図4(a)のt4時に示すように、設定期間T3以降に水平同期信号の水平同期パルスPhに切り込んだノイズが混入しても、可変同期検出窓信号の窓期間T2のパルスが入力された水平同期信号の立ち上がりから設定期間T3の経過後に終了するので、それ以降の水平同期信号のパルスは検出されず、窓期間T2で検出される水平同期パルスを1つに制限する。
設定期間T3の期間中に水平同期信号の水平同期パルスPhに切り込んだノイズが混入した場合には、そのノイズを排除することはできないが、設定期間T3の幅を狭くすることで、ノイズを排除できる可能性を高くすることができ、窓期間T2全体としてはノイズによる誤作動を低減することができる。
【003
(3)図4(a)のt5時に示すように、水平同期信号の水平同期パルスPhに欠落が生じると、同図(e)に示すように位相比較器12に入力する水平同期信号[1]の水平同期パルスが欠落する。すると、位相比較器12の出力信号が増加し、PLL回路22から出力するクロック信号の周波数が図4(f)に示すように低下するが、t5時から期間W・Tck経過したt6時に、同期検出窓信号が同図(c)に示すようにHレベルからLレベルに変化し位相比較禁止期間TKに入る。
このため、t6時にクロック信号の周波数低下が停止し、図4(f)に2点鎖線矢印で示す従来例のような周波数低下を防止し、クロック信号の周波数変動を軽減できる。
【003
B:スキュー発生等によって位相変動が生じた場合の作用
説明の便宜上、図5(a)に示すようにスキュー発生によって水平同期信号に位相変動が生じ、t5時にスキューによる水平同期パルスPhが生じているものとする。
【003
(1)スキュー検出窓回路28は、水平同期信号、同期検出窓信号、分周比N及びスキュー検出用の窓幅設定値Wに基づいて、図5(d)示すようなスキュー窓検出期間TS(=2W・Tck)のスキュー検出窓信号を生成し、同図(f)に示すようなリセット信号を出力する。
スキュー検出窓期間TSは、図5(d)のt4時からt9時までに示すように、位相比較禁止期間TK内のt5時にスキューによる水平同期パルスPhが現れたときに、その水平同期パルスPhの立ち上がり時のt5時よりN・Tck−W・Tck後のタイミングで開始し(立ち上がり)、水平同期パルスPhの立ち上がり時より後のタイミング(t5時から期間N・Tck+W・Tck経過したタイミング)で終了する(立ち下がる)。
また、リセット信号は、図5(f)に示すように、t8時から遅延時間T5経過したt9時に現れる。
【0039
(2)t5時にスキューによる水平同期パルスPhが現れると、その直後のt6時を中心とした同期検出窓信号の位相比較期間TDには、図5(a)(b)(c)に示すように、水平同期パルスPhが現れず比較パルスPcのみが現れる。すると、位相比較器12の出力信号が増加し、PLL回路22から出力するクロック信号の周波数が図5(e)に示すように低下するが、t6時から期間W・Tck経過したt7時に、同期検出窓信号が同図(c)に示すようにHレベルからLレベルに変化して位相比較禁止期間TKに入る。
このため、t7時にクロック信号の周波数低下が停止し、クロック信号の周波数変動を軽減できる。図5(e)の2点鎖線矢印は従来例のクロック周波数低下状態を示す。
【004
(3)t8時から遅延時間T5経過したt9時にリセット信号が現れ、このリセット信号が分周器32に入力してリセットすると、図5(b)に示すように、t9時からリセット信号のパルス幅期間経過したt10時に比較信号の比較パルスPcが現れる。
【004
(4)スキュー検出窓回路28から出力したリセット信号が分周比切換回路30に入力すると、分周比切換回路30は比較信号、分周比N及び補正値nに基づいて分周比切換信号を生成し、この分周比切換信号が分周器32に入力する。
すると、分周器32の分周比が、図6(d)に示すように、リセット信号の発生時から2つ目の比較信号Pcが現れるまでの間、N−nに切り換わり、比較信号の位相を水平同期信号に同期させる。
【004
(5)なお、図5(a)のt3時に示すように、位相禁止期間TK内で水平同期信号にノイズが混入した場合、スキュー検出窓回路28では、同図(d)に示すような、スキュー検出窓期間TSの中心がt4時のスキュー検出窓信号が生成される可能性があるが、このスキュー検出窓期間TSには同図(a)に示すように水平同期パルスPhが存在しないので、スキュー検出窓回路28からリセット信号が出力しない。
また、ノイズの発生したt3時が位相比較禁止期間TK内になるので、ノイズによって水平同期信号[1]と比較信号との間に位相差が生じることもない。
このため、ノイズによってクロック信号の周波数変動や位相変動が生じない。
【004
C:窓幅自動設定作用
窓幅設定回路26において、位相差検出回路34は、図7(c)に示すように水平同期信号と比較信号の位相差を検出し、同図(d)に示すような位相差に対応したカウント値K1、K2、K3、・・・を出力する。位相差上限リミッタ36は位相差検出回路34のカウント値K1、K2、K3、・・・から一定値以下のカウント値を取り出してノイズやスキューによる誤検出を防止する。フレーム内最大値検索回路38は位相差上限リミッタ36で取り出したカウント値について1フレーム毎にフレーム内での最大値を検出して出力する。
【004
(2)窓幅設定回路26において、フィルタ40は、フレーム内最大値検索回路38の出力についてフィルタリングをして窓幅設定値Wを出力する。
つぎに、このフィルタリングを図3,図8を併用して説明する。
説明の便宜上、新たな映像信号源(例えばNTSC方式のTV放送)への切換えによってt1時にフィルタ40への入力が出力以下のW1に変化し、フィルタリングによって出力が2W1(W=2W1の場合)に安定し、さらに新たな映像信号源(例えばHDTV方式のTV放送)への切換えによってt2時にフィルタ40への入力が出力を越えたW2に変化し、フィルタリング出力が2W2(W=2W2の場合)に安定する場合について説明する。
【004
(2−1)t1時にフィルタ40への入力が出力の1/2以下のW1に変化すると、フィルタ40が図3に示すような非対称型の積分型フィルタで構成されているので、フィルタ40の出力は、図8に示すように時間とともに(m−1)/m倍の割合で除々に減少し、入力の2倍の2W1に収束する。このため、大きな時定数による安定した窓幅設定値W(=2W1)を得ることができる。
【004
(2−2)t2時にフィルタ40への入力が出力の1/2(=W1)を越えたW2に変化すると、フィルタ40の出力は図8に示すように小さな時定数で速やかに2W2以上の大きな値となり(すなわち窓幅設定値Wが大きな値となり)適切な処理ができる。そしてフィルタ40からの出力が入力の2倍以上になると(すなわち入力が出力の1/2以下になると)、前記(2−1)と同様のフィルタリングによって、フィルタ40からの出力が図8に示すように時間とともに除々に減少し、入力の2倍の2W2に収束する。
【004
前記実施形態例では、水平同期信号と比較信号の位相差の誤検出を防止するとともにより適切な窓幅設定値Wを得るために、窓幅設定回路26が位相差検出回路34、位相差上限リミッタ36、フレーム内最大値検索回路38及びフィルタ40を具備した場合について説明したが、本発明はこれに限るものでなく水平同期信号と比較信号に基づいて窓幅設定値Wを自動的に出力するものであればよい。
【004
前記実施形態例では、回路構成を簡略化するために、スキュー検出用の窓幅設定回路26を同期検出用の窓幅設定回路26と兼用し、同期検出用の窓幅設定値Wとスキュー検出用の窓幅設定値Uを等しく(U=W)した場合について説明したが、本発明はこれに限るものでなく、スキュー検出用の窓幅設定回路を同期検出用の窓幅設定回路と別に設けた場合についても利用することができ、また、スキュー検出用の窓幅設定値Uを同期検出用の窓幅設定値Wと異なる値に設定した場合についても利用することができる。
【0049
前記実施形態例では、窓幅設定回路26を設けて窓幅設定値W、Uを自動的に設定し、処理の感度を最適化できるようにしたが、本発明はこれに限るものでなく窓幅設定回路26を省略して、窓幅設定値W、Uを手動等で設定するようにした場合についても利用できる。
【005
前記実施形態例では、スキュー発生時のクロック信号の周波数変動や位相変動を抑制するために、スキュー検出窓回路28や分周比切換回路30を設けた場合について説明したが、本発明はこれに限るものでなく、分周比切換回路30を省略した場合や、スキュー検出窓回路28及び分周比切換回路30を省略した場合についても利用することができる。
【005
【発明の効果】
請求項1に記載の発明は、位相比較器(12)、電圧制御発振器(16)及び分周器(32)を具備したPLL回路(22)を具備し、分周器(32)から出力する比較信号に基づいて同期検出窓信号を生成する同期検出窓回路(24)を設け、この同期検出窓信号の位相比較期間TDを比較パルスPcを含む設定期間とし、位相比較期間TD以外の期間TKでの位相比較を禁止し、入力した水平同期信号と前記分周器(32)から出力した比較信号の位相差を検出し、この検出値に基づいて窓幅設定値Wを出力する同期検出用の窓幅設定回路(26)とを具備し、前記同期検出窓信号の位相比較期間TDは、前記比較信号の比較パルスP c の立ち上がり時より前のタイミングで開始し、比較パルスP c の立ち上がり時より後のタイミングで終了する構成としたので、水平同期信号にノイズが混入したり、水平同期信号に欠落が生じた場合でもクロック信号の周波数変動や位相変動を小さく抑制することができる。また、同期検出用の窓幅設定回路(26)を設けたので、窓幅設定値Wを自動的に算出して処理の感度を最適化することができる。
【005
請求項2に記載の発明は、請求項1記載の発明において、同期検出窓回路(24)によって位相比較期間TDの開始点が比較パルスPcの立ち上がり時より期間W・Tckだけ前で、終了点が比較パルスPcの立ち上がり時より後としたので、同期検出窓回路(24)の構成を簡単にすることができる。
【005
請求項に記載の発明は、請求項1又は2の発明において、同期検出用の窓幅設定回路(26)を位相差検出回路(34)、位相差上限リミッタ(36)、フレーム内最大値検索回路(38)及びフィルタ(40)で構成したので、水平同期信号と比較信号の位相差の誤検出を防止するとともに、より適切な窓幅設定値Wを得ることができる。
【005
請求項に記載の発明は、請求項に記載の発明において、フィルタ(40)を出力の上昇が早く減少が遅い非対称型の積分型フィルタで構成したので、水平同期信号と比較信号位相差が大きくなる方向に変化したときに窓幅設定値Wを速やかに大きな値とし、位相差が小さくなる方向に変化したときに窓幅設定値Wを除々に減少して所定値に収束することができ、より適切な処理が可能になる。
【005
請求項に記載の発明は、請求項1,2,3又は4に記載の発明においてスキュー検出窓回路(28)を設け、位相比較期間TD外に現れる水平同期パルスPhを検出し、検出した水平同期パルスPhのN・Tck後を中心とした設定期間をスキュー検出窓期間TSとするスキュー検出窓信号を生成し、水平同期信号、同期検出窓信号及びスキュー検出窓信号に基づいてスキュー検出し、このスキュー検出信号をリセット信号として分周器(32)へ出力するので、スキュー発生時のクロック信号の周波数変動や位相変動を抑制することができる。
【005
請求項に記載の発明は、請求項に記載の発明において、スキュー検出窓回路(28)によってスキュー検出窓期間TSが2U・Tckのスキュー検出窓信号を生成し、このスキュー検出窓期間TSは、その開始点が位相比較期間TD外に現れた水平同期パルスPhの立ち上がり時よりN・Tck−U・Tckだけ後で、終了点が水平同期パルスPhの立ち上がり時よりN・Tck+U・Tckだけ後としたので、スキュー検出窓回路(28)の構成を簡単にすることができる。
【005
請求項に記載の発明は、請求項に記載の発明において、スキュー検出用の窓幅設定回路(26)を設けたので、窓幅設定値Uを自動的に算出して処理の感度を最適化することができる。
【0058
請求項に記載の発明は、請求項に記載の発明において、スキュー検出用の窓幅設定回路(26)を位相差検出回路(34)、位相差上限リミッタ36、フレーム内最大値検索回路(38)及びフィルタ(40)で構成したので、水平同期信号と比較信号の位相差の誤検出を防止するとともに、より適切な窓幅設定値Uを得ることができる。
【0059
請求項に記載の発明は、請求項に記載の発明において、フィルタ(40)を出力の上昇が早く減少が遅い非対称型の積分型フィルタで構成したので、水平同期信号と比較信号の位相差が大きくなる方向に変化したときに窓幅設定値Uを速やかに大きな値とし、位相差が小さくなる方向に変化したときに窓幅設定値Uを除々に減少して所定値に収束することができ、より適切な処理が可能になる。
【006
請求項1に記載の発明は、請求項7,8又は9に記載の発明においてスキュー検出用の窓幅設定回路(26)を同期検出用の窓幅設定回路(26)で兼用し、窓幅設定値Uを窓幅設定値Wと等しくしたので、回路構成の簡略化を図ることができる。
【0061】
請求項1に記載の発明は、請求項5,6,7,8、9又は10に記載の発明において、比較信号とリセット信号に基づいて分周器(32)の分周比を切り換えて比較信号の位相を水平同期信号に同期させる方向に制御する分周比切換回路(30)設けたので、スキュー発生時のクロック信号の周波数変動を抑制することができる。
【006
請求項1に記載の発明は、請求項1に記載の発明において、分周比切換回路(30)が比較信号、リセット信号、分周比N及び補正値nに基づいて、リセット信号の立ち上がりから2つ目の比較信号が現れるまでの間、分周比をN−nに切り換える構成としたので、スキュー発生時のクロック信号の周波数変動を抑制することができる。
【図面の簡単な説明】
【図1】 本発明による映像信号処理用クロック生成回路の一実施形態例を示すブロック図である。
【図2】 図1中の窓幅設定回路26を示すブロック図である。
【図3】 図2中のフィルタ40を示すブロック図である。
【図4】 ノイズ混入時や水平同期パルスPh欠落時の作用を説明するタイミングチャートである。
【図5】 スキュー発生時の作用を説明するタイミングチャートである。
【図6】 図1中の分周器32の分周比切換作用を説明するタイミングチャートである。
【図7】 図2中の位相差検出回路34の作用を説明するタイミングチャートである。
【図8】 図3中のフィルタ40のフィルタリング作用を説明する特性図である。
【図9】 従来例を示すブロック図である。
【図10】 正規の水平同期信号と、この水平同期信号にノイズが混入したり、水平同期信号中の水平同期パルスPhが欠落したり、スキューが発生した場合の水平同期信号を示す図である。
【符号の説明】
12…位相比較器、 14…LPF(ローパスフィルタ)、 16…VCO(電圧制御発振器)、 22…PLL(位相同期ループ)回路、 24…同期検出窓回路、 26…窓幅設定回路、 28…スキュー検出窓回路、 30…分周比切換回路、 32…分周器、 34…位相差検出回路、36…位相差上限リミッタ、38…フレーム内最大値検索回路、 40…フィルタ、 42…コンパレータ、 44…セレクタ、 46…遅延器、 41、48、50、56…乗算器、 52、54…加算器、 N…分周比、 n…補正値、 Pc…比較パルス、 Ph…水平同期パルス、 TD…位相比較期間(同期検出窓期間)、 TK…位相比較禁止期間、 TS…スキュー検出窓期間、 Tck…クロック信号の周期、 U、W…窓幅設定値。
[0001]
BACKGROUND OF THE INVENTION
  The present invention converts an input analog video signal into a digital video signal in a display device using a PDP (plasma display) or LCD (liquid crystal display) panel, or digitally processes the converted signal. The present invention relates to a video signal processing clock generation circuit that generates a clock signal (for example, a system clock signal) to be used for the above.
[0002]
[Prior art]
  Conventionally, this type of video signal processing clock generation circuit is, as shown in FIG. 9, a PLL (phase synchronization) comprising a phase comparator 12, an LPF (low pass filter) 14, a VCO (voltage controlled oscillator) 16, and a frequency divider 18. Loop) circuit, and generates and outputs a clock signal for video signal processing from the input horizontal synchronization signal. A signal processing circuit 20 generates and outputs a horizontal synchronization signal, a comparison prohibition signal, and a reset signal based on the input composite video signal.
[0003]
  The phase comparator 12 compares the horizontal synchronization signal with the comparison signal and outputs a signal corresponding to the phase difference, and integrates the output signal by the LPF 14 to generate a voltage corresponding to the phase difference. Control to generate a clock signal synchronized with the horizontal synchronizing signal. The frequency divider 18 divides the clock signal by a preset frequency division ratio N (N represents an integer value of 2 or more) to generate a comparison signal having a frequency of 1 / N, and supplies the phase comparator 12 with the comparison signal. provide feedback. By this feedback loop, the frequency and phase of the comparison signal output from the frequency divider 18 converge to the frequency and phase of the horizontal synchronizing signal, and after a predetermined time, a clock signal having a stable frequency synchronized with the horizontal synchronizing signal is obtained. Is generated and output.
[0004]
  In order for the PLL circuit 10 to generate a stable clock signal, the cycle of the basic horizontal synchronization signal needs to be constant. However, depending on the video signal source, in the vertical synchronization period of the horizontal synchronization signal, an equivalent pulse having a half period of the horizontal synchronization pulse of the horizontal synchronization signal is superimposed, or the phase of the horizontal synchronization signal changes, If there is a missing horizontal sync signal, the frequency of the clock signal varies. In order to prevent such frequency fluctuation of the clock signal, conventionally, the comparison inhibition signal generated by the signal processing circuit 20 is input to the phase comparator 12 so that the vertical synchronization period having a large disturbance in the horizontal synchronization period or before and after the period can be detected. Phase comparison during the included period was prohibited.
[0005]
[Problems to be solved by the invention]
  However, in the conventional example shown in FIG. 9, the phase comparison in the vertical synchronization period (or the period including the period before and after) of the horizontal synchronization signal is only prohibited. There is a problem that the frequency variation and phase variation of the clock signal cannot be sufficiently suppressed with respect to the lack of the synchronization pulse Ph, the phase variation of the horizontal synchronization signal, and the like.
[0006]
  For example, when receiving a television broadcast, when the received radio wave is weak (weak electric field), noise is mixed in the horizontal synchronization signal as shown in FIG. 10B, or the horizontal synchronization signal is shown in FIG. The horizontal synchronization pulse Ph may be lost and the horizontal synchronization period may be disturbed. However, such a horizontal synchronization period disturbance occurs outside the vertical synchronization period, and thus phase comparison in the vertical synchronization period is prohibited. There was a problem that it was not enough.
  In addition, when a video tape recorder (VTR) is used as a video signal source, the phase of the horizontal synchronization signal changes several lines before the vertical synchronization period of the horizontal synchronization signal as shown in FIG. Appears (ie, skew occurs). Due to the occurrence of this skew, as shown in FIG. 10 (d), the horizontal synchronization period is changed from normal N · Tck (Tck represents the period of the clock signal) to abnormal T1 (T1? N · Tck in the figure). Change. For such a skew occurrence, it is not sufficient to prohibit the phase comparison in the vertical synchronization period with the comparison prohibition signal.
[0007]
  On the other hand, since the level of periodic fluctuation of the horizontal sync signal and the position where the skew is generated differ depending on the video signal source, it is difficult to distinguish between a normal horizontal sync signal and a horizontal sync signal with noise or skew. Processing may not be possible.
  In order to support a plurality of video signal sources such as NTSC and HDTV TV broadcasts and personal computers in the same circuit, that is, to support various signal formats, the lock range (synchronization holding range) of the PLL circuit is used. However, if the lock range is widened, it becomes more susceptible to the disturbance of the horizontal sync signal, and further clock frequency and phase stabilization processing is required.
[0008]
  The present invention has been made in view of the above-described problems. When the horizontal synchronization signal is mixed with noise, the horizontal synchronization pulse Ph is missing, or the phase of the horizontal synchronization signal is changed due to a skew or the like. However, it is an object of the present invention to provide a video signal processing clock generation circuit that can suppress the frequency fluctuation and phase fluctuation of the clock signal generated based on the horizontal synchronization signal.
[0009]
[Means for Solving the Problems]
  The invention of claim 1Output from synchronization detection window circuit (24)A phase comparator (12) that compares the horizontal synchronization signal with the comparison signal and outputs a signal corresponding to the phase difference, and a voltage control that controls the frequency of the clock signal generated based on the output signal of the phase comparator (12) The frequency of the clock signal generated by the oscillator (16) and the voltage controlled oscillator (16) is divided by a frequency division ratio N (N represents an integer of 2 or more) and output as a comparison signal to the phase comparator (12). Synchronization circuit for regulating the phase comparison period TD of the phase comparator (12) based on a PLL circuit (22) having a frequency divider (32) and a comparison signal output from the frequency divider (32) A window signal is generated based on the comparison signal, the frequency division ratio N, and the window width setting value W.SaidSynchronous detection window circuit (24) detects the phase difference between the input horizontal synchronizing signal and the comparison signal output from the frequency divider (32), and outputs a window width setting value W based on the detected value The phase detection period TD of the synchronization detection window signal starts at a timing before the rising edge of the comparison pulse Pc of the comparison signal, and the rising edge of the comparison pulse Pc. It ends at a later timing.
[0010]
  In such a configuration, since the phase comparison period TD of the phase comparator (12) is regulated by the synchronization detection window signal generated by the synchronization detection window circuit (24), the phase comparator (12) compares the comparison signals. The horizontal synchronization signal is compared with the comparison signal for the phase comparison setting period TD including the pulse Pc, and a signal corresponding to the phase difference is output, and phase comparison can be prohibited during periods other than the phase comparison period TD. For this reasonOriginal signalEven when noise is mixed outside the horizontal synchronizing signal of this horizontal synchronizing signal or when the horizontal synchronizing signal is lost, the frequency fluctuation and phase fluctuation of the clock signal can be suppressed to a small level.
  Further, the phase difference between the horizontal synchronization signal and the comparison signal is detected based on the input horizontal synchronization signal and the comparison signal output from the frequency divider (32), and the window width setting value W is output based on the detected value. By providing the window width setting circuit (26) for synchronization detection, it is possible to automatically calculate the window width setting value W and optimize the processing sensitivity.
[0011]
  The invention according to claim 2 is the invention according to claim 1., RankA synchronization detection window signal having a phase comparison period TD of 2 W · Tck (Tck represents a cycle of the clock signal) is generated, and the phase comparison period TD of the synchronization detection window signal is a period W · T from the rising edge of the comparison pulse Pc. The configuration starts at a timing before Tck and ends at a timing after a period W · Tck from the rising edge of the comparison pulse Pc.
0012]
  Claim3The invention described in claim1 or 2In order to prevent erroneous detection of the phase difference between the horizontal synchronization signal and the comparison signal and to obtain a more appropriate window width setting value W, the synchronization detection window width setting circuit (26) is A phase difference detection circuit (34) for detecting a phase difference between the synchronization signal and the comparison signal, a phase difference upper limiter (36) for extracting a detection value below a predetermined value from the detection value of the phase difference detection circuit (34), and a phase difference The maximum value output from the intra-frame maximum value search circuit (38) and the maximum value output from the intra-frame maximum value search circuit (38) are filtered by searching for and outputting the maximum value of each detected value extracted by the upper limiter (36). And a filter (40) for outputting the window width setting value W.
0013]
  Claim4The invention described in claim3When the phase difference between the horizontal synchronization signal and the comparison signal changes in the direction of increasing, the window width setting value W quickly increases and the phase difference between the horizontal synchronization signal and the comparison signal decreases. When changed, in order to reduce the window width setting value W gradually and converge to a predetermined value, the filter (40) is gradually changed with time when the input is ½ or less of the output. It is composed of an asymmetric integral filter that decreases and increases rapidly when the input exceeds 1/2 of the output.
0014]
  Claim5The invention described in claim 1, 2, 3Or 4In order to suppress the frequency fluctuation and the phase fluctuation of the clock signal at the time of the occurrence of the skew, the phase based on the input horizontal synchronization signal and the synchronization detection window signal generated by the synchronization detection window circuit (24). A horizontal synchronization pulse Ph appearing outside the comparison period TD is detected, and a skew detection window signal is generated with a set period centered after N · Tck of the detected horizontal synchronization pulse Ph as a skew detection window period TS. A skew detection window circuit (28) for detecting a skew based on the signal, the synchronization detection window signal and the skew detection window signal and outputting the skew detection signal as a reset signal to the frequency divider (32) is provided.
0015]
  Claim6The invention described in claim5In order to simplify the configuration of the skew detection window circuit (28), the skew detection window circuit (28) includes a horizontal synchronization signal, a synchronization detection window signal, a frequency division ratio N, and a window width setting value U ( U represents an integer equal to or less than N / 2.) N · Tck−U · Tck from the rising edge of the horizontal synchronization pulse Ph that appears outside the phase comparison period when the skew detection window period TS is 2U · Tck. A skew detection window signal that starts at a later timing and ends at a timing N · Tck + U · Tck after the rising edge of the horizontal synchronization pulse Ph is generated, and the horizontal synchronization pulse Ph is generated within the phase comparison period TD of the synchronization detection window signal. The reset signal is output when the horizontal synchronization pulse Ph appears within the skew detection window period TS of the skew detection window signal.
0016]
  Claim7The invention described in claim6In order to optimize the processing sensitivity by automatically calculating the window width setting value U, the horizontal width based on the input horizontal synchronization signal and the comparison signal output from the frequency divider (32) A skew detection window width setting circuit (26) for detecting a phase difference between the synchronization signal and the comparison signal and outputting a window width setting value U based on the detected value is provided.
0017]
  Claim8The invention described in claim7In order to prevent erroneous detection of the phase difference between the horizontal synchronization signal and the comparison signal and to obtain a more appropriate window width setting value U, the skew detection window width setting circuit (26) is horizontally synchronized. A phase difference detection circuit (34) for detecting a phase difference between the signal and the comparison signal, a phase difference upper limiter (36) for extracting a detection value below a predetermined value from the detection value of the phase difference detection circuit (34), and a phase difference upper limit The maximum value output from the intra-frame maximum value search circuit (38) and the maximum value output from the intra-frame maximum value search circuit (38) are filtered by searching for and outputting the maximum value of each detected value extracted by the limiter (36). And a filter (40) for outputting the window width set value U.
0018]
  Claim9The invention described in claim8When the phase difference between the horizontal synchronization signal and the comparison signal changes in the direction of increasing, the window width setting value U quickly increases and the phase difference between the horizontal synchronization signal and the comparison signal decreases. When it changes, the filter width (40) is gradually decreased with time when the input is less than 1/2 of the output so that the window width setting value U gradually decreases and converges to a predetermined value. In this case, the filter is constructed of an asymmetric type integral filter in which the output increases rapidly when the input exceeds 1/2 of the output.
0019]
  Claim 10The invention described in claim7, 8 or 9In order to simplify the circuit configuration, the window width setting circuit (26) for skew detection is also used as the window width setting circuit (26) for synchronization detection, and the window width setting value U is used as a window. The width is set equal to the set value W.
0020]
  Claim 11The invention described in claim5, 6, 7, 8, 9 or 10In order to suppress the frequency fluctuation of the clock signal at the time of occurrence of skew, the comparison signal output from the frequency divider (32) and the reset signal output from the skew detection window circuit (28) A frequency division ratio switching circuit (30) is provided for switching the frequency division ratio of the frequency divider (32) and controlling the phase of the comparison signal in a direction to synchronize with the horizontal synchronizing signal.
0021]
  Claim 12The invention described in claim 11In order to further suppress the frequency fluctuation of the clock signal when the skew occurs, the frequency division ratio switching circuit (30) includes a comparison signal, a reset signal, a frequency division ratio N, and a correction value n (n is N The frequency division ratio is switched to N−n from the rising edge of the reset signal until the second horizontal synchronization pulse Ph appears.
0022]
DETAILED DESCRIPTION OF THE INVENTION
  A video signal processing clock generating circuit according to an embodiment of the present invention will be described below with reference to FIGS.
  In FIG. 1, 22 is a PLL circuit, 24 is a synchronization detection window circuit, 26 is a window width setting circuit, 28 is a skew detection circuit, and 30 is a frequency division ratio switching circuit.
0023]
  The PLL circuit 22 includes the phase comparator 12, the LPF 14, the VCO 16, and the frequency divider 32, and is the same as the PLL circuit 10 of FIG. 9 except that the frequency divider 32 is formed so that the frequency division ratio can be switched. It is configured.
  The phase comparator 12 compares the input horizontal synchronization signal [1] with the comparison signal and outputs a signal corresponding to the phase difference, and the LPF 14 integrates the output signal of the phase comparator 12 and the voltage corresponding to the phase difference. The VCO 16 controls the frequency of the clock signal generated by the output voltage of the LPF 14, and the frequency divider 32 divides the clock signal by the frequency division ratio N to generate a comparison signal having a frequency of 1 / N. By feeding back to the phase comparator 12, a clock signal synchronized with the horizontal synchronizing signal [1] is generated.
0024]
  The synchronization detection window circuit 24 is based on the comparison signal output from the frequency divider 32, the frequency division ratio N set from the outside, and the window width setting value W for synchronization detection set by the window width setting circuit 26. Thus, a synchronization detection window signal having a phase comparison period (synchronization detection window period) TD of 2 W · Tck is generated. As shown in FIG. 4C, the phase comparison period TD of the synchronization detection window signal starts (rises) at a timing earlier than the rising edge of the comparison pulse Pc by the period W · Tck (rises), and starts from the rising edge of the comparison pulse Pc. End (fall) at a later timing.
0025]
  The synchronization detection window circuit 24 further generates a variable synchronization detection window signal of the window period T2 based on the generated synchronization detection window signal and the input horizontal synchronization signal, and the variable synchronization detection window signal and the horizontal synchronization signal Based on the above, a horizontal synchronizing signal [1] as shown in FIG.
  As shown in FIG. 4D, the window period T2 of the variable synchronization detection window signal starts when the synchronization detection window signal rises (rises) and ends after the set period T3 elapses from the rise of the horizontal synchronization signal (rises). Down).
  The horizontal synchronization pulse of the horizontal synchronization signal [1] is a logical product output of the horizontal synchronization signal and the variable synchronization detection window signal.
  For this reason, by setting the setting period T3 appropriately, the horizontal synchronization pulse detected in the window period T2 is limited to only one, and malfunction due to noise cut into the horizontal synchronization pulse Ph can be prevented.
0026]
  The window width setting circuit 26 is a window width setting circuit that serves both as a window width setting circuit for synchronization detection and a window width setting circuit for skew detection. The window width setting circuit 26 converts an input horizontal synchronization signal and a comparison signal output from the frequency divider 32. Based on this, a phase difference between the horizontal synchronizing signal and the comparison signal is detected, and based on this detected value, a window width setting value W that serves both as a window width setting value W for synchronization detection and a window width setting value U for skew detection is output. .
0027]
  As shown in FIG. 2, the window width setting circuit 26 includes a phase difference detection circuit 34, a phase difference upper limiter 36, an in-frame maximum value search circuit 38, and a filter 40.
  The phase difference detection circuit 34 detects (measures) the phase difference between the horizontal synchronization signal and the comparison signal, and the phase difference upper limiter 36 extracts a detection value that is equal to or smaller than a certain value from the detection value of the phase difference detection circuit 34 to obtain the maximum in the frame. The value search circuit 38 searches for and outputs the maximum value in the frame for each detected value extracted by the phase difference upper limiter 36, and the filter 40 filters the output of the intra-frame maximum value search circuit 38 and outputs the window. The width setting value W is output.
0028]
  As shown in FIG. 3, the filter 40 includes a multiplier 41, a comparator 42, a selector 44, a delay unit 46, a multiplier 50, adders 52 and 54, and a multiplier 56, and the output rises quickly and decreases slowly. It is composed of an asymmetric integral filter.
0029]
  The multiplier 41 outputs a signal obtained by doubling the input to the comparator 42.
  The comparator 42 compares the input doubled by the multiplier 41 with the output. When the input is 1/2 or less of the output, the comparator 42 is H level, and when the input exceeds 1/2 of the output, the L level signal. Is output.
  The selector 44 selects and outputs the A side input by the L level signal from the comparator 42 and the B side input by the H level signal.
  The delay unit 46 delays the output of the selector 44 for a predetermined time and outputs it.
  The multiplier 48 multiplies the output of the delay unit 46 by 2 / m and outputs the result. This m is selected from numerical values such as 4, 8,... (For example, 4 is selected).
  The multiplier 50 multiplies the output of the multiplier 48 by (−1/2) and outputs the result.
  The adder 52 adds the output of the multiplier 50 to the output of the delay unit 46 and outputs the result.
  The adder 54 adds the output of the adder 52 to the input, and outputs the added value to the B input side of the selector 44.
  The multiplier 56 multiplies the addition value of the adder 54 by 2 and outputs the multiplication value to the A input side of the selector 44.
0030]
  The skew detection window circuit 28 sets the input horizontal synchronization signal, the synchronization detection window signal generated by the synchronization detection window circuit 24, the frequency division ratio N, and the window width setting for skew detection set by the window width setting circuit 26. Based on the value W, a skew detection window signal having a skew detection window period TS of 2 W · Tck is generated, and there is no horizontal synchronization pulse Ph in the phase comparison period TD, and a horizontal synchronization pulse Ph is generated in the skew detection window period TS. When it appears, it outputs a reset signal.
  The skew detection period TS of the synchronization detection window signal is a horizontal synchronization pulse Ph due to skew during the phase comparison prohibition period TK (that is, the period outside the phase comparison period TD) as shown from t4 to t9 in FIG. Starts at the timing N · Tck−W · Tck after the rising edge of the horizontal synchronizing pulse Ph (rising), and at the timing N · Tck + W · Tck after the rising edge of the horizontal synchronizing pulse Ph. End (fall).
  Further, as shown in FIG. 5 (f), the reset signal appears at time t9 when the delay time T5 has elapsed from time t8 when the horizontal synchronization pulse Ph appears within the skew detection window period TS (from the H level to the L level in the figure). Change). The delay time T5 represents a delay time specific to the skew detection window circuit 28.
0031]
  The frequency division ratio switching circuit 30 resets the reset signal based on the comparison signal output from the frequency divider 32, the reset signal output from the skew detection window circuit 28, the frequency division ratio N, and the frequency division correction value n. Until the second horizontal synchronization pulse Ph appears from the rising edge, the frequency division ratio is switched to N−n, and the phase of the comparison signal is controlled to synchronize with the horizontal synchronization signal. The correction value n is a positive integer set such that n · Tck is approximately equal to the delay time T5.
0032]
  Next, the operation of the embodiment will be described with reference to FIGS.
  The PLL circuit 22 of FIG. 1 generates a clock signal synchronized with the horizontal synchronizing signal [1] by the phase comparator 12, the LPF 14, the VC 16 and the frequency divider 32, and a video signal processing circuit (for example, A / D) Output to.
  Hereinafter, for the sake of convenience, the operations peculiar to the present invention are divided into A: an operation when noise is mixed or missing, B: an operation when a phase change occurs due to the occurrence of skew, etc., C: an automatic window width setting operation. explain.
0033]
  A: Action when noise is mixed or missing
For convenience of explanation, as shown in FIG. 4A, noise is mixed in the input horizontal synchronization signal, or a part of the horizontal synchronization pulse Ph is lost, and the frequency divider 32 shows from FIG. 4B. It is assumed that such a comparison signal is output.
0034]
  (1) The synchronization detection window circuit 24 generates a phase comparison period TD (= 2W · Tck) as shown in FIG. 4C based on the comparison signal, the frequency division ratio N, and the window width setting value W for synchronization detection. ), A synchronization detection window signal of the phase inhibition period TK (= N · Tck−TD) is generated, and this synchronization detection window signal is input to the phase comparator 12 of the PLL circuit 22. For this reason, as shown at t3 in FIG. 4A, the phase comparison of the phase comparator 12 is prohibited even if noise is mixed in the phase prohibition period TK, and the clock signal output from the VCO 16 has a frequency fluctuation or phase fluctuation. Does not occur.
0035]
  (2) The synchronization detection window circuit 24InsideBased on the generated synchronization detection window signal and the input horizontal synchronization signal, a variable detection window signal of the window period T2 as shown in FIG. 4D is generated, and this variable detection window signal and the horizontal synchronization signalAND ofThe horizontal synchronization signal [1] as shown in FIG. 5E is generated based on the above and the horizontal synchronization signal [1] is input to the phase comparator 12. For this reason, as shown at t4 in FIG.After set period T3Even if the cut noise is mixed in the horizontal sync pulse Ph of the horizontal sync signal,Since the pulse of the window period T2 of the variable synchronization detection window signal ends after the elapse of the set period T3 from the rising edge of the horizontal synchronization signal, the subsequent pulses of the horizontal synchronization signal are not detected.Limits the number of horizontal sync pulses detected during window period T2 to oneTo do.
If noise cut into the horizontal sync pulse Ph of the horizontal sync signal is mixed during the set period T3, the noise cannot be eliminated, but the noise is eliminated by narrowing the width of the set period T3. The possibility of being able to be increased, and as a whole window period T2Malfunction due to noiseCan be reduced.
0036]
  (3) As shown at t5 in FIG. 4 (a), when the horizontal sync pulse Ph of the horizontal sync signal is lost, the horizontal sync signal [1 input to the phase comparator 12 as shown in FIG. 4 (e). ] Horizontal sync pulse missing. Then, the output signal of the phase comparator 12 increases, and the frequency of the clock signal output from the PLL circuit 22 decreases as shown in FIG. 4 (f), but at the time t6 when the period W · Tck elapses from the time t5, As shown in FIG. 3C, the detection window signal changes from H level to L level and enters the phase comparison prohibition period TK.
  For this reason, the decrease in the frequency of the clock signal stops at t6, the frequency decrease as in the conventional example shown by the two-dot chain line arrow in FIG. 4 (f) can be prevented, and the frequency variation of the clock signal can be reduced.
0037]
  B: Action when phase fluctuation occurs due to skew
For convenience of explanation, as shown in FIG. 5 (a), it is assumed that the horizontal synchronization signal undergoes phase fluctuation due to the occurrence of skew, and the horizontal synchronization pulse Ph due to skew occurs at t5.
0038]
  (1) The skew detection window circuit 28 is based on the horizontal synchronization signal, synchronization detection window signal, frequency division ratio N, and skew detection window width setting value W, as shown in FIG. 5 (d). A skew detection window signal of (= 2 W · Tck) is generated, and a reset signal as shown in FIG.
  As shown in FIG. 5D from time t4 to time t9, the skew detection window period TS is obtained when a horizontal synchronization pulse Ph due to skew appears at time t5 within the phase comparison prohibition period TK. Starts at the timing after N · Tck-W · Tck from t5 at the rise of (rise), and at the timing after the rise of the horizontal synchronization pulse Ph (the timing when the period N · Tck + W · Tck has elapsed from t5) End (fall).
Further, as shown in FIG. 5F, the reset signal appears at time t9 when the delay time T5 has elapsed from time t8.
0039]
  (2) When a horizontal synchronization pulse Ph due to skew appears at t5, the phase comparison period TD of the synchronization detection window signal centered around t6 immediately after that is as shown in FIGS. 5 (a), 5 (b), and 5 (c). Further, only the comparison pulse Pc appears without the horizontal synchronization pulse Ph appearing. Then, the output signal of the phase comparator 12 increases and the frequency of the clock signal output from the PLL circuit 22 decreases as shown in FIG. 5 (e), but at the time t7 when the period W · Tck elapses from t6, As shown in FIG. 6C, the detection window signal changes from the H level to the L level and enters the phase comparison prohibition period TK.
For this reason, the decrease in the frequency of the clock signal stops at t7, and the frequency variation of the clock signal can be reduced. A two-dot chain line arrow in FIG. 5E indicates a clock frequency reduction state in the conventional example.
0040]
  (3) When a reset signal appears at time t9 when the delay time T5 elapses from time t8, and this reset signal is input to the frequency divider 32 and reset, as shown in FIG. The comparison pulse Pc of the comparison signal appears at time t10 when the width period has elapsed.
0041]
  (4) When the reset signal output from the skew detection window circuit 28 is input to the frequency division ratio switching circuit 30, the frequency division ratio switching circuit 30 outputs the frequency division ratio switching signal based on the comparison signal, the frequency division ratio N, and the correction value n. This frequency division ratio switching signal is input to the frequency divider 32.
Then, as shown in FIG. 6D, the frequency dividing ratio of the frequency divider 32 is switched to N−n until the second comparison signal Pc appears after the reset signal is generated. Is synchronized with the horizontal synchronizing signal.
0042]
  (5) As shown at t3 in FIG. 5A, when noise is mixed in the horizontal synchronization signal within the phase inhibition period TK, the skew detection window circuit 28, as shown in FIG. There is a possibility that a skew detection window signal is generated when the center of the skew detection window period TS is t4. However, the horizontal synchronization pulse Ph does not exist in the skew detection window period TS as shown in FIG. No reset signal is output from the skew detection window circuit 28.
  In addition, since the time t3 when noise occurs is within the phase comparison prohibition period TK, no phase difference is generated between the horizontal synchronization signal [1] and the comparison signal due to noise.
  For this reason, the frequency fluctuation and phase fluctuation of the clock signal do not occur due to noise.
0043]
  C: Window width automatic setting action
In the window width setting circuit 26, the phase difference detection circuit 34 detects the phase difference between the horizontal synchronization signal and the comparison signal as shown in FIG. 7C, and corresponds to the phase difference as shown in FIG. Count values K1, K2, K3,... Are output. The phase difference upper limiter 36 takes out count values below a certain value from the count values K1, K2, K3,... Of the phase difference detection circuit 34, and prevents erroneous detection due to noise and skew. The in-frame maximum value search circuit 38 detects and outputs the maximum value within the frame for each count value extracted by the phase difference upper limiter 36.
0044]
  (2) In the window width setting circuit 26, the filter 40 filters the output of the intra-frame maximum value search circuit 38 and outputs a window width setting value W.
  Next, this filtering will be described with reference to FIGS.
  For convenience of explanation, switching to a new video signal source (for example, NTSC TV broadcast) causes the input to the filter 40 to change to W1 that is equal to or lower than the output at t1, and the output is 2W1 (when W = 2W1) by filtering. By switching to a new video signal source (for example, HDTV system TV broadcasting), the input to the filter 40 changes to W2 exceeding the output at t2, and the filtering output becomes 2W2 (when W = 2W2). The case where it stabilizes is demonstrated.
0045]
  (2-1) When the input to the filter 40 changes to W1 that is ½ or less of the output at t1, the filter 40 is configured by an asymmetric integral filter as shown in FIG. As shown in FIG. 8, the output gradually decreases at a rate of (m−1) / m times with time and converges to 2W1 which is twice the input. Therefore, a stable window width setting value W (= 2W1) with a large time constant can be obtained.
0046]
  (2-2) When the input to the filter 40 changes to W2 that exceeds 1/2 (= W1) of the output at t2, the output of the filter 40 quickly exceeds 2W2 with a small time constant as shown in FIG. Appropriate processing can be performed with a large value (that is, the window width setting value W becomes a large value). When the output from the filter 40 is more than twice the input (that is, when the input is ½ or less of the output), the output from the filter 40 is shown in FIG. Thus, it gradually decreases with time and converges to 2W2 which is twice the input.
0047]
  In the embodiment, in order to prevent erroneous detection of the phase difference between the horizontal synchronization signal and the comparison signal and to obtain a more appropriate window width setting value W, the window width setting circuit 26 includes the phase difference detection circuit 34, the phase difference upper limit Although the case where the limiter 36, the intra-frame maximum value search circuit 38 and the filter 40 are provided has been described, the present invention is not limited to this, and the window width setting value W is automatically output based on the horizontal synchronization signal and the comparison signal. Anything to do.
0048]
  In the embodiment, in order to simplify the circuit configuration, the window width setting circuit 26 for skew detection is also used as the window width setting circuit 26 for synchronization detection, and the window width setting value W for synchronization detection and skew detection are used. However, the present invention is not limited to this, and the window width setting circuit for skew detection is separate from the window width setting circuit for synchronization detection. It can also be used for the case where it is provided, and it can also be used when the window width setting value U for skew detection is set to a value different from the window width setting value W for synchronization detection.
0049]
  In the embodiment, the window width setting circuit 26 is provided to automatically set the window width setting values W and U so as to optimize the processing sensitivity. However, the present invention is not limited to this and the window is not limited to this. The present invention can also be used when the width setting circuit 26 is omitted and the window width setting values W and U are set manually.
0050]
  In the embodiment, the case where the skew detection window circuit 28 and the division ratio switching circuit 30 are provided in order to suppress the frequency fluctuation and the phase fluctuation of the clock signal at the time of the occurrence of skew has been described. The present invention is not limited, and the present invention can also be used when the frequency division ratio switching circuit 30 is omitted or when the skew detection window circuit 28 and the frequency division ratio switching circuit 30 are omitted.
0051]
【The invention's effect】
  The invention described in claim 1 includes a PLL circuit (22) including a phase comparator (12), a voltage controlled oscillator (16), and a frequency divider (32), and outputs from the frequency divider (32). A synchronization detection window circuit (24) for generating a synchronization detection window signal based on the comparison signal is provided, and the phase comparison period TD of the synchronization detection window signal is set as a set period including the comparison pulse Pc, and a period TK other than the phase comparison period TD Phase comparison is prohibitedThen, a phase difference between the input horizontal synchronization signal and the comparison signal output from the frequency divider (32) is detected, and a window width setting circuit for synchronization detection that outputs a window width setting value W based on the detected value ( 26), and the phase comparison period TD of the synchronization detection window signal includes a comparison pulse P of the comparison signal. c Starts at the timing before the rise of the comparison pulse P c End after the rising edge ofWith this configuration, even when noise is mixed in the horizontal synchronization signal or when the horizontal synchronization signal is lost, the frequency variation and phase variation of the clock signal can be suppressed to a small level.Further, since the window width setting circuit (26) for synchronization detection is provided, the window width setting value W can be automatically calculated to optimize the processing sensitivity.
0052]
  According to a second aspect of the present invention, in the first aspect of the present invention, the start point of the phase comparison period TD is the end point of the period W · Tck before the rising edge of the comparison pulse Pc by the synchronization detection window circuit (24). Is after the rising edge of the comparison pulse Pc, the configuration of the synchronization detection window circuit (24) can be simplified.
0053]
  Claim3The invention described in claim1 or 2In this invention, the synchronization detection window width setting circuit (26) is constituted by the phase difference detection circuit (34), the phase difference upper limiter (36), the in-frame maximum value search circuit (38), and the filter (40). Further, it is possible to prevent erroneous detection of the phase difference between the horizontal synchronization signal and the comparison signal, and to obtain a more appropriate window width setting value W.
0054]
  Claim4The invention described in claim3In the invention described in (4), the filter (40) is composed of an asymmetric integral filter whose output rises quickly and slows down, so that the window width is set when the horizontal sync signal and the comparison signal phase difference increase. The value W can be quickly increased to a large value, and when the phase difference changes, the window width setting value W can be gradually decreased to converge to a predetermined value, thereby enabling more appropriate processing.
0055]
  Claim5The invention described in claim 1, 2, 3Or 4The skew detection window circuit (28) is provided in the invention described in (2), the horizontal synchronization pulse Ph appearing outside the phase comparison period TD is detected, and the skew detection is performed in the set period centered after N · Tck of the detected horizontal synchronization pulse Ph. A skew detection window signal having a window period TS is generated, skew detection is performed based on the horizontal synchronization signal, the synchronization detection window signal, and the skew detection window signal, and the skew detection signal is output to the frequency divider (32) as a reset signal. Therefore, it is possible to suppress the frequency variation and phase variation of the clock signal when the skew occurs.
0056]
  Claim6The invention described in claim5The skew detection window circuit (28) generates a skew detection window signal having a skew detection window period TS of 2U · Tck. The skew detection window period TS has a start point outside the phase comparison period TD. The skew detection window circuit (28) because the end point is N · Tck + U · Tck after the rising edge of the horizontal synchronizing pulse Ph, and the end point is N · Tck + U · Tck after the rising edge of the horizontal synchronizing pulse Ph. The configuration can be simplified.
0057]
  Claim7The invention described in claim6In the invention described in (5), since the window width setting circuit (26) for skew detection is provided, the window width setting value U can be automatically calculated to optimize the processing sensitivity.
0058]
Claim8The invention described in claim7In the invention described in (1), the window width setting circuit (26) for skew detection is composed of the phase difference detection circuit (34), the phase difference upper limit limiter 36, the in-frame maximum value search circuit (38), and the filter (40). In addition to preventing erroneous detection of the phase difference between the horizontal synchronizing signal and the comparison signal, a more appropriate window width setting value U can be obtained.
0059]
Claim9The invention described in claim8In the invention described in (4), since the filter (40) is composed of an asymmetric type integral filter whose output rises quickly and slows down, the window width is changed when the phase difference between the horizontal synchronizing signal and the comparison signal increases. The set value U can be quickly increased to a large value, and when the phase difference changes in a decreasing direction, the window width set value U can be gradually decreased to converge to a predetermined value, thereby enabling more appropriate processing.
0060]
  Claim 10The invention described in claim7, 8 or 9In the present invention, the window width setting circuit (26) for skew detection is also used as the window width setting circuit (26) for synchronization detection, and the window width setting value U is made equal to the window width setting value W. Can be simplified.
[0061]
  Claim 11The invention described in claim5, 6, 7, 8, 9 or 10The frequency division ratio switching circuit (30) for switching the frequency division ratio of the frequency divider (32) based on the comparison signal and the reset signal to control the phase of the comparison signal in a direction to synchronize with the horizontal synchronization signal. Since it is provided, it is possible to suppress the frequency fluctuation of the clock signal when the skew occurs.
0062]
  Claim 12The invention described in claim 11In the invention described in the above, until the second comparison signal appears from the rising edge of the reset signal based on the comparison signal, the reset signal, the division ratio N, and the correction value n, the frequency division ratio switching circuit (30). Since the frequency division ratio is switched to N−n, the frequency variation of the clock signal when the skew occurs can be suppressed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a video signal processing clock generation circuit according to the present invention.
FIG. 2 is a block diagram showing a window width setting circuit 26 in FIG.
FIG. 3 is a block diagram showing a filter 40 in FIG.
FIG. 4 is a timing chart for explaining the operation when noise is mixed or when the horizontal synchronization pulse Ph is missing.
FIG. 5 is a timing chart for explaining the operation when skew occurs.
6 is a timing chart for explaining a frequency division ratio switching operation of the frequency divider 32 in FIG. 1. FIG.
7 is a timing chart for explaining the operation of the phase difference detection circuit 34 in FIG. 2;
FIG. 8 is a characteristic diagram illustrating the filtering action of the filter 40 in FIG.
FIG. 9 is a block diagram showing a conventional example.
FIG. 10 is a diagram showing a normal horizontal synchronizing signal and a horizontal synchronizing signal when noise is mixed in the horizontal synchronizing signal, a horizontal synchronizing pulse Ph in the horizontal synchronizing signal is lost, or a skew occurs. .
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 12 ... Phase comparator, 14 ... LPF (low-pass filter), 16 ... VCO (voltage controlled oscillator), 22 ... PLL (phase locked loop) circuit, 24 ... Synchronization detection window circuit, 26 ... Window width setting circuit, 28 ... Skew Detection window circuit, 30: Dividing ratio switching circuit, 32: Divider, 34: Phase difference detection circuit, 36: Phase difference upper limiter, 38: In-frame maximum value search circuit, 40: Filter, 42: Comparator, 44 ... Selector, 46 ... Delay, 41, 48, 50, 56 ... Multiplier, 52,54 ... Adder, N ... Division ratio, n ... Correction value, Pc ... Comparison pulse, Ph ... Horizontal synchronization pulse, TD ... Phase comparison period (synchronization detection window period), TK: Phase comparison prohibition period, TS: Skew detection window period, Tck: Clock signal period, U, W: Window width setting values.

Claims (12)

同期検出窓回路(24)から出力される水平同期信号を比較信号と比較して位相差に対応した信号を出力する位相比較器(12)と、位相比較器(12)の出力信号に基づいて生成するクロック信号の周波数を制御する電圧制御発振器(16)と、電圧制御発振器(16)で生成したクロック信号の周波数を分周比N(Nは2以上の整数を表す。)で分周し比較信号として位相比較器(12)へ出力する分周器(32)とを具備したPLL回路(22)と、
分周器(32)から出力する比較信号に基づいて位相比較器(12)の位相比較期間TDを規制するための同期検出窓信号を、比較信号,分周比N及び窓幅設定値Wに基づいて生成する前記同期検出窓回路(24)と、入力した水平同期信号と前記分周器(32)から出力した比較信号の位相差を検出し、この検出値に基づいて窓幅設定値Wを出力する同期検出用の窓幅設定回路(26)とを具備し、前記同期検出窓信号の位相比較期間TDは、前記比較信号の比較パルスPcの立ち上がり時より前のタイミングで開始し、比較パルスPcの立ち上がり時より後のタイミングで終了することを特徴とする映像信号処理用クロック生成回路。
Based on the output signal of the phase comparator (12), which compares the horizontal synchronization signal output from the synchronization detection window circuit (24) with the comparison signal and outputs a signal corresponding to the phase difference. A voltage controlled oscillator (16) for controlling the frequency of the generated clock signal and the frequency of the clock signal generated by the voltage controlled oscillator (16) are divided by a frequency division ratio N (N represents an integer of 2 or more). A PLL circuit (22) having a frequency divider (32) that outputs to the phase comparator (12) as a comparison signal;
The synchronization detection window signal for regulating the phase comparison period TD of the phase comparator (12) based on the comparison signal output from the frequency divider (32) is changed to the comparison signal, the frequency division ratio N, and the window width setting value W. and the sync detection window circuit for generating, based (24) detects the phase difference between the comparison signal output from the input horizontal synchronizing signal and said frequency divider (32), a window width setting value W based on the detection value And a phase detection period TD of the synchronization detection window signal starts at a timing before the rising edge of the comparison pulse Pc of the comparison signal. A video signal processing clock generation circuit, which ends at a timing after the rising edge of the pulse Pc.
同期検出窓回路(24)は、位相比較期間TDが2W・Tck(Tckはクロック信号の周期を表す。)の同期検出窓信号を生成し、この同期検出窓信号の位相比較期間TDは、比較パルスPcの立ち上がり時より期間W・Tckだけ前のタイミングで開始し、比較パルスPcの立ち上がり時より期間W・Tckだけ後のタイミングで終了してなる請求項1記載の映像信号処理用クロック生成回路。  The synchronization detection window circuit (24) generates a synchronization detection window signal having a phase comparison period TD of 2 W · Tck (Tck represents the period of the clock signal), and the phase comparison period TD of the synchronization detection window signal is compared. 2. The video signal processing clock generation circuit according to claim 1, wherein said clock signal processing clock generation circuit starts at a timing earlier by a period W · Tck than when the pulse Pc rises and ends at a timing later by a period W · Tck after the rise of the comparison pulse Pc. . 同期検出用の窓幅設定回路(26)は、水平同期信号と比較信号の位相差を検出する位相差検出回路(34)と、位相差検出回路(34)の検出値から一定値以下の検出値を取り出す位相差上限リミッタ(36)と、位相差上限リミッタ(36)で取り出した検出値について各フレーム毎に最大値を検索して出力するフレーム内最大値検索回路(38)と、フレーム内最大値検索回路(38)から出力した最大値についてフィルタリングして窓幅設定値Wを出力するフィルタ(40)とを具備してなる請求項1又は2記載の映像信号処理用クロック生成回路。  A window width setting circuit (26) for synchronization detection detects a phase difference detection circuit (34) for detecting a phase difference between the horizontal synchronization signal and the comparison signal, and detects a value equal to or smaller than a predetermined value from detection values of the phase difference detection circuit (34). A phase difference upper limiter (36) for extracting a value, an intra-frame maximum value search circuit (38) for searching for and outputting a maximum value for each frame of the detection value extracted by the phase difference upper limiter (36), The video signal processing clock generation circuit according to claim 1 or 2, further comprising a filter (40) for filtering the maximum value output from the maximum value search circuit (38) and outputting the window width setting value W. フィルタ(40)は、入力が出力の1/2以下のときに出力が時間とともに除々に減少し、入力が出力の1/2を越えたときに出力が速やかに増加する非対称型の積分型フィルタとしてなる請求項3記載の映像信号処理用クロック生成回路。  The filter (40) is an asymmetric integral filter in which the output gradually decreases with time when the input is ½ or less of the output, and the output rapidly increases when the input exceeds ½ of the output. The video signal processing clock generation circuit according to claim 3. 入力した水平同期信号と同期検出窓回路(24)で生成した同期検出窓信号とに基づいて、位相比較期間TD外に現れる水平同期パルスPhを検出し、この検出した水平同期パルスPhのN・Tck後を中心とした設定期間をスキュー検出窓期間TSとするスキュー検出窓信号を生成し、水平同期信号、同期検出窓信号及びスキュー検出窓信号に基づいてスキューを検出し、このスキュー検出信号をリセット信号として分周器(32)へ出力するスキュー検出窓回路(28)を設けてなる請求項1,2,3又は4記載の映像信号処理用クロック生成回路。  Based on the input horizontal synchronization signal and the synchronization detection window signal generated by the synchronization detection window circuit (24), a horizontal synchronization pulse Ph appearing outside the phase comparison period TD is detected, and N · A skew detection window signal having a set period centered after Tck as a skew detection window period TS is generated, and skew is detected based on the horizontal synchronization signal, the synchronization detection window signal, and the skew detection window signal. 5. A video signal processing clock generation circuit according to claim 1, further comprising a skew detection window circuit (28) for outputting to a frequency divider (32) as a reset signal. スキュー検出窓回路(28)は、水平同期信号、同期検出窓信号、分周比N及び窓幅設定値U(UはN/2以下の整数を表す。)に基づいて、スキュー検出窓期間TSが2U・Tckであって位相比較期間外に現れた水平同期パルスPhの立ち上がり時よりN・Tck−U・Tck後のタイミングで開始し、前記水平同期パルスPhの立ち上がり時よりN・Tck+U・Tck後のタイミングで終了するスキュー検出窓信号を生成し、同期検出窓信号の位相比較期間TD内に水平同期パルスPhがなく、スキュー検出窓信号のスキュー検出窓期間TS内に水平同期パルスPhが現れたときにリセット信号を出力してなる請求項5記載の映像信号処理用クロック生成回路。  The skew detection window circuit (28) is based on the horizontal synchronization signal, the synchronization detection window signal, the frequency division ratio N, and the window width setting value U (U represents an integer of N / 2 or less), and the skew detection window period TS. Starts at the timing N · Tck−U · Tck after the rising edge of the horizontal synchronizing pulse Ph appearing outside the phase comparison period, and N · Tck + U · Tck from the rising edge of the horizontal synchronizing pulse Ph. A skew detection window signal that ends at a later timing is generated, and there is no horizontal synchronization pulse Ph within the phase comparison period TD of the synchronization detection window signal, and a horizontal synchronization pulse Ph appears within the skew detection window period TS of the skew detection window signal. 6. The video signal processing clock generation circuit according to claim 5, wherein a reset signal is output when the video signal is processed. 入力した水平同期信号と分周器(32)から出力した比較信号とに基づいて水平同期信号と比較信号の位相差を検出し、この検出値に基づいて窓幅設定値Uを出力するスキュー検出用の窓幅設定回路(26)を設けてなる請求項5記載の映像信号処理用クロック生成回路。  Skew detection that detects a phase difference between the horizontal synchronization signal and the comparison signal based on the input horizontal synchronization signal and the comparison signal output from the frequency divider (32), and outputs a window width setting value U based on the detected value 6. A video signal processing clock generation circuit according to claim 5, further comprising a window width setting circuit (26). スキュー検出用の窓幅設定回路(26)は,水平同期信号と比較信号の位相差を検出する位相差検出回路(34)と、位相差検出回路(34)の検出値から一定値以下の検出値を取り出す位相差上限リミッタ(36)と、位相差上限リミッタ(36)で取り出した検出値について各フレーム毎に最大値を検索して出力するフレーム内最大値検索回路(38)と、フレーム内最大値検索回路(38)から出力した最大値についてフィルタリングして窓幅設定値Uを出力するフィルタ(40)とを具備してなる請求項7記載の映像信号処理用クロック生成回路。  A window width setting circuit (26) for skew detection includes a phase difference detection circuit (34) for detecting a phase difference between the horizontal synchronization signal and the comparison signal, and detection of a predetermined value or less from the detection value of the phase difference detection circuit (34). A phase difference upper limiter (36) for extracting a value, an intra-frame maximum value search circuit (38) for searching for and outputting a maximum value for each frame of the detection value extracted by the phase difference upper limiter (36), The video signal processing clock generation circuit according to claim 7, further comprising a filter (40) for filtering the maximum value output from the maximum value search circuit (38) and outputting the window width setting value U. フィルタ(40)は、入力が出力の1/2以下のときに出力が時間とともに除々に減少し、入力が出力の1/2を越えたときに出力が速やかに増加する非対称型の積分型フィルタとしてなる請求項8記載の映像信号処理用クロック生成回路。  The filter (40) is an asymmetric integral filter in which the output gradually decreases with time when the input is ½ or less of the output, and the output rapidly increases when the input exceeds ½ of the output. 9. The video signal processing clock generation circuit according to claim 8. スキュー検出用の窓幅設定回路(26)を同期検出用の窓幅設定回路(26)で兼用し、窓幅設定値Uを窓幅設定値Wと等しくしてなる請求項7,8又は9記載の映像信号処理用クロック生成回路。  The window width setting circuit (26) for skew detection is also used as the window width setting circuit (26) for synchronization detection, and the window width setting value U is made equal to the window width setting value W. The video signal processing clock generation circuit described. 分周器(32)から出力した比較信号とスキュー検出窓回路(28)から出力したリセット信号とに基づいて、分周器(32)の分周比を切り換えて 比較信号の位相を水平同期信号に同期させる方向に制御する分周比切換回路(30)を設けてなる請求項5,6,7,8、9又は10記載の映像信号処理用クロック生成回路。  Based on the comparison signal output from the frequency divider (32) and the reset signal output from the skew detection window circuit (28), the frequency dividing ratio of the frequency divider (32) is switched to change the phase of the comparison signal to the horizontal synchronization signal. 12. A clock signal generation circuit for processing a video signal according to claim 5, further comprising a frequency division ratio switching circuit (30) for controlling in a direction to be synchronized with the video signal processing clock. 分周比切換回路(30)は、比較信号、リセット信号、分周比N及び補正値n(nはNより小さい正の整数を 表す。)に基づいて、リセット信号の立ち上がりから2つ目の水平同期パルスPhが現れるまでの間、分周比をN―nに 切り換えてなる請求項11記載の映像信号処理用クロック生成回路。  The frequency division ratio switching circuit (30) is based on the comparison signal, the reset signal, the frequency division ratio N, and the correction value n (n represents a positive integer smaller than N). 12. The video signal processing clock generation circuit according to claim 11, wherein the division ratio is switched to N-n until the horizontal synchronization pulse Ph appears.
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