JP3923661B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3923661B2 JP3923661B2 JP24797998A JP24797998A JP3923661B2 JP 3923661 B2 JP3923661 B2 JP 3923661B2 JP 24797998 A JP24797998 A JP 24797998A JP 24797998 A JP24797998 A JP 24797998A JP 3923661 B2 JP3923661 B2 JP 3923661B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating substrate
- adhesive
- semiconductor chip
- semiconductor device
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Description
【技術分野】
本願発明は、合成樹脂製フィルムなどから形成された絶縁基板上に接着剤を利用して半導体チップを接着したタイプの半導体装置に関する。
【0002】
【従来の技術】
周知のとおり、樹脂パッケージ型の半導体装置を製造する手段としては、金属製のリードフレームを利用し、このリードフレーム上に半導体チップを搭載する手段がある。ところが、この手段では、リードフレームの一部分を樹脂パッケージの外部に端子として露出させる必要があるために、半導体装置全体の幅や厚みのサイズが大きくなり易い。また、リードフレームは一般にはかなり複雑な形状に形成する必要があり、そのコストが高価であるために、最終的に得られる半導体装置の製造コストも高価になってしまう。
【0003】
そこで、従来では、リードフレームを利用する手段に代えて、たとえば薄手の合成樹脂製フィルムやその他の材質からなる絶縁基板を利用する手段も採用されている。具体的には、この従来の手段は、図11に示すように、たとえば薄手の合成樹脂製フィルムからなる絶縁基板90の表面上に、接着剤91を介して半導体チップ3eを接着するとともに、この半導体チップ3eの複数の電極30eと絶縁基板90の複数の端子部92とを金線などのワイヤWを介して電気的に接続する手段である。このような手段によれば、絶縁基板90の原材料コストを安価にすることができる。また、たとえば絶縁基板90の裏面にハンダバンプ93を設けることによって、全体の幅や厚みを大きく嵩張らないようにして、面実装型の半導体装置として仕上げることができる。
【0004】
【発明が解決しようとする課題】
しかしながら、上記従来の手段では、次のような不具合を生じていた。
【0005】
すなわち、絶縁基板90の表面上に半導体チップ3eを適切に接着させるには、平面視において接着剤91が半導体チップ3eの外周にはみ出しを生じる程度の広い範囲で接着剤91を絶縁基板90の表面部に塗布する必要がある。接着剤91の塗布面積や塗布量が少ないと、接着剤91の内部に空洞部が発生し易くなり、たとえばハンダバンプ93をリフローさせようとしてこのハンダバンプ93を加熱する際に、上記空洞部内のエアが膨張する現象を生じ、適切ではないからである。より具体的には、上記空洞部内のエアの膨張は、リードフレームを用いる手段ではさほど大きな問題を生じさせないものの、絶縁基板90としてたとえば軟質な合成樹脂製が用いられている場合には、この絶縁基板90が上記エアの膨張に起因して半導体チップ3eの周辺部分において大きく膨らむように撓み変形する要因となり、ハンダバンプ93に位置ずれが生じるのである。
【0006】
ところが、従来では、接着剤91を半導体チップ3eの外周にはみ出す程度に塗布すると、この接着剤91が硬化する以前の状態において、矢印Na方向に流動し、端子部92の表面に流れ込む場合があった。とくに、上記半導体装置の製造に際して、半導体チップ3eの接着を確実にする手法としては、半導体チップ3eをその上方から下向きに押圧するのが一般的であるために、上記接着剤91は、端子部92の表面により流れ込み易くなっていたのである。したがって、従来では、端子部92の表面に接着剤が付着することに起因して、この端子部92へのワイヤWのボンディング作業を適切に行えなくなる場合があった。また、従来では、このような事態をできる限り防止する観点から、端子部92を半導体チップ3eに余り接近させることができず、半導体装置の小型化を図る上で一定の限界を生じていた。さらに、従来では、接着剤91が端子部92の表面に流れ込まないようにするための接着剤91の塗布量や塗布位置の管理も厳格に行う必要があった。
【0007】
本願発明は、このような事情のもとで考え出されたものであって、絶縁基板の表面に接着剤を用いて半導体チップを接着する場合に、半導体チップと絶縁基板の端子部とを大きく離反させるようなことなく、接着剤が絶縁基板の端子部に流れ込むことを簡易な手段によって適切に防止できるようにすることをその課題としている。
【0008】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【0009】
本願発明により提供される半導体装置は、表面に複数条の導電配線が形成されるとともに、これら導電配線の一端部からなる複数の端子部が外周縁に沿って形成され、かつ、上記複数条の導電配線のうち上記各端子部以外の領域を覆うように略全面にレジスト層が設けられた絶縁基板と、この絶縁基板の表面上における上記複数の端子部によって囲まれる領域における上記レジスト層上に接着剤を介して接着された半導体チップとを具備しており、かつ上記半導体チップの電極と上記絶縁基板上の上記端子部とはワイヤを介して接続されている、半導体装置であって、上記レジスト層のうち、上記半導体チップの接着箇所と上記端子部との間に形成した上記導電配線の蛇行部を覆う部位は、上記接着剤がその未硬化状態において上記絶縁基板上の上記端子部に流れ込むことを防止可能な凸状の段部を形成していることに特徴づけられる。
【0010】
【0011】
【0012】
本願発明では、絶縁基板の表面上に塗布された接着剤が未硬化状態において絶縁基板の端子部の方向に流れる事態を生じても、凸状の段部によってその流れを堰き止めるなどして、上記接着剤が端子部の方向へそれ以上流れないようにすることができる。したがって、本願発明では、上記端子部の表面に接着剤が不当に付着することを防止することができ、絶縁基板上に搭載された半導体チップの電極と上記端子部とのワイヤ接続を適切に行うことができる。本願発明では、半導体チップの接着箇所と絶縁基板の端子部との間の距離を小さくした場合であっても、端子部の表面に接着剤が流れ込まないようにできる。したがって、半導体装置全体のサイズを従来よりも小さくすることが可能となる。また、本願発明では、絶縁基板の表面に接着剤をかなり多めに塗布しても端子部の表面に接着剤が流れ込むことを防止することが可能となるため、絶縁基板に対する接着剤の塗布作業の管理も容易なものにできる。
【0013】
本願発明のその他の特徴および利点については、次の発明の実施の形態の説明から、より明らかになるであろう。
【0014】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態について、図面を参照しつつ具体的に説明する。
【0015】
図1は、本願発明に係る半導体装置の参考例を示す断面図である。図2は、図1に示す半導体装置の平面透視図である。
【0016】
図1において、半導体装置Aは、いわゆるボールグリッドアレイタイプの樹脂パッケージ型半導体装置として構成されたものである。この半導体装置Aは、複数の端子部11を有する絶縁基板1、レジスト層12、凸状の段部13、接着剤2、半導体チップ3、封止樹脂4、および複数のハンダバンプ5を具備して構成されている。
【0017】
上記絶縁基板1は、たとえばポリイミドなどの薄手の合成樹脂製フィルムからなり、その平面視の形態は半導体チップ3よりも一廻り大きな矩形状である。上記絶縁基板1の表面には、複数条の帯状の導電配線10がパターン形成されている。これら複数条の導電配線10は、たとえば銅箔によって形成されており、後述する図3の説明から理解されるように、それらの一端が上記複数の端子部11となっている。これら複数の端子部11は、接着剤2の塗布領域(半導体チップ3の接着箇所)を囲むように上記絶縁基板1の外周縁に沿って並んでいる。上記複数のハンダバンプ5は、この半導体装置Aを所望の位置へ面実装するのに利用されるものであり、上記複数条の導電配線10のそれぞれの他端部の下面に接合しているとともに、上記絶縁基板1に設けられた貫通孔14を介して絶縁基板1の下方に突出している。
【0018】
上記レジスト層12は、上記複数条の導電配線10を保護するためのものであり、上記複数条の導電配線10のうち上記複数の端子部11以外の領域を覆うように絶縁基板1の表面の略全面にわたって設けられている。上記段部13は、上記レジスト層12によって形成されている。上記段部13は、上記レジスト層12を形成するレジストのスクリーン印刷を複数回にわたって繰り返して行い、上記レジスト層12の一部の厚みを他の部分の厚みよりも大きくした凸状部分である。上記段部13は、図2によく表れているように、平面視の全体形状が中空矩形状となる筋状であり、上記複数の端子部11の配置領域よりも内側の領域において半導体チップ3の接着箇所を囲むように設けられている。
【0019】
上記半導体チップ3は、たとえばICチップであり、上記絶縁基板1のレジスト層12上に接着剤2を介して接着されている。上記接着剤2としては、たとえば熱硬化性のエポキシ樹脂系のものが適用されている。上記半導体チップ3の上向きの主面に設けられた複数の電極30と上記複数の端子部11とは、金線などのワイヤWを介して導電接続されている。上記封止樹脂4は、上記半導体チップ3やワイヤWを封止して、これらを保護するためのものである。
【0020】
次に、上記半導体装置Aの製造方法の一例について説明する。
【0021】
まず、上記絶縁基板1を形成するための部材として、図3に示すような帯状のフィルム基板1aを用いる。このフィルム基板1aの表面には、複数条の導電配線10を1組とする導電配線パターンPが、このフィルム基板1aの長手方向に一定間隔で多数組設けられている。図3では、その図示を省略しているが、実際には、図4に示すように、上記フィルム基板1aの表面には上記複数条の導電配線10を覆うレジスト層12が設けられている。また、このレジスト層12によって凸状の段部13も形成されている。上記フィルム基板1aには、後にハンダバンプ5を接合させるための複数の貫通孔14も設けられている。
【0022】
図5に示すように、上記フィルム基板1aのレジスト層12上には、接着剤2を塗布してから半導体チップ3を接着する。この工程は、流動可能な液状またはペースト状態で接着剤2を塗布してから、その上に半導体チップ3を載置し、上記接着剤2を加熱しながら上記半導体チップ3の上面を下方に向けて押圧しながら行う。また、上記接着剤2は、半導体チップ3の周囲に若干量だけはみ出すように多めに塗布し、接着剤2内に空洞部が生じないようにする。したがって、上記接着剤2が加熱によって硬化するまでの間は、図5および図6の矢印N1に示すように、上記接着剤2がその四方に流動する虞れがある。ところが、そのような事態を生じても、上記接着剤2は凸状の段部13によって堰き止められる。したがって、上記接着剤2が上記段部13の外側に位置する複数の端子部11まで流動しないようにできる。
【0023】
半導体チップ3の接着作業後には、各電極30と各端子部11とにワイヤWのボンディング作業を行う。次いで、金型を用いた樹脂成形工程によって上記封止樹脂4を形成し、さらにはハンダバンプ5の形成作業を行う。その後は、上記フィルム基板1aを絶縁基板1とするように切断し、または打ち抜く。このような一連の作業工程により、上記帯状のフィルム基板1aから多数の半導体装置Aを順次生産することができる。
【0024】
上記半導体装置Aでは、複数の端子部11の表面に接着剤2が不当に付着しないようにできるために、これら複数の端子部11へのワイヤWのボンディング作業を適切に行うことが可能である。とくに、上記凸状の段部13は、接着剤2の塗布領域の四方全周を囲むように形成されているために、複数の端子部11の表面が接着剤12によって汚れることをより確実に防止することができる。
【0025】
図7は、本願発明に係る半導体装置の一実施形態を示す断面図である。図8は、図7に示す半導体装置に用いられている絶縁基板の導電配線パターンを示す要部概略斜視図である。なお、図7以降の各図においては、先の参考例と同一部分は同一符号で示す。
【0026】
図7に示す半導体装置Aaは、絶縁基板1の表面上のうち、半導体チップ3の接着箇所と複数の端子部11との間に凸状の段部13Aが設けられている点で、先の半導体装置Aと共通している。ただし、上記段部13Aは、複数条の導電配線10A上にレジスト層12を形成することによって設けられている。より具体的には、図8によく表れているように、上記各導電配線10Aは、ハンダバンプ5が接合される一端部10’からその他端部である端子部11に到るまでの中間部の平面視形状がジグザグ状、クランク状、あるいは略コの字状などに蛇行した形状とされており、この導電配線10Aの形成部分は絶縁基板1自体の表面と比較すると凸状となっている。したがって、上記絶縁基板1の表面や各導電配線10Aの表面に厚みが均一のレジスト層12を形成すると、このレジスト層12のうち上記導電配線10Aの形成箇所の高さが他の部分よりも高くなり、これが1条または複数条の凸状の段部13Aとなっているのである。
【0027】
上記半導体装置Aaにおいても、上記段部13Aによって接着剤2が複数の端子部11に向けて流れることを防止することができ、各端子部11に対するワイヤボンディングを適切に行うことができる。このように、本願発明では、絶縁基板1上に形成される導電配線パターンの厚みを利用して接着剤の流動を阻止するための段部を設けた構成としてもかまわない。さらに、本願発明では、導電配線パターンやレジスト層を利用することなく、それ以外の物質または部材を絶縁基板上に設けることよって凸状の段部を形成し、これによって接着剤の流動を阻止するようにしてもかまわない。
【0028】
図9は、本願発明に係る半導体装置の他の参考例を示す断面図である。図10は、本願発明に係る半導体装置の他の参考例を示す平面透視図である。
【0029】
図9に示す半導体装置Abでは、絶縁基板1Bの表面に凹状の段部13Bが設けられている。この段部13Bは、絶縁基板1Bの表面に凹溝を直接形成することにより設けられたものであり、その平面視形状は、たとえば先の半導体装置Aの段部13と同様に、複数の端子部11の形成領域よりも内側において接着剤2の塗布領域を囲む中空矩形状とされている。
【0030】
上記半導体装置Abでは、その製造過程において上記接着剤2が四方に流動する事態を生じたときには、この接着剤2を上記凹状の段部13B内に落とし込むことによって、接着剤2がそれ以上複数の端子部11の方向に流動することを阻止し、または抑制することができる。
【0031】
絶縁基板に凹状の段部を形成する場合には、この段部の存在によって絶縁基板の強度に不足が生じないように配慮する必要がある。したがって、凹状の段部を形成する手段は、絶縁基板の厚みが比較的大きい場合、あるいは絶縁基板を強度性に優れた材質とした場合に適する。また、絶縁基板の材質をたとえばガラスエポキシ樹脂製にした場合には、絶縁基板の表面に適当なジグを押し当てることによって凹状の段部を簡単に形成することができ、その製造を容易なものにできる。上記凹状の段部13Bは、絶縁基板1Bの表面に形成された凹溝上にレジスト層12の一部が存在した構成となっている。ただし、本願発明では、これに代えて、たとえば絶縁基板1B自体には凹溝を形成することなく、レジスト層12にのみ凹溝を形成し、これを凹状の段部としてもかまわない。
【0032】
図10に示す半導体装置Acは、絶縁基板1Cの複数の端子部11が半導体チップ3Cの左右両側方にのみ設けられており、これら複数の端子部11と半導体チップ3Cとの間には、凸状または凹状の段部13C,13Cが平面視直線状の形態で設けられている。この半導体装置Acでは、接着剤2が四方に広がる事態を生じても、上記段部13C,13Cによって上記接着剤2が複数の端子部11の表面に流れ込まないようにできる。また、同図の矢印N2方向に広がる接着剤については、上記段部13C,13Cによってその流れをくい止めることはできないものの、その方向に接着剤が比較的大きく広がってもとくに支障は生じない。このように、本願発明でいう段部は、必ずしも半導体チップの接着箇所の周囲を囲むように設けられている必要はない。段部は、要は、少なくとも半導体チップの接着箇所と絶縁基板の端子部との間に設けられていればよい。むろん、段部の具体的な数も問わない。
【0033】
本願発明は、上述の実施形態に限定されない。本願発明でいう絶縁基板とは、リードフレームなどの金属やその他の導電部材からなる基板を除外する概念であり、絶縁部材からなるものであれば、その具体的な材質もとくに限定されるものではない。
【図面の簡単な説明】
【図1】 本願発明に係る半導体装置の参考例を示す断面図である。
【図2】 図1に示す半導体装置の平面透視図である。
【図3】 絶縁基板を形成するためのフィルム基板の一例を示す要部斜視図である。
【図4】 レジスト層を有するフィルム基板の要部断面図である。
【図5】 フィルム基板上に半導体チップを接着する工程を示す要部断面図である。
【図6】 図5の要部平面図である。
【図7】 本願発明に係る半導体装置の一実施形態を示す断面図である。
【図8】 図7に示す半導体装置に用いられている絶縁基板の導電配線パターンを示す要部概略斜視図である。
【図9】 本願発明に係る半導体装置の他の参考例を示す断面図である。
【図10】 本願発明に係る半導体装置の他の参考例を示す平面透視図である。
【図11】 従来の半導体装置の一例を示す要部断面図である。
【符号の説明】
1 絶縁基板
1a フィルム基板(絶縁基板)
2 接着剤
3,3C 半導体チップ
4 封止樹脂
5 ハンダバンプ
11 端子部
12 レジスト層
13,13A〜13C 段部
30 電極
W ワイヤ
A,Aa〜Ac 半導体装置
Claims (1)
- 表面に複数条の導電配線が形成されるとともに、これら導電配線の一端部からなる複数の端子部が外周縁に沿って形成され、かつ、上記複数条の導電配線のうち上記各端子部以外の領域を覆うように略全面にレジスト層が設けられた絶縁基板と、この絶縁基板の表面上における上記複数の端子部によって囲まれる領域における上記レジスト層上に接着剤を介して接着された半導体チップとを具備しており、かつ上記半導体チップの電極と上記絶縁基板上の上記端子部とはワイヤを介して接続されている、半導体装置であって、
上記レジスト層のうち、上記半導体チップの接着箇所と上記端子部との間に形成した上記導電配線の蛇行部を覆う部位は、上記接着剤がその未硬化状態において上記絶縁基板上の上記端子部に流れ込むことを防止可能な凸状の段部を形成していることを特徴とする、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24797998A JP3923661B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24797998A JP3923661B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000077433A JP2000077433A (ja) | 2000-03-14 |
JP3923661B2 true JP3923661B2 (ja) | 2007-06-06 |
Family
ID=17171402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24797998A Expired - Fee Related JP3923661B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3923661B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4308608B2 (ja) | 2003-08-28 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
US6992380B2 (en) * | 2003-08-29 | 2006-01-31 | Texas Instruments Incorporated | Package for semiconductor device having a device-supporting polymeric material covering a solder ball array area |
US10985087B2 (en) * | 2018-10-05 | 2021-04-20 | Ngk Spark Plug Co., Ltd. | Wiring board |
-
1998
- 1998-09-02 JP JP24797998A patent/JP3923661B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000077433A (ja) | 2000-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5717252A (en) | Solder-ball connected semiconductor device with a recessed chip mounting area | |
US5874784A (en) | Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor | |
US6569755B2 (en) | Semiconductor device having an improved structure for preventing cracks, improved small sized semiconductor and method of manufacturing the same | |
US7662672B2 (en) | Manufacturing process of leadframe-based BGA packages | |
US7579676B2 (en) | Leadless leadframe implemented in a leadframe-based BGA package | |
JP2003017518A (ja) | 混成集積回路装置の製造方法 | |
JPH02342A (ja) | 集積回路チツプ取付けおよびパツケ−ジ組立体 | |
US9331041B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
US8179686B2 (en) | Mounted structural body and method of manufacturing the same | |
US5382546A (en) | Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same | |
JP3923661B2 (ja) | 半導体装置 | |
US6353259B1 (en) | Process for producing BGA type semiconductor device, TAB tape for BGA type semiconductor device, and BGA type semiconductor device | |
JP2000243875A (ja) | 半導体装置 | |
JP4038021B2 (ja) | 半導体装置の製造方法 | |
JPH0269945A (ja) | 半導体装置及びその製造方法 | |
KR100391124B1 (ko) | 반도체 패키지의 베이스, 이를 이용한 반도체 패키지 및그 제조방법 | |
JP3707639B2 (ja) | エリアアレイパッケージ型半導体装置の構造 | |
JPH0974149A (ja) | 小型パッケージ及びその製造方法 | |
KR100308899B1 (ko) | 반도체패키지및그제조방법 | |
JPH1084055A (ja) | 半導体装置及びその製造方法 | |
KR100771860B1 (ko) | 솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법 | |
JP2005522028A (ja) | 半導体デバイスのパッケージング・システム | |
JP2008277594A (ja) | 半導体装置、およびその製造方法、並びにその製造方法に用いるリードフレーム | |
JP3646663B2 (ja) | 半導体装置の製造方法 | |
KR100779346B1 (ko) | 반도체패키지 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041014 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070222 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140302 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |