JP3986391B2 - 定電圧電源回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、出力電流を制限する保護回路を備えた定電圧電源回路に関し、特に、電池を電源とした携帯機器の電源回路で使用される電流制限保護回路の消費電力を削減して電池寿命を伸ばすようにした保護回路を備えた定電圧電源回路に関するものである。
【0002】
【従来の技術】
近年、携帯電話等のように電池を電源とした携帯機器が広く普及し、これに伴って、電池の寿命を伸ばすために回路の省電力化及び電源回路の効率向上が強く求められるようになってきた。
図8は、従来の定電圧電源回路に用いられている電流制限保護回路の例を示した図である。
図8において、定電圧電源回路100は、演算増幅器101、所定の基準電圧Vrを生成して出力する基準電圧発生回路102、Pチャネル型MOSトランジスタ103、抵抗104,105からなる定電圧回路を備え、該定電圧回路の出力端子には負荷110が接続されている。更に定電圧電源回路100は、演算増幅器106、Pチャネル型MOSトランジスタ107及び抵抗108でフの字特性の出力電流制限を行う保護回路を備えている。
【0003】
Pチャネル型MOSトランジスタ107には、Pチャネル型MOSトランジスタ103のドレイン電流に比例したドレイン電流が流れる。該ドレイン電流は抵抗108に流れ、抵抗108の両端に電圧が発生する。出力端子から負荷110へ出力される電流が増加して、抵抗108の両端電圧が抵抗105の両端電圧に等しくなると、演算増幅器106の出力電圧が上昇してPチャネル型MOSトランジスタ103のゲート電圧が上昇し、出力端子の電圧Voutを低下させる。
【0004】
このため、抵抗105の両端電圧も低下することから、演算増幅器106の反転入力端の電圧が低下し、非反転入力端の電圧が相対的に上昇する。更に、演算増幅器106の出力電圧が上昇し、抵抗108の両端電圧と抵抗105の両端電圧が同じになるまで出力端子から負荷110へ出力される電流が減少する。実際には、前記のような出力電圧Voutの低下と、負荷110への出力電流の減少が同時に行われ、いわゆるフの字特性を持つように作動する。言うまでもなく、フの字特性をなさない出力電流制限を行う保護回路であってもよい。
【0005】
【発明が解決しようとする課題】
しかし、このような出力電流制限を行う保護回路は、電流制限動作を行っていない間も常時給電されている。出力電流制限を行う保護回路は、負荷電流が何らかの異常で増加したときに初めて作動するものであり、負荷電流が正常である間は無駄に電力を消費しており、電力効率を低下させる要因になっていた。電力効率を向上させるために演算増幅器106の消費電流を小さくすると、演算増幅器106の応答速度が遅くなると共に位相補正が困難になる。このため、負荷110への出力電流が、保護回路が作動する電流値になって、演算増幅器106が作動する際、演算増幅器106は、発振する等の不安定な動作を行う場合があった。このようなことから、保護回路に使用されている演算増幅器106の消費電流を小さくすることができなかった。
【0006】
本発明は、上記のような問題を解決するためになされたものであり、保護回路で消費する電力を小さくした場合においても、安定した保護動作が可能な保護回路を有する定電圧電源回路を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る定電圧電源回路は、直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に応じた電圧を出力する出力電流検出回路と、
該出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの出力電圧に応じて、該電流制限回路のみへの電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの出力電圧に応じて、前記電流制限回路への電源供給を停止するものである。
【0008】
具体的には、前記電源制御回路は、出力電流検出回路からの出力電圧が所定値未満になると、前記電流制限回路への電源供給を停止するようにした。
【0009】
また、前記電流制限回路は、出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御するようにした。
【0010】
また、この発明に係る定電圧電源回路は、直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に比例した、第1比例電圧及び該第1比例電圧よりも大きい第2比例電圧をそれぞれ生成して出力する出力電流検出回路と、
該出力電流検出回路からの第1比例電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの第2比例電圧に応じて、該電流制限回路への電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの前記第2比例電圧に応じて、前記電流制限回路への電源供給を停止するものである。
【0011】
具体的には、前記電源制御回路は、前記第2比例電圧が前記所定値以上になると、前記電流制限回路への電源供給を行い、前記第2比例電圧が前記所定値未満になると、前記電流制限回路への電源供給を停止するようにした。
【0012】
一方、前記電流制限回路は、出力電流検出回路からの前記第1比例電圧が前記所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御するようにしてもよい。
【0013】
また、前記定電圧発生回路部は、入力された制御信号に応じて前記出力端子に出力する電流を制御する出力制御用トランジスタを備え、前記出力電流検出回路は、該出力制御用トランジスタから出力される電流に比例した電流を出力する少なくとも1つのトランジスタと、該トランジスタから出力される電流を電圧に変換する少なくとも1つの抵抗とを備えるようにした。
【0014】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電圧電源回路の例を示した回路図である。
図1において、定電圧電源回路1は、電源電圧Vccから所定の定電圧Vaを生成して出力電圧Voとして出力端子OUTから負荷5に出力する定電圧回路部2と、出力端子OUTから出力される電流ioが所定値以上になると、出力電圧Vo及び出力電流ioに対して電流制限を行う保護回路部3とで構成されている。なお、保護回路部3は、電流制限保護回路部をなす。
【0015】
定電圧回路部2は、所定の基準電圧Vr1を生成して出力する基準電圧発生回路11と、出力電圧Voを分圧して出力する抵抗R1及びR2からなる分圧回路12と、ゲートに入力された電圧に応じた電流を出力端子OUTに出力するPチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)からなる出力制御用トランジスタM1とを備えている。更に、定電圧回路部2は、基準電圧Vr1に対する、分圧回路12で生成された分圧電圧Vd1の差電圧を増幅して出力制御用トランジスタM1のゲートに出力する演算増幅器A1を備えている。
【0016】
出力端子OUTと接地電圧との間には、抵抗R1とR2が直列に接続され、抵抗R1とR2との接続部は、演算増幅器A1の非反転入力端に接続されている。演算増幅器A1の反転入力端には基準電圧Vr1が入力されており、演算増幅器A1の出力端は、出力制御用トランジスタM1のゲートに接続されている。出力制御用トランジスタM1は、電源電圧Vccと出力端子OUTとの間に接続されている。出力電圧Voは、分圧回路12で分圧され、該分圧電圧Vd1と基準電圧Vr1との差電圧を演算増幅器A1で増幅して出力制御用トランジスタM1のゲートに出力される。このように、演算増幅器A1は、出力制御用トランジスタM1の動作制御を行って、出力電圧Voが所望の電圧Vaで一定になるようにしている。
【0017】
次に、保護回路部3は、所定の基準電圧Vr2を生成して出力する基準電圧発生回路21、抵抗R3,R4の直列回路からなる分圧回路22、演算増幅器A2、入力された各電圧の電圧比較結果を2値の信号で出力するコンパレータC1、PMOSトランジスタM2及びスイッチ回路SW1を備えている。なお、分圧回路部22は出力電流検出回路を、演算増幅器A2及び基準電圧発生回路21は電流制限回路を、コンパレータC1、スイッチ回路SW1及び基準電圧発生回路21は電源制御回路をそれぞれなす。電源電圧Vccと接地電圧との間には、PMOSトランジスタM2及び抵抗R4,R3が直列に接続されており、抵抗R3とR4との接続部から分圧電圧Vd2が出力される。PMOSトランジスタM2のゲートは演算増幅器A1の出力端に接続され、PMOSトランジスタM2は、出力電流ioに比例したドレイン電流を出力する。
【0018】
PMOSトランジスタM2と抵抗R4との接続部の電圧がコンパレータC1の非反転入力端に入力され、演算増幅器A2の非反転入力端には分圧電圧Vd2が入力されている。また、コンパレータC1及び演算増幅器A2の各反転入力端には基準電圧Vr2がそれぞれ入力されている。演算増幅器A2は、スイッチ回路SW1を介して電源電圧Vccが印加されており、該スイッチ回路SW1はコンパレータC1から出力される信号によって動作制御される。例えば、スイッチ回路SW1は、コンパレータC1からハイ(High)レベルの信号が出力されると導通状態になって演算増幅器A2に対して電源電圧Vccの供給を行い、コンパレータC1からロー(Low)レベルの信号が入力されると遮断状態になって演算増幅器A2に対する電源電圧Vccの供給を停止する。
【0019】
定電圧回路部2の出力電流ioが増加すると、PMOSトランジスタM2の出力電流も比例して増加し、コンパレータC1の非反転入力端の電圧及び分圧電圧Vd2がそれぞれ上昇する。コンパレータC1の非反転入力端の電圧が、基準電圧Vr2以上になると、コンパレータC1の出力端がハイレベルとなり、スイッチ回路SW1がオンして、演算増幅器A2に電源電圧Vccが供給される。更に出力電流ioが増加して、演算増幅器A2の非反転入力端の電圧が基準電圧Vr2以上になると、演算増幅器A2の出力電圧が上昇し、出力制御用トランジスタM1のゲート電圧を上昇させて出力電圧Voを低下させる。
【0020】
また、定電圧回路部2の出力電流ioが低下して、コンパレータC1の非反転入力端の電圧が基準電圧Vr2未満になると、コンパレータC1の出力端がローレベルとなり、スイッチ回路SW1がオフして、演算増幅器A2に対する電源電圧Vccの供給が停止して演算増幅器A2の動作が停止し、保護回路部3の機能が停止する。なお、抵抗R4の抵抗値を0Ωにすることで、演算増幅器A2への給電と保護回路部3の作動開始を同時に行うことができるが、通常は、演算増幅器A2や、コンパレータC1の入力に発生するオフセット電圧等の影響があるため、抵抗値を有する抵抗R4を接続し保護回路部3が作動を開始する前に確実に演算増幅器A2への給電を行うようにしたほうがよい。また、図1では、演算増幅器A1及びコンパレータC1は、電源電圧Vccを電源として作動するが、該接続を省略して示している。
【0021】
ここで、図1の保護回路部3が、出力電圧Voの低下と、出力電流ioの減少とを同時に行って、いわゆるフの字特性を持つように作動するようにしてもよく、このようにした場合、図1の定電圧電源回路1は、図2のようになる。なお、図2では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
図2における図1との相違点は、図1の演算増幅器A2を、非反転入力端に正のオフセット電圧を持たせた演算増幅器A3に置き換えたことと、基準電圧発生回路部21をなくし図1の演算増幅器A2及びコンパレータC1の各反転入力端に分圧電圧Vd1を入力するようにしたことにある。これに伴って、図1の保護回路部3を保護回路部3aにすると共に、図1の定電圧電源回路1を定電圧電源回路1aにしたことにある。
【0022】
図2において、定電圧電源回路1aは、定電圧回路部2と、出力端子OUTから出力される電流ioが所定値以上になると、出力電流ioに対して電流制限を行う保護回路部3aとで構成されている。保護回路部3aは、出力電流ioが所定値以上になると、出力電圧Voの低下と、出力電流ioの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部3aは、抵抗R3,R4の直列回路からなる分圧回路22、演算増幅器A3、コンパレータC1、PMOSトランジスタM2及びスイッチ回路SW1を備えている。なお、保護回路部3aは電流制限保護回路部をなし、演算増幅器A3は電流制限回路を、コンパレータC1及びスイッチ回路SW1は電源制御回路をそれぞれなす。
【0023】
演算増幅器A3の非反転入力端には分圧電圧Vd2が入力されている。また、コンパレータC1及び演算増幅器A3の各反転入力端には分圧電圧Vd1がそれぞれ入力されている。演算増幅器A3は、スイッチ回路SW1を介して電源電圧Vccが供給されており、該スイッチ回路SW1はコンパレータC1から出力される信号によって動作制御される。例えば、スイッチ回路SW1は、コンパレータC1からハイレベルの信号が出力されると導通状態になって演算増幅器A3に対する電源電圧Vccの供給を行い、コンパレータC1からローレベルの信号が入力されると遮断状態になって演算増幅器A3に対する電源電圧Vccの供給を停止する。
【0024】
出力電流ioが所定値以上になり、コンパレータC1の非反転入力端の電圧が反転入力端の電圧より高くなると、コンパレータC1の出力信号の信号レベルが反転し、スイッチ回路SW1がオンして演算増幅器A3に対する電源供給が行われる。保護回路部3aが作動を開始すると、出力電圧Voが低下することからコンパレータC1の反転入力端の電圧も低下するが、同時に出力電流ioが減少するため、コンパレータC1の非反転入力端の電圧も低下し、コンパレータC1の出力信号がハイレベルからローレベルになることはない。
【0025】
演算増幅器A3の非反転入力端には正のオフセット電圧を持たせている。これは、出力電圧Voが0Vになった場合でも、出力電流ioが0Aにならないようにするものであり、仮に該オフセット電圧がない(0V)か、又は負のオフセット電圧が発生した場合、定電圧電源回路1aに電源を投入したときに、保護回路部3aが作動して、出力電圧Voが立ち上がらなくなってしまうことがないようにするためである。演算増幅器A3の非反転入力端は正のオフセット電圧を持たせる方法としては、演算増幅器A3の差動対をなす各MOSトランジスタのいずれか一方のサイズを変えたり、該差動対をなす各MOSトランジスタに接続されている負荷のいずれか一方を変えて差動対の電流バランスを変えることで実現することができる。
【0026】
一方、図2では、保護回路部3aのコンパレータC1と演算増幅器A3の各反転入力端には同じ電圧が入力されるようにしたが、コンパレータC1と演算増幅器A3の各反転入力端に異なる電圧が入力されるようにしてもよく、このようにした場合、図2の定電圧電源回路1aは、図3のようになる。なお、図3では、図2と同じものは同じ符号で示しており、ここではその説明を省略すると共に図2との相違点のみ説明する。
図3における図2との相違点は、PMOSトランジスタM3及びRSフリップフロップ25を追加したことにあり、これに伴って図2の保護回路部3aを保護回路部3bにし、図2の定電圧電源回路1aを定電圧電源回路1bにした。
【0027】
図3において、定電圧電源回路1bは、定電圧回路部2と、出力端子OUTから出力される電流ioが所定値以上になると、出力電流ioに対して電流制限を行う保護回路部3bとで構成されている。保護回路部3bは、出力電流ioが所定値以上になると、出力電圧Voの低下と、出力電流ioの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部3bは、抵抗R5,R6、演算増幅器A3、コンパレータC1、PMOSトランジスタM2,M3、スイッチ回路SW1及びRSフリップフロップ25を備えている。なお、保護回路部3bは電流制限保護回路部をなし、PMOSトランジスタM2,M3及び抵抗R5,R6は出力電流検出回路を、コンパレータC1、スイッチ回路SW1及びRSフリップフロップ25は電源制御回路をそれぞれなす。
【0028】
電源電圧Vccと接地電圧との間には、PMOSトランジスタM2及び抵抗R5の直列回路と、PMOSトランジスタM3及び抵抗R6の直列回路がそれぞれ並列に接続されており、PMOSトランジスタM2及びM3の各ゲートは演算増幅器A1の出力端にそれぞれ接続されている。PMOSトランジスタM2及びM3は、出力電流ioに比例したドレイン電流をそれぞれ出力する。PMOSトランジスタM2と抵抗R5との接続部の電圧が演算増幅器A3の非反転入力端に入力され、演算増幅器A3の反転入力端には分圧電圧Vd1が入力されている。また、PMOSトランジスタM3と抵抗R6との接続部の電圧がコンパレータC1の非反転入力端に入力され、コンパレータC1の反転入力端には基準電圧Vr1が入力されている。
【0029】
演算増幅器A3は、スイッチ回路SW1を介して電源電圧Vccが印加されており、該スイッチ回路SW1はRSフリップフロップ25から出力される信号によって動作制御される。例えば、スイッチ回路SW1は、RSフリップフロップ25の出力端Qからハイレベルの信号が入力されると導通状態になって演算増幅器A3に対して電源電圧Vccの供給を行い、RSフリップフロップ25の出力端Qからローレベルの信号が入力されると遮断状態になって演算増幅器A3に対する電源電圧Vccの供給を停止する。RSフリップフロップ25において、セット端SにはコンパレータC1の出力端が接続され、リセット端Rには外部からのリセット信号RESが入力される。
【0030】
定電圧回路部2の出力電流ioが増加すると、PMOSトランジスタM2及びM3の各出力電流もそれぞれ比例して増加し、コンパレータC1の非反転入力端の電圧及び演算増幅器A3の非反転入力端の電圧がそれぞれ上昇する。コンパレータC1の非反転入力端の電圧が、基準電圧Vr1以上になると、コンパレータC1の出力端がハイレベルとなり、RSフリップフロップ25の出力端Qはハイレベルとなってスイッチ回路SW1がオンし、演算増幅器A3に電源電圧Vccが供給される。更に出力電流ioが増加して、演算増幅器A3の非反転入力端の電圧が分圧電圧Vd1以上になると、演算増幅器A3の出力電圧が上昇し、出力制御用トランジスタM1のゲート電圧を上昇させて出力電流ioを低下させると共に出力電圧Voを低下させる。
【0031】
また、定電圧回路部2の出力電流ioが低下して、コンパレータC1の非反転入力端の電圧が基準電圧Vr1未満になると、コンパレータC1の出力端がローレベルとなり、RSフリップフロップ25のリセット端Rにハイレベルのリセット信号RESが入力されると、RSフリップフロップ25の出力端Qはローレベルになってスイッチ回路SW1がオフし、演算増幅器A2に対する電源電圧Vccの供給が停止して保護回路部3bの動作が停止する。
【0032】
このように、コンパレータC1の出力信号をRSフリップフロップ25で記憶するのは、保護回路部3bがフの字特性を持っているためであり、保護動作が始まると、出力電流ioが減少し、抵抗R6の電圧も低下することから、コンパレータC1の出力信号がローレベルに戻ってしまうためである。すなわち、RSフリップフロップ25がないと、コンパレータC1の出力信号がローレベルに戻ってしまったときに、スイッチ回路SW1がオフしてしまい、演算増幅器A3への電源供給が停止して、保護回路部3bの保護動作が中断されてしまうためである。RSフリップフロップ25をリセットするには、定電圧電源回路1bに電源を投入するときに、RSフリップフロップ25のリセット端Rにハイレベルのリセット信号RESを入力するか、負荷電流が取り除かれたことを検出してリセット信号RESを発生させるようにすればよい。
【0033】
このように、本第1の実施の形態における定電圧電源回路は、出力電流ioが所定の電流値以上になって保護回路部3が作動を開始する際、コンパレータC1によってスイッチ回路SW1がオンして導通状態になることにより、保護回路部3の演算増幅器A2に電力が供給され、出力電流ioが所定の電流値未満の場合は、コンパレータC1によってスイッチ回路SW1がオフして遮断状態になり、保護回路部3の演算増幅器A2に対する電力供給を停止させるようにした。このことから、安定した出力電流制限動作を行うことができると共に該出力電流制限動作を行う保護回路の消費電流を低減させることができる。
【0034】
第2の実施の形態.
前記第1の実施の形態では、保護回路部3が作動を開始する電流値以上に出力電流ioがなると初めて演算増幅器A2に電力が供給されるようにしたが、保護回路部3が作動を開始する電流値以上に出力電流ioがなったときに演算増幅器A2の内部で使用するバイアス電流を増加させるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
【0035】
図4は、本発明の第2の実施の形態における定電圧電源回路の例を示した回路図である。なお、図4では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
図4における図1との相違点は、保護回路部3が作動を開始する電流値以上に出力電流ioがなったときに、演算増幅器A2の内部で使用するバイアス電流を増加させるようにしたことにあり、図1の演算増幅器A2を演算増幅器A4にすると共に定電流源31及び32を追加し、図1の保護回路部3を保護回路部33にすると共に図1の定電圧電源回路1を定電圧電源回路30にしたことにある。
【0036】
図4において、定電圧電源回路30は、定電圧回路部2と、出力端子OUTから出力される電流ioが所定値以上になると、出力電圧Vo及び出力電流ioに対して電流制限を行う保護回路部33とで構成されている。
保護回路部33は、所定の基準電圧Vr2を生成して出力する基準電圧発生回路21、分圧回路22、演算増幅器A4、コンパレータC1、PMOSトランジスタM2、スイッチ回路SW1及び定電流源31,32を備えている。なお、保護回路部33bは電流制限保護回路部をなし、コンパレータC1、スイッチ回路SW1及び定電流源31,32はバイアス電流制御回路をなす。
【0037】
定電流源31は、電源電圧Vccと演算増幅器A4のバイアス電流入力端との間に接続され、定電流源32とスイッチ回路SW1の直列回路が定電流源31に並列に接続されている。スイッチ回路SW1は、コンパレータC1からハイレベルの信号が入力されると導通状態になり、演算増幅器A4には定電流(i1+i2)が入力され、コンパレータC1からローレベルの信号が入力されると遮断状態になって演算増幅器A4には定電流i1のみが入力される。
【0038】
ここで、図5は、図4における演算増幅器A4の内部回路例を示した回路図である。
図5における演算増幅器A4は、基準電圧Vr2と分圧電圧Vd2の差動増幅を行う差動増幅回路部35及び該差動増幅回路部35の出力信号を増幅して出力する出力回路部36で構成されている。差動増幅回路部35は、PMOSトランジスタM11,M12、NMOSトランジスタM13〜M16及び容量37で構成されており、PMOSトランジスタM11及びM12はカレントミラー回路を形成し、NMOSトランジスタM15及びM16はカレントミラー回路を形成している。
【0039】
NMOSトランジスタM13及びM14は差動対をなしており、PMOSトランジスタM11及びM12のカレントミラー回路は、該差動対の負荷をなしている。また、NMOSトランジスタM15及びM16のカレントミラー回路は、定電流源31又は定電流源31及び32から入力される定電流を該差動対に供給するものである。PMOSトランジスタM11及びM12において、各ゲートは接続され該接続部はPMOSトランジスタM12のドレインに接続され、各ソースは電源電圧Vccにそれぞれ接続されている。
【0040】
また、PMOSトランジスタM11及びM12の各ドレインは、NMOSトランジスタM13及びM14のドレインにそれぞれ対応して接続され、NMOSトランジスタM13及びM14のドレイン間には容量37が接続されている。NMOSトランジスタM13のゲートは、演算増幅器A4の非反転入力端をなし、分圧回路22からの分圧電圧Vd2が入力されている。NMOSトランジスタM14のゲートは、演算増幅器A4の反転入力端をなし、基準電圧Vr2が入力されている。NMOSトランジスタM13及びM14の各ソースはそれぞれ接続され、該接続部は、NMOSトランジスタM15のドレインに接続されている。PMOSトランジスタM11及びNMOSトランジスタM13の接続部が差動増幅回路部35の出力端をなしている。
【0041】
一方、出力回路部36は、電源電圧Vccと接地電圧との間に直列に接続されたPMOSトランジスタM17及びNMOSトランジスタM18で構成されている。PMOSトランジスタM17のゲートは差動増幅回路部35の出力端に接続されており、NMOSトランジスタM18のゲートはNMOSトランジスタM16のゲートに接続されている。NMOSトランジスタM18は、差動増幅回路部35のNMOSトランジスタM15及びM16とカレントミラー回路を形成している。PMOSトランジスタM17とNMOSトランジスタM18の接続部が、演算増幅器A4の出力端OUT1をなしている。
【0042】
このような構成において、定電圧回路部2の出力電流ioが増加すると、PMOSトランジスタM2の出力電流も比例して増加し、コンパレータC1の非反転入力端の電圧及び分圧電圧Vd2がそれぞれ上昇する。コンパレータC1の非反転入力端の電圧が、基準電圧Vr2以上になると、コンパレータC1の出力端がハイレベルになり、スイッチ回路SW1がオンして、NMOSトランジスタM15,M16,M18からなるカレントミラー回路の入力側トランジスタをなすNMOSトランジスタM16には、定電流源31からの定電流i1と共に定電流源32からの定電流i2が入力される。
【0043】
一方、コンパレータC1の非反転入力端の電圧が、基準電圧Vr2未満になると、コンパレータC1の出力端がローレベルになり、スイッチ回路SW1がオフして、NMOSトランジスタM15,M16,M18からなるカレントミラー回路の入力側トランジスタをなすNMOSトランジスタM16には、定電流源31からの定電流i1のみが入力される。
【0044】
出力電流ioが増加して所定値以上になり保護回路部33が作動を開始する場合、演算増幅器A4のバイアス電流を増加させ、すなわちNMOSトランジスタM15,M16,M18からなるカレントミラー回路の入力電流を増加させるようにした。また、出力電流ioが所定値未満であって保護回路部33が作動を停止する場合は、演算増幅器A4のバイアス電流を低下させ、すなわちNMOSトランジスタM15,M16,M18からなるカレントミラー回路の入力電流を低下させるようにした。
【0045】
このように、NMOSトランジスタM15,M16,M18からなるカレントミラー回路の入力電流値を変えることによって、演算増幅器A4の消費電流が大きく変化することになる。演算増幅器A4のバイアス電流であるNMOSトランジスタM15,M16,M18からなるカレントミラー回路の入力電流値を小さくすると、演算増幅器A4の応答速度が低下すると共に位相補償が難しくなる。しかし、演算増幅器A4の2つの入力端に入力される電圧の電圧差が大きい場合は、演算増幅器A4はリニアな動作をしないため、該バイアス電流を小さくしても演算増幅器A4の動作が不安定になることはない。これに対して、演算増幅器A4における2つの入力電圧の電圧差が小さくなると、演算増幅器A4は、リニアな動作領域に入って動作が不安定になって発振等の異常が発生しやすくなる。
【0046】
このようなことから、保護回路部33が作動しない場合には、演算増幅器A4の入力電圧である基準電圧Vr2と分圧電圧Vd2の電圧差が大きいことから、演算増幅器A4のバイアス電流を削減しても演算増幅器A4の動作が不安定なることはなく、消費電流の低減を図ることができる。また、出力電流ioが、保護回路部33が作動を開始する電流値以上になると、演算増幅器A4のバイアス電流を増加させて保護回路部33の動作を安定化させることができる。
【0047】
ここで、図4の保護回路部33が、出力電圧Voの低下と、出力電流ioの減少とを同時に行って、いわゆるフの字特性を持つように作動するようにしてもよく、このようにした場合、図4の定電圧電源回路30は、図6のようになる。なお、図6では、図4と同じものは同じ符号で示しており、ここではその説明を省略すると共に図4との相違点のみ説明する。
図6における図4との相違点は、図4の演算増幅器A4を、非反転入力端に正のオフセット電圧を持たせた演算増幅器A5に置き換えたことと、基準電圧発生回路部21をなくし図1の演算増幅器A5及びコンパレータC1の各反転入力端に分圧電圧Vd1をそれぞれ入力するようにしたことにある。これに伴って、図4の保護回路部33を保護回路部33aにすると共に、図4の定電圧電源回路30を定電圧電源回路30aにしたことにある。
【0048】
図6において、定電圧電源回路30aは、定電圧回路部2と、出力端子OUTから出力される電流ioが所定値以上になると、出力電流ioに対して電流制限を行う保護回路部33aとで構成されている。保護回路部33aは、出力電流ioが所定値以上になると、出力電圧Voの低下と、出力電流ioの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部33aは、分圧回路22、演算増幅器A5、コンパレータC1、PMOSトランジスタM2、スイッチ回路SW1及び定電流源31,32を備えている。なお、保護回路部33aは電流制限保護回路部をなし、演算増幅器A5は電流制限回路をなす。
【0049】
定電流源31は、電源電圧Vccと演算増幅器A5のバイアス電流入力端との間に接続され、定電流源32とスイッチ回路SW1の直列回路が定電流源31に並列に接続されている。スイッチ回路SW1は、コンパレータC1からハイレベルの信号が出力されると導通状態になり、演算増幅器A5には定電流(i1+i2)が入力され、コンパレータC1からローレベルの信号が入力されると遮断状態になって演算増幅器A5には定電流i1のみが入力される。保護回路部33aが作動を開始すると、出力電圧Voが低下することからコンパレータC1の反転入力端の電圧も低下するが、同時に出力電流ioが減少するため、コンパレータC1の非反転入力端の電圧も低下し、コンパレータC1の出力信号がハイレベルからローレベルになることはない。
【0050】
演算増幅器A5の非反転入力端には正のオフセット電圧を持たせている。これは、出力電圧Voが0Vになった場合でも、出力電流ioが0Aにならないようにするものであり、仮に該オフセット電圧がない(0V)か、又は負のオフセット電圧が発生した場合、定電圧電源回路30aに電源を投入したときに、保護回路部33aが作動して、出力電圧Voが立ち上がらなくなってしまうことがないようにするためである。演算増幅器A5の内部回路は、図5で示した演算増幅器A4と同様であり、演算増幅器A5の非反転入力端に正のオフセット電圧を持たせる方法としては、演算増幅器A5の差動対をなすNMOSトランジスタM13又はM14のいずれか一方のサイズを変えたり、該差動対をなすNMOSトランジスタM13及びM14に接続されているPMOSトランジスタM11又はM12のいずれか一方のサイズを変えて差動対の電流バランスを変えることで実現することができる。
【0051】
一方、図6では、保護回路部33aのコンパレータC1と演算増幅器A5の各反転入力端には同じ電圧が入力されるようにしたが、コンパレータC1と演算増幅器A5の各反転入力端に異なる電圧が入力されるようにしてもよく、このようにした場合、図6の定電圧電源回路30aは、図7のようになる。なお、図7では、図3又は図6と同じものは同じ符号で示しており、ここではその説明を省略すると共に図6との相違点のみ説明する。
図7における図6との相違点は、PMOSトランジスタM3及びRSフリップフロップ25を追加したことにあり、これに伴って図6の保護回路部33aを保護回路部33bにし、図6の定電圧電源回路30aを定電圧電源回路30bにした。
【0052】
図7において、定電圧電源回路30bは、定電圧回路部2と、出力端子OUTから出力される電流ioが所定値以上になると、出力電流ioに対して電流制限を行う保護回路部33bとで構成されている。保護回路部33bは、出力電流ioが所定値以上になると、出力電圧Voの低下と、出力電流ioの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部33bは、抵抗R5,R6、演算増幅器A5、コンパレータC1、PMOSトランジスタM2,M3、スイッチ回路SW1、定電流源31,32及びRSフリップフロップ25を備えている。
【0053】
電源電圧Vccと接地電圧との間には、PMOSトランジスタM2及び抵抗R5の直列回路と、PMOSトランジスタM3及び抵抗R6の直列回路がそれぞれ並列に接続されており、PMOSトランジスタM2及びM3の各ゲートは演算増幅器A1の出力端にそれぞれ接続されている。PMOSトランジスタM2及びM3は、出力電流ioに比例したドレイン電流をそれぞれ出力する。PMOSトランジスタM2と抵抗R5との接続部の電圧が演算増幅器A5の非反転入力端に入力され、演算増幅器A5の反転入力端には分圧電圧Vd1が入力されている。また、PMOSトランジスタM3と抵抗R6との接続部の電圧がコンパレータC1の非反転入力端に入力され、コンパレータC1の反転入力端には基準電圧Vr1が入力されている。
【0054】
定電流源31は、電源電圧Vccと演算増幅器A5のバイアス電流入力端との間に接続され、定電流源32とスイッチ回路SW1の直列回路が定電流源31に並列に接続されている。スイッチ回路SW1はRSフリップフロップ25から出力される信号によって動作制御される。例えば、スイッチ回路SW1は、RSフリップフロップ25の出力端Qからハイレベルの信号が入力されると導通状態になり、演算増幅器A5には定電流(i1+i2)が入力され、RSフリップフロップ25の出力端Qからローレベルの信号が入力されると遮断状態になって、演算増幅器A5には定電流i1のみが入力される。
【0055】
RSフリップフロップ25において、セット端SにはコンパレータC1の出力端が接続され、リセット端Rには外部からのリセット信号RESが入力される。なお、出力電流ioに対するコンパレータC1、RSフリップフロップ25及びスイッチ回路SW1の動作は、図3の場合と同様であるのでその説明を省略する。
【0056】
このように、本第2の実施の形態における定電圧電源回路は、出力電流ioが所定値以上になって保護回路部が作動する場合は、コンパレータC1によってスイッチ回路SW1をオンさせて保護回路部の演算増幅器に対するバイアス電流を増加させ、出力電流ioが所定値未満になって保護回路部が作動を停止する場合は、コンパレータC1によってスイッチ回路SW1をオフさせて保護回路部の演算増幅器に対するバイアス電流を低減させるようにした。このことから、出力電流を制限する保護回路が作動するときだけ、該保護回路を形成する演算増幅器のバイアス電流を増加させるようにしたため、安定した保護回路の動作を得ることができると共に、該保護回路の消費電流を低減させることができる。
【0057】
【発明の効果】
上記の説明から明らかなように、本発明の定電圧電源回路によれば、出力電流を制限する電流制限保護回路部が実際に作動する場合だけ、電流制限保護回路部に対して電力を供給するようにしたため、定電圧電源回路に設けた保護回路の消費電流を著しく減少させることができると共に、該保護回路による安定した保護動作が得られることができるため、電池を使用する携帯機器の動作時間をより長くすることが可能になった。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態における定電圧電源回路の例を示した回路図である。
【図2】 本発明の第1の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図3】 本発明の第1の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図4】 本発明の第2の実施の形態における定電圧電源回路の例を示した回路図である。
【図5】 図4における演算増幅器A4の内部回路例を示した回路図である。
【図6】 本発明の第2の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図7】 本発明の第2の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図8】 従来の定電圧電源回路の例を示した回路図である。
【符号の説明】
1,1a,1b,30,30a,30b 定電圧電源回路
2 定電圧回路部
3,3a,3b,33,33a,33b 保護回路部
5 負荷
11,21 基準電圧発生回路
12,22 分圧回路
25 RSフリップフロップ
31,32 定電流源
35 差動増幅回路部
36 出力回路部
A1〜A5 演算増幅器
C1 コンパレータ
M1 出力制御用トランジスタ
M2,M3 PMOSトランジスタ
SW1 スイッチ回路
Claims (7)
- 直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に応じた電圧を出力する出力電流検出回路と、
該出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの出力電圧に応じて、該電流制限回路のみへの電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの出力電圧に応じて、前記電流制限回路への電源供給を停止することを特徴とする定電圧電源回路。 - 前記電源制御回路は、出力電流検出回路からの出力電圧が所定値未満になると、前記電流制限回路への電源供給を停止することを特徴とする請求項1記載の定電圧電源回路。
- 前記電流制限回路は、出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御することを特徴とする請求項1又は2記載の定電圧電源回路。
- 直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に比例した、第1比例電圧及び該第1比例電圧よりも大きい第2比例電圧をそれぞれ生成して出力する出力電流検出回路と、
該出力電流検出回路からの第1比例電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの第2比例電圧に応じて、該電流制限回路への電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの前記第2比例電圧に応じて、前記電流制限回路への電源供給を停止することを特徴とする定電圧電源回路。 - 前記電源制御回路は、前記第2比例電圧が前記所定値以上になると、前記電流制限回路への電源供給を行い、前記第2比例電圧が前記所定値未満になると、前記電流制限回路への電源供給を停止することを特徴とする請求項4記載の定電圧電源回路。
- 前記電流制限回路は、出力電流検出回路からの前記第1比例電圧が前記所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御することを特徴とする請求項4又は5記載の定電圧電源回路。
- 前記定電圧発生回路部は、入力された制御信号に応じて前記出力端子に出力する電流を制御する出力制御用トランジスタを備え、前記出力電流検出回路は、該出力制御用トランジスタから出力される電流に比例した電流を出力する少なくとも1つのトランジスタと、該トランジスタから出力される電流を電圧に変換する少なくとも1つの抵抗とを備えることを特徴とする請求項1、2、3、4、5又は6記載の定電圧電源回路。
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