JP3969985B2 - 電子源及び画像形成装置の駆動方法、並びに画像形成装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の電子放出素子を有する電子源の駆動方法に関するものであり、さらに、それを使用した、画像形成装置及びその駆動方法に関するものである。
【０００２】
【従来の技術】
従来、電子放出素子として熱陰極電子源と冷陰極電子源の２種類が知られている。冷陰極電子源には電界放出型（以下、ＦＥ型と称する）、金属／絶縁層／金属型（以下、ＭＩＭ型と称する）や、表面伝導型電子放出素子等がある。
【０００３】
ＦＥ型の例としてはW.P.Dyke&W.W.Dolan,"Field Emission",Advance in Electron Physics,8,89(1956)あるいはC.A.Spindt,"PHYSICAL Properties of thin-film field emission cathodes with molybdenium cones",J.Appl.Phys.,47,5248(1976)等に開示されたものが知られている。
【０００４】
ＭＩＭ型の例としてはC.A.Mead,"Operation of Tunnel-Emission Devices",J.Apply.Phys.,32,646(1961)等に開示されたものが知られている。
【０００５】
また、最近の例では、Toshiaki.Kusunoki,"Fluctuation-free electron emission from non-formed metal-insulator-metal(MIM)cathodes Fabricated by low current Anodicoxidation",Jpn.J.Appl.Phys.vol.32(1993)pp.L1695，Mutsumi suzukietal"AnMIM-Cathode Array for Cathodeluminescent Displays",IDW'96,(1996)pp.529等が研究されている。
【０００６】
表面伝導型の例としては、エリンソンの報告(M.I.Elinson Radio Eng.ElectronPhys.,10(1965))に記載のもの等があり、この表面伝導型電子放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより、電子放出が生ずる現象を利用するものである。表面伝導型素子では、前記のエリンソンの報告に記載のSnO2薄膜を用いたもの、Au薄膜を用いたもの、(G.Dittmer.Thin Solid Films,9,317(1972))、In2O3/SnO2薄膜によるもの(M.Hartwell and C.G.Fonstad,IEEETrans.EDConf.,519(1983))等が報告されている。
【０００７】
電子源を構成する複数の電子放出素子の配列については、種々のものが採用される。一例として、電子放出素子をＸ方向及びＹ方向に行列状に複数個配し、同じ行に配された複数の電子放出素子の電極の一方を、Ｘ方向の配線に共通に接続し、同じ列に配された複数の電子放出素子の電極の他方を、Ｙ方向の配線に共通に接続した単純マトリクス配置がある。以下単純マトリクス配置について図１２を参照して説明する。
【０００８】
ｍ本のＸ方向配線６２は、Dx1，Dx2，…Dxmからなり、真空蒸着法、印刷法、スパッタ法等を用いて形成された導電性金属等で構成することができる。配線の材料、膜厚、幅は、適宜設計される。Ｙ方向配線６３は、Dy1，Dy2，…Dynのｎ本の配線よりなり、Ｘ方向配線６２と同様に形成される。これらｍ本のＸ方向配線６２とｎ本のＹ方向配線６３との間には、層間絶縁層（不図示）が設けられており、両者を電気的に分離している（ｍ，ｎは、ともに正の整数）。
【０００９】
層間絶縁層（不図示）は、真空蒸着法、印刷法、スパッタ法等を用いて形成されたＳｉＯ2等で構成される。例えば、Ｘ方向配線６２を形成した基体６１の全面あるいは一部に所望の形状で形成され、特に、Ｘ方向配線６２とＹ方向配線６３の交差部の電位差に耐え得るように、膜厚、材料、製法が適宜設定される。Ｘ方向配線６２とＹ方向配線６３は、それぞれ外部端子として引き出されている。
【００１０】
ｍ本のＸ方向配線６２は、電子放出素子のカソード電極を兼ねる場合もあり、ｎ本のＹ方向配線６３は、電子放出素子のゲート電極を兼ねる場合があり、また、層間絶縁層は電子放出素子の絶縁層を兼ねる場合がある。
【００１１】
Ｘ方向配線６２には、Ｘ方向に配列した電子放出素子６４の行を、選択するための走査信号を印加する走査信号印加手段が接続される。一方、Ｙ方向配線６３には、Ｙ方向に配列した電子放出素子６４の各列を入力信号に応じて、変調するための変調信号発生手段が接続される。各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と信号線から供給される変調信号の差電圧として供給される。
【００１２】
【発明が解決しようとする課題】
電子放出素子を画像形成装置に応用するには、蛍光体を十分な輝度で発光させる放出電流が必要である。一方で、電子放出素子をオフ状態にする際には、電子を放出することなく電子放出素子を制御しなければならない。また、階調数を増やすことは画質を高める上で重要な要素であることは言うまでもない。さらにディスプレイの高精細化のためには蛍光体に照射される電子ビームの径が小さいものであることが要求され、画素数も多く必要となる。そして製造し易いということが重要である。
【００１３】
従来のＦＥ型の例としてSpindt型の電子放出素子がある。Spindt型では、電子放出体としてマイクロチップが用いられ、その先端から電子が放出される構成が一般的である。そして、蛍光体を発光させるために放出電流密度を大きくすると、電子放出部の熱的な破壊を誘起し、ＦＥ素子の寿命を制限することになる。また、先端から放出された電子は、ゲート電極で形成された電場によって広がる傾向があり、ビーム径を小さくできないという欠点がある。
【００１４】
このようなＦＥ素子の欠点を克服するために、個別の解決策として様々な例が提案されている。
【００１５】
電子ビームの広がりを防ぐ例としては、電子放出部上方に収束電極を配置した例がある。これは放出された電子ビームを収束電極の負電位により絞るのが一般的だが、製造工程が複雑となり、製造コストの増大を招く。
【００１６】
電子ビーム径を小さくする別の例としては、Spindt型のようなマイクロチップを形成しない方法がある。例えば、特開平８−０９６７０３号公報、特開平８−０９６７０４号公報、ＵＳＰ５９３９８２３、ＵＳＰ５９８９４０４などに記載されたものがある。
【００１７】
これは孔内に配置した薄膜から電子放出を行なわせるため、電子放出面上に平坦な等電位面が形成され電子ビームの広がりが小さくなるという利点がある。
【００１８】
また、電子放出物質として低仕事関数の材料を使用することで、マイクロチップを形成しなくても電子放出が可能であり、低駆動電圧が図れる。また製造方法が比較的に簡易であるという利点もある。さらに、電子放出が面で行われるために、電界の集中がおきず、チップの破壊が起こらず、長寿命である。
【００１９】
これらＦＥ型の電子放出素子は、通常カソード電極と接続された電子放出物質に対し、電子放出物質に近接したゲート電極により電子を放出させるのに必要な電界（通常、Spindt型では１×１０8Ｖ／ｍ〜１×１０10Ｖ／ｍ）が電子放出物質に与えられることで、電子放出が可能となる。また通常、素子の上方に配置されたアノード電極に与えられたアノード電圧と電子放出素子間に形成される電界により、電子放出素子から放出された電子を加速し、十分なエネルギーを与える構成となっている。アノード電極に達した電子は、アノード電極に捕捉されて放出電流となる。
【００２０】
通常、ゲート電極−カソード電極間に与える変調電圧は、数１０Ｖから数１００Ｖであり、一方、アノード電極に与えられる電圧は数１００Ｖから数１０ｋＶである。すなわち、ゲート電極の変調電圧より数１０倍から数１００倍高い電圧となっている。
【００２１】
従って、電子放出素子からの電子の放出のＯＮ−ＯＦＦの制御には、変調電圧の小さなカソード電極とゲート電極間の電圧を変調することが一般的に行われている。
【００２２】
これらの電子放出素子を駆動する方法の一例としては、特開平８−０９６７０３号公報で示されている。その方式を図１４に示す。本構成では、カラー画像表示のために、ＲＧＢ各色に分割されたアノードを時分割で変調させているが、基本的には、アノード電極は一定値（２５０Ｖ）で保持し、画像表示のための信号は、カソード電極・ゲート電極間の電圧を変調（２０Ｖ）することで実現されている。また、ＯＦＦ時には、カソード電極とゲート電極の電位を同電位とし、カソード電極・ゲート電極間の電圧が０Ｖに設定される。また、このときのカソード電極−アノード電極間の距離は、３００μｍである。まず選択されたカソード電極に−αＶから−βＶの間の電圧を与え,それに応じて、ゲート電極にはαＶを所望の時間だけ印加する。このとき、ゲート電極−カソード電極間に２αＶが印加された際に、電子が放出される。ここではＲＧＢをわけて書き込みを行っているが、上記に示すようにアノード電極の電位を一定値に保持し、蛍光体の電位を変調しなければ、ＲＧＢの画素を個別に駆動させずに一括書き込みで良い。１Ｈ期間が終わると選択されたカソード電極が０Ｖとなり、次に選択されるカソード電極に−αＶから−βＶの間の電圧が印加され、上記同じ動作を繰り返す。
【００２３】
また、アノード電圧を一定にした場合、カソード電極−アノード電極間の距離は、ビーム径の縮小化のためには小さい方が好ましいが、真空形成の容易さ、放電の回避などから、一定程度以上に小さくすることは好ましくない。
【００２４】
単純マトリクス駆動においては、走査線と信号線によるクロストークや容量結合による電圧の擾乱が起こる。特に、電子放出素子をマトリクス状に配列する場合、走査線と信号線との交差領域に電子放出素子が形成される方が電子放出面積を稼げるという意味で好ましい。
【００２５】
しかし、一方で、重なり面積が大きいため、走査線と信号線の容量は増大し、電圧の擾乱を生じる場合がある。この点について図１３を用いて説明する。図１３は、マトリクス配線された複数の電子放出素子（図１２）を駆動（所謂「線順次駆動」）させたときのタイミング図を示す。
【００２６】
図１２において、走査信号が印加される走査線62がDx1〜Dxmであり、変調信号が印加される信号線６３がDｙ１〜Dynである。また、６４は電子放出素子であり、電子放出素子を構成するゲート電極が信号線６３に接続され、カソード電極が走査線６２に接続されている。ここでは１つの例としてｍ＝ｎ＝５の場合について説明する。アノード電圧はVaで一定であり、走査線Dx1〜Dx3に印加される電圧波形及び、信号線Dy1〜Dy5に印加される電圧波形を図１３に示す。
【００２７】
まず、全ての端子をオフ状態にする（全ての走査線６２は例えば２０Ｖに設定され、また全ての信号線６３は０Ｖに設定される。こうすることで電子放出素子のゲート電極には、カソード電極に対してマイナス２０Ｖの電圧が印加され、全ての電子放出素子がオフ状態となる）。
【００２８】
次に、Dx1の走査線に、オン状態の電圧V1Onである０Ｖを印加する。Dx1につながる電子放出素子のカソード電極には０Ｖの電圧がかかることになる。ついで、オン状態にしたい電子放出素子につながる信号線６３に同時にオン信号V2Onを印加する。オン信号V2Onは、例えば２０Ｖの電圧であり、Dy1〜Dy4に２０Ｖが印加される。すると、Dx1とDy1〜Dy4の交点の電子放出素子から電子が放出される。Dy5は１Ｈ期間全てオフであり、Ｖ2Offの０Ｖが与えられ続ける。
【００２９】
時分割パルス階調の場合は、ある画素を同時に発光させ、階調に合わせて、順次Dyiをオフ状態にするようにＶ2Off電圧を供給する。この例ではDy1〜Dy3の３つの信号線が１Ｈの半分の時間でオフ電圧のＶ2Off（０Ｖ）となり、中間調を表示する例である。Dy4は１Ｈの期間選択され、最後にＶ2Offとなる。
【００３０】
１Ｈ分の時間が終了すると、Dx1の走査線をオフ電圧であるV1Offに変化させる。ついで、走査線Dx2がオン状態とし、Dx1のときと同様の駆動で、Dyiにその階調に応じた時間、オン状態の電圧V2Onを印加する。
【００３１】
この操作を全ての走査線（Dx1〜Dx5まで）に順次行うことで、１フレームが終了する。このような駆動方法が「線順次駆動」と呼ばれる。ここでは、説明の便宜のために、５ｘ５素子の例で示しているが、例えばＸＧＡの場合、１０２４ｘ７６８素子であり、さらに、１画素をＲＧＢの３つの絵素から構成する場合を考えると、７６８×１０２４ｘ３素子となる。
【００３２】
ここで、例えば、走査線Dx1を選択しているときに、信号線Dy1，Dy2，Dy3の印加電圧を変化させる際に他の配線にも影響を及ぼしてしまう問題について説明する。
【００３３】
走査線Dx1は、主に信号線Dy1〜Dy5との間にそれぞれ容量：Cdを形成している。また、走査線Dx1は、前記容量Cd以外の寄生容量：Cpxを有している。そのため、走査線Dx1の容量Coは、Cpx+5Cdとなる。この値は基本的に全ての走査線について同じである。一方、信号線の容量Coyは、寄生容量：Cpyと、走査線との容量：Cd ×5との和であり、Coy＝Cpｙ＋5Cdとなる。
【００３４】
ここで、例えば、初期には、信号線Dy1〜Dy4までにオン信号が入力されていて、その後、信号線Dy1〜Dy3が同時にオフしたタイミング（図１３のＡ点）での電圧変化について述べる。
【００３５】
この場合、Dx1〜Dx5までの全ての走査線は、γV＝２０Ｖ×３Cd/(Cpｙ+5Cd)で表す容量結合による電圧変化を示す。例えばCpｙ＝Cdであると、γＶとして約１０Ｖの電圧降下を起こす。電圧源より電圧を供給しているためにこれが定常的に走査線の電位として変化してしまうわけではないが、図１３にあるようにCRのとき定数時間分は変動してしまう。
【００３６】
従って、走査線Dx2〜Dx5と信号線Dy4との交点に位置する電子放出素子では、Dy4に印加されている電圧が２０Ｖのため、電子放出素子に余分に１０Ｖの電圧が印加されてしまう（図１３の下から２つめの波形は、Dy4とDx2との交点の電子放出素子にかかる電圧波形の模式図）。これが電子放出素子の電子放出閾値以下ならば電子放出しないが、閾値以上であると電子放出してしまう。しかもこの擾乱は走査線の数だけ起こる可能性があり、大きな擾乱となる。液晶装置のようなフレーム期間中発光しつづけ、フレーム積算で発光強度を得ている表示装置においては、この時間程度の発光は画質に影響しにくいが、電子放出を利用する装置では、瞬間の発光で輝度を得ているため、擾乱された発光がそのまま画質に大きく影響を及ぼす。
【００３７】
図１３に示したタイミング図において、もう１つの問題は、Dx1とDy5との交点の電子放出素子である。この素子には黒表示を示す信号が入力されているが、やはり、信号線Dy1〜Dy3がオフ電圧に変る際に発光してしまう場合がある。但し、これは１フレームに一度しか起こらないものであり、上記選択されていない走査線における問題に比べると重要性は少ない。
【００３８】
このような条件で画像形成装置（ディスプレイ）を構成すると、通常の駆動方法では、オフ状態でなければいけない画素が発光状態となり、コントラストの低下が起こってしまい問題となる場合があった。
【００３９】
本発明は上記の課題を解決するためになされたものであって、その目的とするところは、複数の電子放出素子をマトリクス状に配線した電子源を、駆動（特には「線順次駆動」）する際に、不要な電子放出を行わずに良好に駆動する方法を提案するものであり、さらには、このように駆動される電子源を利用して、画質の良好で高精細な画像形成装置を提供することにある。
【００４０】
【課題を解決するための手段】
上記目的を達成するために本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第１方向配線のうちのいずれかの第１方向配線を選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第２方向配線を一括に駆動し、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ１Ｏｆｆ＞Ｖ２Ｏｎ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ≧ ( Ｖ ２Ｏ
ｎ −Ｖ ２Ｏｆｆ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００４１】
２Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ −Ｖ ２Ｏｆｆ ≦０であることが好適である。
【００４２】
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ であることが好適である。
【００４３】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第１方向配線のうちのいずれかの第１方向配線を選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第２方向配線を一括に駆動し、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００４４】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第１方向配線のいずれかを選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第２方向配線を一括に駆動し、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ であり、Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ ≧ ( Ｖ ２Ｏｆｆ −Ｖ ２Ｏｎ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００４５】
２Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ −Ｖ ２Ｏｆｆ ≧０であることが好適である。
【００４６】
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ としたとき、Ｖ １Ｏｎ ＜Ｖ２ Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ であることが好適である。
【００４７】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第１方向配線のいずれかを選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第２方向配線を一括に駆動し、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＜Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００４８】
また、前記電子放出素子が、薄膜であり、かつ前記アノード電極に略平行に配されていることが好適である。
【００４９】
また、前記電子放出素子は、前記ゲート電極と前記カソード電極との間に位置する絶縁層を有することが好適である。
【００５０】
また、前記電子放出素子が、前記第１方向配線及び前記第２方向配線の交差領域内に配置されていることが好適である。
【００５１】
また、前記第１方向配線にダイオードが接続されていることが好適である。
【００５２】
また、複数の電子放出素子からなる電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材とを備えた画像形成装置の駆動方法であって、前記電子源が前記駆動方法により駆動されることを特徴とする。
【００５３】
また、前記電子放出素子を時分割駆動することにより画像の階調を表現することが好適である。
【００５４】
また、前記画像形成部材は、蛍光体であることが好適である。
【００５５】
本発明は、各々がゲート電極とカソード電極とを有する複数の電子放出素子と、複数の行方向配線と、複数の列方向配線と、を有し、前記カソード電極が前記複数の行方向配線のうちの１つに接続され、前記ゲート電極が前記複数の列方向配線のうちの１つに接続されてなる電子源の駆動方法であって、前記複数の行方向配線の中から少なくとも１つの行方向配線を選択し、当該配線に電圧Ｖ １Ｏｎ を印加するとともに、前記複数の列配線の中から少なくとも１つの列方向配線を選択し当該配線に電圧Ｖ ２Ｏｎ を印加し、前記複数の行方向配線のうちの選択されない行方向配線には電圧Ｖ １Ｏｆｆ を印加し、前記複数の列方向配線のうちの選択されない列配線に電圧Ｖ ２Ｏｆｆ を印加し、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ ≧Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００５６】
また、本発明は、各々がゲート電極とカソード電極とを有する複数の電子放出素子と、複数の行方向配線と、複数の列方向配線と、を有し、前記カソード電極が前記複数の列方向配線のうちの１つに接続され、前記ゲート電極が前記複数の行方向配線のうちの１つに接続されてなる電子源の駆動方法であって、前記複数の行方向配線の中から少なくとも１つの行方向配線を選択し、当該配線に電圧Ｖ １Ｏｎ を印加するとともに、前記複数の列配線の中から少なくとも１つの列方向配線を選択し当該配線に電圧Ｖ ２Ｏｎ を印加し、前記複数の行方向配線のうちの選択されない配線には電圧Ｖ １Ｏｆｆ を印加し、前記複数の列方向配線のうちの選択されない配線に電圧Ｖ ２Ｏｆｆ を印加し、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ ≦Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００５７】
また、前記電圧V1Onを印加する前記行方向配線を、順次、隣接する行方向配線に切り替えることを特徴とする。
【００５８】
また、前記電圧Ｖ１Ｏｎを印加した行方向配線に対して、次に、前記電圧Ｖ１Ｏｎを印加するまでの間に、他の全ての前記行方向配線に１度ずつ前記電圧Ｖ１Ｏｎを印加することが好適である。
【００５９】
また、複数の電子放出素子からなる電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材とを備えた画像形成装置の駆動方法であって、前記電子源が、前記駆動方法により駆動されることを特徴とする。
【００６０】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ≧ ( Ｖ ２Ｏｎ −Ｖ ２Ｏｆｆ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００６１】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６２】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ であり、Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ ≧ ( Ｖ ２Ｏｆｆ −Ｖ ２Ｏｎ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００６３】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＜Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６４】
また、本発明は、複数の行方向配線と、複数の列方向配線と、前記複数の行方向配線のうちの１つに接続されるカソード電極と前記複数の列方向配線のうちの１つに接続されるゲート電極とを備えた電子放出素子を複数配した電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された行方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない行方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される列方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない列方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ ≧Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６５】
また、本発明は、複数の行方向配線と、複数の列方向配線と、前記複数の行方向配線のうちの１つに接続されるゲート電極と前記複数の列方向配線のうちの１つに接続されるカソード電極とを備えた電子放出素子を複数配した電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された行方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない行方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される列方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない列方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ ≦Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６６】
また、前記電子放出素子は、前記ゲート電極と前記カソード電極との間に位置する絶縁層を有することが好適である。
【００７６】
このような構成によって、本発明の適用可能な電子源の駆動方法を応用した電子源及び画像形成装置は、電子ビーム径が小さく、高効率な電子放出素子を単純マトリクス駆動で駆動する際に、駆動による電圧の擾乱があっても画質に影響を与えず良質な画像を提供することができる。
【００７７】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではなく、また、カソード、ゲート、アノード電極に印加される電圧、駆動波形等の条件も、特に記載がない限り、それらのみに限定する趣旨のものではない。
【００７８】
図１は本発明の駆動方法が適用される電子源を構成する最も基本的なユニットである電子放出素子を示す模式図である。図１（a）は断面図、図１（b）は平面図である。また、図２は、図１に示した素子のカソード電極２の電圧：Ｖｃを０Ｖとし、ゲート電極４の電圧：Ｖｇを変化させることによって、電子放出素子を駆動させた場合（ＯＮ−ＯＦＦ状態）の駆動電圧（Ｖｇ）と放出電流（Ｉｅ）との相関図である。また、図３は、図１、図２で示した電子放出素子をマトリクス状に複数配列した電子源を、本発明の駆動方法で駆動する際の条件を説明する図である。
【００７９】
図１において、１は基板、２はカソード電極、３は絶縁層、４はゲート電極であり、５は電子放出層であり、これらが電子放出素子を構成している。カソード電極２にはカソード電圧Vｃが、ゲート電極４にはゲート電圧Vｇが電源６により変調されて印加される。そして、カソード電極・ゲート電極間電圧（Vｇ−Vｃ）が電子放出素子の駆動電圧として与えられる。
【００８０】
７はアノード電極であり、アノード電圧Vａが高圧電源８により与えられる。アノード電極７では電子放出素子から放出された電子が捕捉され、電子放出電流Ｉｅが検出される。
【００８１】
また、図１における電子放出素子では、ｗ１の幅、ｈ１の高さを有する孔が形成されている。また、アノード電極７は、電子放出素子上方にＨだけ離れて配置される。アノード電極と素子との距離：Ｈの基準となる素子の位置は通常はカソード電極２の位置とすれば良い。
【００８２】
駆動状態では、カソード電位、ゲート電位、アノード電位が与えられて、それに応じた電界が形成される。
【００８３】
図２は、上記電子放出素子の電圧−電流特性を示しており、ゲート電極とカソード電極間の電圧が０Ｖもしくはマイナスの場合は電子放出は実質的に生じない。
【００８４】
図３、図４は本発明の電子源の駆動方法を示す概略図である。
【００８５】
図３は単純マトリクス配置した電子源を駆動する際の動作を表す平面図である。本発明の駆動方法によれば、走査線Dx1と信号線Dy1との交点の電子放出素子はオン状態とすることができる。また、走査線Dx1と信号線Dy2との交点の電子放出素子はオフ状態とすることができ、走査線Dx2と信号線Dy1との交点の電子放出素子はオフ状態とすることができる。そして、走査線Dx2と信号線Dy2との交点の電子放出素子はオフ状態とすることができる。
【００８６】
次に、図１に示した電子放出素子を図１２に示す様にマトリクス状に配列し、各電子放出素子を駆動する際に、各配線に印加される電圧波形の一例を図４に示す。また、電子放出素子６４は図１で示した構造であり、ここで示す例では、その絶縁膜３の厚さを１μｍとしている。そのため、２０Ｖの電圧がゲート電極４に印加されると、電子が放出される。このときにカソード電極２とゲート電極４間に印加される電界としてはおよそ、２×１０5Ｖ/ｃｍとなる。尚、図１２において、６２は走査信号が印加される走査線：Dx1〜Dxmであり、６３は変調信号が印加される信号線：Dy1〜Dynである。走査線６２は図１で示したカソード電極２に接続しており、信号線６３は図１で示したゲート電極４に接続する。また、６１は電子放出素子６４が配置される基板である。
【００８７】
ここで説明する例では、電子放出に必要なカソード電極・ゲート電極間電圧が２０Ｖであるので、選択された走査線６２のオン電圧：V1Onを０Ｖ、選択された信号線のオン電圧：V2Onを２０Ｖとしている。また、非選択の信号線６３のオフ電圧Ｖ2Offを０Vとした。一方、非選択の走査線６２のオフ電圧：V1Offを４０Ｖとしてオフ特性を強化した。
【００８８】
このため、非選択の走査線Dx2と、オン電圧が印加される信号線Dy1との間に印加される電圧は、マイナス２０Ｖとなる。図１３を用いて前述した信号線に印加される電圧の変化によって生じる、容量結合による電圧降下が起きても非選択の走査線Dx2とオン電圧が印加されるDy1との交差領域にある電子放出素子は短時間もオンせずに制御できる。
【００８９】
このように、本発明の駆動方法においては、図３に示す様に、選択時の走査線６２に印加されるオン電圧：V1Onは０Ｖであり、非選択時の信号線６３に印加されるオフ電圧：V2Offは０Ｖであるため、この走査線と信号線の交差部にある素子にかかる電圧は０Ｖとなり、オフ状態とすることができた。一方、非選択の走査線６２に印加されるオフ電圧：V1Offは４０Ｖであり、非選択時の信号線６３に印加されるオフ電圧：V2Offは０Ｖであるため、走査線と信号線の交差部にある素子にかかる電圧は−４０Ｖとなり、前述した容量に起因する印加電圧の上昇を問題にすることなく、完全にオフ状態にすることができた。つまり、本発明の駆動方法においては、選択された走査配線６２に印加するオン電圧をV1On、非選択の走査配線６２に印加するオフ電圧をV1Off、選択された信号配線６３に印加するオン電圧をV2On、非選択の信号配線６３に印加するオフ電圧をV2Offとしたときに、少なくともV1Off＞V2On＞V1Onを満たし、さらにはV2On＞V2Offを満たすものである。また、さらには、V1Off＞V2On＞V1On≧V2Offを満たすことが好ましい。
【００９０】
ここでは実際の数値例で示したが、以下に一般的な数値例で示す。
【００９１】
走査線（第１方向配線）６２の数をX、信号線（第２方向配線）６３の数をY、走査線のオン電圧をV1On、走査線のオフ電圧をV1Off、信号線のオン電圧をV2On、信号線のオフ電圧をV2Off、信号線と走査線の交差部での容量をCd、走査線の寄生容量をCpx、信号線の寄生容量をCpyとすると、全ての信号線がオン状態からオフ状態にすると瞬間的に容量結合により、走査線は以下の電圧降下が起こる。γV＝（V2On-V2Off）ｘ（Y ｘCd）/（Cpx+Y ｘCd）
従って、閾値電圧をVthとしたときに、選択されている信号線と非選択の走査線との交差部の素子に印加される電圧（V2On−V1Off＋γV）が、Vthよりも小さいことが必要である。
【００９２】
この条件は、Cpx、Cd、Y及び各配線に印加される電圧に依存するのはいうまでもないが、Cpx<<Y×Cdとすると（Y ×Cd）/（Cpx＋Y ×Cd）〜１となるので、γV〜V2On−V2Offとなる。
【００９３】
従って、素子にかかる電圧は、２V2On-V1Off−V2Offとなり、電子放出素子の電子放出に対する閾値Vthが０Ｖでも、オン状態の電圧２V2On-V2Off以上にV1Offが高ければどんな状態でも素子にかかる電圧がVth以上となることはない。
【００９４】
設計的にはV1Offが大きければ大きいほど、信号線による電圧降下に対する効果は強くなるが、V1Offを大きくして電源を過度に大きくすることは好ましくないため最適な値が上述した関係から設定されるのが好ましい。
【００９５】
さらに、図１３を用いて説明した、Dx1とDy5の交差部の素子のような状況もあまり好ましくなく、できればオフ状態にするべきである。但し、オフせず、発光してしまう場合でもCR時定数で正常に戻るまでの時間のみの発光のため、配線等の設計にもよるが数階調以下で画質の低下は抑制される。できるなら、V2Offを小さくしてV1On-V2Offを正の値にすると好ましいが、駆動電圧が上昇し消費電力が上昇してしまうため、その点であまり大きくしない方が良い。消費電力はCｆV2で表される式で決まるため, 走査線の容量の充放電による消費電力よりもｆが高い信号線での消費電力の方が大きくなる。従って、信号線の駆動電圧を過度に大きくすることは好ましくない。一方、走査線の方はｆが小さく,消費電力に関して支配的でないうえ、上記の述べたように画質の問題も大きく、V1Offを大きくする駆動法は、非常に効果的な駆動法といえる。
【００９６】
尚、上記した例においては、走査配線６２にカソード電極２を接続し、信号配線（変調信号配線）６３にゲート電極４を接続した例を示した。しかしながら、本発明は、この例に限ることなく、走査配線６２にゲート電極４を接続し、信号配線６３にカソード電極２を接続した場合にも同様に適用できる。但し、この場合には、上記した走査配線と信号配線に印加する電圧の関係が逆転することに注意する。
【００９７】
つまり、図３の構成で説明すれば、選択された走査線Dx1にオン電圧：V1Onとして２０Ｖが印加され、非選択の走査線Dx2にはオフ電圧：V1Offとして−２０Ｖが印加され、選択された信号線Dy1にオン電圧：V2Onとして０Ｖが印加され、非選択の信号線Dy2にはオフ電圧：V2Offとして２０Ｖが印加されることになる。
【００９８】
即ち、走査配線６２にゲート電極４を接続し、信号配線６３にカソード電極２を接続した場合における本発明の駆動方法においては、少なくともV1Off＜V2On＜V1Onを満たし、さらにはV2On＜V2Offを満たすものである。また、さらには、V1Off＜V2On＜V1On≦V2Offを満たすことが好ましい。
【００９９】
また、この場合においては、全ての信号線がオン状態からオフすると瞬間的に容量結合により、走査線は以下の電圧上昇が起こる。
δV＝（V2Off -V2On）ｘ（YｘCd）/（Cpx+YｘCd）
従って,閾値電圧をVthとして、信号線が選択されている，他の走査線との交点での素子のオフ状態ではVth＞（素子にかかる電圧＝V1Off- V2On +δV）となることが必要である。
【０１００】
この条件はCpx,Cd,Y各電圧に依存するのはいうまでもないが、Cpx<<YｘCdとすると（YｘCd）/（Cpx+YｘCd）〜１となるので、δV〜V2Off- V2Onとなる。従って、素子にかかる電圧＝V1Off + V2Off -２V2Onとなり、電子放出素子の電子放出に対する閾値Vthが０Ｖでも、オン状態の電圧V2Off-２V2On以上にV1Offが低ければどんな状態でも素子にかかる電圧がVth以上となることはない。
【０１０１】
尚、本発明における「電子源」とは、複数の行方向配線（「Ｘ方向配線」又は「第１方向配線」とも呼ぶ場合がある）６２と、複数の列方向配線（「Ｙ方向配線」又は「第２方向配線」とも呼ぶ場合がある）６３と、複数の電子放出素子６４とから構成される。そして、各電子放出素子は、複数の行方向配線６２のうちの１つの配線と、複数の列方向配線６３のうちの１つの配線とに接続される。また、本発明における「単純マトリクス配置」とは、上記行方向配線６２と上記列方向配線６３とが交差した構成を指す。尚、当然ではあるが、上記行方向配線６２と上記列方向配線６３との交差部においては、上記行方向配線６２と上記列方向配線６３との電気的な絶縁が保たれる。
【０１０２】
本発明に適用される図１などで示した電子放出素子では、電子放出層５とアノード電極７の間に歪みが少なく平坦な等電位面が形成されるために、電子ビームの広がりも小さい。即ち、電子ビーム径を小さくすることができる。
【０１０３】
さらには、本発明の素子は積層を繰り返した非常に単純な構成であり、製造プロセスが容易であり、歩留まり良く製造できる。
【０１０４】
本素子の一般的な製造方法を図５に示した。
以下、図５を参照して本発明の適用可能な電子源を構成する電子放出素子の製造方法の一例を説明する。
【０１０５】
図５（ａ）に示すように、予め、その表面を十分に洗浄した、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス、シリコン基板等にスパッタ法等によりSiO2を積層した積層体、アルミナ等セラミックスの絶縁性基板のうち、いずれか一つを基板１として用い、基板１上にカソード電極２を積層する。
【０１０６】
カソード電極２は導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術などにより形成される。カソード電極２の材料は、例えば、Be,Mg,Ti,Zr,Hf,V,Nb,Ta,Mo,W,Al,Cu,Ni,Cr,Au,Pt,Pd等の金属又は合金材料、TiC,ZrC,HfC,TaC,SiC,WC等の炭化物、HfB2,ZrB2,Lba6,CeB6、YB4,GdB4等の硼化物、TiN,ZrN,HfN等の窒化物、Si,Ge等の半導体、有機高分子材料、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，ダイヤモンドを分散した炭素及び炭素化合物等から適宜選択される。カソード電極２の厚さとしては、数十ｎｍから数ｍｍの範囲で設定され、好ましくは数百ｎｍから数μｍの範囲で選択される。
【０１０７】
次に、図５（ｂ）に示すようにカソード電極２に続いて絶縁層３を堆積する。絶縁層３は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成され、その厚さとしては、数ｎｍから数μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲から選択される。望ましい材料としてはSiO2,SiN,Al2O3,CaFなどの高電界に絶えられる耐圧の高い材料が望ましい。
【０１０８】
さらに、絶縁層３に続きゲート電極４を堆積する。ゲート電極４は、カソード電極２と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。ゲート電極４の材料は、例えば、Be,Mg,Ti,Zr,Hf,V,Nb,Ta,Mo,W,Al,Cu,Ni,Cr,Au,Pt,Pd等の金属又は合金材料、TiC,ZrC,HfC,TaC,SiC,WC等の炭化物、HfB2,ZrB2,LaB6,CeB6、YB4,GdB4等の硼化物、TiN,ZrN,HfN等の窒化物、Si,Ge等の半導体、有機高分子材料等から適宜選択される。ゲート電極４の厚さとしては、数ｎｍから数十μｍの範囲で設定され、好ましくは数ｎｍから数百ｎｍの範囲で選択される。
【０１０９】
尚、電極２，４は、同一材料でも異種材料でも良く、また、同一形成方法でも異種方法でも良い。
【０１１０】
次に、図５（ｃ）に示すように、フォトリソグラフィー技術によりマスクパターン４１を形成する。
【０１１１】
そして、図５（ｄ）に示すように、各層３，４の一部がカソード電極２上から取り除かれた、積層構造が形成される。但し、本エッチング工程は、カソード電極２上で停止しても良いし、カソード電極２の一部がエッチングされても良い。
【０１１２】
エッチング工程はそれぞれの各層３，４及び４１の材料に応じて、エッチング方法を選択すれば良い。
【０１１３】
次に、図５（ｅ）に示すように、全面に電子放出層５を堆積する。電子放出層５は蒸着法、スパッタ法、プラズマＣＶＤ法等の一般的成膜技術で形成される。電子放出層５の材料は、低仕事関数の材料を選択するのが好ましい。例えば、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，ダイヤモンドを分散した炭素及び炭素化合物等から適宜選択される。好ましくはより仕事関数の低いダイヤモンド薄膜、ダイヤモンドライクカーボン等が良い。電子放出層５の膜厚としては、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。
【０１１４】
次に、図５（ｆ）のようにマスクパターン４１を剥離して図１で示すような素子が完成する。
【０１１５】
孔の径ｗ１は、素子の電子放出特性に大きく依存する因子であり、素子を構成する材料の特性、特に電子放出層の仕事関数や膜厚、素子の駆動電圧、そのときに必要とする電子放出ビームの形状により適宜設定される。通常、ｗ１は数百ｎｍから数十μｍの範囲から選択される。
【０１１６】
孔の形状は特に定められるものではなく、矩形形状であっても良い。
【０１１７】
孔の高さｈ１は、素子の電子放出特性に依存するもうひとつの因子であり、電子放出に必要な電界を与えるためには絶縁層、電子放出層の膜厚によって適宜設定される。また、孔の高さｈ１は、電子放出ビームの形状にも関連している。さらに、孔の高さｈ１は、マトリクス配線にしたときの走査線と信号線との容量を決定するパラメーターであり、他のパラメーターとの整合を取って設計すべき項目である。
【０１１８】
さらに、カソード電極２のパターンニング後、電子放出層５を全面に形成し、エッチング工程で、電子放出層５の上面でエッチングを停止させる場合もある。また、ダイヤモンド薄膜、又はダイヤモンドライクカーボン等を所望の場所に選択的に堆積する場合もある。
【０１１９】
さらに、孔構造ではなく、それを反転した凸構造とする場合もある。
【０１２０】
本発明を適用可能な電子源を構成する電子放出素子の応用例について以下に述べる。本発明の電子放出素子の複数個を基体上に配列し、画像形成装置が構成できる。
【０１２１】
電子源を構成する複数の電子放出素子の配列については、種々のものが採用されるが例えば、前述した単純マトリクス駆動を用いて画像形成装置が構成できる。
【０１２２】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択し、独立に駆動可能とすることができる。このような単純マトリクス配置の電子源を用いて構成した画像形成装置について、図６を用いて説明する。図６は、画像形成装置の表示パネルの一例を示す模式図である。
【０１２３】
図６において、７１は電子放出素子、８０は電子放出素子を複数配した電子源基板、９１は電子源基板８０を固定したリアプレート（第１の基板）、９６はガラス基体９３の内面に蛍光膜９４とメタルバック９５等が形成されたフェースプレート（第２の基板）である。９２は、支持枠であり、該支持枠９２には、リアプレート９１、フェースプレート９６がフリットガラスなどを用いて接続される。
【０１２４】
外囲器（パネル）９８は、上述の如く、フェースプレート９６、支持枠９２、リアプレート９１で構成される。リアプレート９１は主に基板８０の強度を補強する目的で設けられるため、基板８０自体で十分な強度をもつ場合は別体のリアプレート９１は不要とすることができ、基板８０とリアプレート９１が一体構成の部材であっても構わない。
【０１２５】
蛍光膜９４とメタルバック９５とをその内側表面に配置したフェースプレート９６と、リアプレート９１と、支持枠９２と、が接合する接着面にフリットガラスを塗布し、フェースプレート９６と支持枠９２とリアプレート９１とを、所定の位置で合わせ、固定し、加熱して焼成し封着する。
【０１２６】
また、焼成し封着する加熱手段は、赤外線ランプ等を用いたランプ加熱、ホットプレート等、種々のものが採用でき、これらに限定されるものではない。また、外囲器を構成する複数の部材を加熱接着する接着材料は、フリットガラスに限るものではなく、封着工程後、充分な真空雰囲気を形成できる材料であれば、種々の接着材料を採用することができる。
【０１２７】
上述した外囲器は、本発明の一実施態様であり、限定されるものではなく、種々のものが採用できる。
【０１２８】
他の例として、基板８０に直接支持枠９２を封着し、フェースプレート９６、支持枠９２及び基体８０で外囲器９８を構成しても良い。また、フェースプレート９６、リアプレート９１間に、スペーサーと呼ばれる不図示の支持体を設置することにより、大気圧に対して十分な強度をもつ外囲器９８を構成することもできる。
【０１２９】
また、図７にフェースプレート９６に形成された蛍光膜９４を模式図で示す。蛍光膜９４は、モノクロームの場合は蛍光体８５のみから構成することができる。カラーの蛍光膜の場合は、ブラックストライプ、ブラックマトリクスなどと呼ばれる黒色導電材８６と蛍光体８５とから構成することができる。
【０１３０】
ブラックストライプ（または、ブラックマトリクス）を設ける目的は、カラー表示の場合、必要となる三原色蛍光体の各蛍光体８５間の塗り分け部を黒くすることで混色等を目立たなくすることと、蛍光膜９４における外光反射によるコントラストの低下を抑制することにある。ブラックストライプの材料としては、通常用いられている黒鉛を主成分とする材料の他、導電性があり、光の透過及び反射が少ない材料を用いることができる。
【０１３１】
ガラス基板９３に蛍光体を塗布する方法は、モノクローム、カラーによらず、沈澱法、印刷法等が採用できる。蛍光膜９４の内面側には、通常メタルバック９５が設けられる。メタルバックを設ける目的は、蛍光体の発光のうち内面側への光をフェースプレート９６側へ鏡面反射させることにより輝度を向上させること、電子ビーム加速電圧を印加するための電極として作用させること、外囲器内で発生した負イオンの衝突によるダメージから蛍光体９４を保護すること等である。メタルバック９５は、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理（通常、「フィルミング」と呼ばれる。）を行い、その後Ａｌを真空蒸着等を用いて堆積させることで作製できる。
【０１３２】
フェースプレート９６には、さらに蛍光膜９４の導電性を高めるため、蛍光膜９４の外面側に透明電極（不図示）を設けても良い。
【０１３３】
本発明においては、電子放出素子７１の直上に電子ビームが到達するため、電子放出素子７１の直上に蛍光膜９４が配置されるように、位置あわせされて構成される。
【０１３４】
次に、封着工程を施した外囲器（パネル）の内部を減圧状態に保持して封止する、「真空封止工程」について説明する。
【０１３５】
真空封止工程は、外囲器（パネル）９８を加熱して、８０〜２５０℃に保持しながら、イオンポンプ、ソープションポンプなどの排気装置によりの排気管（不図示）を通じて排気し、有機物質の十分少ない雰囲気にした後、排気管をバーナーで熱して溶解させて封じ切る。外囲器９８の封止後の圧力を維持するために、ゲッター処理を行なうこともできる。これは、外囲器９８の封止を行う直前あるいは封止後に、抵抗加熱あるいは高周波加熱等を用いた加熱により、外囲器９８内の所定の位置（不図示）に配置されたゲッターを加熱し、蒸着膜を形成する処理である。ゲッターは通常Ｂａ等が主成分であり、該蒸着膜の吸着作用により、外囲器９８内の雰囲気を維持するものである。
【０１３６】
以上の工程によって製造された単純マトリクス配置の電子源を用いて構成した画像形成装置は、図６に示すように各電子放出素子に、容器外端子Dox1〜Doｘｍ、Doy1〜Doｙｎを介して電圧を印加することにより、電子放出が生ずる。
【０１３７】
Ｖａは高圧端子９７を介してメタルバック９５、あるいは透明電極（不図示）に高圧を印加し、電子ビームを加速する。
【０１３８】
加速された電子は、蛍光膜９４に衝突し、発光が生じて画像が形成される。
【０１３９】
図８はNＴＳＣ方式のテレビ信号に応じて表示を行うための電子源の駆動回路の一例を示すブロック図を示した。
【０１４０】
図８に示す走査回路について説明する。同回路は、内部にｍ個のスイッチング素子を備えたもので（図中，S1乃至Smで模式的に示している）ある。各スイッチング素子は、直流電圧源Vx１の出力電圧もしくは電源Vx２のいずれか一方を選択し、表示パネル１３０１の端子Dox1 乃至Doxm と電気的に接続される。 S1 乃至Smの各スイッチング素子は、制御回路１３０３が出力する制御信号Tscan に基づいて動作するものであり、例えばFET のようなスイッチング素子を組み合わせることにより構成することができる。
【０１４１】
直流電圧源Vx1、Vx2は、本例の場合には前述の本発明に適用可能な電子放出素子の特性に基づき設定されている。
【０１４２】
制御回路１３０３は、外部より入力する画像信号に基づいて適切な表示が行なわれるように各部の動作を整合させる機能を有する。制御回路１３０３は、同期信号分離回路１３０６より送られる同期信号Tsync に基づいて、各部に対してTscan 及びTsft及びTmryの各制御信号を発生する。
【０１４３】
同期信号分離回路１３０６は、外部から入力されるNTSC方式のテレビ信号から同期信号成分と輝度信号成分とを分離するための回路で、一般的な周波数分離（フィルター）回路等を用いて構成できる。同期信号分離回路１３０６により分離された同期信号は、垂直同期信号と水平同期信号より成るが、ここでは説明の便宜上Tsync 信号として図示した。前記テレビ信号から分離された画像の輝度信号成分は便宜上DATA信号と表した。該DATA信号はシフトレジスタ１３０４に入力される。
【０１４４】
シフトレジスタ１３０４は、時系列的にシリアルに入力される前記DATA信号を、画像の１ ライン毎にシリアル／パラレル変換するためのもので、前記制御回路１３０３より送られる制御信号Tsftに基づいて動作する（即ち、制御信号Tsftは，シフトレジスタ１３０４のシフトクロックであるということもできる。）。シリアル／パラレル変換された画像１ ライン分（電子放出素子ｎ素子分の駆動データに相当）のデータは、Id1 乃至Idn のｎ個の並列信号として前記シフトレジスタ１３０４より出力される。
【０１４５】
ラインメモリ１３０５は、画像１ ライン分のデータを必要時間の間だけ記憶するための記憶装置であり、制御回路１３０３より送られる制御信号Tmryに従って適宜Id1 乃至Idn の内容を記憶する。記憶された内容は、I'd1乃至I'dnとして出力され、変調信号発生器１３０７に入力される。
【０１４６】
変調信号発生器１３０７は、画像データI'd1乃至I'dnの各々に応じて本発明の電子放出素子の各々を適切に駆動変調するための信号源であり、その出力信号は、端子Doy1乃至Doynを通じて表示パネル１３０１内の本発明の電子放出素子に印加される。本素子にパルス状の電圧を印加する場合、例えば電子放出閾値以下の電圧を印加しても電子放出は生じないが、電子放出閾値以上の電圧を印加する場合には電子ビームが出力される。その際、パルスの波高値Vmを変化させることにより出力電子ビームの強度を制御することが可能である。また、パルスの幅Pwを変化させることにより出力される電子ビームの電荷の総量を制御することが可能である。
【０１４７】
従って、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等が採用できる。電圧変調方式を実施するに際しては、変調信号発生器１３０７として、一定長さの電圧パルスを発生し、入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いることができる。
【０１４８】
パルス幅変調方式を実施するに際しては、変調信号発生器１３０７として、一定の波高値の電圧パルスを発生し、入力されるデータに応じて適宜電圧パルスの幅を変調するようなパルス幅変調方式の回路を用いることができる。
【０１４９】
シフトレジスタ１３０４やラインメモリ１３０５は、デジタル信号式あるいはアナログ信号式のものを採用できる。画像信号のシリアル／パラレル変換や記憶が所定の速度で行なわれれば良いからである。
【０１５０】
デジタル信号式を用いる場合には、同期信号分離回路１３０６の出力信号DATAをデジタル信号化する必要があるが、これには１３０６の出力部にA/D 変換器を設ければ良い。これに関連してラインメモリ１３０５の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器１３０７に用いられる回路が若干異なったものとなる。即ち、デジタル信号を用いた電圧変調方式の場合、変調信号発生器１３０７には、例えばＤ／Ａ変換回路を用い、必要に応じて増幅回路などを付加する。パルス幅変調方式の場合、変調信号発生器１３０７には、例えば高速の発振器及び発振器の出力する波数を計数する計数器（カウンタ）及び計数器の出力値と前記メモリの出力値を比較する比較器（コンパレータ）を組み合せた回路を用いる。必要に応じて、比較器の出力するパルス幅変調された変調信号を本発明の電子電子放出素子の駆動電圧にまで電圧増幅するための増幅器を付加することもできる。
【０１５１】
アナログ信号を用いた電圧変調方式の場合、変調信号発生器１３０７には、例えばオペアンプなどを用いた増幅回路を採用でき、必要に応じてレベルシフト回路などを付加することもできる。パルス幅変調方式の場合には、例えば、電圧制御型発振回路（ＶＣＯ）を採用でき、必要に応じて本発明の電子電子放出素子の駆動電圧まで電圧増幅するための増幅器を付加することもできる。
【０１５２】
ここで述べた画像形成装置の構成は、本発明を適用可能な画像形成装置の一例であり、本発明の技術思想に基づいて種々の変形が可能である。入力信号については、NTSC方式を挙げたが入力信号はこれに限られるものではなく、PAL,SECAM 方式など他、これよりも、多数の走査線からなるＴＶ信号（例えば、MUSE方式をはじめとする高品位ＴＶ）方式をも採用できる。
【０１５３】
また表示装置の他、感光性ドラム等を用いて構成された光プリンターとしての画像形成装置等としても用いることができる。
【０１５４】
【実施例】
以下、本発明の実施例を詳細に説明する。
【０１５５】
［実施例１］
図１に本実施例により作製した電子放出素子の平面図、断面図の一例を、図５に本実施例の電子放出素子の製造方法の一例を示した。以下に、本実施例の電子放出素子の製造工程を詳細に説明する。
【０１５６】
（工程１）
まず、図５（ａ）に示すように、基板１に石英を用い、十分洗浄を行った後、スパッタ法によりカソード電極２として厚さ３００ｎｍのＴａを形成した。
【０１５７】
（工程２）
次に、図５（ｂ）に示すように、絶縁層３として厚さ６００ｎｍのＳｉＯ2、ゲート電極４として厚さ１００ｎｍのＴａをこの順で堆積した。
【０１５８】
（工程３）
次に、図５（ｃ）に示すように、フォトリソグラフィーで、ポジ型フォトレジスト（ＡＺ１５００／クラリアント社製）のスピンコーティング、フォトマスクパターンを露光し、現像し、マスクパターン４１を形成した。
【０１５９】
（工程４）
図５（ｄ）に示すように、マスクパターン４１をマスクとして、Ｔａのゲート電極４及び絶縁層３をＣＦ4ガスを用いてそれぞれドライエッチングし、カソード電極２で停止させ、幅ｗ１が３μｍの円形の孔を形成した。
【０１６０】
（工程５）
続いて図５（ｅ）に示すように、プラズマＣＶＤ法でダイヤモンドライクカーボンの電子放出層５を全面に１００ｎｍ程度堆積した。反応ガスはＣＨ4ガスを用いた。
【０１６１】
（工程６）
図５（ｆ）に示すように、マスクパターン４１を完全に除去し、本実施例の電子放出素子を完成させた。
孔の高さｈ１は５００ｎｍとなった。
【０１６２】
以上のようにして作製した電子放出素子を、図１のように、Ｈ＝２ｍｍとして配置して、図３で示す駆動を行った。Ｖa＝１０ｋＶ、V1On＝０Ｖ、V1Off＝４０Ｖ、V2On＝２０Ｖ、V2Off＝０Ｖとした。比較例１として、V1Off＝２０Ｖとした場合を考える。容量は走査線６２と信号線63の容量が１０ｐFであり、QVGA画素であるため走査線６２、信号線６３の数は２４０×３２０（RGB別では９６０）である。走査線６２の全体の容量に対して、信号線６３と走査線６２とで形成する容量は約1/2であり、信号線６３がすべて２０Ｖ変動すると，各走査線６２は１０Ｖ電圧降下した。本実施例では走査線６２が１０Vの電圧降下してもV1Off＝４０Ｖなので、それぞれ走査線６２の電位は３０Ｖにしかならず，電子放出素子は−１０Ｖとなりオフしたままであった。
【０１６３】
ここで、アノードとして蛍光体を塗布した電極を用い、電子ビームのサイズを観察した。ここで言う電子ビームサイズとは、発光した蛍光体のピーク輝度の１０％の領域までのサイズとした。その結果、ＯＮ時のビーム径は、両者とも変わらずφ１５０μｍとなった。
【０１６４】
しかし、比較例では信号線６３によって走査線６２が１０Ｖ電圧降下を起こしたときに電子放出素子に１０Ｖの電圧がかかり，発光が認められ大きな画質低下が観察された。それに対し、本実施例における駆動を行ったところ、ＯＦＦ時の電子放出電流ＩeはＯＮ時の１／１００以下となり、蛍光体での発光も確認されなかった。
【０１６５】
［実施例２］
本実施例の駆動方法を説明する。
【０１６６】
第１実施例に対してV2Offを−４Ｖとした。このとき走査線Dx1の電圧降下はＶ2On−Ｖ2Offが２４Ｖとなるため、容量結合での電位降下は約半分の最大で約１２Ｖであり、Dx1内のオフしている画素に（−４Ｖ）−（−１２Ｖ）およそ８Ｖの電圧がかかる。従来の１０Ｖと比較して，２桁電流が少なくなり，画質は大きく改善された。しかしながら，消費電力はおよそ１．５倍になった。これは信号線の駆動電圧が２０Ｖから２４Ｖに上昇したためである。特に画質を優先し，消費電力が許容できる場合に有効である。
【０１６７】
［実施例３］
本実施例の駆動方法を説明する。
【０１６８】
第１実施例に対して走査線配線にダイオードをマトリクスの周囲に接続し、長期間０Ｖ以下の電圧にならないように設定した。V2Offは０Ｖとした。このときDx1の電圧降下はＶ2On−Ｖ2Offが２０Ｖとなるため、容量結合での電位降下は約半分の最大で約１０Ｖであるが、Dx1は、ダイオードが接続されているために、比較的はやい時期に０Ｖにおちつき、画質は大きく改善された。
【０１６９】
［実施例４］
第２実施例の電子放出素子を図１２で示すマトリクス配線の電子放出素子とし、図６で示す画像形成装置とした。素子の画素サイズは、ｘ＝３００μｍ、ｙ＝３００μｍのピッチで配置した。素子上方には蛍光体を配置した。さらに、図９で示すように、V2Offの電圧を選択できるような回路２００を内蔵した。これは，使用者がスイッチを操作し選択できるようになっており、例えばバッテリー駆動の場合はスイッチをA側にしてV2Offの電圧をグランド電位に設定して画質を譲歩し、低パワー状態にする。グランド電位の設定方法としてはスイッチのＡ側の端子を画像形成装置の筐体（グランド電位に設定されている部材）等に接続することで達成できる。一方画質モードでは切り替えスイッチによりB側にセットしV2Offの電圧を−４Ｖとして、よりクリアな画質を得ることができた。
【０１７０】
［実施例５］
次に本発明の第５実施例を示す。
【０１７１】
本実施例では、図１０に示すように１画素に複数の電子放出素子を形成し，そのために走査線と信号線の交差領域を大きく取り，電子放出面積を大きくとった。従って、電子放出効率をあげることができ、かつ必要電界を得る電圧を小さくすることができ、消費電力を下げることができた。V1On＝０Ｖ、V1Off＝２０Ｖ、V2On＝１０Ｖ、V2Off＝０Ｖである。しかしながら走査線の全体の容量に対して信号線と走査線とで形成する容量は約3/4と大きく,信号線がすべて１０Ｖ変動すると，各走査線は７．５Ｖ電圧降下した。しかしながら当初からV1Offは２０Ｖと持ち上げられているため，７．５Ｖ下がっても１２．５Ｖであり、走査線のオン電圧１０Ｖに対してさらに２．５Ｖ高く，完全にオフしていた。従って良質なコントラストの画像を得ることができた。
【０１７２】
［実施例６］
次に、本発明の第６実施例を示す。本実施例では電子放出素子の構造を図１１に示すものとした。
【０１７３】
図１１（a）及び図１１（ｂ）はそれぞれ、本実施例で作成した電子放出素子の断面模式図及び平面模式図である。最上部には電子放出膜５が形成されている構成である。本実施例の電子放出素子は、基板１上にゲート電極４が配置され、このゲート電極４上に絶縁層３が配置され、さらに、この絶縁層上にカソード電極２が配置され、カソード電極２上に電子放出層５が配置される形態を有する。図１１の例では、カソード電極２上に電子放出層５を配置しているが、電子放出層５が十分に低抵抗であれば、カソード電極を電子放出層が兼ねる形態にすることもできる。この凸構造の場合、ｗ１は、基板１表面と実質的に平行な方向における、絶縁層３の幅であり、また、ｈ１はゲート電極４表面から電子放出層の表面までの距離に相当する。
【０１７４】
電子放出素子を構成する材質、サイズは、実施例１に準じｗ１＝３μｍとした。但し、膜厚は、アノード電極２は１００ｎｍ、絶縁層３は５００ｎｍ、ゲート電極４は２μｍとした。また、電子放出層は、アノード電極上部の全面に配置するのではなくｗ２なる幅、本実施例では２μｍとした。本実施例では、ゲート電極４は、絶縁層３を介して下部に存在するが、電位を本発明に適用可能な電子放出素子と同様に印加すれば、同様の効果が得られる。
【０１７５】
［実施例７］
図１に本実施例により作製した電子放出素子の平面図、断面図の一例を、図５に本実施例の電子放出素子の製造方法の一例を示した。本実施例の電子放出素子は、実施例１と同様にして形成した。
【０１７６】
以上のようにして作製した電子放出素子を、図１のように、Ｈ＝２ｍｍとして配置して、図３で示す駆動を行った。但し、本実施例においては、カソード電極２を信号線６３に接続し、ゲート電極４を走査線６２に接続した。Ｖa＝１０ｋＶ、V1On＝２０Ｖ、V1Off＝−２０Ｖ、V2On＝０Ｖ、V2Off＝２０Ｖとした。比較例１として、V1Off＝０Ｖとした場合を考える。容量は走査線と信号線の容量が１０ｐFであり、QVGA画素であるため走査線、信号線の数は２４０ｘ３２０（RGB別で９６０）である。走査線の全体の容量に対して信号線と走査線とで形成する容量は約1/2であり、信号線がすべて２０Ｖ変動すると、各走査線は１０Ｖ電圧上昇した。本実施例では走査線が１０Vの電圧上昇してもV1Off＝−２０Ｖなので，それぞれ走査線の電位は―１０Ｖにしかならず、電子放出素子は−１０Ｖとなりオフしたままであった。
【０１７７】
ここで、アノードとして蛍光体を塗布した電極を用い、電子ビームのサイズを観察した。ここで言う電子ビームサイズとは、発光した蛍光体のピーク輝度の１０％の領域までのサイズとした。
【０１７８】
その結果、ＯＮ時のビーム径は、両者とも変わらずφ１５０μｍとなった。
【０１７９】
しかし、比較例では信号線によって走査線が１０Ｖ電圧降下を起こしたときに電子放出素子に１０Ｖの電圧がかかり，発光が認められ大きな画質低下が観察された。それに対し、本実施例における駆動を行ったところ、ＯＦＦ時の電子放出電流ＩeはＯＮ時の１／１００以下となり、蛍光体での発光も確認されなかった。
【０１８０】
［実施例８］
本実施例の駆動方法を説明する。
【０１８１】
実施例７に対して本実施例では、V2Offを２４Ｖとした。このときDx1の電圧上昇はV2On−Ｖ2Offが２４Ｖとなるため、電位上昇は最大で約１２Ｖであり、Dx1内のオフしている画素に（３２Ｖ）−（２４Ｖ）およそ８Ｖの電圧がかかる。従来の１０Ｖと比較して，２桁電流が少なくなり，画質は大きく改善された。しかしながら，消費電力はおよそ１．５倍になった。これは信号線の駆動電圧が２０Ｖから２４Ｖに上昇したためである。特に画質を優先し，消費電力が許容できる場合に有効である。
【０１８２】
［実施例９］
実施例７に対して走査線配線の周囲にダイオードを接続し、長期間２０Ｖ以上の電圧にならないように設定した。V2Offは２０Ｖとした。このときDx1の電圧上昇はV2Off-V2Onが２０Ｖとなるため、容量結合での電位上昇は約半分の最大で約１０Ｖであるが、Dx1は、ダイオードが接続されているために、比較的はやい時期に２０Ｖにおちつき、画質は大きく改善された。
【０１８３】
［実施例１０］
第８実施例の電子放出素子を図１２で示すマトリクス配線の電子放出素子とし、図６で示す画像形成装置とした。素子の画素サイズは、ｘ＝３００μｍ、ｙ＝３００μｍのピッチで配置した。素子上方には蛍光体を配置した。さらに、図９で示すように、V2Offの電圧を選択できるような回路２００を内蔵した。これは，使用者がスイッチを操作し選択できるようになっており、例えばバッテリー駆動の場合はスイッチをA側にして画質を譲歩し、低パワー状態にする。一方画質モードでは切り替えスイッチによりB側にセットしV2Offの電圧を２４Ｖとして、よりクリアな画質を得ることができた。
【０１８４】
【発明の効果】
以上説明したように、本発明における駆動方法を用いれば、電子ビーム径が小さく、電子放出面積が大きく、製造プロセスが容易で、低電圧で高効率な電子放出が可能な電子放出素子からなる電子源を良好に駆動することができる。
【０１８５】
また、このような電子源を画像形成装置に適用すると、画質が良好で高精細の画像形成装置を実現できる。
【図面の簡単な説明】
【図１】本発明に適用可能な基本的な電子放出素子の構成を示す図である。
【図２】本発明に係る電子放出素子の駆動方法を示す図である。
【図３】本発明に係る電子放出素子の駆動条件を説明する図である。
【図４】本発明に係る電子放出素子の駆動条件を説明する図である。
【図５】本発明に適用可能な電子放出素子の製造方法の一例を示す図である。
【図６】本発明に適用可能な単純マトリクス配置の電子源を用いた画像形成装置を示す概略構成図である。
【図７】本発明に適用可能な画像形成装置における蛍光膜を示す図である。
【図８】本発明に係る画像形成装置の全体構成を表すブロック図である。
【図９】本発明に係る第４実施例の画像形成装置の全体構成を表すブロック図である。
【図１０】本発明に係る第５実施例の電子放出素子の一例を示した図である。
【図１１】本発明に適用可能な電子放出素子の他の一例を示した模式図である。
【図１２】本発明に適用可能な単純マトリクス配置の電子源を示す概略構成図である
【図１３】従来の画像形成装置の駆動方法の一例を模式的に示した図である。
【図１４】従来の画像形成装置の駆動方法の一例を模式的に示した図である。
【符号の説明】
１ 基板
２ カソード電極
３ 絶縁層
４ ゲート電極
５ 電子放出層
６ 駆動電源
７ アノード電極
８ 高圧電源
４１ マスクパターン
６１、８０ 電子源基板
６２ Ｘ方向配線
６３ Ｙ方向配線
６４ 電子放出素子
７１ 電子放出素子
８５ 蛍光体
８６ 黒色導電材
９１ リアプレート
９２ 支持枠
９３ ガラス基体
９４ 蛍光膜
９５ メタルバック
９６ フェースプレート
９７ 高圧端子
９８ 外囲器
１３０１ 表示パネル
１３０２ スイッチ
１３０３ 制御回路
１３０４ シフトレジスタ
１３０５ ラインメモリ
１３０６ 同期信号分離回路
１３０７ 変調信号発生器
【発明の属する技術分野】
本発明は、複数の電子放出素子を有する電子源の駆動方法に関するものであり、さらに、それを使用した、画像形成装置及びその駆動方法に関するものである。
【０００２】
【従来の技術】
従来、電子放出素子として熱陰極電子源と冷陰極電子源の２種類が知られている。冷陰極電子源には電界放出型（以下、ＦＥ型と称する）、金属／絶縁層／金属型（以下、ＭＩＭ型と称する）や、表面伝導型電子放出素子等がある。
【０００３】
ＦＥ型の例としてはW.P.Dyke&W.W.Dolan,"Field Emission",Advance in Electron Physics,8,89(1956)あるいはC.A.Spindt,"PHYSICAL Properties of thin-film field emission cathodes with molybdenium cones",J.Appl.Phys.,47,5248(1976)等に開示されたものが知られている。
【０００４】
ＭＩＭ型の例としてはC.A.Mead,"Operation of Tunnel-Emission Devices",J.Apply.Phys.,32,646(1961)等に開示されたものが知られている。
【０００５】
また、最近の例では、Toshiaki.Kusunoki,"Fluctuation-free electron emission from non-formed metal-insulator-metal(MIM)cathodes Fabricated by low current Anodicoxidation",Jpn.J.Appl.Phys.vol.32(1993)pp.L1695，Mutsumi suzukietal"AnMIM-Cathode Array for Cathodeluminescent Displays",IDW'96,(1996)pp.529等が研究されている。
【０００６】
表面伝導型の例としては、エリンソンの報告(M.I.Elinson Radio Eng.ElectronPhys.,10(1965))に記載のもの等があり、この表面伝導型電子放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより、電子放出が生ずる現象を利用するものである。表面伝導型素子では、前記のエリンソンの報告に記載のSnO2薄膜を用いたもの、Au薄膜を用いたもの、(G.Dittmer.Thin Solid Films,9,317(1972))、In2O3/SnO2薄膜によるもの(M.Hartwell and C.G.Fonstad,IEEETrans.EDConf.,519(1983))等が報告されている。
【０００７】
電子源を構成する複数の電子放出素子の配列については、種々のものが採用される。一例として、電子放出素子をＸ方向及びＹ方向に行列状に複数個配し、同じ行に配された複数の電子放出素子の電極の一方を、Ｘ方向の配線に共通に接続し、同じ列に配された複数の電子放出素子の電極の他方を、Ｙ方向の配線に共通に接続した単純マトリクス配置がある。以下単純マトリクス配置について図１２を参照して説明する。
【０００８】
ｍ本のＸ方向配線６２は、Dx1，Dx2，…Dxmからなり、真空蒸着法、印刷法、スパッタ法等を用いて形成された導電性金属等で構成することができる。配線の材料、膜厚、幅は、適宜設計される。Ｙ方向配線６３は、Dy1，Dy2，…Dynのｎ本の配線よりなり、Ｘ方向配線６２と同様に形成される。これらｍ本のＸ方向配線６２とｎ本のＹ方向配線６３との間には、層間絶縁層（不図示）が設けられており、両者を電気的に分離している（ｍ，ｎは、ともに正の整数）。
【０００９】
層間絶縁層（不図示）は、真空蒸着法、印刷法、スパッタ法等を用いて形成されたＳｉＯ2等で構成される。例えば、Ｘ方向配線６２を形成した基体６１の全面あるいは一部に所望の形状で形成され、特に、Ｘ方向配線６２とＹ方向配線６３の交差部の電位差に耐え得るように、膜厚、材料、製法が適宜設定される。Ｘ方向配線６２とＹ方向配線６３は、それぞれ外部端子として引き出されている。
【００１０】
ｍ本のＸ方向配線６２は、電子放出素子のカソード電極を兼ねる場合もあり、ｎ本のＹ方向配線６３は、電子放出素子のゲート電極を兼ねる場合があり、また、層間絶縁層は電子放出素子の絶縁層を兼ねる場合がある。
【００１１】
Ｘ方向配線６２には、Ｘ方向に配列した電子放出素子６４の行を、選択するための走査信号を印加する走査信号印加手段が接続される。一方、Ｙ方向配線６３には、Ｙ方向に配列した電子放出素子６４の各列を入力信号に応じて、変調するための変調信号発生手段が接続される。各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と信号線から供給される変調信号の差電圧として供給される。
【００１２】
【発明が解決しようとする課題】
電子放出素子を画像形成装置に応用するには、蛍光体を十分な輝度で発光させる放出電流が必要である。一方で、電子放出素子をオフ状態にする際には、電子を放出することなく電子放出素子を制御しなければならない。また、階調数を増やすことは画質を高める上で重要な要素であることは言うまでもない。さらにディスプレイの高精細化のためには蛍光体に照射される電子ビームの径が小さいものであることが要求され、画素数も多く必要となる。そして製造し易いということが重要である。
【００１３】
従来のＦＥ型の例としてSpindt型の電子放出素子がある。Spindt型では、電子放出体としてマイクロチップが用いられ、その先端から電子が放出される構成が一般的である。そして、蛍光体を発光させるために放出電流密度を大きくすると、電子放出部の熱的な破壊を誘起し、ＦＥ素子の寿命を制限することになる。また、先端から放出された電子は、ゲート電極で形成された電場によって広がる傾向があり、ビーム径を小さくできないという欠点がある。
【００１４】
このようなＦＥ素子の欠点を克服するために、個別の解決策として様々な例が提案されている。
【００１５】
電子ビームの広がりを防ぐ例としては、電子放出部上方に収束電極を配置した例がある。これは放出された電子ビームを収束電極の負電位により絞るのが一般的だが、製造工程が複雑となり、製造コストの増大を招く。
【００１６】
電子ビーム径を小さくする別の例としては、Spindt型のようなマイクロチップを形成しない方法がある。例えば、特開平８−０９６７０３号公報、特開平８−０９６７０４号公報、ＵＳＰ５９３９８２３、ＵＳＰ５９８９４０４などに記載されたものがある。
【００１７】
これは孔内に配置した薄膜から電子放出を行なわせるため、電子放出面上に平坦な等電位面が形成され電子ビームの広がりが小さくなるという利点がある。
【００１８】
また、電子放出物質として低仕事関数の材料を使用することで、マイクロチップを形成しなくても電子放出が可能であり、低駆動電圧が図れる。また製造方法が比較的に簡易であるという利点もある。さらに、電子放出が面で行われるために、電界の集中がおきず、チップの破壊が起こらず、長寿命である。
【００１９】
これらＦＥ型の電子放出素子は、通常カソード電極と接続された電子放出物質に対し、電子放出物質に近接したゲート電極により電子を放出させるのに必要な電界（通常、Spindt型では１×１０8Ｖ／ｍ〜１×１０10Ｖ／ｍ）が電子放出物質に与えられることで、電子放出が可能となる。また通常、素子の上方に配置されたアノード電極に与えられたアノード電圧と電子放出素子間に形成される電界により、電子放出素子から放出された電子を加速し、十分なエネルギーを与える構成となっている。アノード電極に達した電子は、アノード電極に捕捉されて放出電流となる。
【００２０】
通常、ゲート電極−カソード電極間に与える変調電圧は、数１０Ｖから数１００Ｖであり、一方、アノード電極に与えられる電圧は数１００Ｖから数１０ｋＶである。すなわち、ゲート電極の変調電圧より数１０倍から数１００倍高い電圧となっている。
【００２１】
従って、電子放出素子からの電子の放出のＯＮ−ＯＦＦの制御には、変調電圧の小さなカソード電極とゲート電極間の電圧を変調することが一般的に行われている。
【００２２】
これらの電子放出素子を駆動する方法の一例としては、特開平８−０９６７０３号公報で示されている。その方式を図１４に示す。本構成では、カラー画像表示のために、ＲＧＢ各色に分割されたアノードを時分割で変調させているが、基本的には、アノード電極は一定値（２５０Ｖ）で保持し、画像表示のための信号は、カソード電極・ゲート電極間の電圧を変調（２０Ｖ）することで実現されている。また、ＯＦＦ時には、カソード電極とゲート電極の電位を同電位とし、カソード電極・ゲート電極間の電圧が０Ｖに設定される。また、このときのカソード電極−アノード電極間の距離は、３００μｍである。まず選択されたカソード電極に−αＶから−βＶの間の電圧を与え,それに応じて、ゲート電極にはαＶを所望の時間だけ印加する。このとき、ゲート電極−カソード電極間に２αＶが印加された際に、電子が放出される。ここではＲＧＢをわけて書き込みを行っているが、上記に示すようにアノード電極の電位を一定値に保持し、蛍光体の電位を変調しなければ、ＲＧＢの画素を個別に駆動させずに一括書き込みで良い。１Ｈ期間が終わると選択されたカソード電極が０Ｖとなり、次に選択されるカソード電極に−αＶから−βＶの間の電圧が印加され、上記同じ動作を繰り返す。
【００２３】
また、アノード電圧を一定にした場合、カソード電極−アノード電極間の距離は、ビーム径の縮小化のためには小さい方が好ましいが、真空形成の容易さ、放電の回避などから、一定程度以上に小さくすることは好ましくない。
【００２４】
単純マトリクス駆動においては、走査線と信号線によるクロストークや容量結合による電圧の擾乱が起こる。特に、電子放出素子をマトリクス状に配列する場合、走査線と信号線との交差領域に電子放出素子が形成される方が電子放出面積を稼げるという意味で好ましい。
【００２５】
しかし、一方で、重なり面積が大きいため、走査線と信号線の容量は増大し、電圧の擾乱を生じる場合がある。この点について図１３を用いて説明する。図１３は、マトリクス配線された複数の電子放出素子（図１２）を駆動（所謂「線順次駆動」）させたときのタイミング図を示す。
【００２６】
図１２において、走査信号が印加される走査線62がDx1〜Dxmであり、変調信号が印加される信号線６３がDｙ１〜Dynである。また、６４は電子放出素子であり、電子放出素子を構成するゲート電極が信号線６３に接続され、カソード電極が走査線６２に接続されている。ここでは１つの例としてｍ＝ｎ＝５の場合について説明する。アノード電圧はVaで一定であり、走査線Dx1〜Dx3に印加される電圧波形及び、信号線Dy1〜Dy5に印加される電圧波形を図１３に示す。
【００２７】
まず、全ての端子をオフ状態にする（全ての走査線６２は例えば２０Ｖに設定され、また全ての信号線６３は０Ｖに設定される。こうすることで電子放出素子のゲート電極には、カソード電極に対してマイナス２０Ｖの電圧が印加され、全ての電子放出素子がオフ状態となる）。
【００２８】
次に、Dx1の走査線に、オン状態の電圧V1Onである０Ｖを印加する。Dx1につながる電子放出素子のカソード電極には０Ｖの電圧がかかることになる。ついで、オン状態にしたい電子放出素子につながる信号線６３に同時にオン信号V2Onを印加する。オン信号V2Onは、例えば２０Ｖの電圧であり、Dy1〜Dy4に２０Ｖが印加される。すると、Dx1とDy1〜Dy4の交点の電子放出素子から電子が放出される。Dy5は１Ｈ期間全てオフであり、Ｖ2Offの０Ｖが与えられ続ける。
【００２９】
時分割パルス階調の場合は、ある画素を同時に発光させ、階調に合わせて、順次Dyiをオフ状態にするようにＶ2Off電圧を供給する。この例ではDy1〜Dy3の３つの信号線が１Ｈの半分の時間でオフ電圧のＶ2Off（０Ｖ）となり、中間調を表示する例である。Dy4は１Ｈの期間選択され、最後にＶ2Offとなる。
【００３０】
１Ｈ分の時間が終了すると、Dx1の走査線をオフ電圧であるV1Offに変化させる。ついで、走査線Dx2がオン状態とし、Dx1のときと同様の駆動で、Dyiにその階調に応じた時間、オン状態の電圧V2Onを印加する。
【００３１】
この操作を全ての走査線（Dx1〜Dx5まで）に順次行うことで、１フレームが終了する。このような駆動方法が「線順次駆動」と呼ばれる。ここでは、説明の便宜のために、５ｘ５素子の例で示しているが、例えばＸＧＡの場合、１０２４ｘ７６８素子であり、さらに、１画素をＲＧＢの３つの絵素から構成する場合を考えると、７６８×１０２４ｘ３素子となる。
【００３２】
ここで、例えば、走査線Dx1を選択しているときに、信号線Dy1，Dy2，Dy3の印加電圧を変化させる際に他の配線にも影響を及ぼしてしまう問題について説明する。
【００３３】
走査線Dx1は、主に信号線Dy1〜Dy5との間にそれぞれ容量：Cdを形成している。また、走査線Dx1は、前記容量Cd以外の寄生容量：Cpxを有している。そのため、走査線Dx1の容量Coは、Cpx+5Cdとなる。この値は基本的に全ての走査線について同じである。一方、信号線の容量Coyは、寄生容量：Cpyと、走査線との容量：Cd ×5との和であり、Coy＝Cpｙ＋5Cdとなる。
【００３４】
ここで、例えば、初期には、信号線Dy1〜Dy4までにオン信号が入力されていて、その後、信号線Dy1〜Dy3が同時にオフしたタイミング（図１３のＡ点）での電圧変化について述べる。
【００３５】
この場合、Dx1〜Dx5までの全ての走査線は、γV＝２０Ｖ×３Cd/(Cpｙ+5Cd)で表す容量結合による電圧変化を示す。例えばCpｙ＝Cdであると、γＶとして約１０Ｖの電圧降下を起こす。電圧源より電圧を供給しているためにこれが定常的に走査線の電位として変化してしまうわけではないが、図１３にあるようにCRのとき定数時間分は変動してしまう。
【００３６】
従って、走査線Dx2〜Dx5と信号線Dy4との交点に位置する電子放出素子では、Dy4に印加されている電圧が２０Ｖのため、電子放出素子に余分に１０Ｖの電圧が印加されてしまう（図１３の下から２つめの波形は、Dy4とDx2との交点の電子放出素子にかかる電圧波形の模式図）。これが電子放出素子の電子放出閾値以下ならば電子放出しないが、閾値以上であると電子放出してしまう。しかもこの擾乱は走査線の数だけ起こる可能性があり、大きな擾乱となる。液晶装置のようなフレーム期間中発光しつづけ、フレーム積算で発光強度を得ている表示装置においては、この時間程度の発光は画質に影響しにくいが、電子放出を利用する装置では、瞬間の発光で輝度を得ているため、擾乱された発光がそのまま画質に大きく影響を及ぼす。
【００３７】
図１３に示したタイミング図において、もう１つの問題は、Dx1とDy5との交点の電子放出素子である。この素子には黒表示を示す信号が入力されているが、やはり、信号線Dy1〜Dy3がオフ電圧に変る際に発光してしまう場合がある。但し、これは１フレームに一度しか起こらないものであり、上記選択されていない走査線における問題に比べると重要性は少ない。
【００３８】
このような条件で画像形成装置（ディスプレイ）を構成すると、通常の駆動方法では、オフ状態でなければいけない画素が発光状態となり、コントラストの低下が起こってしまい問題となる場合があった。
【００３９】
本発明は上記の課題を解決するためになされたものであって、その目的とするところは、複数の電子放出素子をマトリクス状に配線した電子源を、駆動（特には「線順次駆動」）する際に、不要な電子放出を行わずに良好に駆動する方法を提案するものであり、さらには、このように駆動される電子源を利用して、画質の良好で高精細な画像形成装置を提供することにある。
【００４０】
【課題を解決するための手段】
上記目的を達成するために本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第１方向配線のうちのいずれかの第１方向配線を選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第２方向配線を一括に駆動し、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ１Ｏｆｆ＞Ｖ２Ｏｎ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ≧ ( Ｖ ２Ｏ
ｎ −Ｖ ２Ｏｆｆ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００４１】
２Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ −Ｖ ２Ｏｆｆ ≦０であることが好適である。
【００４２】
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ であることが好適である。
【００４３】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第１方向配線のうちのいずれかの第１方向配線を選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第２方向配線を一括に駆動し、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００４４】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第１方向配線のいずれかを選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第２方向配線を一括に駆動し、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ であり、Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ ≧ ( Ｖ ２Ｏｆｆ −Ｖ ２Ｏｎ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００４５】
２Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ −Ｖ ２Ｏｆｆ ≧０であることが好適である。
【００４６】
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ としたとき、Ｖ １Ｏｎ ＜Ｖ２ Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ であることが好適である。
【００４７】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第１方向配線のいずれかを選択した後に、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第２方向配線を一括に駆動し、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＜Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００４８】
また、前記電子放出素子が、薄膜であり、かつ前記アノード電極に略平行に配されていることが好適である。
【００４９】
また、前記電子放出素子は、前記ゲート電極と前記カソード電極との間に位置する絶縁層を有することが好適である。
【００５０】
また、前記電子放出素子が、前記第１方向配線及び前記第２方向配線の交差領域内に配置されていることが好適である。
【００５１】
また、前記第１方向配線にダイオードが接続されていることが好適である。
【００５２】
また、複数の電子放出素子からなる電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材とを備えた画像形成装置の駆動方法であって、前記電子源が前記駆動方法により駆動されることを特徴とする。
【００５３】
また、前記電子放出素子を時分割駆動することにより画像の階調を表現することが好適である。
【００５４】
また、前記画像形成部材は、蛍光体であることが好適である。
【００５５】
本発明は、各々がゲート電極とカソード電極とを有する複数の電子放出素子と、複数の行方向配線と、複数の列方向配線と、を有し、前記カソード電極が前記複数の行方向配線のうちの１つに接続され、前記ゲート電極が前記複数の列方向配線のうちの１つに接続されてなる電子源の駆動方法であって、前記複数の行方向配線の中から少なくとも１つの行方向配線を選択し、当該配線に電圧Ｖ １Ｏｎ を印加するとともに、前記複数の列配線の中から少なくとも１つの列方向配線を選択し当該配線に電圧Ｖ ２Ｏｎ を印加し、前記複数の行方向配線のうちの選択されない行方向配線には電圧Ｖ １Ｏｆｆ を印加し、前記複数の列方向配線のうちの選択されない列配線に電圧Ｖ ２Ｏｆｆ を印加し、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ ≧Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００５６】
また、本発明は、各々がゲート電極とカソード電極とを有する複数の電子放出素子と、複数の行方向配線と、複数の列方向配線と、を有し、前記カソード電極が前記複数の列方向配線のうちの１つに接続され、前記ゲート電極が前記複数の行方向配線のうちの１つに接続されてなる電子源の駆動方法であって、前記複数の行方向配線の中から少なくとも１つの行方向配線を選択し、当該配線に電圧Ｖ １Ｏｎ を印加するとともに、前記複数の列配線の中から少なくとも１つの列方向配線を選択し当該配線に電圧Ｖ ２Ｏｎ を印加し、前記複数の行方向配線のうちの選択されない配線には電圧Ｖ １Ｏｆｆ を印加し、前記複数の列方向配線のうちの選択されない配線に電圧Ｖ ２Ｏｆｆ を印加し、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ ≦Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００５７】
また、前記電圧V1Onを印加する前記行方向配線を、順次、隣接する行方向配線に切り替えることを特徴とする。
【００５８】
また、前記電圧Ｖ１Ｏｎを印加した行方向配線に対して、次に、前記電圧Ｖ１Ｏｎを印加するまでの間に、他の全ての前記行方向配線に１度ずつ前記電圧Ｖ１Ｏｎを印加することが好適である。
【００５９】
また、複数の電子放出素子からなる電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材とを備えた画像形成装置の駆動方法であって、前記電子源が、前記駆動方法により駆動されることを特徴とする。
【００６０】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ≧ ( Ｖ ２Ｏｎ −Ｖ ２Ｏｆｆ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００６１】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６２】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ であり、Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ ≧ ( Ｖ ２Ｏｆｆ −Ｖ ２Ｏｎ ) ×Ｃ１／Ｃ０を満たすことを特徴とする。
【００６３】
また、本発明は、ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第１方向配線と、同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第２方向配線と、前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＜Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６４】
また、本発明は、複数の行方向配線と、複数の列方向配線と、前記複数の行方向配線のうちの１つに接続されるカソード電極と前記複数の列方向配線のうちの１つに接続されるゲート電極とを備えた電子放出素子を複数配した電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された行方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない行方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される列方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない列方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ ≧Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６５】
また、本発明は、複数の行方向配線と、複数の列方向配線と、前記複数の行方向配線のうちの１つに接続されるゲート電極と前記複数の列方向配線のうちの１つに接続されるカソード電極とを備えた電子放出素子を複数配した電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、選択された行方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない行方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される列方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない列方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ ≦Ｖ ２Ｏｆｆ を満たすことを特徴とする。
【００６６】
また、前記電子放出素子は、前記ゲート電極と前記カソード電極との間に位置する絶縁層を有することが好適である。
【００７６】
このような構成によって、本発明の適用可能な電子源の駆動方法を応用した電子源及び画像形成装置は、電子ビーム径が小さく、高効率な電子放出素子を単純マトリクス駆動で駆動する際に、駆動による電圧の擾乱があっても画質に影響を与えず良質な画像を提供することができる。
【００７７】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではなく、また、カソード、ゲート、アノード電極に印加される電圧、駆動波形等の条件も、特に記載がない限り、それらのみに限定する趣旨のものではない。
【００７８】
図１は本発明の駆動方法が適用される電子源を構成する最も基本的なユニットである電子放出素子を示す模式図である。図１（a）は断面図、図１（b）は平面図である。また、図２は、図１に示した素子のカソード電極２の電圧：Ｖｃを０Ｖとし、ゲート電極４の電圧：Ｖｇを変化させることによって、電子放出素子を駆動させた場合（ＯＮ−ＯＦＦ状態）の駆動電圧（Ｖｇ）と放出電流（Ｉｅ）との相関図である。また、図３は、図１、図２で示した電子放出素子をマトリクス状に複数配列した電子源を、本発明の駆動方法で駆動する際の条件を説明する図である。
【００７９】
図１において、１は基板、２はカソード電極、３は絶縁層、４はゲート電極であり、５は電子放出層であり、これらが電子放出素子を構成している。カソード電極２にはカソード電圧Vｃが、ゲート電極４にはゲート電圧Vｇが電源６により変調されて印加される。そして、カソード電極・ゲート電極間電圧（Vｇ−Vｃ）が電子放出素子の駆動電圧として与えられる。
【００８０】
７はアノード電極であり、アノード電圧Vａが高圧電源８により与えられる。アノード電極７では電子放出素子から放出された電子が捕捉され、電子放出電流Ｉｅが検出される。
【００８１】
また、図１における電子放出素子では、ｗ１の幅、ｈ１の高さを有する孔が形成されている。また、アノード電極７は、電子放出素子上方にＨだけ離れて配置される。アノード電極と素子との距離：Ｈの基準となる素子の位置は通常はカソード電極２の位置とすれば良い。
【００８２】
駆動状態では、カソード電位、ゲート電位、アノード電位が与えられて、それに応じた電界が形成される。
【００８３】
図２は、上記電子放出素子の電圧−電流特性を示しており、ゲート電極とカソード電極間の電圧が０Ｖもしくはマイナスの場合は電子放出は実質的に生じない。
【００８４】
図３、図４は本発明の電子源の駆動方法を示す概略図である。
【００８５】
図３は単純マトリクス配置した電子源を駆動する際の動作を表す平面図である。本発明の駆動方法によれば、走査線Dx1と信号線Dy1との交点の電子放出素子はオン状態とすることができる。また、走査線Dx1と信号線Dy2との交点の電子放出素子はオフ状態とすることができ、走査線Dx2と信号線Dy1との交点の電子放出素子はオフ状態とすることができる。そして、走査線Dx2と信号線Dy2との交点の電子放出素子はオフ状態とすることができる。
【００８６】
次に、図１に示した電子放出素子を図１２に示す様にマトリクス状に配列し、各電子放出素子を駆動する際に、各配線に印加される電圧波形の一例を図４に示す。また、電子放出素子６４は図１で示した構造であり、ここで示す例では、その絶縁膜３の厚さを１μｍとしている。そのため、２０Ｖの電圧がゲート電極４に印加されると、電子が放出される。このときにカソード電極２とゲート電極４間に印加される電界としてはおよそ、２×１０5Ｖ/ｃｍとなる。尚、図１２において、６２は走査信号が印加される走査線：Dx1〜Dxmであり、６３は変調信号が印加される信号線：Dy1〜Dynである。走査線６２は図１で示したカソード電極２に接続しており、信号線６３は図１で示したゲート電極４に接続する。また、６１は電子放出素子６４が配置される基板である。
【００８７】
ここで説明する例では、電子放出に必要なカソード電極・ゲート電極間電圧が２０Ｖであるので、選択された走査線６２のオン電圧：V1Onを０Ｖ、選択された信号線のオン電圧：V2Onを２０Ｖとしている。また、非選択の信号線６３のオフ電圧Ｖ2Offを０Vとした。一方、非選択の走査線６２のオフ電圧：V1Offを４０Ｖとしてオフ特性を強化した。
【００８８】
このため、非選択の走査線Dx2と、オン電圧が印加される信号線Dy1との間に印加される電圧は、マイナス２０Ｖとなる。図１３を用いて前述した信号線に印加される電圧の変化によって生じる、容量結合による電圧降下が起きても非選択の走査線Dx2とオン電圧が印加されるDy1との交差領域にある電子放出素子は短時間もオンせずに制御できる。
【００８９】
このように、本発明の駆動方法においては、図３に示す様に、選択時の走査線６２に印加されるオン電圧：V1Onは０Ｖであり、非選択時の信号線６３に印加されるオフ電圧：V2Offは０Ｖであるため、この走査線と信号線の交差部にある素子にかかる電圧は０Ｖとなり、オフ状態とすることができた。一方、非選択の走査線６２に印加されるオフ電圧：V1Offは４０Ｖであり、非選択時の信号線６３に印加されるオフ電圧：V2Offは０Ｖであるため、走査線と信号線の交差部にある素子にかかる電圧は−４０Ｖとなり、前述した容量に起因する印加電圧の上昇を問題にすることなく、完全にオフ状態にすることができた。つまり、本発明の駆動方法においては、選択された走査配線６２に印加するオン電圧をV1On、非選択の走査配線６２に印加するオフ電圧をV1Off、選択された信号配線６３に印加するオン電圧をV2On、非選択の信号配線６３に印加するオフ電圧をV2Offとしたときに、少なくともV1Off＞V2On＞V1Onを満たし、さらにはV2On＞V2Offを満たすものである。また、さらには、V1Off＞V2On＞V1On≧V2Offを満たすことが好ましい。
【００９０】
ここでは実際の数値例で示したが、以下に一般的な数値例で示す。
【００９１】
走査線（第１方向配線）６２の数をX、信号線（第２方向配線）６３の数をY、走査線のオン電圧をV1On、走査線のオフ電圧をV1Off、信号線のオン電圧をV2On、信号線のオフ電圧をV2Off、信号線と走査線の交差部での容量をCd、走査線の寄生容量をCpx、信号線の寄生容量をCpyとすると、全ての信号線がオン状態からオフ状態にすると瞬間的に容量結合により、走査線は以下の電圧降下が起こる。γV＝（V2On-V2Off）ｘ（Y ｘCd）/（Cpx+Y ｘCd）
従って、閾値電圧をVthとしたときに、選択されている信号線と非選択の走査線との交差部の素子に印加される電圧（V2On−V1Off＋γV）が、Vthよりも小さいことが必要である。
【００９２】
この条件は、Cpx、Cd、Y及び各配線に印加される電圧に依存するのはいうまでもないが、Cpx<<Y×Cdとすると（Y ×Cd）/（Cpx＋Y ×Cd）〜１となるので、γV〜V2On−V2Offとなる。
【００９３】
従って、素子にかかる電圧は、２V2On-V1Off−V2Offとなり、電子放出素子の電子放出に対する閾値Vthが０Ｖでも、オン状態の電圧２V2On-V2Off以上にV1Offが高ければどんな状態でも素子にかかる電圧がVth以上となることはない。
【００９４】
設計的にはV1Offが大きければ大きいほど、信号線による電圧降下に対する効果は強くなるが、V1Offを大きくして電源を過度に大きくすることは好ましくないため最適な値が上述した関係から設定されるのが好ましい。
【００９５】
さらに、図１３を用いて説明した、Dx1とDy5の交差部の素子のような状況もあまり好ましくなく、できればオフ状態にするべきである。但し、オフせず、発光してしまう場合でもCR時定数で正常に戻るまでの時間のみの発光のため、配線等の設計にもよるが数階調以下で画質の低下は抑制される。できるなら、V2Offを小さくしてV1On-V2Offを正の値にすると好ましいが、駆動電圧が上昇し消費電力が上昇してしまうため、その点であまり大きくしない方が良い。消費電力はCｆV2で表される式で決まるため, 走査線の容量の充放電による消費電力よりもｆが高い信号線での消費電力の方が大きくなる。従って、信号線の駆動電圧を過度に大きくすることは好ましくない。一方、走査線の方はｆが小さく,消費電力に関して支配的でないうえ、上記の述べたように画質の問題も大きく、V1Offを大きくする駆動法は、非常に効果的な駆動法といえる。
【００９６】
尚、上記した例においては、走査配線６２にカソード電極２を接続し、信号配線（変調信号配線）６３にゲート電極４を接続した例を示した。しかしながら、本発明は、この例に限ることなく、走査配線６２にゲート電極４を接続し、信号配線６３にカソード電極２を接続した場合にも同様に適用できる。但し、この場合には、上記した走査配線と信号配線に印加する電圧の関係が逆転することに注意する。
【００９７】
つまり、図３の構成で説明すれば、選択された走査線Dx1にオン電圧：V1Onとして２０Ｖが印加され、非選択の走査線Dx2にはオフ電圧：V1Offとして−２０Ｖが印加され、選択された信号線Dy1にオン電圧：V2Onとして０Ｖが印加され、非選択の信号線Dy2にはオフ電圧：V2Offとして２０Ｖが印加されることになる。
【００９８】
即ち、走査配線６２にゲート電極４を接続し、信号配線６３にカソード電極２を接続した場合における本発明の駆動方法においては、少なくともV1Off＜V2On＜V1Onを満たし、さらにはV2On＜V2Offを満たすものである。また、さらには、V1Off＜V2On＜V1On≦V2Offを満たすことが好ましい。
【００９９】
また、この場合においては、全ての信号線がオン状態からオフすると瞬間的に容量結合により、走査線は以下の電圧上昇が起こる。
δV＝（V2Off -V2On）ｘ（YｘCd）/（Cpx+YｘCd）
従って,閾値電圧をVthとして、信号線が選択されている，他の走査線との交点での素子のオフ状態ではVth＞（素子にかかる電圧＝V1Off- V2On +δV）となることが必要である。
【０１００】
この条件はCpx,Cd,Y各電圧に依存するのはいうまでもないが、Cpx<<YｘCdとすると（YｘCd）/（Cpx+YｘCd）〜１となるので、δV〜V2Off- V2Onとなる。従って、素子にかかる電圧＝V1Off + V2Off -２V2Onとなり、電子放出素子の電子放出に対する閾値Vthが０Ｖでも、オン状態の電圧V2Off-２V2On以上にV1Offが低ければどんな状態でも素子にかかる電圧がVth以上となることはない。
【０１０１】
尚、本発明における「電子源」とは、複数の行方向配線（「Ｘ方向配線」又は「第１方向配線」とも呼ぶ場合がある）６２と、複数の列方向配線（「Ｙ方向配線」又は「第２方向配線」とも呼ぶ場合がある）６３と、複数の電子放出素子６４とから構成される。そして、各電子放出素子は、複数の行方向配線６２のうちの１つの配線と、複数の列方向配線６３のうちの１つの配線とに接続される。また、本発明における「単純マトリクス配置」とは、上記行方向配線６２と上記列方向配線６３とが交差した構成を指す。尚、当然ではあるが、上記行方向配線６２と上記列方向配線６３との交差部においては、上記行方向配線６２と上記列方向配線６３との電気的な絶縁が保たれる。
【０１０２】
本発明に適用される図１などで示した電子放出素子では、電子放出層５とアノード電極７の間に歪みが少なく平坦な等電位面が形成されるために、電子ビームの広がりも小さい。即ち、電子ビーム径を小さくすることができる。
【０１０３】
さらには、本発明の素子は積層を繰り返した非常に単純な構成であり、製造プロセスが容易であり、歩留まり良く製造できる。
【０１０４】
本素子の一般的な製造方法を図５に示した。
以下、図５を参照して本発明の適用可能な電子源を構成する電子放出素子の製造方法の一例を説明する。
【０１０５】
図５（ａ）に示すように、予め、その表面を十分に洗浄した、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス、シリコン基板等にスパッタ法等によりSiO2を積層した積層体、アルミナ等セラミックスの絶縁性基板のうち、いずれか一つを基板１として用い、基板１上にカソード電極２を積層する。
【０１０６】
カソード電極２は導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術などにより形成される。カソード電極２の材料は、例えば、Be,Mg,Ti,Zr,Hf,V,Nb,Ta,Mo,W,Al,Cu,Ni,Cr,Au,Pt,Pd等の金属又は合金材料、TiC,ZrC,HfC,TaC,SiC,WC等の炭化物、HfB2,ZrB2,Lba6,CeB6、YB4,GdB4等の硼化物、TiN,ZrN,HfN等の窒化物、Si,Ge等の半導体、有機高分子材料、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，ダイヤモンドを分散した炭素及び炭素化合物等から適宜選択される。カソード電極２の厚さとしては、数十ｎｍから数ｍｍの範囲で設定され、好ましくは数百ｎｍから数μｍの範囲で選択される。
【０１０７】
次に、図５（ｂ）に示すようにカソード電極２に続いて絶縁層３を堆積する。絶縁層３は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成され、その厚さとしては、数ｎｍから数μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲から選択される。望ましい材料としてはSiO2,SiN,Al2O3,CaFなどの高電界に絶えられる耐圧の高い材料が望ましい。
【０１０８】
さらに、絶縁層３に続きゲート電極４を堆積する。ゲート電極４は、カソード電極２と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。ゲート電極４の材料は、例えば、Be,Mg,Ti,Zr,Hf,V,Nb,Ta,Mo,W,Al,Cu,Ni,Cr,Au,Pt,Pd等の金属又は合金材料、TiC,ZrC,HfC,TaC,SiC,WC等の炭化物、HfB2,ZrB2,LaB6,CeB6、YB4,GdB4等の硼化物、TiN,ZrN,HfN等の窒化物、Si,Ge等の半導体、有機高分子材料等から適宜選択される。ゲート電極４の厚さとしては、数ｎｍから数十μｍの範囲で設定され、好ましくは数ｎｍから数百ｎｍの範囲で選択される。
【０１０９】
尚、電極２，４は、同一材料でも異種材料でも良く、また、同一形成方法でも異種方法でも良い。
【０１１０】
次に、図５（ｃ）に示すように、フォトリソグラフィー技術によりマスクパターン４１を形成する。
【０１１１】
そして、図５（ｄ）に示すように、各層３，４の一部がカソード電極２上から取り除かれた、積層構造が形成される。但し、本エッチング工程は、カソード電極２上で停止しても良いし、カソード電極２の一部がエッチングされても良い。
【０１１２】
エッチング工程はそれぞれの各層３，４及び４１の材料に応じて、エッチング方法を選択すれば良い。
【０１１３】
次に、図５（ｅ）に示すように、全面に電子放出層５を堆積する。電子放出層５は蒸着法、スパッタ法、プラズマＣＶＤ法等の一般的成膜技術で形成される。電子放出層５の材料は、低仕事関数の材料を選択するのが好ましい。例えば、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，ダイヤモンドを分散した炭素及び炭素化合物等から適宜選択される。好ましくはより仕事関数の低いダイヤモンド薄膜、ダイヤモンドライクカーボン等が良い。電子放出層５の膜厚としては、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。
【０１１４】
次に、図５（ｆ）のようにマスクパターン４１を剥離して図１で示すような素子が完成する。
【０１１５】
孔の径ｗ１は、素子の電子放出特性に大きく依存する因子であり、素子を構成する材料の特性、特に電子放出層の仕事関数や膜厚、素子の駆動電圧、そのときに必要とする電子放出ビームの形状により適宜設定される。通常、ｗ１は数百ｎｍから数十μｍの範囲から選択される。
【０１１６】
孔の形状は特に定められるものではなく、矩形形状であっても良い。
【０１１７】
孔の高さｈ１は、素子の電子放出特性に依存するもうひとつの因子であり、電子放出に必要な電界を与えるためには絶縁層、電子放出層の膜厚によって適宜設定される。また、孔の高さｈ１は、電子放出ビームの形状にも関連している。さらに、孔の高さｈ１は、マトリクス配線にしたときの走査線と信号線との容量を決定するパラメーターであり、他のパラメーターとの整合を取って設計すべき項目である。
【０１１８】
さらに、カソード電極２のパターンニング後、電子放出層５を全面に形成し、エッチング工程で、電子放出層５の上面でエッチングを停止させる場合もある。また、ダイヤモンド薄膜、又はダイヤモンドライクカーボン等を所望の場所に選択的に堆積する場合もある。
【０１１９】
さらに、孔構造ではなく、それを反転した凸構造とする場合もある。
【０１２０】
本発明を適用可能な電子源を構成する電子放出素子の応用例について以下に述べる。本発明の電子放出素子の複数個を基体上に配列し、画像形成装置が構成できる。
【０１２１】
電子源を構成する複数の電子放出素子の配列については、種々のものが採用されるが例えば、前述した単純マトリクス駆動を用いて画像形成装置が構成できる。
【０１２２】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択し、独立に駆動可能とすることができる。このような単純マトリクス配置の電子源を用いて構成した画像形成装置について、図６を用いて説明する。図６は、画像形成装置の表示パネルの一例を示す模式図である。
【０１２３】
図６において、７１は電子放出素子、８０は電子放出素子を複数配した電子源基板、９１は電子源基板８０を固定したリアプレート（第１の基板）、９６はガラス基体９３の内面に蛍光膜９４とメタルバック９５等が形成されたフェースプレート（第２の基板）である。９２は、支持枠であり、該支持枠９２には、リアプレート９１、フェースプレート９６がフリットガラスなどを用いて接続される。
【０１２４】
外囲器（パネル）９８は、上述の如く、フェースプレート９６、支持枠９２、リアプレート９１で構成される。リアプレート９１は主に基板８０の強度を補強する目的で設けられるため、基板８０自体で十分な強度をもつ場合は別体のリアプレート９１は不要とすることができ、基板８０とリアプレート９１が一体構成の部材であっても構わない。
【０１２５】
蛍光膜９４とメタルバック９５とをその内側表面に配置したフェースプレート９６と、リアプレート９１と、支持枠９２と、が接合する接着面にフリットガラスを塗布し、フェースプレート９６と支持枠９２とリアプレート９１とを、所定の位置で合わせ、固定し、加熱して焼成し封着する。
【０１２６】
また、焼成し封着する加熱手段は、赤外線ランプ等を用いたランプ加熱、ホットプレート等、種々のものが採用でき、これらに限定されるものではない。また、外囲器を構成する複数の部材を加熱接着する接着材料は、フリットガラスに限るものではなく、封着工程後、充分な真空雰囲気を形成できる材料であれば、種々の接着材料を採用することができる。
【０１２７】
上述した外囲器は、本発明の一実施態様であり、限定されるものではなく、種々のものが採用できる。
【０１２８】
他の例として、基板８０に直接支持枠９２を封着し、フェースプレート９６、支持枠９２及び基体８０で外囲器９８を構成しても良い。また、フェースプレート９６、リアプレート９１間に、スペーサーと呼ばれる不図示の支持体を設置することにより、大気圧に対して十分な強度をもつ外囲器９８を構成することもできる。
【０１２９】
また、図７にフェースプレート９６に形成された蛍光膜９４を模式図で示す。蛍光膜９４は、モノクロームの場合は蛍光体８５のみから構成することができる。カラーの蛍光膜の場合は、ブラックストライプ、ブラックマトリクスなどと呼ばれる黒色導電材８６と蛍光体８５とから構成することができる。
【０１３０】
ブラックストライプ（または、ブラックマトリクス）を設ける目的は、カラー表示の場合、必要となる三原色蛍光体の各蛍光体８５間の塗り分け部を黒くすることで混色等を目立たなくすることと、蛍光膜９４における外光反射によるコントラストの低下を抑制することにある。ブラックストライプの材料としては、通常用いられている黒鉛を主成分とする材料の他、導電性があり、光の透過及び反射が少ない材料を用いることができる。
【０１３１】
ガラス基板９３に蛍光体を塗布する方法は、モノクローム、カラーによらず、沈澱法、印刷法等が採用できる。蛍光膜９４の内面側には、通常メタルバック９５が設けられる。メタルバックを設ける目的は、蛍光体の発光のうち内面側への光をフェースプレート９６側へ鏡面反射させることにより輝度を向上させること、電子ビーム加速電圧を印加するための電極として作用させること、外囲器内で発生した負イオンの衝突によるダメージから蛍光体９４を保護すること等である。メタルバック９５は、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理（通常、「フィルミング」と呼ばれる。）を行い、その後Ａｌを真空蒸着等を用いて堆積させることで作製できる。
【０１３２】
フェースプレート９６には、さらに蛍光膜９４の導電性を高めるため、蛍光膜９４の外面側に透明電極（不図示）を設けても良い。
【０１３３】
本発明においては、電子放出素子７１の直上に電子ビームが到達するため、電子放出素子７１の直上に蛍光膜９４が配置されるように、位置あわせされて構成される。
【０１３４】
次に、封着工程を施した外囲器（パネル）の内部を減圧状態に保持して封止する、「真空封止工程」について説明する。
【０１３５】
真空封止工程は、外囲器（パネル）９８を加熱して、８０〜２５０℃に保持しながら、イオンポンプ、ソープションポンプなどの排気装置によりの排気管（不図示）を通じて排気し、有機物質の十分少ない雰囲気にした後、排気管をバーナーで熱して溶解させて封じ切る。外囲器９８の封止後の圧力を維持するために、ゲッター処理を行なうこともできる。これは、外囲器９８の封止を行う直前あるいは封止後に、抵抗加熱あるいは高周波加熱等を用いた加熱により、外囲器９８内の所定の位置（不図示）に配置されたゲッターを加熱し、蒸着膜を形成する処理である。ゲッターは通常Ｂａ等が主成分であり、該蒸着膜の吸着作用により、外囲器９８内の雰囲気を維持するものである。
【０１３６】
以上の工程によって製造された単純マトリクス配置の電子源を用いて構成した画像形成装置は、図６に示すように各電子放出素子に、容器外端子Dox1〜Doｘｍ、Doy1〜Doｙｎを介して電圧を印加することにより、電子放出が生ずる。
【０１３７】
Ｖａは高圧端子９７を介してメタルバック９５、あるいは透明電極（不図示）に高圧を印加し、電子ビームを加速する。
【０１３８】
加速された電子は、蛍光膜９４に衝突し、発光が生じて画像が形成される。
【０１３９】
図８はNＴＳＣ方式のテレビ信号に応じて表示を行うための電子源の駆動回路の一例を示すブロック図を示した。
【０１４０】
図８に示す走査回路について説明する。同回路は、内部にｍ個のスイッチング素子を備えたもので（図中，S1乃至Smで模式的に示している）ある。各スイッチング素子は、直流電圧源Vx１の出力電圧もしくは電源Vx２のいずれか一方を選択し、表示パネル１３０１の端子Dox1 乃至Doxm と電気的に接続される。 S1 乃至Smの各スイッチング素子は、制御回路１３０３が出力する制御信号Tscan に基づいて動作するものであり、例えばFET のようなスイッチング素子を組み合わせることにより構成することができる。
【０１４１】
直流電圧源Vx1、Vx2は、本例の場合には前述の本発明に適用可能な電子放出素子の特性に基づき設定されている。
【０１４２】
制御回路１３０３は、外部より入力する画像信号に基づいて適切な表示が行なわれるように各部の動作を整合させる機能を有する。制御回路１３０３は、同期信号分離回路１３０６より送られる同期信号Tsync に基づいて、各部に対してTscan 及びTsft及びTmryの各制御信号を発生する。
【０１４３】
同期信号分離回路１３０６は、外部から入力されるNTSC方式のテレビ信号から同期信号成分と輝度信号成分とを分離するための回路で、一般的な周波数分離（フィルター）回路等を用いて構成できる。同期信号分離回路１３０６により分離された同期信号は、垂直同期信号と水平同期信号より成るが、ここでは説明の便宜上Tsync 信号として図示した。前記テレビ信号から分離された画像の輝度信号成分は便宜上DATA信号と表した。該DATA信号はシフトレジスタ１３０４に入力される。
【０１４４】
シフトレジスタ１３０４は、時系列的にシリアルに入力される前記DATA信号を、画像の１ ライン毎にシリアル／パラレル変換するためのもので、前記制御回路１３０３より送られる制御信号Tsftに基づいて動作する（即ち、制御信号Tsftは，シフトレジスタ１３０４のシフトクロックであるということもできる。）。シリアル／パラレル変換された画像１ ライン分（電子放出素子ｎ素子分の駆動データに相当）のデータは、Id1 乃至Idn のｎ個の並列信号として前記シフトレジスタ１３０４より出力される。
【０１４５】
ラインメモリ１３０５は、画像１ ライン分のデータを必要時間の間だけ記憶するための記憶装置であり、制御回路１３０３より送られる制御信号Tmryに従って適宜Id1 乃至Idn の内容を記憶する。記憶された内容は、I'd1乃至I'dnとして出力され、変調信号発生器１３０７に入力される。
【０１４６】
変調信号発生器１３０７は、画像データI'd1乃至I'dnの各々に応じて本発明の電子放出素子の各々を適切に駆動変調するための信号源であり、その出力信号は、端子Doy1乃至Doynを通じて表示パネル１３０１内の本発明の電子放出素子に印加される。本素子にパルス状の電圧を印加する場合、例えば電子放出閾値以下の電圧を印加しても電子放出は生じないが、電子放出閾値以上の電圧を印加する場合には電子ビームが出力される。その際、パルスの波高値Vmを変化させることにより出力電子ビームの強度を制御することが可能である。また、パルスの幅Pwを変化させることにより出力される電子ビームの電荷の総量を制御することが可能である。
【０１４７】
従って、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等が採用できる。電圧変調方式を実施するに際しては、変調信号発生器１３０７として、一定長さの電圧パルスを発生し、入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いることができる。
【０１４８】
パルス幅変調方式を実施するに際しては、変調信号発生器１３０７として、一定の波高値の電圧パルスを発生し、入力されるデータに応じて適宜電圧パルスの幅を変調するようなパルス幅変調方式の回路を用いることができる。
【０１４９】
シフトレジスタ１３０４やラインメモリ１３０５は、デジタル信号式あるいはアナログ信号式のものを採用できる。画像信号のシリアル／パラレル変換や記憶が所定の速度で行なわれれば良いからである。
【０１５０】
デジタル信号式を用いる場合には、同期信号分離回路１３０６の出力信号DATAをデジタル信号化する必要があるが、これには１３０６の出力部にA/D 変換器を設ければ良い。これに関連してラインメモリ１３０５の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器１３０７に用いられる回路が若干異なったものとなる。即ち、デジタル信号を用いた電圧変調方式の場合、変調信号発生器１３０７には、例えばＤ／Ａ変換回路を用い、必要に応じて増幅回路などを付加する。パルス幅変調方式の場合、変調信号発生器１３０７には、例えば高速の発振器及び発振器の出力する波数を計数する計数器（カウンタ）及び計数器の出力値と前記メモリの出力値を比較する比較器（コンパレータ）を組み合せた回路を用いる。必要に応じて、比較器の出力するパルス幅変調された変調信号を本発明の電子電子放出素子の駆動電圧にまで電圧増幅するための増幅器を付加することもできる。
【０１５１】
アナログ信号を用いた電圧変調方式の場合、変調信号発生器１３０７には、例えばオペアンプなどを用いた増幅回路を採用でき、必要に応じてレベルシフト回路などを付加することもできる。パルス幅変調方式の場合には、例えば、電圧制御型発振回路（ＶＣＯ）を採用でき、必要に応じて本発明の電子電子放出素子の駆動電圧まで電圧増幅するための増幅器を付加することもできる。
【０１５２】
ここで述べた画像形成装置の構成は、本発明を適用可能な画像形成装置の一例であり、本発明の技術思想に基づいて種々の変形が可能である。入力信号については、NTSC方式を挙げたが入力信号はこれに限られるものではなく、PAL,SECAM 方式など他、これよりも、多数の走査線からなるＴＶ信号（例えば、MUSE方式をはじめとする高品位ＴＶ）方式をも採用できる。
【０１５３】
また表示装置の他、感光性ドラム等を用いて構成された光プリンターとしての画像形成装置等としても用いることができる。
【０１５４】
【実施例】
以下、本発明の実施例を詳細に説明する。
【０１５５】
［実施例１］
図１に本実施例により作製した電子放出素子の平面図、断面図の一例を、図５に本実施例の電子放出素子の製造方法の一例を示した。以下に、本実施例の電子放出素子の製造工程を詳細に説明する。
【０１５６】
（工程１）
まず、図５（ａ）に示すように、基板１に石英を用い、十分洗浄を行った後、スパッタ法によりカソード電極２として厚さ３００ｎｍのＴａを形成した。
【０１５７】
（工程２）
次に、図５（ｂ）に示すように、絶縁層３として厚さ６００ｎｍのＳｉＯ2、ゲート電極４として厚さ１００ｎｍのＴａをこの順で堆積した。
【０１５８】
（工程３）
次に、図５（ｃ）に示すように、フォトリソグラフィーで、ポジ型フォトレジスト（ＡＺ１５００／クラリアント社製）のスピンコーティング、フォトマスクパターンを露光し、現像し、マスクパターン４１を形成した。
【０１５９】
（工程４）
図５（ｄ）に示すように、マスクパターン４１をマスクとして、Ｔａのゲート電極４及び絶縁層３をＣＦ4ガスを用いてそれぞれドライエッチングし、カソード電極２で停止させ、幅ｗ１が３μｍの円形の孔を形成した。
【０１６０】
（工程５）
続いて図５（ｅ）に示すように、プラズマＣＶＤ法でダイヤモンドライクカーボンの電子放出層５を全面に１００ｎｍ程度堆積した。反応ガスはＣＨ4ガスを用いた。
【０１６１】
（工程６）
図５（ｆ）に示すように、マスクパターン４１を完全に除去し、本実施例の電子放出素子を完成させた。
孔の高さｈ１は５００ｎｍとなった。
【０１６２】
以上のようにして作製した電子放出素子を、図１のように、Ｈ＝２ｍｍとして配置して、図３で示す駆動を行った。Ｖa＝１０ｋＶ、V1On＝０Ｖ、V1Off＝４０Ｖ、V2On＝２０Ｖ、V2Off＝０Ｖとした。比較例１として、V1Off＝２０Ｖとした場合を考える。容量は走査線６２と信号線63の容量が１０ｐFであり、QVGA画素であるため走査線６２、信号線６３の数は２４０×３２０（RGB別では９６０）である。走査線６２の全体の容量に対して、信号線６３と走査線６２とで形成する容量は約1/2であり、信号線６３がすべて２０Ｖ変動すると，各走査線６２は１０Ｖ電圧降下した。本実施例では走査線６２が１０Vの電圧降下してもV1Off＝４０Ｖなので、それぞれ走査線６２の電位は３０Ｖにしかならず，電子放出素子は−１０Ｖとなりオフしたままであった。
【０１６３】
ここで、アノードとして蛍光体を塗布した電極を用い、電子ビームのサイズを観察した。ここで言う電子ビームサイズとは、発光した蛍光体のピーク輝度の１０％の領域までのサイズとした。その結果、ＯＮ時のビーム径は、両者とも変わらずφ１５０μｍとなった。
【０１６４】
しかし、比較例では信号線６３によって走査線６２が１０Ｖ電圧降下を起こしたときに電子放出素子に１０Ｖの電圧がかかり，発光が認められ大きな画質低下が観察された。それに対し、本実施例における駆動を行ったところ、ＯＦＦ時の電子放出電流ＩeはＯＮ時の１／１００以下となり、蛍光体での発光も確認されなかった。
【０１６５】
［実施例２］
本実施例の駆動方法を説明する。
【０１６６】
第１実施例に対してV2Offを−４Ｖとした。このとき走査線Dx1の電圧降下はＶ2On−Ｖ2Offが２４Ｖとなるため、容量結合での電位降下は約半分の最大で約１２Ｖであり、Dx1内のオフしている画素に（−４Ｖ）−（−１２Ｖ）およそ８Ｖの電圧がかかる。従来の１０Ｖと比較して，２桁電流が少なくなり，画質は大きく改善された。しかしながら，消費電力はおよそ１．５倍になった。これは信号線の駆動電圧が２０Ｖから２４Ｖに上昇したためである。特に画質を優先し，消費電力が許容できる場合に有効である。
【０１６７】
［実施例３］
本実施例の駆動方法を説明する。
【０１６８】
第１実施例に対して走査線配線にダイオードをマトリクスの周囲に接続し、長期間０Ｖ以下の電圧にならないように設定した。V2Offは０Ｖとした。このときDx1の電圧降下はＶ2On−Ｖ2Offが２０Ｖとなるため、容量結合での電位降下は約半分の最大で約１０Ｖであるが、Dx1は、ダイオードが接続されているために、比較的はやい時期に０Ｖにおちつき、画質は大きく改善された。
【０１６９】
［実施例４］
第２実施例の電子放出素子を図１２で示すマトリクス配線の電子放出素子とし、図６で示す画像形成装置とした。素子の画素サイズは、ｘ＝３００μｍ、ｙ＝３００μｍのピッチで配置した。素子上方には蛍光体を配置した。さらに、図９で示すように、V2Offの電圧を選択できるような回路２００を内蔵した。これは，使用者がスイッチを操作し選択できるようになっており、例えばバッテリー駆動の場合はスイッチをA側にしてV2Offの電圧をグランド電位に設定して画質を譲歩し、低パワー状態にする。グランド電位の設定方法としてはスイッチのＡ側の端子を画像形成装置の筐体（グランド電位に設定されている部材）等に接続することで達成できる。一方画質モードでは切り替えスイッチによりB側にセットしV2Offの電圧を−４Ｖとして、よりクリアな画質を得ることができた。
【０１７０】
［実施例５］
次に本発明の第５実施例を示す。
【０１７１】
本実施例では、図１０に示すように１画素に複数の電子放出素子を形成し，そのために走査線と信号線の交差領域を大きく取り，電子放出面積を大きくとった。従って、電子放出効率をあげることができ、かつ必要電界を得る電圧を小さくすることができ、消費電力を下げることができた。V1On＝０Ｖ、V1Off＝２０Ｖ、V2On＝１０Ｖ、V2Off＝０Ｖである。しかしながら走査線の全体の容量に対して信号線と走査線とで形成する容量は約3/4と大きく,信号線がすべて１０Ｖ変動すると，各走査線は７．５Ｖ電圧降下した。しかしながら当初からV1Offは２０Ｖと持ち上げられているため，７．５Ｖ下がっても１２．５Ｖであり、走査線のオン電圧１０Ｖに対してさらに２．５Ｖ高く，完全にオフしていた。従って良質なコントラストの画像を得ることができた。
【０１７２】
［実施例６］
次に、本発明の第６実施例を示す。本実施例では電子放出素子の構造を図１１に示すものとした。
【０１７３】
図１１（a）及び図１１（ｂ）はそれぞれ、本実施例で作成した電子放出素子の断面模式図及び平面模式図である。最上部には電子放出膜５が形成されている構成である。本実施例の電子放出素子は、基板１上にゲート電極４が配置され、このゲート電極４上に絶縁層３が配置され、さらに、この絶縁層上にカソード電極２が配置され、カソード電極２上に電子放出層５が配置される形態を有する。図１１の例では、カソード電極２上に電子放出層５を配置しているが、電子放出層５が十分に低抵抗であれば、カソード電極を電子放出層が兼ねる形態にすることもできる。この凸構造の場合、ｗ１は、基板１表面と実質的に平行な方向における、絶縁層３の幅であり、また、ｈ１はゲート電極４表面から電子放出層の表面までの距離に相当する。
【０１７４】
電子放出素子を構成する材質、サイズは、実施例１に準じｗ１＝３μｍとした。但し、膜厚は、アノード電極２は１００ｎｍ、絶縁層３は５００ｎｍ、ゲート電極４は２μｍとした。また、電子放出層は、アノード電極上部の全面に配置するのではなくｗ２なる幅、本実施例では２μｍとした。本実施例では、ゲート電極４は、絶縁層３を介して下部に存在するが、電位を本発明に適用可能な電子放出素子と同様に印加すれば、同様の効果が得られる。
【０１７５】
［実施例７］
図１に本実施例により作製した電子放出素子の平面図、断面図の一例を、図５に本実施例の電子放出素子の製造方法の一例を示した。本実施例の電子放出素子は、実施例１と同様にして形成した。
【０１７６】
以上のようにして作製した電子放出素子を、図１のように、Ｈ＝２ｍｍとして配置して、図３で示す駆動を行った。但し、本実施例においては、カソード電極２を信号線６３に接続し、ゲート電極４を走査線６２に接続した。Ｖa＝１０ｋＶ、V1On＝２０Ｖ、V1Off＝−２０Ｖ、V2On＝０Ｖ、V2Off＝２０Ｖとした。比較例１として、V1Off＝０Ｖとした場合を考える。容量は走査線と信号線の容量が１０ｐFであり、QVGA画素であるため走査線、信号線の数は２４０ｘ３２０（RGB別で９６０）である。走査線の全体の容量に対して信号線と走査線とで形成する容量は約1/2であり、信号線がすべて２０Ｖ変動すると、各走査線は１０Ｖ電圧上昇した。本実施例では走査線が１０Vの電圧上昇してもV1Off＝−２０Ｖなので，それぞれ走査線の電位は―１０Ｖにしかならず、電子放出素子は−１０Ｖとなりオフしたままであった。
【０１７７】
ここで、アノードとして蛍光体を塗布した電極を用い、電子ビームのサイズを観察した。ここで言う電子ビームサイズとは、発光した蛍光体のピーク輝度の１０％の領域までのサイズとした。
【０１７８】
その結果、ＯＮ時のビーム径は、両者とも変わらずφ１５０μｍとなった。
【０１７９】
しかし、比較例では信号線によって走査線が１０Ｖ電圧降下を起こしたときに電子放出素子に１０Ｖの電圧がかかり，発光が認められ大きな画質低下が観察された。それに対し、本実施例における駆動を行ったところ、ＯＦＦ時の電子放出電流ＩeはＯＮ時の１／１００以下となり、蛍光体での発光も確認されなかった。
【０１８０】
［実施例８］
本実施例の駆動方法を説明する。
【０１８１】
実施例７に対して本実施例では、V2Offを２４Ｖとした。このときDx1の電圧上昇はV2On−Ｖ2Offが２４Ｖとなるため、電位上昇は最大で約１２Ｖであり、Dx1内のオフしている画素に（３２Ｖ）−（２４Ｖ）およそ８Ｖの電圧がかかる。従来の１０Ｖと比較して，２桁電流が少なくなり，画質は大きく改善された。しかしながら，消費電力はおよそ１．５倍になった。これは信号線の駆動電圧が２０Ｖから２４Ｖに上昇したためである。特に画質を優先し，消費電力が許容できる場合に有効である。
【０１８２】
［実施例９］
実施例７に対して走査線配線の周囲にダイオードを接続し、長期間２０Ｖ以上の電圧にならないように設定した。V2Offは２０Ｖとした。このときDx1の電圧上昇はV2Off-V2Onが２０Ｖとなるため、容量結合での電位上昇は約半分の最大で約１０Ｖであるが、Dx1は、ダイオードが接続されているために、比較的はやい時期に２０Ｖにおちつき、画質は大きく改善された。
【０１８３】
［実施例１０］
第８実施例の電子放出素子を図１２で示すマトリクス配線の電子放出素子とし、図６で示す画像形成装置とした。素子の画素サイズは、ｘ＝３００μｍ、ｙ＝３００μｍのピッチで配置した。素子上方には蛍光体を配置した。さらに、図９で示すように、V2Offの電圧を選択できるような回路２００を内蔵した。これは，使用者がスイッチを操作し選択できるようになっており、例えばバッテリー駆動の場合はスイッチをA側にして画質を譲歩し、低パワー状態にする。一方画質モードでは切り替えスイッチによりB側にセットしV2Offの電圧を２４Ｖとして、よりクリアな画質を得ることができた。
【０１８４】
【発明の効果】
以上説明したように、本発明における駆動方法を用いれば、電子ビーム径が小さく、電子放出面積が大きく、製造プロセスが容易で、低電圧で高効率な電子放出が可能な電子放出素子からなる電子源を良好に駆動することができる。
【０１８５】
また、このような電子源を画像形成装置に適用すると、画質が良好で高精細の画像形成装置を実現できる。
【図面の簡単な説明】
【図１】本発明に適用可能な基本的な電子放出素子の構成を示す図である。
【図２】本発明に係る電子放出素子の駆動方法を示す図である。
【図３】本発明に係る電子放出素子の駆動条件を説明する図である。
【図４】本発明に係る電子放出素子の駆動条件を説明する図である。
【図５】本発明に適用可能な電子放出素子の製造方法の一例を示す図である。
【図６】本発明に適用可能な単純マトリクス配置の電子源を用いた画像形成装置を示す概略構成図である。
【図７】本発明に適用可能な画像形成装置における蛍光膜を示す図である。
【図８】本発明に係る画像形成装置の全体構成を表すブロック図である。
【図９】本発明に係る第４実施例の画像形成装置の全体構成を表すブロック図である。
【図１０】本発明に係る第５実施例の電子放出素子の一例を示した図である。
【図１１】本発明に適用可能な電子放出素子の他の一例を示した模式図である。
【図１２】本発明に適用可能な単純マトリクス配置の電子源を示す概略構成図である
【図１３】従来の画像形成装置の駆動方法の一例を模式的に示した図である。
【図１４】従来の画像形成装置の駆動方法の一例を模式的に示した図である。
【符号の説明】
１ 基板
２ カソード電極
３ 絶縁層
４ ゲート電極
５ 電子放出層
６ 駆動電源
７ アノード電極
８ 高圧電源
４１ マスクパターン
６１、８０ 電子源基板
６２ Ｘ方向配線
６３ Ｙ方向配線
６４ 電子放出素子
７１ 電子放出素子
８５ 蛍光体
８６ 黒色導電材
９１ リアプレート
９２ 支持枠
９３ ガラス基体
９４ 蛍光膜
９５ メタルバック
９６ フェースプレート
９７ 高圧端子
９８ 外囲器
１３０１ 表示パネル
１３０２ スイッチ
１３０３ 制御回路
１３０４ シフトレジスタ
１３０５ ラインメモリ
１３０６ 同期信号分離回路
１３０７ 変調信号発生器
Claims (27)
- ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、
前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第１方向配線のうちのいずれかの第１方向配線を選択した後に、
同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第２方向配線を一括に駆動し、
選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ１Ｏｆｆ＞Ｖ２Ｏｎ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ≧ ( Ｖ ２Ｏｎ −Ｖ ２Ｏｆｆ ) ×Ｃ１／Ｃ０
を満たすことを特徴とする電子源の駆動方法。 - ２Ｖ２Ｏｎ−Ｖ１Ｏｆｆ−Ｖ２Ｏｆｆ≦０である
ことを特徴とする請求項１に記載の電子源の駆動方法。 - 選択された第１方向配線に印加される電圧であるオン電圧をＶ１Ｏｎとしたとき、Ｖ１Ｏｎ＞Ｖ２Ｏｆｆであり、Ｖ１Ｏｆｆ−Ｖ２Ｏｎ＞Ｖ１Ｏｎ−Ｖ２Ｏｆｆである
ことを特徴とする請求項１又は２のいずれかに記載の電子源の駆動方法。 - ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、
前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第１方向配線のうちのいずれかの第１方向配線を選択した後に、
同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第２方向配線を一括に駆動し、
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ
を満たすことを特徴とする電子源の駆動方法。 - ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、
前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極が共通に接続される複数の第１方向配線のいずれかを選択した後に、
同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第２方向配線を一括に駆動し、
選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ１Ｏｆｆ＜Ｖ２Ｏｎであり、Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ ≧ ( Ｖ ２Ｏｆｆ −Ｖ ２Ｏｎ ) ×Ｃ１／Ｃ０
を満たすことを特徴とする電子源の駆動方法。 - ２Ｖ２Ｏｎ−Ｖ１Ｏｆｆ−Ｖ２Ｏｆｆ≧０である
ことを特徴とする請求項５に記載の電子源の駆動方法。 - 選択された第１方向配線に印加される電圧であるオン電圧をＶ１Ｏｎとしたとき、Ｖ１Ｏｎ＜Ｖ２Ｏｆｆであり、Ｖ１Ｏｆｆ−Ｖ２Ｏｎ＜Ｖ１Ｏｎ−Ｖ２Ｏｆｆである
ことを特徴とする請求項５又は６のいずれかに記載の電子源の駆動方法。 - ゲート電極及びカソード電極を備えた電子放出素子を行列状に複数配した電子源の駆動方法であって、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位をアノード電極に印加し、
前記カソード電極と前記ゲート電極との間の電位を変調することにより電子放出素子の電子放出量を制御するとともに、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極が共通
に接続される複数の第１方向配線のいずれかを選択した後に、
同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極が共通に接続される複数の第２方向配線を一括に駆動し、
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＜Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ
を満たすことを特徴とする電子源の駆動方法。 - 前記電子放出素子が、薄膜であり、かつ前記アノード電極に略平行に配されている
ことを特徴とする請求項１乃至８のいずれかに記載の電子源の駆動方法。 - 前記電子放出素子は、前記ゲート電極と前記カソード電極との間に位置する絶縁層を有する
ことを特徴とする請求項１乃至９のいずれかに記載の電子源の駆動方法。 - 前記電子放出素子が、前記第１方向配線及び前記第２方向配線の交差領域内に配置されている
ことを特徴とする請求項１乃至１０のいずれかに記載の電子源の駆動方法。 - 前記第１方向配線にダイオードが接続されている
ことを特徴とする請求項１乃至１１のいずれかに記載の電子源の駆動方法。 - 複数の電子放出素子からなる電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材とを備えた画像形成装置の駆動方法であって、前記電子源が請求項１乃至１２のいずれかに記載の駆動方法により駆動される
ことを特徴とする画像形成装置の駆動方法。 - 前記電子放出素子を時分割駆動することにより画像の階調を表現する
ことを特徴とする請求項１３に記載の画像形成装置の駆動方法。 - 前記画像形成部材は、蛍光体である
ことを特徴とする請求項１３に記載の画像形成装置の駆動方法。 - 各々がゲート電極とカソード電極とを有する複数の電子放出素子と、複数の行方向配線と、複数の列方向配線と、を有し、前記カソード電極が前記複数の行方向配線のうちの１つに接続され、前記ゲート電極が前記複数の列方向配線のうちの１つに接続されてなる電子源の駆動方法であって、
前記複数の行方向配線の中から少なくとも１つの行方向配線を選択し、
当該配線に電圧Ｖ１Ｏｎを印加するとともに、前記複数の列配線の中から少なくとも１つの列方向配線を選択し当該配線に電圧Ｖ２Ｏｎを印加し、
前記複数の行方向配線のうちの選択されない行方向配線には電圧Ｖ１Ｏｆｆを印加し、
前記複数の列方向配線のうちの選択されない列配線に電圧Ｖ２Ｏｆｆを印加し、
Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ ≧Ｖ ２Ｏｆｆ
を満たすことを特徴とする電子源の駆動方法。 - 各々がゲート電極とカソード電極とを有する複数の電子放出素子と、複数の行方向配線と、複数の列方向配線と、を有し、前記カソード電極が前記複数の列方向配線のうちの１つに接続され、前記ゲート電極が前記複数の行方向配線のうちの１つに接続されてなる電
子源の駆動方法であって、
前記複数の行方向配線の中から少なくとも１つの行方向配線を選択し、
当該配線に電圧Ｖ１Ｏｎを印加するとともに、前記複数の列配線の中から少なくとも１つの列方向配線を選択し当該配線に電圧Ｖ２Ｏｎを印加し、
前記複数の行方向配線のうちの選択されない配線には電圧Ｖ１Ｏｆｆを印加し、
前記複数の列方向配線のうちの選択されない配線に電圧Ｖ２Ｏｆｆを印加し、
Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ ≦Ｖ ２Ｏｆｆ
を満たすことを特徴とする電子源の駆動方法。 - 前記電圧Ｖ１Ｏｎを印加する前記行方向配線を、順次、隣接する行方向配線に切り替える
ことを特徴とする請求項１６又は１７のいずれかに記載の電子源の駆動方法。 - 前記電圧Ｖ１Ｏｎを印加した行方向配線に対して、次に、前記電圧Ｖ１Ｏｎを印加するまでの間に、他の全ての前記行方向配線に１度ずつ前記電圧Ｖ１Ｏｎを印加する
ことを特徴とする請求項１８に記載の電子源の駆動方法。 - 複数の電子放出素子からなる電子源と、前記電子放出素子から放出された電子によって画像を形成する画像形成部材とを備えた画像形成装置の駆動方法であって、前記電子源が、請求項１６乃至１９のいずれかに記載の駆動方法により駆動される
ことを特徴とする画像形成装置の駆動方法。 - ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第１方向配線と、
同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極に共通に接続 される複数の第２方向配線と、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、
前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、
選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ≧ ( Ｖ ２Ｏｎ −Ｖ ２Ｏｆｆ ) ×Ｃ１／Ｃ０
を満たすことを特徴とする画像形成装置。 - ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第１方向配線と、
同じ行及び列の他の方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第２方向配線と、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、
前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧で
あるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＞Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ を満たすこと
を特徴とする画像形成装置。 - ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第１方向配線と、
同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第２方向配線と、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるアノード電極と、
前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、
選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ 、前記第１方向配線の前記第２方向配線の各々との容量の総和をＣ１、前記第１方向配線の総容量をＣ０としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ であり、Ｖ ２Ｏｎ −Ｖ １Ｏｆｆ ≧ ( Ｖ ２Ｏｆｆ −Ｖ ２Ｏｎ ) ×Ｃ１／Ｃ０
を満たすことを特徴とする画像形成装置。 - ゲート電極及びカソード電極を備えた電子放出素子を複数配した電子源と、
同じ行及び列のいずれかの方向に配された複数の電子放出素子の前記ゲート電極に共通に接続される複数の第１方向配線と、
同じ行及び列の他の方向に配された複数の電子放出素子の前記カソード電極に共通に接続される複数の第２方向配線と、
前記ゲート電極及び前記カソード電極に印加される電位よりも高い電位が印加されるア ノード電極と、
前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、
選択された第１方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない第１方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される第２方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない第２方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｎ ＜Ｖ ２Ｏｆｆ であり、Ｖ １Ｏｆｆ −Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ −Ｖ ２Ｏｆｆ
を満たすことを特徴とする画像形成装置。 - 複数の行方向配線と、
複数の列方向配線と、
前記複数の行方向配線のうちの１つに接続されるカソード電極と前記複数の列方向配線のうちの１つに接続されるゲート電極とを備えた電子放出素子を複数配した電子源と、
前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、
選択された行方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない行方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される列方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない列方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｆｆ ＞Ｖ ２Ｏｎ ＞Ｖ １Ｏｎ ≧Ｖ ２Ｏｆｆ
を満たすことを特徴とする画像形成装置。 - 複数の行方向配線と、
複数の列方向配線と、
前記複数の行方向配線のうちの１つに接続されるゲート電極と前記複数の列方向配線のうちの１つに接続されるカソード電極とを備えた電子放出素子を複数配した電子源と、
前記電子放出素子から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、
選択された行方向配線に印加される電圧であるオン電圧をＶ １Ｏｎ 、選択されない行方向配線に印加される電圧であるオフ電圧をＶ １Ｏｆｆ 、駆動される列方向配線に印加される電圧であるオン電圧をＶ ２Ｏｎ 、駆動されない列方向配線に印加される電圧であるオフ電圧をＶ ２Ｏｆｆ としたとき、Ｖ １Ｏｆｆ ＜Ｖ ２Ｏｎ ＜Ｖ １Ｏｎ ≦Ｖ ２Ｏｆｆ
を満たすことを特徴とする画像形成装置。 - 前記電子放出素子は、前記ゲート電極と前記カソード電極との間に位置する絶縁層を有する
ことを特徴とする請求項２１乃至２６のいずれかに記載の画像形成装置。
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