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KR102571558B1 - 반도체 장치 - Google Patents

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KR102571558B1
KR102571558B1 KR1020180111016A KR20180111016A KR102571558B1 KR 102571558 B1 KR102571558 B1 KR 102571558B1 KR 1020180111016 A KR1020180111016 A KR 1020180111016A KR 20180111016 A KR20180111016 A KR 20180111016A KR 102571558 B1 KR102571558 B1 KR 102571558B1
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KR
South Korea
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insulating layer
chip
insulating film
thickness
region
Prior art date
Application number
KR1020180111016A
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KR20200032299A (ko
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한정훈
김동완
김동호
서재원
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삼성전자주식회사
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Publication date
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Priority to JP2019160462A priority patent/JP7300939B2/ja
Priority to CN201910874908.8A priority patent/CN110911372A/zh
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Priority to US17/361,588 priority patent/US11626377B2/en
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Abstract

반도체 장치가 제공된다. 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 하부 절연막; 상기 칩 영역의 상기 하부 절연막 상에 배치된 칩 패드; 상기 하부 절연막과 다른 절연 물질을 포함하며, 상기 하부 절연막 상에서 상기 칩 패드를 덮는 상부 절연막; 및 상기 칩 영역에서 상기 상부 절연막을 관통하여 칩 패드와 연결되는 재배선 칩 패드를 포함하되, 상기 상부 절연막은 상기 칩 영역에서 제 1 두께를 갖는 제 1 부분; 상기 제 1 부분으로부터 연장되어 상기 에지 영역에 배치되며, 상기 제 1 두께보다 작은 제 2 두께를 갖는 제 2 부분; 및 상기 제 1 부분과 이격되며 상기 제 2 부분으로부터 연장된 제 3 부분을 포함하되, 상기 제 3 부분의 두께는 상기 제 2 부분으로부터 멀어질수록 감소할 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 재배선 패드를 포함하는 반도체 장치에 관한 것이다.
반도체 패키지는 방대한 데이터를 저장하고, 저장된 방대한 데이터를 짧은 시간 내에 처리하는 것이 가능한 반도체 칩을 포함한다. 반도체 칩은 데이터를 저장 및/또는 처리하기 위한 내부 집적 회로 및 외부로부터 내부 집적 회로로 데이터를 입력 또는 내부 집적 회로로부터 외부로 데이터를 출력하기 위한 칩 패드들을 포함한다.
전자 산업의 발전에 따라 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다. 이의 하나로서, 반도체 칩들의 일부는, 반도체 칩의 지정된 위치에 배치된 패드들의 위치를 변경하기 위해, 칩 패드들과 연결되는 재배선층들을 포함한다.
본원 발명이 해결하고자 하는 과제는 재배선 패드를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 하부 절연막; 상기 칩 영역의 상기 하부 절연막 상에 배치된 칩 패드; 상기 하부 절연막과 다른 절연 물질을 포함하며, 상기 하부 절연막 상에서 상기 칩 패드를 덮는 상부 절연막; 및 상기 칩 영역에서 상기 상부 절연막을 관통하여 칩 패드와 연결되는 재배선 칩 패드를 포함하되, 상기 상부 절연막은 상기 칩 영역에서 제 1 두께를 갖는 제 1 부분; 상기 제 1 부분으로부터 연장되어 상기 에지 영역에 배치되며, 상기 제 1 두께보다 작은 제 2 두께를 갖는 제 2 부분; 및 상기 제 1 부분과 이격되며 상기 제 2 부분으로부터 연장된 제 3 부분을 포함하되, 상기 제 3 부분의 두께는 상기 제 2 부분으로부터 멀어질수록 감소할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 하부 절연막; 상기 칩 영역의 상기 하부 절연막 상에 배치된 칩 패드; 상기 하부 절연막 상에 배치되며, 상기 칩 영역에서 상기 칩 패드를 노출시키는 제 1 오프닝 및 상기 에지 영역에서 상기 하부 절연막의 일부를 노출시키는 제 2 오프닝을 갖는 상부 절연막; 및 상기 제 1 오프닝 내에서 상기 칩 패드와 연결되는 재배선 칩 패드를 포함하되, 상기 제 2 오프닝의 적어도 일부는 라운드진 측벽을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 스크라이브 라인 영역에서 막질 특성 차이를 갖는 하부 및 상부 절연막들의 일부를 식각함으로써, 반도체 기판에 대한 컷팅 공정시 반도체 기판이 완전히 컷팅되지 않거나, 하부 및 상부 절연막들이 뜯겨지거나(peeling), 칩 영역을 향해 크랙(crack)이 발생하는 것을 방지할 수 있다. 이에 따라 반도체 칩들의 신뢰성 및 수율이 향상될 수 있다.
이에 더하여, 스크라이브 라인 영역에서 라운드진 측벽을 갖는 제 2 오프닝을 형성한 후에 재배선 칩 패드들을 형성함으로써, 스크라이브 라인 영역에서 재배선층의 금속 물질이 잔류하는 것을 방지할 수 있다. 이에 따라, 개별적으로 분리된 반도체 칩을 패키징할 때 불량이 발생하는 것을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3은 도 2에 도시된 테스트 소자 그룹의 개략적인 평면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 5a 내지 도 5i는 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 5j는 도 5i에서 반도체 장치의 에지 영역 일부를 확대한 도면이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도로서, 도 2의 II-II' 선을 따라 자른 단면을 나타낸다.
도 7, 도 8, 및 도 9는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서, 반도체 칩들을 분리하기 전후를 나타낸다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 확대한 평면도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서 도 12의 III-III' 선을 따라 자른 단면을 나타내며, 반도체 칩들을 분리하기 전후를 나타낸다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 12의 IV-IV' 선 및 V-V'을 따라 자른 단면을 나타낸다.
도 16는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 확대한 평면도이다.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서 도 16의 VI-VI' 선을 따라 자른 단면을 나타내며, 반도체 칩들을 분리하기 전후를 나타낸다.
도 18a 내지 도 18d는 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 19a는 본 발명의 실시예들에 따른 반도체 장치에서 개별적으로 분리된 반도체 칩의 평면도를 나타낸다.
도 19b는 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 반도체 기판을 나타내는 도면이다. 도 2는 도 1의 A 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)은 반도체 집적 회로들이 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역(20)을 포함한다.
반도체 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 반도체 기판(100)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
칩 영역들(10)은 제 1 방향(D1) 및 제 1 방향(D1)에 수직하는 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다.
스크라이브 라인 영역(20)은 제 1 방향(D1)으로 연장되는 복수 개의 제 1 스크라이브 라인 영역들 및 제 1 스크라이브 라인 영역들과 교차하며 제 2 방향(D2)으로 연장되는 복수 개의 제 2 스크라이브 라인 영역들을 포함할 수 있다. 스크라이브 라인 영역(20)은 쏘잉 또는 다이싱 머신(sawing or cutting machine)에 의해 절단되는 컷팅 영역(21, cutting region)과 컷팅 영역(21)과 칩 영역들(10) 사이의 에지 영역들(23; edge regions)을 포함할 수 있다. 에지 영역들(23)은 칩 영역들(10)을 각각 둘러쌀 수 있다.
반도체 기판(100)의 칩 영역들(10)에 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), NAND 플래시 메모리(Flash Memory), 및 RRAM(Resistive Random Access Memory) 등과 같은 반도체 메모리 소자들이 제공될 수 있다. 이와 달리, 칩 영역들(10)에 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, CPU, 또는 DSP 등의 프로세서가 제공될 수도 있다. 또 다른 예로, 반도체 기판(100)의 칩 영역들(10)에 논리합 게이트 또는 논리곱 게이트 등과 같은 반도체 소자들을 포함하는 표준 셀들이 형성될 수 있다. 이에 더하여, 반도체 집적 회로들에 데이터 또는 신호를 입출력하기 위한 칩 패드들(123a) 및 재배선 칩 패드들(141a)이 반도체 기판(100)의 칩 영역들(10)에 배치될 수 있다. 칩 패드들(123a)은 칩 영역들(10) 각각의 가장자리에 배치되거나 중심에 배치될 수 있으며, 재배선 칩 패드들(141a)은 칩 패드들(123a)과 다른 위치에 배치될 수 있다.
반도체 기판(100)의 스크라이브 라인 영역(20)에 테스트 소자 그룹들(30), 및 공정 모니터링 구조체들(40)이 배치될 수 있다.
테스트 소자 그룹들(30)이란, 칩 영역들(10)에 형성된 반도체 집적 회로들의 전기적 특성을 평가하기 위해 반도체 집적 회로들과 실질적으로 동일한 구조를 갖는 테스트 소자 그룹들(TEG)을 포함할 수 있다. 테스트 소자 그룹들은 예를 들어 NMOS FET, PMOS FET, 또는 저항(resistor) 등을 포함할 수 있다.
공정 모니터링 구조체들(40)이란, 다양한 반도체 소자 제조 공정들을 수행할 때 정렬 기준으로 사용되는 다양한 형태의 정렬 패턴들, 상하부 패턴들 간의 중첩 상태를 확인하기 위한 오버레이(overlay) 패턴들, 및 패턴들의 두께 및 선폭을 측정하는 측정용 패턴들과 같이 반도체 소자 제조 공정들을 모니터링하기 위한 모니터링 패턴들일 수 있다. 공정 모니터링 구조체들(40)은 위치에 따라 다양한 형태의 공정 모니터링 패턴들을 포함할 수 있다.
실시예들에 따르면, 스크라이브 라인 영역(20)의 절연막 일부에 오프닝(OP)이 제공될 수 있다. 오프닝(OP)은 평면적 관점에서, 테스트 소자 그룹들(30)과 중첩될 수 있으며, 공정 모니터링 구조체들(40)과 중첩되지 않을 수 있다.
도 3은 도 2에 도시된 테스트 소자 그룹들의 개략적인 평면도이다.
도 3을 참조하면, 각각의 테스트 소자 그룹들(30)은 복수 개의 테스트 구조체들(101T) 및 복수 개의 테스트 패드들(143)을 포함할 수 있다. 테스트 패드들(143)은 도전 라인들을 통해 테스트 구조체들(101T)에 연결될 수 있다. 테스트 구조체들(101T)은 칩 영역(10)에 형성되는 반도체 집적 회로들과 실질적으로 동일한 구조를 갖는 테스트 소자들을 포함할 수 있다. 테스트 구조체들(101T)은 예를 들어 NMOS FET, PMOS FET, 또는 저항(resistor) 등을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 4를 참조하면, 앞서 도 1 및 도 2를 참조하여 설명한 바와 같이, 복수 개의 칩 영역들 및 스크라이브 라인 영역을 포함하는 반도체 기판을 준비한다(S10).
반도체 기판 상에 다양한 반도체 소자 제조 공정들을 수행하여 반도체 집적 회로들, 공정 모니터링 구조체들, 및 테스트 소자 그룹들이 형성될 수 있다(S20). 실시예들에서, 공정 모니터링 구조체들은 반도체 소자 제조 공정들의 기준으로 제공하기 위해 형성되므로, 공정 모니터링 구조체들이 먼저 형성된 후에 반도체 집적 회로들 및 테스트 소자 그룹들이 형성될 수 있다. 즉, 스크라이브 라인 영역에서 테스트 소자 그룹들은 공정 모니터링 구조체들이 형성된 후 남은 공간에 형성될 수 있다.
반도체 집적 회로들 및 테스트 소자 그룹들을 형성한 후, 테스트 소자 그룹들에 대한 테스트 공정이 수행될 수 있다(S30). 테스트 공정시 테스트 패드들을 통해 테스트 소자 그룹에 전기적 신호가 제공될 수 있으며, 테스트 소자 그룹들을 통해 반도체 집적 회로들의 전기적 특성을 평가할 수 있다.
테스트 공정을 수행한 후, 스크라이브 라인 영역의 컷팅 영역을 따라 쏘잉(sawing) 또는 다이싱(dicing) 공정이 수행될 수 있다. 이에 따라, 반도체 집적 회로들이 형성된 반도체 기판의 칩 영역들이 개별적으로 분리될 수 있다(S40).
이어서, 개별적으로 분리된 반도체 칩들 각각에 대한 패키징 공정이 수행될 수 있다(S50). 패키징 공정은 반도체 칩을 몰딩하는 것, 및 반도체 칩에 외부 접속 단자들(예를 들어, 범프들)을 형성하는 것을 포함할 수 있다.
도 5a 내지 도 5i는 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다. 도 5j는 도 5i에서 반도체 장치의 에지 영역 일부를 확대한 도면이다. 도 6은 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도로서, 도 2의 II-II' 선을 따라 자른 단면을 나타낸다.
도 2 및 도 5a를 참조하면, 반도체 기판(100)은 복수 개의 칩 영역들(10) 및 스크라이브 라인 영역들(20)을 포함할 수 있으며, 스크라이브 라인 영역들(20)은 중심 부분에 컷팅 영역(21) 및 컷팅 영역(21)과 칩 영역들(10) 사이의 에지 영역들(23)을 포함할 수 있다. 스크라이브 라인 영역들(20)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장될 수 있다.
반도체 집적 회로(101)가 칩 영역(10)의 반도체 기판(100) 상에 형성될 수 있다. 반도체 집적 회로(101)는 스위칭 소자들 및 데이터 저장 요소들을 포함하는 메모리 셀 어레이와, MOS FET, 커패시터, 및 저항을 포함하는 로직 소자들을 포함할 수 있다. 반도체 집적 회로(101)는 층간 절연막(103)에 의해 커버될 수 있으며, 층간 절연막(103)은 반도체 기판(100) 전체를 덮을 수 있다. 층간 절연막(103)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막을 포함할 수 있다. 층간 절연막(103)은 반도체 집적 회로(101)와 연결되는 하부 배선들(105a)을 포함할 수 있다. 층간 절연막(103)은 스크라이브 라인 영역(20)에서 더미 하부 배선들(105b)을 포함할 수 있다. 하부 배선들(105a) 및 더미 하부 배선들(105b)은 W, Ti, Ta, TiN, WN, 및 TaN과 같은 금속 물질을 포함할 수 있다.
하부 절연막(110)이 층간 절연막(103) 상에서 반도체 기판(100)의 전체를 덮도록 형성될 수 있으며, 적층된 복수 개의 절연막들을 포함할 수 있다. 실시예들에 따르면, 하부 절연막(110)은 실리콘 산화막보다 유전 상수가 낮은 저유전 물질로 형성될 수 있다. 하부 절연막(110)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 다른 예로, 하부 절연막(110)은 다공성(porous) 또는 비다공성일 수 있다. 하부 절연막(110)은 예를 들어, 불순물이 도우프된 실리콘 산화막 계열 물질 또는 저유전율(Low-k)을 갖는 유기폴리머로 형성될 수 있다. 불순물이 도우프된 산화막 계열 물질은 예를 들어, 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등일 수 있다. 저유전율을 갖는 유기폴리머는, 예를 들어, 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 또는 폴리사이드(polycide) 수지 등일 수 있다. 이에 더하여, 하부 절연막(110)은 수직적으로 적층된 절연막들 사이에 각각 배리어막(미도시)이 형성될 수 있으며, 배리어막은 SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다.
내부 배선 구조체(121a, 122a)가 칩 영역(10)의 하부 절연막(110) 내에 형성될 수 있다. 내부 배선 구조체(121a, 122a)는 반도체 집적 회로(101)와 전기적으로 연결될 수 있다. 내부 배선 구조체(121a, 122a)는 금속 배선들(121a) 및 하부 절연막(110)을 관통하여 서로 다른 레벨의 금속 배선들(121a)을 연결하는 금속 비아들(122a)을 포함할 수 있다. 금속 배선들(121a) 및 금속 비아들(122a)은 제 1 금속 물질을 포함할 수 있으며, 예를 들어, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 일 예로, 금속 배선들(121a) 및 금속 비아들(122a)은 구리(Cu)일 수 있다. 금속 배선들(121a) 및 금속 비아들(122a)은 배리어 금속막으로서 TiN, WN, TaN, 또는 TaSiN와 같은 금속 질화물을 포함할 수 있다.
칩 패드(123a)가 최상층의 하부 절연막(110) 상에 배치될 수 있으며, 칩 패드(123a)는 내부 배선 구조체(121a, 122a)를 통해 반도체 집적 회로(101)와 전기적으로 연결될 수 있다. 칩 패드(123a)는 데이터 신호를 송수신하는 데이터 패드들, 커맨드/어드레스 신호를 송수신하는 커맨드/어드레스 패드들, 접지 또는 전원 전압이 인가되는 전원 패드들, 또는 반도체 집적 회로(101)를 테스트하기 위한 패드들일 수 있다. 이러한, 칩 패드(123a)는 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있으며, 예를 들어, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 일 예로, 칩 패드(123a)는 알루미늄(Al)을 포함할 수 있다. 칩 패드(123a)는 배리어 금속막으로서 TiN, WN, TaN, 또는 TaSiN와 같은 금속 질화물을 포함할 수 있다.
에지 영역(23)의 반도체 기판(100) 상에 댐(dam) 구조체(120)가 형성될 수 있다. 댐 구조체(120)는 평면적 관점에서, 각각의 칩 영역들(10)을 둘러싸도록 형성될 수 있다. 댐 구조체(120)는 평면적 관점에서, 링 형상 또는 폐곡선 형상을 가질 수 있다. 댐 구조체(120)는 칩 영역(10)의 내부 배선 구조체(121a, 122a)와 함께 형성될 수 있으며, 하부 절연막(110)을 관통하는 금속 비아들 및 금속 비아들 상의 금속 배선들을 포함할 수 있다.
실시예들에 따르면, 스크라이브 라인 영역(20) 일부에서 도 2 및 도 6에 도시된 바와 같이, 공정 모니터링 구조체들(40)이 형성될 수 있다. 공정 모니터링 구조체들(40)은 에지 영역(23)의 하부 절연막(110)에 제공되는 공정 모니터링 패턴들을 포함할 수 있다. 일 예로, 공정 모니터링 패턴들은 칩 패드들(123a)을 형성시 함께 형성될 수 있으며, 칩 패드들(123a)과 동일한 레벨에 위치할 수 있다. 다른 예로, 공정 모니터링 패턴들은 칩 영역(10)의 내부 배선 구조체(121a, 122a)를 형성시 함께 형성될 수도 있다.
상부 절연막(130)이 반도체 기판(100) 전면에 형성될 수 있으며, 최상층 하부 절연막(110) 상에서 칩 패드(123a) 댐 구조체(120)를 덮을 수 있다. 실시예들에서, 상부 절연막(130)은 하부 절연막(110)에 비해 강도가 큰 절연물질을 포함할 수 있다. 상부 절연막(130)은 하부 절연막(110)보다 유전상수가 큰 절연 물질을 포함할 수 있다. 상부 절연막(130)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상부 절연막(130)은 예를 들어, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), SiCN, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
실시예들에 따르면, 상부 절연막(130)은 복수 개의 절연막들을 포함할 수 있다. 일 예로, 하부 절연막(110) 상에 차례로 적층된 제 1 상부 절연막(131), 제 2 상부 절연막(133), 및 제 3 상부 절연막(135)을 포함할 수 있다. 여기서, 제 2 상부 절연막(133)은 제 1 및 제 3 상부 절연막들(131, 135)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있으며, 제 1 및 제 3 상부 절연막들(131, 135)보다 얇을 수 있다. 제 1 및 제 3 상부 절연막들(131, 135)은 서로 다른 절연 물질로 형성될 수 있으며, 제 3 상부 절연막(135)이 제 1 상부 절연막(131)보다 두꺼울 수 있다. 일 예로, 제 1 상부 절연막(131)은 고밀도플라즈마(HDP) 산화막일 수 있으며, 제 2 상부 절연막(133)은 실리콘 질화막일 수 있으며, 제 3 상부 절연막(135)은 TEOS(TetraEthylOrthoSilicate)막일 수 있다.
도 2 및 도 5b를 참조하면, 칩 패드들(123a)에 대응하는 개구부들 및 스크라이브 라인 영역(20)에 대응하는 리세스 부분을 갖는 제 1 마스크 패턴(MP1)이 상부 절연막(130) 상에 형성될 수 있다.
제 1 마스크 패턴(MP1)을 형성하는 것은, 포토레지스트층을 상부 절연막(130) 상에 코팅하는 것, 스캐터링 바들(scattering bar; SB)을 갖는 레티클(R)을 이용하여 노광 공정을 수행하는 것, 및 포토레지스트층을 현상하는 것을 포함할 수 있다.
포토레지스트층에 대한 노광 공정은 전자빔(electron beam) 또는 빛(light)을 레티클(R)을 통해 포토레지스트층에 조사함으로써 수행될 수 있다. 노광 공정에서 이용되는 레티클(R)은 반도체 기판(100)의 스크라이브 라인 영역(20)에 대응하여 스캐터링 바들(SB)을 가질 수 있다. 레티클(R)에 형성된 스캐터링 바들(SB)은 라인 앤드 스페이스 패턴(line and space pattern) 또는 아일랜드 패턴(island pattern), 또는 이들의 조합으로 형성될 수 있다. 실시예들에서, 레티클의 스캐터링 바들(SB)은, 평면적 관점에서 사각형 링 형상들을 가질 수 있다.
노광 공정시 스크라이브 라인 영역(20)에서 레티클(R)의 스캐터링 바들(SB)을 통해 포토레지스트층으로 조사되는 빛의 에너지가 칩 영역(10)에서 레티클(R)의 개구(RO)를 통해 조사되는 빛의 에너지에 비해 작을 수 있다.
레티클(R)에서 스캐터링 바들(SB)의 밀도는 에지 영역들(23)에 대응되는 부분에서보다 컷팅 영역(21)에 대응하는 부분에서 높을 수 있다. 이에 따라, 컷팅 영역(21)의 포토레지스트층으로 조사되는 빛의 에너지가 에지 영역(23)의 포토레지스트층으로 조사되는 빛의 에너지에 비해 클 수 있다.
보다 상세하게, 제 1 마스크 패턴(MP1)에서 제 1 노광 영역(E1)은 칩 노광 영역(E0)에 비해 에너지 또는 세기(intensity)가 낮은 전자빔 또는 빛으로 노광되는 영역일 수 있다. 제 2 노광 영역(E2)은 제 1 노광 영역(E1)에 비해 에너지가 낮은 전자 빔 또는 빛으로 노광되는 영역일 수 있다. 제 3 노광 영역(E3)은 제 2 노광 영역(E2)에 비해 에너지가 낮은 전자 빔 또는 빛으로 노광되는 영역일 수 있다. 제 4 노광 영역(E4)은 제 3 노광 영역(E3)에 비해 에너지가 낮은 전자 빔 또는 빛으로 노광되는 영역일 수 있다.
제 1 마스크 패턴(MP1)은 에지 영역(23)에서 컷팅 영역(21)의 중심으로 갈수록 두께가 감소할 수 있다. 제 1 노광 영역(E1)에서 제 1 마스크 패턴(MP1)의 두께는 비노광 영역에서 두께의 약 25~40%일 수 있다. 제 1 마스크 패턴(MP1)은 제 1 내지 제 4 노광 영역들(E1, E2, E3, E4) 사이에 각각 단차가 형성될 수 있다. 이에 더하여, 제 1 노광 영역(E1)에서 스캐터링 바들(SB)의 밀도가 연속적으로 변화될 수 있으며, 이에 따라, 제 1 노광 영역(E1)에서 제 1 마스크 패턴(MP1)은 라운드진 표면을 가질 수 있다. 스캐터링 바들(SB)의 밀도가 칩 영역(10)에 인접할수록 감소됨에 따라 제 3 및 제 4 노광 영역들(E3, E4)에서 제 1 마스크 패턴(MP1)의 상면에 리세스 영역들이 형성될 수 있다.
도 2 및 도 5c를 참조하면, 칩 영역들(10)의 상부 절연막(130)에 제 1 오프닝들(OP1)이 형성될 수 있으며, 스크라이브 라인 영역(20)의 상부 절연막(130)에 제 2 오프닝(OP2)이 형성될 수 있다. 제 1 오프닝들(OP1)은 칩 패드들(123a)을 각각 노출시킬 수 있으며, 제 2 오프닝(OP2)은 하부 절연막(110) 일부를 노출시킬 수 있다.
제 1 및 제 2 오프닝들(OP1, OP2)을 형성하는 것은, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 상부 절연막(130)의 일부분을 이방성 식각하는 것을 포함할 수 있다. 제 1 및 제 2 오프닝들(OP1, OP2)을 형성한 후, 제 1 마스크 패턴(MP1)은 제거될 수 있다.
제 1 오프닝들(OP1)은 각 칩 영역(10)에서 실질적으로 동일한 크기 및 균일한 간격으로 형성될 수 있다. 제 1 오프닝들(OP1)은 사각형 원형 또는 다각형 형태를 가질 수 있다. 제 2 오프닝(OP2)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
제 1 마스크 패턴(도 5b의 MP1)의 리세스부를 통해 식각 공정을 수행함에 따라 스크라이브 라인 영역들(20)에서 국소적으로 하부 및 상부 절연막들(110, 130)의 일부분이 제거되어 제 2 오프닝(OP2)이 형성될 수 있다.
스크라이브 라인 영역(20)에서 하부 및 상부 절연막들(110, 130)은 에지 영역(23)에서 컷팅 영역(21)으로 갈수록 점차 감소하는 두께를 가질 수 있다. 제 2 오프닝(OP2)의 적어도 일부는 라운드진 내측벽(RS)을 가질 수 있다.
제 2 오프닝(OP2)에 노출되는 상부 절연막(130)의 두께는 칩 영역(10)에서 멀어질수록 감소할 수 있다. 마찬가지로, 제 2 오프닝(OP2)에 노출되는 하부 절연막(110)의 두께 또한 칩 영역(10)에서 멀어질수록 감소할 수 있다.
스크라이브 라인 영역(20)에서 하부 절연막(110)은 제 1 하부 두께(T1)를 갖는 제 1 부분과, 제 1 하부 두께(T1)보다 작은 제 2 하부 두께(T2)를 갖는 제 2 부분을 포함할 수 있다. 여기서, 제 1 부분의 제 1 하부 두께(T1)는 칩 영역(10)에서 하부 절연막(110)의 두께와 실질적으로 동일할 수 있다. 그리고, 제 2 부분은 상부 절연막(130)의 제 2 오프닝(OP2)에 의해 노출될 수 있다.
보다 상세하게, 도 5j를 참조하면, 상부 절연막(130)은 칩 영역(10)에서 실질적으로 균일한 제 1 두께(Ta)를 갖는 제 1 부분, 제 1 부분으로부터 에지 영역(23)으로 연장되며, 제 1 두께(Ta)보다 작은 제 2 두께(Tb)를 갖는 제 2 부분, 및 제 1 부분과 이격되며 제 2 부분으로부터 연장되며 제 2 두께(Tb)보다 작은 두께를 갖는 제 3 부분(RP)을 포함할 수 있다. 여기서, 제 3 부분(RP)의 두께는 제 2 부분으로부터 멀어질수록 감소할 수 있다. 즉, 제 3 부분(RP)은 라운드진 내측벽(RS)을 가질 수 있다. 일 예로, 상부 절연막(130)의 제 2 부분은 댐 구조체(120)를 덮을 수 있다. 상부 절연막(130)은 제 1 부분과 제 2 부분 사이에 제 1 경사면(S1)을 가질 수 있으며, 제 2 부분과 제 3 부분 사이에 제 2 경사면을 가질 수 있다. 여기서, 제 1 경사면(S1)의 경사도는 제 2 경사면(S2)의 경사도와 다를 수 있다. 다시 말해, 상부 절연막(130)은 제 1 부분과 제 2 부분 사이에 제 1 단차 또는 제 1 변곡점을 가질 수 있으며, 제 2 부분과 제 3 부분 사이에 제 2 단차 또는 제 2 변곡점을 가질 수 있다.
이에 더하여, 상부 절연막(130)은 도 6에 도시된 바와 같이, 스크라이브 라인 영역(20)에서 제 1 두께(Ta)와 실질적으로 동일한 두께를 갖는 제 4 부분을 포함할 수 있으며, 제 4 부분은 공정 모니터링 구조체(40)를 덮을 수 있다.
상부 절연막(130)에 형성된 제 2 오프닝(OP2)은 6에 도시된 바와 같이, 공정 모니터링 구조체(40)와 이격될 수 있으며, 공정 모니터링 구조체(40)와 인접한 측벽 또한 라운드질 수 있다.
도 2 및 도 5d를 참조하면, 재배선층(140)이 제 1 및 제 2 오프닝들(OP1, OP2)이 형성된 상부 절연막(130) 상에 형성될 수 있다. 재배선층(140)을 형성하는 것은, 제 1 및 제 2 오프닝들(OP1, OP2)을 갖는 상부 절연막(130)을 컨포말하게 덮는 금속 씨드막을 형성하는 것 및 금속 씨드막 상에 금속막을 형성하는 것을 포함할 수 있다. 금속 씨드막 및 금속막은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 재배선층(140)은, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 일 예로, 재배선층(140)은 알루미늄(Al)을 포함할 수 있다.
재배선층(140)은 제 1 및 제 2 오프닝들(OP1, OP2)의 일 부분들을 채울 수 있으며, 제 1 오프닝(OP1) 내에서 칩 패드(123a)와 접촉할 수 있다.
도 2 및 도 5e를 참조하면, 재배선층(140)을 형성한 후, 재배선층(140) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 칩 영역(10)에서 칩 패드(123a)의 상부를 덮을 수 있다. 스크라이브 라인 영역(20)에서 재배선층(140)은 제 2 마스크 패턴(MP2)에 의해 노출될 수 있다.
이어서, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 재배선층(140)이 식각될 수 있다. 이에 따라, 도 2 및 도 5f에 도시된 바와 같이, 칩 영역(10)의 제 1 오프닝(OP1) 내에 재배선 칩 패드(141a)가 형성될 수 있다. 재배선 칩 패드(141a)를 형성하는 동안, 스크라이브 라인 영역(20)에서 재배선층이 제거되어 제 2 오프닝(OP2)의 내벽이 노출될 수 있다.
제 2 오프닝(OP2)은 라운드진 내벽(RS)을 가지므로, 재배선층(140)을 식각하는 공정에서 재배선층(140)이 스크라이브 라인 영역(20)에 잔류하지 않고 완전히 식각될 수 있다.
계속해서, 도 5f를 참조하면, 재배선 칩 패드(141a)를 형성한 후, 상부 절연막(130) 상에 재배선 칩 패드(141a) 일부 및 스크라이브 라인 영역을 노출시키는 패시베이션층(153)이 형성될 수 있다. 패시베이션층(153)을 형성하기 전에, 반도체 기판(100) 전면에 균일한 두께로 보호막(151)이 형성될 수 있다.
보호막(151)은, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 패시베이션층(153)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질일 수 있다. 이러한 패시베이션층(153)은 스핀 코팅(spin coating) 공정에 의해 보호막(151) 상에 증착될 수 있으며, 별도의 포토레지스트층의 형성 없이, 노광 공정에 의해 재배선 칩 패드(141a) 상의 보호막(151) 일부 및 스크라이브 라인 영역(20)의 보호막(151)을 노출시키는 패터닝 공정이 수행될 수 있다.
계속해서, 도 2 및 도 5g를 참조하면, 패시베이션층(153)에 노출된 보호막(151)을 식각하여 재배선 칩 패드(141a)를 노출시킬 수 있다. 또한, 스크라이브 라인 영역(20)에서 제 2 오프닝(OP2)의 내벽에서 보호막(151)이 제거될 수 있다. 이에 따라, 스크라이브 라인 영역(20)에서 하부 절연막(110)의 일부가 노출될 수 있다.
재배선 칩 패드(141a)를 노출시킨 후, 앞서 도 4를 참조하여 설명한 것처럼, 테스트 공정이 수행될 수 있다. 테스트 공정을 수행한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)을 컷팅하는 컷팅 공정이 수행될 수 있다.
상세하게, 도 2 및 도 5h를 참조하면, 레이저(laser)가 반도체 기판(100)의 후면으로 스크라이브 라인 영역(20)의 컷팅 영역(21)에 조사될 수 있다. 이에 따라, 레이저가 조사된 레이저 스팟(spot) 영역(SP)에서 반도체 기판(100) 일부의 물리적 특성이 변화될 수 있다. 일 예로, 레이저가 조사된 레이저 스팟(spot) 영역에서 반도체 기판(100)의 물리적 강도가 약화될 수 있다.
이어서, 도 2 및 도 5i를 참조하면, 반도체 기판(100)을 박막 테이프(미도시) 상에 위치시킨 후, 박막 테이프가 수평적으로 늘어나도록 힘을 제공함으로써 반도체 기판(100)이 스크라이브 라인 영역(20)의 컷팅 영역(21)을 따라 컷팅될 수 있다. 이와 달리, 스크라이브 라인 영역(20)의 컷팅 영역(21)을 따라 쏘잉(sawing) 공정을 수행하여 칩 영역들(10)을 개별적으로 분리시킬 수 있다. 여기서, 쏘잉 공정은 쏘잉 휠(sawing wheel) 또는 레이저가 이용될 수 있다.
반도체 기판(100)에 대한 컷팅 공정을 수행함으로써, 개별적으로 분리된 반도체 칩들이 형성될 수 있다. 반도체 칩들 각각은 칩 영역(10) 및 칩 영역(10) 둘레의 에지 영역(23)을 가질 수 있다. 반도체 기판(100)에 대한 컷팅 공정을 수행한 후, 에지 영역(23)에서 상부 절연막(130)은 제 1 두께를 갖는 제 1 부분과 제 1 두께보다 작은 제 2 두께를 갖는 제 2 부분에 의해 정의된 단차 부분을 가질 수 있다. 나아가, 하부 절연막(110)은 에지 영역(23)에서 제 1 하부 두께(T1)를 갖는 제 1 부분과 1 하부 두께(T1)보다 작은 제 2 하부 두께(T2)를 갖는 제 2 부분을 포함할 수 있다. 컷팅 공정 후, 반도체 기판(100) 및 하부 절연막(110)에 절단면(SS)이 정의될 수 있다.
실시예들에 따르면, 반도체 기판(100)의 칩 영역들(10)을 개별적으로 분리할 때, 공정 모니터링 구조체들(40)이 배치되는 부분을 제외하고, 하부 절연막(110)보다 강도가 큰 상부 절연막(130)이 컷팅 영역(21)에 존재하지 않을 수 있다. 이에 따라, 컷팅 공정시 하부 절연막(110)과 상부 절연막(130) 간의 특성 차이에 의해 반도체 기판(100)이 완전히 컷팅되지 않거나, 박막들이 뜯겨지는 현상(peeling)은 방지될 수 있다. 다시 말해, 하부 절연막(110)과 상부 절연막(130) 사이의 계면을 따라 수평적으로 갈라지는 현상은 방지될 수 있다. 또한, 컷팅 영역(21)에서 하부 절연막(110)의 두께가 에지 영역들(23)에서 하부 절연막(110)의 두께보다 얇기 때문에, 반도체 기판(100)에 대한 컷팅 공정이 용이할 수 있다.
실시예들에 따르면, 컷팅 공정을 수행한 후 에지 영역(23)에서 재배선층의 금속 물질이 잔류하지 않으므로, 후속으로 수행되는 반도체 칩에 대한 패키징 공정에서 불량을 줄일 수 있다.
이하 본 발명의 다양한 실시예들에 따른 반도체 장치들에 대해 설명하며, 앞서 도 4 및 도 5a 내지 도 5j를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7, 도 8, 및 도 9는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들이다.
도 7을 참조하면, 앞서 도 5h 및 도 5j를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)이 컷팅될 수 있다. 이 때, 하부 절연막들(110)이 ?센沮測? 현상이 발생할 수 있으며, 이에 따라, 반도체 장치의 절단된 측벽에서 하부 절연막(110)의 일부분이 옆으로(laterally) 돌출되는 돌출 부분(110P)이 형성될 수도 있다. 하부 절연막(110)의 돌출 부분(110P)은 불균일한 형태를 가질 수 있다.
도 8을 참조하면, 상부 절연막(130)은, 앞서 도 5j를 참조하여 설명한 것처럼, 제 1 두께(Ta)를 갖는 제 1 부분, 제 2 두께(Tb)를 갖는 제 2 부분, 및 제 2 부분에서 멀어질수록 두께가 감소하는 제 3 부분을 포함할 수 있다. 제 2 부분은 균일한 제 2 두께를 가질 수 있으며, 제 1 부분과 제 2 부분 사이에 경사면(S1)을 가질 수 있다. 제 3 부분은 제 2 두께에서부터 연속적으로 감소하는 두께를 가질 수 있으며, 상부 절연막(130)은 제 2 부분과 제 3 부분 사이에 변곡점 없이 라운드진 내측벽(RS)을 가질 수 있다.
도 9를 참조하면, 상부 절연막(130)은 에지 영역에서, 단차 없이 연속적으로 두께가 감소할 수도 있다. 상부 절연막(130)의 상면에서 하부 절연막(110)의 상면으로 연속적으로 라운드진 내측벽(RS)을 가질 수 있다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서, 반도체 칩들을 분리하기 전후를 나타낸다. 도 11은 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다.
도 10a를 참조하면, 스크라이브라인 영역(20)의 하부 절연막(110) 상에 더미 금속 패턴(123b)이 배치될 수 있다. 더미 금속 패턴(123b)은 칩 영역(10)의 칩 패드(123a)와 동시에 형성될 수 있으며, 예를 들어, 알루미늄(Al)을 포함할 수 있다.
스크라이브 라인 영역(20)의 하부 절연막(110) 내에 더미 금속 구조체(120d)가 제공될 수 있다. 더미 금속 구조체(120d)는 평면적 관점에서, 더미 금속 패턴(123b)과 중첩될 수 있다.
더미 금속 구조체들(120d)은 번갈아 적층된 더미 금속 배선들(121b) 및 더미 금속 비아들(122b)을 포함할 수 있다. 더미 금속 비아들(122b)을 서로 다른 레벨의 더미 금속 배선들(121b)을 연결할 수 있다. 더미 금속 구조체들(120d)은 칩 영역(10)의 내부 배선 구조체(121a, 122a)와 동시에 형성될 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다.
앞서 설명한 바와 같이, 상부 절연막(130)은 스크라이브 라인 영역(20)에서 제 2 오프닝(OP2)을 가질 수 있으며, 제 2 오프닝(OP2)은 더미 금속 패턴(123b)의 일부를 노출시킬 수 있다.
도 10b를 참조하면, 앞서 도 5g 및 도 5h를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)을 컷팅함으로써, 반도체 기판(100)이 복수 개의 반도체 칩들로 분리될 수 있다. 이 때, 에지 영역(23)에서 더미 금속 구조체들(120d)의 일부 및 더미 금속 패턴(123b)의 일부가 잔류할 수 있다.
반도체 기판(100)에 대한 컷팅 공정을 수행한 후, 에지 영역(23)에서 상부 절연막(130)은 제 1 부분과 제 2 부분에 의해 정의된 단차 부분을 가질 수 있다.
이에 더하여, 상부 절연막(130)의 제 2 오프닝(OP2)이 더미 금속 패턴(123b)의 일부를 노출시키는 경우, 반도체 기판(100)에 대한 컷팅 공정 후 도 11에 도시된 바와 같이, 더미 금속 패턴(123b)이 불규칙하게 컷팅될 수 있다. 이에 따라, 에지 영역(23)에 잔류하는 더미 금속 패턴(123b)은 반도체 장치의 절단된 절단면(SS)보다 옆으로 돌출되는 돌출 부분(123p)이 형성될 수도 있다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 확대한 평면도이다. 도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서 도 12의 III-III' 선을 따라 자른 단면을 나타내며, 반도체 칩들을 분리하기 전후를 나타낸다. 도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들로서, 도 12의 IV-IV'선 및 V-V'을 따라 자른 단면을 나타낸다.
도 12 및 도 13a를 참조하면, 반도체 기판(100)은 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인 영역(20)을 포함할 수 있으며, 스크라이브 라인 영역(20)은 앞서 설명한 것처럼, 컷팅 영역(21) 및 에지 영역들(23)을 포함할 수 있다.
칩 영역(10)에 반도체 집적 회로들(101)을 형성시, 스크라이브 라인 영역(20) 일부에 복수 개의 테스트 소자 그룹들(도 2의 30 참조)이 동시에 형성될 수 있다. 테스트 소자 그룹들(도 2의 30 참조)은 반도체 집적 회로들(101)을 테스트하기 위해 다양한 테스트 구조체들(101T)을 포함할 수 있다.
구체적으로, 테스트 구조체들(101T)은 컷팅 영역(21)에서 제 2 방향(D2)을 따라 서로 이격되어 제공될 수 있다. 테스트 구조체들(101T)은 칩 영역들(10)의 반도체 집적 회로들(101)과 동시에 형성될 수 있다. 테스트 구조체들(101T)은 반도체 집적 회로들(101)과 실질적으로 동일한 구조들을 포함하는 테스트 회로들을 포함할 수 있다.
하부 절연막(110)이 반도체 집적 회로들(101) 및 테스트 구조체들(101T)이 제공된 반도체 기판(100) 전면에 형성될 수 있다.
앞서 설명한 것처럼, 스크라이브라인 영역(20)의 상부 절연막(130)에 하부 절연막(110)의 일부를 노출시키는 제 2 오프닝(OP2)이 형성될 수 있으며, 제 2 오프닝(OP2)은 라운드진 내측벽(RS)을 가질 수 있으며, 평면적 관점에서, 테스트 소자 그룹(30)과 중첩될 수 있다. 제 2 오프닝(OP2)에 노출된 하부 절연막(110)의 일부분은 칩 영역(10)에서 하부 절연막(110)의 제 1 하부 두께보다 작은 제 2 하부 두께를 가질 수 있다.
도 13b를 참조하면, 앞서 도 5h 및 도 5i를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)을 컷팅함으로써, 반도체 기판(100)이 복수 개의 반도체 칩들로 분리될 수 있다. 이 때, 에지 영역(23)에서 테스트 구조체들(101T)의 일부가 잔류할 수 있다.
도 12, 도 14, 및 도 15를 참조하면, 테스트 구조체들(101T)과 연결되는 연결 구조체들(120c)이 스크라이브 라인 영역(20)의 하부 절연막(110) 내에 제공될 수 있다. 연결 구조체들(120c)은 내부 배선 구조체들(121a, 122a)과 동일한 금속 물질을 포함하는 금속 배선들 및 금속 비아들을 포함할 수 있다. 연결 구조체들(120c)의 최상층 금속 배선은 테스트 패드로서 제공될 수 있다.
에지 영역(23)에서 재배선 테스트 패드들(141b)이 상부 절연막(130)을 관통하여 연결 구조체들(120c)에 접속될 수 있다. 재배선 테스트 패드(141b)는 상부 절연막(130)의 상면으로 연장되는 재배선 라인(141c) 및 칩 영역(10)에서 패시베이션층(153)에 의해 노출되는 패드 부분을 포함할 수 있다.
상부 절연막(130)은 스크라이브 라인 영역(20)에서 하부 절연막(110) 일부를 노출시키는 제 2 오프닝(OP2)을 가질 수 있다. 제 2 오프닝(OP2)은 재배선 테스트 패드들(141b)의 일부분들을 노출시킬 수 있다.
일 예로, 재배선 테스트 패드들(141b)의 일부들은 상부 절연막(130)에 제 2 오프닝(OP2)을 형성하는 동안 식각될 수 있다. 즉, 재배선 테스트 패드들(141b)은 비대칭적인 구조를 가질 수 있다. 나아가, 도 15에 도시된 바와 같이, 재배선 라인(141c)의 일부분이 제 2 오프닝(OP2)에 노출될 수도 있다.
도 16는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일부분을 확대한 평면도이다. 도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서 도 16의 VI-VI' 선을 따라 자른 단면을 나타내며, 반도체 칩들을 분리하기 전후를 나타낸다.
도 16 및 도 17a를 참조하면, 스크라이브라인 영역(20)의 일부에 공정 모니터링 구조체(40)가 제공될 수 있다.
공정 모니터링 구조체(40)는 스크라이브라인 영역(20)의 하부 절연막(1110) 상에 제공되는 공정 모니터링 패턴들을 포함할 수 있다. 일 예로, 공정 모니터링 패턴들은 칩 패드들(123a)을 형성시 함께 형성될 수 있으며, 칩 패드들(123a)과 동일한 레벨에 위치할 수 있다. 다른 예로, 공정 모니터링 패턴들은 칩 영역(10)의 내부 배선 구조체들(121a, 122a)을 형성시 함께 형성될 수도 있다.
상부 절연막(130)은 스크라이브라인 영역(20)에서 공정 모니터링 구조체(40)를 덮을 수 있으며, 균일한 두께를 가질 수 있다. 공정 모니터링 구조체(40) 상에서 상부 절연막(130)의 두께는 칩 영역(10) 상에서 두께와 실질적으로 동일할 수 있다.
도 17b를 참조하면, 앞서 도 5h 및 도 5i를 참조하여 설명한 것처럼, 반도체 기판(100)의 후면으로 레이저를 조사한 후, 스크라이브 라인 영역(20)을 따라 반도체 기판(100)을 컷팅함으로써, 반도체 기판(100)이 복수 개의 반도체 칩들로 분리될 수 있다. 이 때, 에지 영역(23)에서 공정 모니터링 구조체들의 일부분들(40R)이 잔류할 수 있다. 상부 절연막(130)은 에지 영역(23)에서 균일한 두께로 공정 모니터링 구조체들의 일부분들(40R)을 덮을 수 있다.
도 18a 내지 도 18e는 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 18a를 참조하면, 도 2 및 도 5a를 참조하여 설명한 바와 같이, 칩 영역(10)의 반도체 기판(100) 상에 반도체 집적 회로들(101)이 형성될 수 있으며, 스크라이브 라인 영역(20)에 테스트 소자 그룹들 및 공정 모니터링 구조체들이 형성될 수 있다.
층간 절연막(103) 상에 하부 절연막(110)이 적층될 수 있으며, 하부 절연막(110) 내에 내부 배선 구조체들(121a, 122a) 및 댐 구조체(120)가 형성될 수 있다. 이에 더하여, 스크라이브 라인 영역(20)의 하부 절연막(110) 내에 더미 배선 구조체들이 형성될 수도 있다.
상부 절연막(130)이 반도체 기판(100) 전면에 형성될 수 있으며, 최상층 하부 절연막(110) 상에서 칩 패드들(123a)을 덮을 수 있다.
이어서, 칩 영역(10)의 상부 절연막(130)에 제 1 오프닝들(OP1)이 형성될 수 있다. 제 1 오프닝들(OP1)은 상부 절연막(130) 상에 제 1 마스크 패턴(MPa)을 형성한 후, 칩 패드(123a)가 노출되도록 상부 절연막(130)을 이방성 식각하여 형성될 수 있다. 제 1 오프닝들(OP1)을 형성시 제 1 마스크 패턴(MPa)이 스크라이브 라인 영역(20)을 덮을 수 있다. 제 1 오프닝들(OP1)을 형성한 후, 제 1 마스크 패턴(MPa)은 제거될 수 있다.
도 18b를 참조하면, 제 1 오프닝들(OP1)을 갖는 상부 절연막(130) 상에 재배선층(140)이 형성될 수 있다. 재배선층(140)은 제 1 오프닝들(OP1)의 일 부분들을 채울 수 있으며, 제 1 오프닝들(OP1) 내에서 재배선층(140)은 칩 패드(123a)와 접촉할 수 있다. 재배선층(140)은 상부 절연막(130) 상면에서 균일한 두께를 가질 수 있다.
재배선층(140)을 형성한 후, 재배선층(140) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 칩 패드(123a)의 상부를 덮을 수 있다.
이어서, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 재배선층(140)을 패터닝할 수 있다. 즉, 제 2 마스크 패턴(MP2)에 의해 노출된 재배선층(140)이 식각되어 상부 절연막(130)이 노출될 수 있다. 재배선층(140)을 패터닝함에 따라, 도 18c에 도시된 바와 같이, 칩 영역(10)의 제 1 오프닝(OP1) 내에 재배선 칩 패드들(141a)이 형성될 수 있다. 칩 영역(10)에 재배선 칩 패드들(141a)을 형성하는 동안, 스크라이브 라인 영역(20)에서 재배선층이 완전히 제거될 수 있다.
계속해서, 도 18c를 참조하면, 칩 영역(10)의 상부 절연막(130) 상에 재배선 칩 패드(141a) 일부와 스크라이브 라인 영역(20)의 상부 절연막(130) 일부를 노출시키는 패시베이션층(153)이 형성될 수 있다. 패시베이션층(153)을 형성하기 전에, 반도체 기판(100) 전면에 균일한 두께로 보호막(151)이 형성될 수 있다.
패시베이션층(153)을 전면에 코팅한 후, 별도의 포토레지스트층의 형성 없이, 노광 공정에 의해 재배선 칩 패드(141a) 상의 보호막(151) 일부 및 스크라이브 라인 영역(20)의 보호막(151) 일부를 노출시키는 패터닝 공정이 수행될 수 있다.
이어서, 도 18d를 참조하면, 패시베이션층(153)에 노출된 보호막(151)을 식각하여 재배선 칩 패드(141a)를 노출시킬 수 있다. 이와 동시에 스크라이브 라인 영역(20)의 상부 절연막(130) 상면에서 보호막(151)이 제거될 수 있다. 이에 따라, 스크라이브 라인 영역(20)에서 상부 절연막(130)의 일부가 노출될 수 있다.
계속해서, 패시베이션층(153) 상에 칩 영역(10)을 덮으며, 스크라이브 라인 영역(20)의 일부를 노출시키는 제 3 마스크 패턴(MPc)이 형성될 수 있다. 제 3 마스크 패턴(MPc)은 재배선 칩 패드들(141a)을 덮을 수 있으며, 에지 영역(23)에서 리세스된 상부 절연막(130) 일부를 덮을 수 있다.
제 3 마스크 패턴(MPc)을 식각 마스크로 이용하여 상부 절연막(130) 및 하부 절연막(110)의 일부분을 이방성 식각함으로써 스크라이브 라인 영역(20)에 제 2 오프닝(OP2)이 형성될 수 있다. 제 2 오프닝(OP2)은 실질적으로 균일한 폭을 가질 수 있으며, 층간 절연막(103)을 노출시킬 수 있다.
제 2 오프닝(OP2)을 형성함에 따라, 스크라이브 라인 영역(20)에서 국소적으로 하부 절연막(110)이 제거될 수 있다. 제 2 오프닝(OP2)을 형성한 후, 제 3 마스크 패턴(MP3)은 제거될 수 있다.
이후, 도 5h 및 도 5i를 참조하여 설명한 것처럼, 컷팅 영역(21)을 따라 반도체 기판(100)에 대한 컷팅 공정이 수행될 수 있다. 컷팅 공정 전에 스크라이브 라인 영역(20)에서 하부 및 상부 절연막들(110, 130)이 부분적으로 제거되어 있으므로, 반도체 기판(100)에 대한 컷팅 공정시 반도체 기판(100)이 완전히 컷팅되지 않거나 박막들이 뜯겨지거나, 칩 영역을 향해 크랙(crack)이 발생하는 것을 방지할 수 있다. 나아가, 스크라이브 라인 영역(20)에서 하부 및 상부 절연막들(110, 130)을 부분적으로 식각하기 전에 재배선층이 스크라이브 라인 영역(20)에서 모두 제거되므로, 컷팅 공정 후 에지 영역(23)에 재배선층의 금속 물질이 잔류하는 것은 방지될 수 있다.
도 19a는 본 발명의 실시예들에 따른 반도체 장치에서 개별적으로 분리된 반도체 칩의 평면도를 나타낸다. 도 19b는 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다.
도 19a를 참조하면, 개별적으로 분리된 반도체 칩(200)은 칩 영역(10) 및 칩 영역(10) 둘레의 에지 영역(23)을 포함할 수 있다. 에지 영역(23) 일부에서 잔여 테스트 구조체들(30R) 및 잔여 공정 모니터링 구조체(40R)가 잔류할 수 있다. 앞서 설명된 상부 절연막의 제 2 오프닝의 일부가 에지 영역(23)에 잔류할 수 있다. 즉, 반도체 칩(200)의 에지 영역(23)에서 상부 절연막은 단차를 가질 수 있다. 잔여 공정 모니터링 구조체(40R)는 앞서 설명한 바와 같이, 상부 절연막의 제 2 오프닝과 중첩되지 않을 수 있다.
도 19b를 참조하면, 반도체 패키지(1000)는 반도체 칩(200), 패키지 기판(500), 외부 접속 단자들(550), 및 몰딩막(570)을 포함할 수 있다. 실시예들에 따르면, 앞서 설명된 제조 방법들에 의해 형성된 반도체 칩(200)가 패키지 기판(500) 상에 실장될 수 있다.
반도체 칩(200)은, 앞서 설명한 바와 같이, 패시베이션층(153)에 의해 노출된 재배선 칩 패드들(141a)을 포함할 수 있다. 재배선 칩 패드들(141a)은 데이터 신호들을 입출력하는 데이터 패드들, 커맨드 신호들 및 어드레스 신호들을 입출력하는 커맨드/어드레스 패드들, 및 접지 및 전원 전압이 인가되는 전원 패드 및 접지 패드를 포함할 수 있다.
패키지 기판(500)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판 등일 수 있다. 패키지 기판(500)은 그 내부에 내부 배선들이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합일 수 있다.
패키지 기판(500)은 서로 대향하는 상면 및 하면을 가지며, 본딩 패드들(510), 내부 배선들(ICL) 및 외부 접속 패드들(520)을 포함한다. 본딩 패드들(510)은 패키지 기판(500)의 상면에 배열될 수 있으며, 외부 접속 패드들(520)은 패키지 기판(500)의 하면에 배열될 수 있다. 패키지 기판(500)의 상면 중심에 반도체 칩(200)이 배치될 수 있으며, 반도체 칩(200)과 패키지 기판(500) 사이에 접착층(515)이 제공될 수 있다.
본딩 패드들(510)은 와이어(W)를 통해 반도체 칩(200)의 재배선 칩 패드들(141a)과 연결될 수 있다. 외부 접속 패드들(520)은 내부 배선들(ICL)을 통해 본딩 패드들(510)과 연결될 수 있다.
몰딩막(570)은 패키지 기판(500)의 상면에서 반도체 칩(200)을 덮을 수 있다. 몰딩막(570)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
외부 접속 단자들(550)은 패키지 기판(500) 하면의 외부 접속 패드들(520)에 부착될 수 있다. 이러한 반도체 패키지(1000)는 외부 접속 단자들(550)을 통해 외부 전자 장치들과 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 하부 절연막;
    상기 칩 영역의 상기 하부 절연막 상에 배치된 칩 패드;
    상기 하부 절연막과 다른 절연 물질을 포함하며, 상기 하부 절연막 상에서 상기 칩 패드를 덮는 상부 절연막; 및
    상기 칩 영역에서 상기 상부 절연막을 관통하여 칩 패드와 연결되는 재배선 칩 패드를 포함하되,
    상기 상부 절연막은:
    상기 칩 영역에서 제 1 두께를 갖는 제 1 부분;
    상기 제 1 부분으로부터 연장되어 상기 에지 영역에 배치되며, 상기 제 1 두께보다 작은 제 2 두께를 갖는 제 2 부분; 및
    상기 제 1 부분과 이격되며 상기 제 2 부분으로부터 연장된 제 3 부분을 포함하되, 상기 제 3 부분의 두께는 상기 제 2 부분으로부터 멀어질수록 감소하고,
    상기 상부 절연막은 실리콘 산화물을 포함하고,
    상기 하부 절연막은 상기 실리콘 산화물보다 낮은 유전 상수를 갖는 저유전 물질을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 상부 절연막은 상기 제 1 부분과 상기 제 2 부분 사이에 제 1 경사면을 갖고, 상기 제 2 부분과 상기 제 3 부분 사이에 제 2 경사면을 갖되,
    상기 제 1 경사면의 경사도는 상기 제 2 경사면의 경사도와 다른 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 에지 영역에서, 상기 하부 절연막은 제 1 하부 두께를 갖는 제 1 부분 및 상기 제 1 하부 두께보다 작은 제 2 하부 두께를 갖는 제 2 부분을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 에지 영역의 상기 하부 절연막 내에 제공된 댐 구조체를 더 포함하되,
    상기 댐 구조체는 상기 상부 절연막의 상기 제 2 부분 아래에 배치되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 에지 영역의 상기 반도체 기판 상에 배치된 테스트 구조체를 더 포함하되,
    상기 테스트 구조체는 상기 상부 절연막의 상기 제 3 부분과 중첩되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 에지 영역에서 상기 하부 절연막 상에 배치된 더미 금속 배선을 더 포함하되,
    상기 상부 절연막은 상기 에지 영역에서 상기 더미 금속 배선의 일부를 노출시키는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 더미 금속 배선과 중첩되도록 상기 하부 절연막 내에 제공된 더미 금속 구조체를 더 포함하되,
    상기 더미 금속 구조체는 상기 더미 금속 배선과 다른 금속 물질을 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 에지 영역의 상기 하부 절연막 상에 배치된 공정 모니터링 패턴들을 더 포함하되,
    상기 상부 절연막은 상기 에지 영역에서 상기 제 1 두께와 실질적으로 동일한 제 4 두께를 가지며 상기 공정 모니터링 패턴들을 덮는 제 4 부분을 더 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 상부 절연막의 상기 제 1 부분을 덮되, 상기 제 2 및 제 3 부분들을 노출시키는 패시베이션층 더 포함하는 반도체 장치.
  11. 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 하부 절연막;
    상기 칩 영역의 상기 하부 절연막 상에 배치된 칩 패드;
    상기 하부 절연막 상에 배치되며, 상기 칩 영역에서 상기 칩 패드를 노출시키는 제 1 오프닝 및 상기 에지 영역에서 상기 하부 절연막의 일부를 노출시키는 제 2 오프닝을 갖는 상부 절연막; 및
    상기 제 1 오프닝 내에서 상기 칩 패드와 연결되는 재배선 칩 패드를 포함하되,
    상기 제 2 오프닝의 적어도 일부는 라운드진 측벽을 갖되,
    상기 제2 오프닝에 노출된 상기 하부 절연막의 일부는 라운드진 측벽을 갖는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 에지 영역에서, 상기 상부 절연막은 제 1 두께를 갖는 제 1 부분, 상기 칩 영역에서 멀어질수록 감소하는 두께를 갖는 제 2 부분을 포함하되,
    상기 칩 영역에서 상기 상부 절연막은 상기 제 1 두께보다 큰 제 2 두께를 갖고,
    상기 상부 절연막은 상기 제1 부분과 상기 제2 부분 사이에 단차를 갖는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 에지 영역에서, 상기 하부 절연막은 제 1 두께를 갖는 제 1 부분 및 상기 제 1 두께보다 작은 제 2 두께를 갖는 제 2 부분을 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 상부 절연막의 상기 제 2 오프닝은 상기 하부 절연막의 상기 제 2 부분을 노출시키는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 상부 절연막은 차례로 적층된 제 1, 제 2, 및 제 3 절연막들을 포함하되, 상기 제 2 절연막은 상기 제 1 및 제 3 절연막들과 다른 절연 물질을 포함하고,
    상기 제3 절연막의 두께는 상기 제1 절연막의 두께보다 크고,
    상기 에지 영역에서 상기 제 3 절연막은 단차를 갖는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 상부 절연막은 실리콘 산화물을 포함하고,
    상기 하부 절연막은 상기 실리콘 산화물보다 낮은 유전 상수를 갖는 저유전물질을 포함하는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 에지 영역의 상기 반도체 기판 상에 제공된 테스트 구조체를 더 포함하되,
    상기 상부 절연막의 상기 제 2 오프닝은 상기 테스트 구조체와 오버랩되는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 에지 영역에서 상기 하부 절연막 상에 배치되는 더미 금속 패턴을 더 포함하되,
    상기 상부 절연막의 상기 제 2 오프닝은 상기 더미 금속 패턴을 노출시키는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 더미 금속 패턴은 상기 칩 패드와 동일한 레벨에 위치하는 반도체 장치.
  20. 제 11 항에 있어서,
    상기 에지 영역의 상기 반도체 기판 상에 배치된 테스트 구조체; 및
    상기 에지 영역의 상기 하부 절연막 상에 배치되며, 상기 테스트 구조체와 연결되는 재배선 테스트 패드를 더 포함하되,
    상기 제 2 오프닝은 상기 재배선 테스트 패드의 일부를 노출시키는 반도체 장치.

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