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JP3942500B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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Description

【0001】
【発明の属する分野】
本発明は、半導体装置及びその製造方法に関し、特にパワートランジスタ等のパワーデバイスの実装構造とその製造方法に関するものである。
【0002】
【従来の技術】
従来より、半導体装置、特にディスクリート素子においては、半導体チップの電極が形成された面と反対側の面との間に電流を流す必要があるため、その反対側の面に電位を与えるための電極と半導体チップの電極とを外部電極として設ける必要があった。
図4は、そのような構造をなす半導体装置の従来の構造を示す断面図である。
図4(a)に示すように、このような半導体装置1は、ガラスエポキシよりなる基板51上に形成されたダイパッド53上に、銀ペースト等の導電性ペースト13を介して電極12が形成された面と反対側の面を前記ダイパッド53に対向させるように半導体チップ11が設置されている。
また、前記基板51上には、ボンディングパッド54も設けられており、このボンディングパッド54と前記半導体チップの電極12とが金線等のボンディングワイヤ52で接続されている。
このように基板51上に設置された半導体チップ11及びボンディングパッド54が、基板51上を封止樹脂14が封止されることによって半導体装置1をなす。
また、基板51には、前記ダイパッド53及びボンディングパッド54に導通する外部電極55が前記ダイパッド53及びボンディングパッド54が形成された面と反対側の面に形成され、外部電極55には実装用の半田バンプ15が設けられている。
【0003】
しかしながら、従来のこのような半導体装置の構造は、その構成要素として基板を用いているため、それによるコストを余計に要するだけでなく、半導体装置の大きさが前記基板の大きさに依存し、半導体装置の小型化に制限を与えるという問題点があった。
【0004】
近年、半導体チップを樹脂封止した半導体装置はCSP(ChipSizePackage)に見られるように小型化及び薄型化に対する要求が高まっている。
そこで、このような問題を解決するディスクリート素子の構造として、半導体チップをフェイスダウンさせた図4(b)に示すような構造(断面図)が米国特許公開2001−0048116号公報に開示されている。
図4(b)に示すように、この半導体装置は、半導体チップ31の電極36を直に外部電極として用いるために、金属よりなるU字形状のクリップ45の内側底部を電極36が形成されている面と反対側の面(以下、裏面とする。)に設置し、封止樹脂70によって前記電極36及びクリップ45の両端部とを露出させた態様で封止してなる。
すなわち、このような構造をなすことによって、半導体装置の外部電極として、半導体チップ31の電極36とクリップ45の両端部とが同じ側に露出される形態をなす。
【発明が解決しようとする課題】
【0005】
しかしながら、このような半導体装置の製造方法及び半導体装置においても次のような問題があった。
つまり、モールド封止するまでの間、半導体チップ31はクリップ45によって固定されているだけになっている。
製法は具体的に記載されていないが、U字形状の足部46を上に上げて半導体チップ31をクリップ45にマウントする。
次に図4(b)に示すようにクリップ45の裏面にもモールドを付けるために、次にクリップ45の上下を反転させてからモールド封止する必要がある。
この反転を行うためには、クリップ45に強度を要するので、クリップ45を厚く形成する必要がある。
そのために、第1の問題点として、足部46を正確な長さに折り曲げ、又はプレス成形することが困難となり、半導体チップの電極(面)とクリップ45の端部の接地面との高さを揃えることが困難である点を指摘することができる。
第2の問題点として、反転した状態でクリップ45を水平に保つために、クリップ45が半導体チップを跨ぐように設置されているため、実装面積が大きくなってしまう点を指摘することができる。
第3の問題点として、クリップを薄くできないため、結果として半導体装置の薄型化に寄与できない点を指摘することができる。
【0006】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、低コスト化及び小型化を実現する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
前記課題を解決するために提供する本発明に係る半導体装置の製造方法は、平坦面を有する基材に、半導体チップの電極形成面を対向させて貼付する工程と、次に前記半導体チップの電極形成面の裏面に導電性ペーストを介して略板形状をなす配線板の一端を接続固定すると共に、前記基材に前記配線板の他端を貼付する工程と、次に前記基材上の半導体チップ及び配線板を樹脂封止する工程と、樹脂封止された半導体チップ及び配線板から基材を剥離する工程とからなることを特徴とする。
【0008】
係る方法を採用することにより、半導体装置の小型化を制限する部材として基板を用いていないだけでなく、配線板が半導体チップを跨ぐ態様で設置されていないため、半導体装置のさらなる小型化を実現することができる。
また、平坦化された基材上に半導体チップ及び配線板を予め設置するため、半導体装置の外部電極の高さ合わせ等に要する労力を解消することができる。
さらに、配線板を薄くすることが可能であると共に、配線板自身が他端(半導体装置の外部電極として機能)を除いて封止樹脂に封止されていることから絶縁性も確保される。
ここで、特開平10−135271号公報によれば、粘着テープに半導体素子を貼付し、それを樹脂封止すると共に前記粘着テープを剥離し、異方性導電シートを貼付する半導体装置の製造方法が開示されている。
しかしながら、このような構造は半導体素子のみを封止した半導体装置に適する製造方法であって、半導体素子の裏面に電位を与える必要が生じる場合には接続端子が形成された基板を用いて基板と半導体素子とを電気的に接続させる構造が主に採用されるため、本願発明に係る半導体装置の製造方法に想到することは困難である。
【0009】
さらに前記課題を解決するために提供する本発明に係る半導体装置の製造方法は、半導体チップの電極の形成された面と反対の面に導電性ペーストを介して当該半導体チップに略板形状をなす配線板の一端を接続固定する工程と、次に前記半導体チップの電極及び前記配線板の他端を、平坦面を有する基材に貼付する工程と、次に前記半導体チップ及び配線板を封止樹脂によって封止する工程と、樹脂封止された半導体チップ及び配線板から基材を剥離する工程とからなることを特徴とする。
【0010】
係る方法を採用することにより、半導体装置の小型化を制限する部材として基板を用いていないだけでなく、配線板が半導体チップを跨ぐ態様で設置されていないため、半導体装置のさらなる小型化を実現することができる。
また、平坦化された基材上に半導体チップ及び配線板を予め設置するため、半導体装置の外部電極の高さ合わせ等に要する労力を解消することができる。
さらに、配線板を薄くすることが可能であると共に、配線板自身が他端(半導体装置の外部電極として機能)を除いて封止樹脂に封止されていることから絶縁性も確保される。
【0011】
前記配線板は折曲して設けられる様にしても良い。
【0012】
係る方法を採用することにより、配線板の一端と半導体チップの電極が形成された面に対して反対側の面とが強固に固定されると共に、配線板の他端も半導体装置の外部端子として良好に露出させることができ、接続不良を未然に防ぐことができる。
【0013】
前記電極及び前記金属板の他端の少なくとも何れか一方にバンプを形成する工程を有する様にしても良い。
【0014】
前記配線板の他端に切り欠き部を形成する工程を有する様にしても良い。
また、前記切り欠き部は、前記半導体チップの電極の設置位置に基づいて形成される工程を有する様にしても良い。
【0015】
係る方法を採用することにより、半導体装置が実装される実装基板の電極パッドを半導体チップ用や配線板用とする必要がなくなるため、前記電極パッドの使用の自由度を向上させ、結果として実装効率を高めることができる。
【発明の実施の形態】
【0016】
以下に、本発明に係る半導体装置の製造方法の実施の形態について図面を参照して説明する。
ここで、本発明に係る半導体装置の製造方法の実施の形態の説明においては、半導体チップ11の電極が形成された面を電極形成面11aとし、係る電極形成面11aに対して反対側の面を裏面11bとして説明する。
図1は、本発明に係る半導体装置の製造方法の実施の形態における半導体装置の構造を示す図であり、図1(a)は断面図、図1(b)は特に内部の構造を示す斜視図である。
なお、図1(b)においては、内部構造を明確にするために図1(a)に示される半田バンプ15は省略した。
図1(a)に示すように、本発明に係る半導体装置1は、半導体チップ11と、その半導体チップ11の裏面11bに導電性ペースト13を介して一端が設置された配線板101とが封止樹脂14によって封止されてなる。
前記配線板101は略S字形状に屈曲した板形状の金属板であり、配線板101の他端と前記半導体チップ11の電極12とが前記封止樹脂14の下面(実装面)に露出している。
また、配線板101の他端と前記半導体チップ11の電極とが露出した前記封止樹脂14の下面は、半導体装置1の実装の都合上、略平坦な面をなしている。
さらに、配線板101の他端及び前記半導体チップ11の電極12には半田バンプ(半田ボール)15が付されている。
ここで、半導体チップ11の裏面11bに設置される配線板101は、その一端が前記裏面11bから突出するように設置されてもよい。
また、配線板101の両端部は、半導体チップ11の電極12を跨ぐ態様で半導体装置1の外部電極を形成しない。
また、図1(b)に示すように、前記配線板101の他端には、配線板101の他端を基準にして半導体チップ11の方向に切り欠かれた切り欠き部101aが一以上形成されても良く、望ましくは、半導体チップ11の電極12の位置に基づいて形成される。
このように切り欠きを入れることで、他端の電極を分けることができ、バンプを個別に設けやすくなる。切り欠きがないと、隣接するバンプ同士がくっついて1つになってしまうからである。
【0017】
次に、本発明に係る半導体装置の製造方法の実施の形態について図面を参照して以下に説明する。
図2は、本発明に係る半導体装置の製造方法の一実施の形態を示す断面図である。
【0018】
(マウント)
まず、図2(a)に示すように、ダイシング工程によって半導体ウェーハから個別分離された半導体チップ11を基材102に載置する。
このとき、基材102自体に貼付される領域は半導体チップ11の電極12である。
また、基材102は粘着材等が貼付された樹脂シートであり、その材質としては後述する熱工程を考慮し、ポリイミド等の耐熱性テープであることが望ましい。
また、基材102に対する半導体チップ11の有効な整列載置を実現するために基材102の縁部には型枠としてのフレーム等が設けられることが望ましい。
【0019】
(ボンディング)
次に、図2(b)に示すように、基材102上に設置された半導体チップ11の各々の裏面11bに導電性ペースト52として銀ペーストを塗布する。
一方、配線板101は、抵抗が低く、加工容易な金属(例えば銅合金又は42アロイ)よりなり、複数の配線板101が金型によって形成され、打ち抜き工程等により個別分離される。
その後、導電性ペースト52が塗布された半導体チップ11の裏面11bに配線板101を設置する。
このとき、半導体チップ11の裏面11bに設置される配線板101は、その一端が前記裏面11bから突出するように設置されてもよい。
また、配線板101の他端には基材接地面が形成され、係る基材接地面が基材102上に貼付されるように配線板101が設置される。
ここで、前述の配線板101の金型による形成工程において、配線板101の他端の基材接地面に切り欠き部101aが一以上形成されても良い。
この切り欠き部101aは、配線板101の他端の基材接地面を基準にして半導体チップ11の方向に切り欠かれ、望ましくは、半導体チップ11の電極12の位置に基づいて形成される。
配線板101の他端の基材接地面に切り欠き部101aが形成されることによって、半導体装置が実装される実装基板の電極パッドを半導体チップ用や配線板用とする必要がなくなるため、前記電極パッドの使用の自由度を向上させ、結果として実装効率を高めることができる。
【0020】
(樹脂封止)
その後、図2(c)に示すように、基材102上に電極12が載置される態様で設置された半導体チップ11と、その裏面11bに導電性ペースト52を介して一端が設置されると共に他端が基材に貼付される態様で設置された配線板101とを封止樹脂14によって封止する。
すなわち、封止樹脂14は基材102上にて前記半導体チップ11と配線板102とを封止することになる。
【0021】
(基材の剥離)
次に、封止樹脂が硬化した後、図2(d)に示すように、封止樹脂14から基材102を剥離する。
この剥離工程によって、封止樹脂14の下面、すなわち実装面には電極12と配線板101の他端の基材接地面が露出されることとなる。
【0022】
(外部端子の設置)
次に、半田ボールを形成し、形成された半田ボールの各々にフラックスを塗布した後、図2(e)に示すように、露出した外部電極、すなわち半導体チップ11の電極12及び配線板101の他端の基材設置面の各々に半田ボールを搭載して半田バンプ15を形成する。
ここで、外部電極の態様は、半田ボールに限られず、半田メッキやスクリーン印刷などによる半田塗布でもよい。
【0023】
(他の実施の形態)
図3は、本発明に係る半導体装置の製造方法の他の実施の形態を示す断面図である。
【0024】
(ボンディング)
まず、図3(a)に示すように、ダイシング工程によって半導体ウェーハから個別分離された半導体チップ11を平坦面上に載置し、半導体チップ11の各々の裏面11bに導電性ペースト52として銀ペーストを塗布する。
その後、導電性ペースト52が塗布された半導体チップ11の裏面11bに配線板101を設置する。
このとき、半導体チップ11の裏面11bに設置される配線板101は、その一端が前記裏面11bから突出するように設置されてもよい。
また、配線板101の他端には前記平坦面に接地する接地面が形成され、係る接地面が平坦面上に貼付されるように配線板101が設置される。
ここで、配線板101の金型による形成工程において、前記実施の形態と同様、配線板101の他端の接地面に切り欠き部101aが一以上形成されても良い。
【0025】
(マウント)
その後、図3(b)に示すように、半導体チップ11及び配線板101を基材102に載置する。
このとき、基材102自体に貼付される領域は半導体チップ11の電極12及び配線板101の他端の接地面である。
また、基材102は粘着材等が貼付された樹脂シートであり、その材質としては後述する熱工程を考慮し、ポリイミド等の耐熱性テープであることが望ましい。
また、基材102に対する半導体チップ11の有効な整列載置を実現するために基材102の縁部には型枠としてのフレーム等が設けられることが望ましい。
【0026】
(樹脂封止)
その後、図3(c)に示すように、基材102上に電極12が載置される態様で設置された半導体チップ11と、その裏面11bに導電性ペースト52を介して一端が設置されると共に他端が基材に貼付される態様で設置された配線板101とを封止樹脂14によって封止する。
すなわち、封止樹脂14は基材102上にて前記半導体チップ11と配線板102とを封止することになる。
【0027】
(基材の剥離)
次に、封止樹脂が硬化した後、図3(d)に示すように、封止樹脂14から基材102を剥離する。
この剥離工程によって、封止樹脂14の下面、すなわち実装面には電極12と配線板101の他端の接地面が露出されることとなる。
【0028】
(外部端子の設置)
次に、半田ボールを形成し、形成された半田ボールの各々にフラックスを塗布した後、図3(e)に示すように、露出した外部電極、すなわち半導体チップ11の電極12及び配線板101の他端の基材設置面の各々に半田ボールを搭載して半田バンプ15を形成する。
【0029】
ここで、以上の本発明に係る半導体装置の製造方法の説明においては、個別の半導体装置について説明したが、実際の製造ラインでは、基材101上に複数の半導体チップ11を整列載置し、各々の半導体チップ11の裏面11bに一端を、基材101に他端を載置するように複数の配線板101を設置し、それらをまとめて封止樹脂14によって封止することとなる。
また、このようにして封止された複数の半導体チップ11及び配線板101は、封止樹脂14をダイシングして、個片分離することによって個々の半導体装置1として得られる。
【発明の効果】
【0030】
以上説明したように、本発明に係る半導体装置の製造方法によれば、半導体チップとその半導体チップの裏面に一端を設置した配線板の他端とを平坦とされた基材上に載置したまま上下を反転することなく、封止樹脂によって封止することができる。そして後に基材を剥離するため、基板等を要することなくコストの低減をはかることができる。
また、半導体装置の小型化を制限する部材として半導体チップを固定する基板を必要としないだけでなく、配線板が半導体チップを跨ぐ態様で設置される必要がないため、半導体装置のさらなる小型化を実現することができる。
また、平坦化された基材上に半導体チップ及び配線板を予め設置するため、半導体装置の外部電極の高さ合わせ等に要する労力を解消することができる。
さらに、配線板を薄くすることが可能であると共に、配線板自身が他端(半導体装置の外部電極として機能)を除いて封止樹脂に封止されていることから絶縁性も確保される。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の一実施の形態における構造を示す図である。
【図2】本発明に係る半導体装置の製造方法の一実施の形態を示す断面図である。
【図3】本発明に係る半導体装置の製造方法の他の実施の形態を示す断面図である。
【図4】従来における半導体装置の構造を示す断面図である。
【符号の説明】
1.半導体装置
11.半導体チップ
12.電極
13.導電性ペースト
14.封止樹脂
15.半田バンプ(半田ボール)
51.基板
52.ボンディングワイヤ
53.ダイパッド
54.ボンディングパッド
101.配線板
102.基材

Claims (6)

  1. 平坦面を有する基材に、半導体チップの電極形成面を対向させて貼付する工程と、次に前記半導体チップの電極形成面の裏面に導電性ペーストを介して略板形状をなす配線板の一端を接続固定すると共に、前記基材に前記配線板の他端を貼付する工程と、次に前記基材上の半導体チップ及び配線板を樹脂封止する工程と、樹脂封止された半導体チップ及び配線板から基材を剥離する工程とからなることを特徴とする半導体装置の製造方法。
  2. 半導体チップの電極の形成された面と反対の面に導電性ペーストを介して当該半導体チップに略板形状をなす配線板の一端を接続固定する工程と、次に前記半導体チップの電極及び前記配線板の他端を、平坦面を有する基材に貼付する工程と、次に前記半導体チップ及び配線板を封止樹脂によって封止する工程と、樹脂封止された半導体チップ及び配線板から基材を剥離する工程とからなることを特徴とする半導体装置の製造方法。
  3. 前記配線板は折曲して設けられることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
  4. 前記電極及び前記金属板の他端の少なくとも何れか一方にバンプを形成する工程を有することを特徴とする請求項1乃至請求項3の何れか一に記載の半導体装置の製造方法。
  5. 前記配線板の他端に切り欠き部を形成する工程を有することを特徴とする請求項1乃至請求項4の何れか一に記載の半導体装置の製造方法。
  6. 前記切り欠き部は、前記半導体チップの電極の設置位置に基づいて形成される工程を有することを特徴とする請求項5に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007030129A1 (de) * 2007-06-29 2009-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement
US8486757B2 (en) * 2009-11-25 2013-07-16 Infineon Technologies Ag Semiconductor device and method of packaging a semiconductor device with a clip
US8951841B2 (en) 2012-03-20 2015-02-10 Infineon Technologies Ag Clip frame semiconductor packages and methods of formation thereof
CN105895606A (zh) * 2014-12-29 2016-08-24 飞思卡尔半导体公司 具有带状线的封装半导体器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US48116A (en) * 1865-06-06 Improvement in window-blinds
JPH0249022B2 (ja) 1981-07-29 1990-10-26 Nippon Denki Hoomu Erekutoronikusu Kk Handotaisochinoseizohoho
JP3485736B2 (ja) 1996-10-29 2004-01-13 沖電気工業株式会社 半導体装置とその製造方法
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
JPH11251360A (ja) 1998-03-04 1999-09-17 Toshiba Corp 半導体装置およびその製造方法
US6040626A (en) 1998-09-25 2000-03-21 International Rectifier Corp. Semiconductor package
JP3895884B2 (ja) 1999-03-25 2007-03-22 三洋電機株式会社 半導体装置
JP3215686B2 (ja) 1999-08-25 2001-10-09 株式会社日立製作所 半導体装置及びその製造方法
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP2001237358A (ja) * 2000-02-21 2001-08-31 Rohm Co Ltd パッケージ型二端子半導体装置の構造
US6624522B2 (en) 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP4403631B2 (ja) 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP3466145B2 (ja) 2000-09-29 2003-11-10 沖電気工業株式会社 半導体装置とその製造方法
US6734536B2 (en) * 2001-01-12 2004-05-11 Rohm Co., Ltd. Surface-mounting semiconductor device and method of making the same
US6791172B2 (en) * 2001-04-25 2004-09-14 General Semiconductor Of Taiwan, Ltd. Power semiconductor device manufactured using a chip-size package
JP4611569B2 (ja) * 2001-05-30 2011-01-12 ルネサスエレクトロニクス株式会社 リードフレーム及び半導体装置の製造方法
JP4889169B2 (ja) 2001-08-30 2012-03-07 ローム株式会社 半導体装置およびその製造方法

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