JP3814958B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、出力用のトランジスタを出力端子に印加される過電圧から保護するアクティブクランプ回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
従来、出力端子に印加される過電圧としては、静電気によるサージ電圧や負荷の異常による高電圧が問題とされ、出力用のトランジスタをこれらの過電圧から保護する過電圧保護回路が種々考案されてきた。
近年、出力用のトランジスタのスイッチング動作の高速化が進み、スイッチの切り替え時に、負荷回路のインダクタンスにより逆起電圧が発生し、特にターンオフ時に発生する逆起電圧は、出力用のトランジスタが解放状態となるためブレークダウンを引き起こすことがあり、これらのサージ電圧に対する対策が求められるようになってきた。
特に負荷として、ソレノイドを用いる場合には、ソレノイドをターンオフする過程で発生する逆起電圧によるサージ電圧から、出力用のトランジスタを保護する保護回路が必要とされる。
【０００３】
図８は、ターンオフ過程でソレノイドにより発生するサージ電圧から、出力用のトランジスタを保護するために、アクティブクランプ回路を使用した過電圧保護回路の一例である。
ソレノイド１はインダクタンス成分Ｌ１および抵抗成分Ｒ１を有し、一方の端子は、ＩＧＮライン２によりオルタネータ３とバッテリ４に接続され、他方の端子は半導体集積回路４０の出力端子１２へ接続されている。
【０００４】
半導体集積回路４０は、ＣＰＵ５から入力端子１１を介して入力した制御信号によりソレノイド１を駆動する駆動回路であり、出力用のトランジスタＴｒ１と、トランジスタＴｒ１を制御するトランジスタ制御回路１３と、トランジスタＴｒ１を出力端子１２から入ってくるサージ電圧から保護するクランプ回路４１と、抵抗Ｒ２およびＲ３から構成される。
クランプ回路４１は、アノード側で直列接続されたダイオードＤ１とツェナーダイオードＺＤ３から構成される。
【０００５】
入力端子１１はトランジスタ制御回路１３に接続され、トランジスタ制御回路１３は、他方が接地されている抵抗Ｒ２とクランプ回路４１のダイオードＤ１のカソード側と抵抗Ｒ３に接続されている。
抵抗Ｒ３の他端はトランジスタＴｒ１のゲートｇ１に接続されている。トランジスタＴｒ１のドレインｄ１は出力端子１２とクランプ回路４１のツェナーダイオードＺＤ３のカソード側に接続され、ソースｓ１は接地されている。
【０００６】
これらの構成により、ターンオフの過程で、ソレノイド１により発生したサージ電圧が、トランジスタＴｒ１のドレインｄ１に印加され、オフ状態のトランジスタＴｒ１がブレークダウンする前に、クランプ回路４１のツェナーダイオードＺＤ３が導通し、トランジスタＴｒ１のゲートｇ１がオンになり、サージ電圧はトランジスタＴｒ１のドレインｄ１からソースｓ１へ流れる。
トランジスタＴｒ１がオン状態なので、ドレインーソース間に過大な高電圧が印加されることはなく、素子が破壊されることはない。
ダイオードＤ１は、トランジスタ制御回路１３からの制御信号によりトランジスタＴｒ１をオンさせたときに、ゲートｇ１からドレインｄ１を経由する電流を遮断するために設置されている。
【０００７】
次に、半導体集積回路４０の各部位における詳細な動作を説明する。
ＣＰＵ５からソレノイド１のオンまたはオフを制御する図９に示すようなソレノイド制御信号ａが出力されると、トランジスタ制御回路１３はトランジスタＴｒ１をオンまたはオフにするトランジスタ制御信号ｂを出力する。
図９の時刻ｔ７において、ソレノイド制御信号ａがオンになると、トランジスタ制御信号ｂもオンになり、抵抗成分Ｒ１のソレノイド１がオンになる。このとき、トランジスタＴｒ１のドレインーソース間に流れるドレイン電流をＩｄ、トランジスタＴｒ１のオン抵抗の抵抗値をＲｏｎ、ＩＧＮラインの通常電圧をＶｉｇｎ、とすると、トランジスタＴｒ１のオン状態のドレイン電流Ｉｄｏｎは、
Ｉｄｏｎ＝Ｖｉｇｎ／（Ｒ１＋Ｒｏｎ）
と表せる。
【０００８】
トランジスタＴｒ１のオン抵抗Ｒｏｎとソレノイド１の抵抗成分Ｒ１は
Ｒｏｎ〓Ｒ１
であるので、トランジスタＴｒ１のオン状態でのドレイン電流Ｉｄｏｎは
Ｉｄｏｎ〓Ｖｉｇｎ／Ｒ１ （１）
とみなすことができる。
トランジスタＴｒ１のオン状態のドレイン電流Ｉｄｏｎはソレノイド１に流れる電流でもあるので、このときソレノイド１に蓄積されるソレノイドエネルギーＥｓは、
Ｅｓ＝１／２・Ｌ１・（Ｖｉｇｎ／Ｒ１）２
となる。
【０００９】
次に、図９における時刻ｔ８において、ソレノイド制御信号ａがオン制御からオフ制御に切り替えられると、トランジスタ制御信号ｂはオフになり、トランジスタＴｒ１もオフになり、ソレノイド１には逆起電圧が発生し、この電圧は、サージ電圧として半導体集積回路４０の出力端子１２へ印加される。
このサージ電圧は、ツェナーダイオードＺＤ３のツェナー電圧Ｖｚ３およびダイオードＤ１の順方向電圧Ｖｄ１およびトランジスタＴｒ１のゲートしきい電圧Ｖｇｓ（ｔｈ）でクランプされる。したがって、クランプ電圧Ｖｃ４は、
Ｖｃ４＝Ｖｚ３＋Ｖｄ１＋Ｖｇｓ（ｔｈ） （２）
となる。
【００１０】
トランジスタＴｒ１のゲートーソース間電圧Ｖｇｓは、図９に示すように、トランジスタ制御信号ｂがオフになった時刻ｔ８で、瞬間的に低減し、トランジスタＴｒ１はオフになるが、直後には、ソレノイド１から発生した逆起電圧によりクランプ回路４１が導通し、ゲートｇ１には電圧が印加され、ゲートｇ１に印加された電圧がゲートしきい値Ｖｇｓ（ｔｈ）を越えると、トランジスタＴｒ１は、再びオン状態になる。
トランジスタＴｒ１のドレイン−ソース電圧Ｖｄｓは、サージ電圧により、クランプ回路４１が導通している時刻ｔ８から時刻ｔ９の間は、クランプ電圧Ｖｃ４に保たれ、サージ電圧が失われクランプ回路４１が導通しなくなった時刻ｔ９以後は、ＩＧＮライン通常電圧Ｖｉｇｎに保たれる。
【００１１】
ソレノイド１がオン制御からオフ制御に切り替えられた直後に、トランジスタＴｒ１で消費されるパワ−Ｐ４の瞬時値であるピークパワー値ＰＰ４は、クランプ電圧Ｖｃ４×ドレイン電流Ｉｄｏｎであり、式（１）と式（２）より
となる。
トランジスタＴｒ１でサージ電圧エネルギーＥｓを消費する時間をＴ４とすると、サージ電圧による、パワー損失Ｐ４ｓは式（３）から
となる。
【００１２】
パワー損失Ｐ４ｓとサージ電圧エネルギーＥｓは等しいことから、時間Ｔ４は、
となる。
つまり、トランジスタＴｒ１で消費されるソレノイドオフ直後のピークパワー値ＰＰ４が大きければ時間Ｔ４は小さく、ピークパワー値ＰＰ４が小さければ、時間Ｔ４は大きい。
【００１３】
次にクランプ電圧Ｖｃ４の範囲について図１０を用いて説明する。ＩＧＮライン２はバッテリ４とオルタネータ３に接続され、ＩＧＮライン２には、通常は、バッテリ４の電圧が印加されている。
しかし、何らかの原因で、バッテリ４のプラス端子が外れると、ＩＧＮライン２には、ＩＧＮライン通常電圧Ｖｉｇｎを越えたオルタネータ３からの過電圧Ｖａが直接印加される。
【００１４】
このオルタネータからの過電圧Ｖａにより、トランジスタＴｒ１がオンしてしまうと、ソレノイド１は誤動作してしまうので、一般には、トランジスタＴｒ１がオフしている間に、オルタネータ３からの過電圧ＶａによりトランジスタＴｒ１がオンすることのないように、クランプ電圧Ｖｃ４は、ソレノイド１のオン電圧をＶｏｎとすると、
Ｖｃ４＞Ｖａ−Ｖｏｎ （５）
となるように設定される。
【００１５】
また、クランプ電圧Ｖｃ４がトランジスタＴｒ１のドレイン−ソース間耐圧ＢＶｄｓよりも高いと、ソレノイド１で発生するサージ電圧によりトランジスタＴｒ１が破壊されるため、クランプ電圧Ｖｃ４は、トランジスタＴｒ１のドレイン−ソース間耐圧ＢＶｄｓよりも小さくなければならない。すなわちクランプ電圧Ｖｃ４は、
Ｖｃ４＜ＢＶｄｓ （６）
となるように設定される。
従って、式（５）と式（６）より、クランプ電圧Ｖｃ４の範囲は、
Ｖａ−Ｖｏｎ＜Ｖｃ４＜ＢＶｄｓ （７）
となる。
【００１６】
従って、式（２）と式（７）から、ダイオードＤ１の順方向電圧Ｖｄ１とツェナーダイオードＺＤ３のツェナー電圧Ｖｚ３を
ＶａーＶｏｎ＜Ｖｚ３＋Ｖｄ１＋Ｖｇｓ（ｔｈ）＜ＢＶｄｓ
となるように設定することにより、クランプ回路４０は、トランジスタＴｒ１を過電圧から保護することができる。
【００１７】
【発明が解決しようとする課題】
近年、電子機器における機能向上は目覚ましく、種々の機能を小型機器に搭載するために、半導体集積回路に対する小型化の要求がまっている。
しかしながら、半導体集積回路を小型化し、チップ面積が小さくなると、半導体集積回路の放熱効果が低減してしまう。半導体素子で発生した熱は、チップ面から接着剤を介して放熱板へ伝導し、放熱されるため、放熱効果の低減は、素子の熱暴走を招く。特にパワー損失の大きい出力用のトランジスタにおける発熱は、半導体集積回路の小型化を妨げる要因のひとつである。
トランジスタのパワー損失が大きければ、温度上昇値が大きくなることは、当然であるが、パワー損失が同量であるときには、トランジスタの発熱は、パワー損失のピークパワー値により影響される。
【００１８】
ソレノイド１により発生したサージ電圧による、トランジスタＴｒ１におけるパワー損失のピークパワー値と、トランジスタＴｒ１の発熱の関係を説明する。
クランプ電圧Ｖｃ４は、オルタネータの過電圧Ｖａ、ソレノイド１のオン電圧Ｖｏｎと、トランジスタＴｒ１のドレインーソース間耐圧ＢＶｄｓにより
Ｖａ−Ｖｏｎ＜Ｖｃ４＜ＢＶｄｓ
の範囲に設定されている。
ピークパワ−値ＰＰ４は、クランプ電圧Ｖｃ４がオルタネータの過電圧Ｖａとソレノイド１のオン電圧Ｖｏｎの差（Ｖａ−Ｖｏｎ）である時のピークパワー値をＰＰ４ａ、クランプ電圧Ｖｃ４がドレインーソース間耐圧ＢＶｄｓである時のピークパワー値をＰＰ４ｂとするとピークパワー値ＰＰ４は、
ＰＰ４ａ＜ＰＰ４＜ＰＰ４ｂ
となる。
【００１９】
パワー損失が同じであれば、ピークパワー値ＰＰ４が大きく、パワー損失の消費時間Ｔ４が小さい場合には、熱伝導による放熱効果が少ないために、半導体集積回路４０の温度は、大きく上昇し、ピークパワー値ＰＰ４が小さく、消費時間Ｔ４が大きい場合には、放熱効果が大きいため、温度上昇は抑えられる。
よって、ピークパワー値ＰＰ４ａに対する半導体集積回路４０の上昇した温度をＴｅ４ａ、ピークパワー値ＰＰ４ｂに対する上昇した温度をＴｅ４ｂとすると、半導体集積回路４０の上昇した温度Ｔｅ４は
Ｔｅ４ａ＜Ｔｅ４＜Ｔｅ４ｂ
となる。
【００２０】
図１１に、シュミレーション結果を示す。図１１の（ａ）は、時間とトランジスタで消費されるパワーの関係を、図１１の（ｂ）は、時間と半導体集積回路の温度の関係を示している。サージ電圧エネルギーを１ｍｍ２あたり５０ｍｊとし、ピークパワー値ＰＰ４ｃが５０Ｗで、時間Ｔ４ｃが２ｍｓの場合には、温度Ｔｅ４ｃは７５℃となり、ピークパワー値ＰＰ４ｄが４０Ｗで、時間Ｔ４ｄが２、５ｍｓの場合の温度Ｔｅ４ｃは６６℃となる。
【００２１】
上記のように、従来のトランジスタ保護回路では、クランプ回路のクランプ電圧の設定可能範囲が狭く、そのために、ソレノイドにより発生したサージ電圧から、アクティブクランプ動作で出力用のトランジスタを保護する時に発生するパワー損失のピークパワー値ＰＰ４の範囲も狭くなり、半導体集積回路の温度上昇を低減できないため、小型化が妨げられている。
本発明は、このような従来の問題点に鑑み、出力端子に印加される過電圧から出力用のトランジスタを保護すると同時に、小型化が可能な半導体集積回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
このため、本発明は、出力端子を介して外部に接続された負荷を駆動するトランジスタと、トランジスタを制御するトランジスタ制御回路と、出力端子とトランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を有する半導体集積回路において、トランジスタ制御回路の制御信号の変化を検知し、検知結果に基づいて、トランジスタのオフ時点から所定時間のみクランプ回路を接続するクランプ制御回路を有するものとする。
また、上記の所定時間はトランジスタを保護するに十分な時間に設定されるものとし、クランプ制御回路は、トランジスタ制御回路の出力信号の立ち下がりエッジを検出するエッジ検出回路と、エッジ検出回路で立ち下がりエッジを検出後、上記所定時間の間、クランプ回路を接続する信号を出力するタイマーを有することができる。
【００２３】
さらに、出力端子を介して外部に接続された負荷を駆動するトランジスタと、トランジスタを制御するトランジスタ制御回路と、出力端子と前記トランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を有する半導体集積回路において、出力端子の電圧を検知し、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ前記クランプ回路を接続するクランプ制御回路を有することもできる。
上記の所定時間はトランジスタを保護するに十分な時間に設定されるものとし、
クランプ制御回路は、出力端子の電圧と基準電圧を比較するコンパレータと、該コンパレータの出力信号のエッジを検出するエッジ検出回路と、エッジ検出回路でエッジを検出後、上記所定時間の間、クランプ回路を接続する信号を出力するタイマーを有することができる。
【００２４】
なお、負荷はソレノイドであり、クランプ回路は、ソレノイドがオンからオフに切り替わる過程で生じる逆起電圧により発生するサージ電圧をクランプすることが好ましい。
また、クランプ制御回路は、クランプ回路を接続させる場合と、接続させない場合に切り替えるスイッチを有するものとした。
さらに、クランプ回路として、出力端子とトランジスタのゲート間に複数の直列に接続されたツェナーダイオードを設けた場合においては、出力端子の電圧を検知し、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ複数のツェナーダイオードの内の一部を短絡するクランプ制御回路を有するものとしてもよい。
【００２５】
【作用】
ソレノイド等のインダクタンスを有する外部の負荷を駆動するトランジスタを制御するトランジスタ制御回路の制御信号の立ち下がり等の変化を検知して、検知結果に基づいて、出力端子とトランジスタのゲート間に所定の電圧以上で導通する例えばツェナーダイオード等から構成される過電圧保護手段を設けたクランプ回路をトランジスタのオフ時点から所定時間のみ接続することにより、クランプ回路が導通する電圧を出力端子の通常電圧まで下げて設定することができ、トランジスタで消費されるパワー損失のピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできる。
トランジスタ制御回路の出力信号の立ち下がりエッジを検出し、トランジスタを保護するに十分な所定時間の間、クランプ回路を接続する信号を出力するタイマーをそなえることにより、トランジスタのターンオフとほぼ同時にクランプ回路を動作させることができる。
【００２６】
出力端子の電圧を検知して、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ、出力端子とトランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を接続することにより、クランプ回路が動作する電圧を出力端子の通常電圧まで下げて設定することができ、過電圧により生じるトランジスタで消費されるパワー損失のピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできるとともに、トランジスタ制御回路の信号に変化のない、静電気等を原因とする過電圧からもトランジスタを保護することができる。
【００２７】
クランプ回路を接続させる場合と、接続させない場合に切り替えるスイッチを有することにより、トランジスタをオンからオフにするオフ過程以外の時は、確実にクランプ回路を出力端子から切り離すことができ、クランプ動作以外の時の半導体集積回路の動作の信頼性を向上できる。
また、クランプ回路として、出力端子とトランジスタのゲート間に複数の直列に接続されたツェナーダイオードを設け、クランプ制御回路が出力端子の電圧が基準電圧より大きくなった時点から、所定時間のみ複数のツェナーダイオードの内の一部を短絡するように構成することにより、クランプ制御回路が動作しない場合にも、出力端子に印加された過電圧からトランジスタ回路を保護することができる。
【００２８】
【発明の実施の形態】
本発明の実施の形態を実施例により説明する。
図１は第１の実施例の構成を示し、図２は各信号のタイミングチャートを示す。また図３はクランプ電圧の許容範囲を、図４はシュミレーション結果を示す。
半導体集積回路１０のクランプ回路１４は、アノード側で直列接続されたダイオードＤ１とツェナーダイオードＺＤ１から構成され、クランプ制御回路１５は、エッジ検出回路１６、タイマー１７およびスイッチング用のトランジスタＴｒ２から構成される。
エッジ検出回路１６は、入力側が、トランジスタ制御回路１３の出力に接続され、出力側はタイマー１７に接続され、トランジスタ制御回路１３の出力の立ち下がりエッジを検出し、エッジ検出信号をタイマー１７に出力する。
タイマー１７の出力はスイッチング用のトランジスタＴｒ２のゲートｇ２に接続されている。トランジスタＴｒ２のソースｓ２は、クランプ回路１４のツェナーダイオードＺＤ１に接続され、ドレインｄ２は出力端子１２とトランジスタＴｒ１のドレインｄ１に接続されている。
その他の構成は図８に示す従来例と同様である。
【００２９】
図２に示すタイミングチャートを用いて、半導体集積回路１０の動作を説明する。
ＣＰＵ５からソレノイド１を制御するソレノイド制御信号ａが出力されると、ソレノイド制御信号ａのオン、オフに従って、トランジスタ制御回路１３はトランジスタＴｒ１をオンまたはオフにするトランジスタ制御信号ｂを出力する。
トランジスタＴｒ２により、クランプ回路１４は、出力端子１２から切り離されているため、ソレノイド制御信号ａがオン状態の場合や、オフ状態の場合、またターンオンのときには、クランプ回路１４により、出力端子電圧がクランプされることはない。
【００３０】
トランジスタ制御信号ｂがオンからオフに切り替わる時刻ｔ１で、、クランプ制御回路１５のエッジ検出回路１６は、トランジスタ制御回路１３のトランジスタ制御信号ｂの立ち下がりエッジｂ１を検出し、パルス状のエッジ検出信号ｃをタイマー１７に出力する。
タイマー１７では、エッジ検出信号ｃが入力されると、予め設定された時間Ｔ１の間、トランジスタＴｒ２のゲートをオンにするクランプ制御信号ｄを出力する。
時間Ｔ１は、ソレノイド１により発生するサージ電圧をトランジスタＴｒ１が吸収するために必要な時間を求め、設計マージン等を考慮して、適切な時間を設定してある。従って、トランジスタＴｒ２のゲートは時間Ｔ１の間オンになり、クランプ回路１４のツェナーダイオードＺＤ１のカソード側と出力端子１２およびトランジスタＴｒ１のドレインが接続される。
【００３１】
時間Ｔ１が終了し、クランプ制御信号ｄがオフになる時刻ｔ２で、トランジスタＴｒ２はオフになる。
すなわち、クランプ回路１４は、タイマー１７からクランプ制御信号ｄが出力され、トランジスタＴｒ２がオンにされている時間Ｔ１の間のみ、出力端子１２とトランジスタＴｒ１のゲートｇ１間に接続され、出力端子１２に印加された電圧をクランプし、それ以外の期間は、トランジスタＴｒ２がオフにされているため、動作しない。
【００３２】
ここで、図３を用いてクランプ回路１４のクランプ電圧Ｖｃ１の範囲について説明する。
クランプ回路１４は、トランジスタＴｒ１がソレノイドにより発生するサージ電圧を吸収する時間Ｔ１の間のみ出力端子１２とトランジスタＴｒ１のゲート間に接続され、それ以外の期間は、トランジスタＴｒ２により、出力端子１２から切り離されている。
そのため、クランプ電圧Ｖｃ１は、ＩＧＮライン通常電圧Ｖｉｇｎより高ければ、十分であり、オルタネータ３からの過電圧Ｖａとソレノイドオン電圧Ｖｏｎの差（ＶａーＶｏｎ）より低くなっても、なんら差し支えない。
従って、クランプ電圧Ｖｃ１の最小値はＩＧＮライン通常電圧Ｖｉｇｎとなる。また、クランプ電圧Ｖｃ１の最大値は、従来例と同様にトランジスタＴｒ１のドレインーソース間耐圧ＢＶｄｓである。
【００３３】
半導体集積回路１０の発熱を抑えるために、クランプ電圧Ｖｃ１として、最小値であるＩＧＮライン通常電圧Ｖｉｇｎとほぼ等しく、かつ、電圧誤差を考慮してＶｉｇｎより若干高い電圧を設定する。
図２に戻り、トランジスタＴｒ１のドレインーソース電圧Ｖｄｓは、クランプ回路１４が接続されている時間Ｔ１の間は、ＩＧＮライン通常電圧Ｖｉｇｎと略等しいクランプ電圧Ｖｃ１に保たれ、時間Ｔ１の終了後、ランプ回路１４が出力端子１２すなわちトランジスタＴｒ１のドレインから切り離されたときには、ＩＧＮライン通常電圧Ｖｉｇｎとなる。
【００３４】
クランプ電圧Ｖｃ１が従来例におけるクランプ電圧Ｖｃ４より小さくなったため、トランジスタＴｒ１で消費されるパワーＰ１のターンオフ時におけるピークパワー値ＰＰ１の値は、従来例におけるピークパワー値ＰＰ４より小さくなる。トランジスタＴｒ１で吸収するサージ電圧エネルギーが同一であれば、トランジスタＴｒ１がサージ電圧エネルギーを吸収するためにかかる時間は、ピークパワー値と反比例するので、時間Ｔ１は、従来例における時間Ｔ４より長くなる。
図４にシュミレーション結果を示す。図４の（ａ）は、時間とトランジスタで消費されるパワーの関係を、図４の（ｂ）は、時間と半導体集積回路の温度の関係を示している。ピークパワー値ＰＰ１が２５Ｗで、時間Ｔ１が４ｍｓの場合、半導体集積回路１０のサージ電圧吸収による発熱温度Ｔｅ１は、５４℃までの上昇に抑えられる。
【００３５】
以上説明したように、本発明の半導体集積回路によれば、ソレノイド１を駆動するトランジスタＴｒ１を制御するトランジスタ制御回路１３の制御信号の立ち下がりを、クランプ制御回路１５のエッジ検出回路１６で検知して、タイマー１７で所定の時間、トランジスタＴｒ２をオンにし、クランプ回路１４を導通させることにより、ソレノイド１がターンオフし、逆起電圧によるサージ電圧が出力端子１２に印加される期間だけ、クランプ回路１４を、出力端子１２に電気的に接続し、その他の期間は、クランプ回路１４は出力端子１２から電気的に遮断されているので、クランプ回路１４のクランプ電圧Ｖｃ１をほぼＩＧＮラインの通常電圧まで下げて設定することができる。
【００３６】
従って、トランジスタで消費されるパワー損失のピークパワー値も小さくすることができ、半導体集積回路の温度上昇を少なくできるので、放熱効果が低下しても動作温度範囲で動作する範囲内において、半導体集積回路を小型化することができる。
すなわち、出力端子に印加される過電圧から出力用のトランジスタを保護すると同時に、半導体集積回路の小型化が可能な半導体集積回路を提供できる。
【００３７】
次にクランプ制御回路の構成を変えた本発明の第２の実施例を説明する。図５は構成を示す図であり、図６は各信号のタイミングチャートである。
半導体集積回路２０内のクランプ制御回路２１は、出力端子電圧モニター回路２２、エッジ検出回路２３およびタイマー２４から構成される。出力端子電圧モニター回路２２は、基準電圧を出力する基準電圧発生回路２５と、出力端子１２に接続される抵抗Ｒ４と、抵抗Ｒ４とグランドに接続される抵抗Ｒ５と、出力端子１２の電圧を抵抗Ｒ４およびＲ５で分圧した電圧と基準電圧を比較するコンパレータ２６から構成されている。
【００３８】
出力端子電圧モニター回路２２の抵抗Ｒ４およびＲ５の抵抗値と基準電圧発生回路２５の基準電圧は、出力端子電圧が、オルタネータ３からの過電圧より大きく、トランジスタＴｒ１のドレインーソース間耐圧ＢＶｄｓより小さいサージ電圧検出判定レベルＶｓより大きくなったときに、コンパレータ２６の出力信号がハイレベルからロウレベルに変化するように設定されている。
エッジ検出回路２３は、コンパレータ２６の出力に接続され、コンパレータ２６の出力の立ち下がりエッジを検出し、エッジ検出信号をタイマー２４に出力する。タイマー２４の出力はスイッチング用のトランジスタＴｒ２に接続されている。
【００３９】
図６に示すタイミングチャートを用いて、半導体集積回路２０の動作を説明する。
ＣＰＵ５からソレノイド１を制御するソレノイド制御信号ａが出力されると、ソレノイド制御信号ａがオンからオフに切り替わると、トランジスタ制御回路１３によりトランジスタＴｒ１もオンからオフに切り替わる。
トランジスタＴｒ１がオンからオフに切り替わる時、ソレノイド１の有するインダクタンス成分Ｌ１により、逆起電圧が発生し、出力端子１２には、逆起電圧によるサージ電圧が印加される。
【００４０】
出力端子１２に印加されたサージ電圧が、サージ電圧検出レベルＶｓより大きくなると、出力端子電圧モニター回路２２のコンパレータ２６から出力されるコンパレータ出力信号ｅがハイレベルからロウレベルに切り替わる。エッジ検出回路２３は、コンパレータ出力信号ｅの立ち下がりエッジｅ１を検出し、パルス状のエッジ検出信号ｆをタイマー２４に出力する。タイマー２４は、エッジ検出信号ｆが入力されると、予め設定された時間Ｔ１の間、トランジスタＴｒ２のゲートｇ２をオンにするクランプ制御信号ｇを出力する。
実施例１と同様に、クランプ回路１４は、タイマー２４からクランプ制御信号ｇが出力され、トランジスタＴｒ２がオンにされている時間Ｔ１の間のみ、出力端子１２とトランジスタＴｒ１のゲート間に電気的に接続され、出力端子１２に印加された電圧をクランプし、それ以外の期間は、トランジスタＴｒ２がオフにされているため、動作しない。
その他の構成および動作は第１の実施例と同様である。
【００４１】
第２の実施例では、出力端子にサージ電圧検出判定レベルＶｓを越えた電圧が印加されたときに、クランプ回路を動作させるようにしたので、第１の実施例の効果に加え、ソレノイド１をターンオフした時以外に静電気等を原因とするサージ電圧が印加されても、出力トランジスタＴｒ１を過電圧による破壊から保護することができる。
【００４２】
次にクランプ回路の構成を変えた本発明の第３の実施例を説明する。図７は構成を示す図である。
半導体集積回路３０のクランプ回路３１は、アノード側で直列接続されたダイオードＤ１とツェナーダイオードＺＤ１と、ツェナーダイオードＺＤ２から構成されている。ツェナーダイオードＺＤ２のアノード側は、ツェナーダイオードＺＤ１のカソード側とクランプ制御回路３２のスイッチング用のトランジスタＴｒ２のソースｓ２に接続され、カソード側はトランジスタＴｒ２のドレインｄ２と出力端子１２に接続されている。
【００４３】
スイッチング用のトランジスタＴｒ２がオンのときには、クランプ回路３１のツェナーダイオードＺＤ２は、クランプ動作に影響を与えないため、クランプ回路３１は、第１の実施例と同様にクランプ電圧Ｖｃ１で出力端子１２の電圧をクランプする。
スイッチング用のトランジスタＴｒ２がオフのときには、ツェナーダイオードＺＤ２がクランプ回路３１に加わるので、クランプ電圧Ｖｃ２は、ツェナーダイオードＺＤ２のツェナー電圧をＶｚ２とすると、
Ｖｃ２＝Ｖｃ１＋Ｖｚ２
となる。クランプ電圧Ｖｃ２が、オルタネータの過電圧をＶａ、ソレノイドのオン電圧をＶｏｎ、トランジスタＴｒ１のドレインーソース間耐圧をＢＶｄｓとすると、
Ｖａ−Ｖｏｎ＜Ｖｃ２＜ＢＶｄｓ
となるように、ツェナーダイオードＺＤ２のツェナー電圧Ｖｚ２は設定されている。
【００４４】
第３の実施例では、クランプ制御回路が動作していない時にも、クランプ動作が行われるようにしたので、第１の実施例の効果に加え、半導体集積回路３０の電源がオフになっていても、出力トランジスタＴｒ１を過電圧による破壊から保護することができる。
【００４５】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、ソレノイド等のインダクタンスを有する外部の負荷を駆動するトランジスタを制御するトランジスタ制御回路の制御信号の立ち下がり等の変化を検知して、検知結果に基づいて、出力端子とトランジスタのゲート間に所定の電圧以上で導通するツェナーダイオード等から構成される過電圧保護手段を設けたクランプ回路をトランジスタのオフ時点から所定時間のみ接続することにより、クランプ回路が導通する電圧を出力端子の通常電圧まで下げて設定することができる。これにより、トランジスタで消費されるパワーのピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできるので、放熱効果が低下しても動作温度範囲で動作する範囲内において、半導体集積回路を小型化することができる。
上記の所定時間はトランジスタを保護するに十分な時間に設定して、トランジスタ制御回路の出力信号の立ち下がりエッジを検出し、上記所定時間の間、クランプ回路を接続する信号を出力するタイマーをそなえることにより、トランジスタのターンオフとほぼ同時にクランプ回路を動作させることができるので、クランプ動作の信頼性を保つことができる。
【００４６】
また、出力端子の電圧を検知して、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ、出力端子とトランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を接続することにより、クランプ回路が動作する電圧を、出力電圧の通常電圧まで下げて設定することができる。これにより、過電圧によりトランジスタで消費されるパワーのピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできるとともに、トランジスタ制御回路から出力されるトランジスタ制御信号に変化のない、静電気等を原因とする過電圧からもトランジスタを保護することができる。
【００４７】
クランプ回路を接続させる場合と、接続させない場合に切り替えるスイッチを有することにより、トランジスタをオンからオフにするオフ過程以外の時は、確実にクランプ回路を出力端子から切り離すことができ、クランプ動作以外の時の半導体集積回路の動作の信頼性を向上できる。
また、クランプ回路として、出力端子とトランジスタのゲート間に複数の直列に接続されたツェナーダイオードを設け、クランプ制御回路が出力端子の電圧が基準電圧より大きくなった時点から、所定時間のみ複数のツェナーダイオードの内の一部を短絡するように構成することにより、クランプ制御回路が動作しない場合にも、出力端子に印加された過電圧からトランジスタ回路を保護することができる。
【図面の簡単な説明】
【図１】第１の実施例の構成を示す図である。
【図２】第１の実施例における各信号のタイミングチャートである。
【図３】クランプ電圧の範囲を説明する図である。
【図４】半導体集積回路の温度上昇のシュミレーション結果を示す図である。
【図５】第２の実施例の構成を示す図である。
【図６】第２の実施例における各信号のタイミングチャートである。
【図７】第３の実施例の構成を示す図である。
【図８】従来例の構成を示す図である。
【図９】従来例における各信号のタイミングチャートである。
【図１０】クランプ電圧の範囲を説明する図である。
【図１１】半導体集積回路の温度上昇のシュミレーション結果を示す図である。
【符号の説明】
１ ソレノイド
２ ＩＧＮライン
３ オルタネータ
４ バッテリ
５ ＣＰＵ
１０、２０、３０、４０ 半導体集積回路
１１ 入力端子
１２ 出力端子
１３ トランジスタ制御回路
１４、３１、４１ クランプ回路
１５、２１ クランプ制御回路
１６、２３ エッジ検出回路
１７、２４ タイマー
２２ 出力電圧モニター回路
２５ 基準電圧発生回路
２６ コンパレータ
Ｄ１ ダイオード
ｄ１、ｄ２ ドレイン
ｇ１、ｇ２ ゲート
Ｌ１ インダクタンス成分
Ｒ１ 抵抗成分
Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗
ｓ１、ｓ２ ソース
Ｔｒ１、Ｔｒ２ トランジスタ
ＺＤ１、ＺＤ２、ＺＤ３ ツェナーダイオード
【発明の属する技術分野】
本発明は、出力用のトランジスタを出力端子に印加される過電圧から保護するアクティブクランプ回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
従来、出力端子に印加される過電圧としては、静電気によるサージ電圧や負荷の異常による高電圧が問題とされ、出力用のトランジスタをこれらの過電圧から保護する過電圧保護回路が種々考案されてきた。
近年、出力用のトランジスタのスイッチング動作の高速化が進み、スイッチの切り替え時に、負荷回路のインダクタンスにより逆起電圧が発生し、特にターンオフ時に発生する逆起電圧は、出力用のトランジスタが解放状態となるためブレークダウンを引き起こすことがあり、これらのサージ電圧に対する対策が求められるようになってきた。
特に負荷として、ソレノイドを用いる場合には、ソレノイドをターンオフする過程で発生する逆起電圧によるサージ電圧から、出力用のトランジスタを保護する保護回路が必要とされる。
【０００３】
図８は、ターンオフ過程でソレノイドにより発生するサージ電圧から、出力用のトランジスタを保護するために、アクティブクランプ回路を使用した過電圧保護回路の一例である。
ソレノイド１はインダクタンス成分Ｌ１および抵抗成分Ｒ１を有し、一方の端子は、ＩＧＮライン２によりオルタネータ３とバッテリ４に接続され、他方の端子は半導体集積回路４０の出力端子１２へ接続されている。
【０００４】
半導体集積回路４０は、ＣＰＵ５から入力端子１１を介して入力した制御信号によりソレノイド１を駆動する駆動回路であり、出力用のトランジスタＴｒ１と、トランジスタＴｒ１を制御するトランジスタ制御回路１３と、トランジスタＴｒ１を出力端子１２から入ってくるサージ電圧から保護するクランプ回路４１と、抵抗Ｒ２およびＲ３から構成される。
クランプ回路４１は、アノード側で直列接続されたダイオードＤ１とツェナーダイオードＺＤ３から構成される。
【０００５】
入力端子１１はトランジスタ制御回路１３に接続され、トランジスタ制御回路１３は、他方が接地されている抵抗Ｒ２とクランプ回路４１のダイオードＤ１のカソード側と抵抗Ｒ３に接続されている。
抵抗Ｒ３の他端はトランジスタＴｒ１のゲートｇ１に接続されている。トランジスタＴｒ１のドレインｄ１は出力端子１２とクランプ回路４１のツェナーダイオードＺＤ３のカソード側に接続され、ソースｓ１は接地されている。
【０００６】
これらの構成により、ターンオフの過程で、ソレノイド１により発生したサージ電圧が、トランジスタＴｒ１のドレインｄ１に印加され、オフ状態のトランジスタＴｒ１がブレークダウンする前に、クランプ回路４１のツェナーダイオードＺＤ３が導通し、トランジスタＴｒ１のゲートｇ１がオンになり、サージ電圧はトランジスタＴｒ１のドレインｄ１からソースｓ１へ流れる。
トランジスタＴｒ１がオン状態なので、ドレインーソース間に過大な高電圧が印加されることはなく、素子が破壊されることはない。
ダイオードＤ１は、トランジスタ制御回路１３からの制御信号によりトランジスタＴｒ１をオンさせたときに、ゲートｇ１からドレインｄ１を経由する電流を遮断するために設置されている。
【０００７】
次に、半導体集積回路４０の各部位における詳細な動作を説明する。
ＣＰＵ５からソレノイド１のオンまたはオフを制御する図９に示すようなソレノイド制御信号ａが出力されると、トランジスタ制御回路１３はトランジスタＴｒ１をオンまたはオフにするトランジスタ制御信号ｂを出力する。
図９の時刻ｔ７において、ソレノイド制御信号ａがオンになると、トランジスタ制御信号ｂもオンになり、抵抗成分Ｒ１のソレノイド１がオンになる。このとき、トランジスタＴｒ１のドレインーソース間に流れるドレイン電流をＩｄ、トランジスタＴｒ１のオン抵抗の抵抗値をＲｏｎ、ＩＧＮラインの通常電圧をＶｉｇｎ、とすると、トランジスタＴｒ１のオン状態のドレイン電流Ｉｄｏｎは、
Ｉｄｏｎ＝Ｖｉｇｎ／（Ｒ１＋Ｒｏｎ）
と表せる。
【０００８】
トランジスタＴｒ１のオン抵抗Ｒｏｎとソレノイド１の抵抗成分Ｒ１は
Ｒｏｎ〓Ｒ１
であるので、トランジスタＴｒ１のオン状態でのドレイン電流Ｉｄｏｎは
Ｉｄｏｎ〓Ｖｉｇｎ／Ｒ１ （１）
とみなすことができる。
トランジスタＴｒ１のオン状態のドレイン電流Ｉｄｏｎはソレノイド１に流れる電流でもあるので、このときソレノイド１に蓄積されるソレノイドエネルギーＥｓは、
Ｅｓ＝１／２・Ｌ１・（Ｖｉｇｎ／Ｒ１）２
となる。
【０００９】
次に、図９における時刻ｔ８において、ソレノイド制御信号ａがオン制御からオフ制御に切り替えられると、トランジスタ制御信号ｂはオフになり、トランジスタＴｒ１もオフになり、ソレノイド１には逆起電圧が発生し、この電圧は、サージ電圧として半導体集積回路４０の出力端子１２へ印加される。
このサージ電圧は、ツェナーダイオードＺＤ３のツェナー電圧Ｖｚ３およびダイオードＤ１の順方向電圧Ｖｄ１およびトランジスタＴｒ１のゲートしきい電圧Ｖｇｓ（ｔｈ）でクランプされる。したがって、クランプ電圧Ｖｃ４は、
Ｖｃ４＝Ｖｚ３＋Ｖｄ１＋Ｖｇｓ（ｔｈ） （２）
となる。
【００１０】
トランジスタＴｒ１のゲートーソース間電圧Ｖｇｓは、図９に示すように、トランジスタ制御信号ｂがオフになった時刻ｔ８で、瞬間的に低減し、トランジスタＴｒ１はオフになるが、直後には、ソレノイド１から発生した逆起電圧によりクランプ回路４１が導通し、ゲートｇ１には電圧が印加され、ゲートｇ１に印加された電圧がゲートしきい値Ｖｇｓ（ｔｈ）を越えると、トランジスタＴｒ１は、再びオン状態になる。
トランジスタＴｒ１のドレイン−ソース電圧Ｖｄｓは、サージ電圧により、クランプ回路４１が導通している時刻ｔ８から時刻ｔ９の間は、クランプ電圧Ｖｃ４に保たれ、サージ電圧が失われクランプ回路４１が導通しなくなった時刻ｔ９以後は、ＩＧＮライン通常電圧Ｖｉｇｎに保たれる。
【００１１】
ソレノイド１がオン制御からオフ制御に切り替えられた直後に、トランジスタＴｒ１で消費されるパワ−Ｐ４の瞬時値であるピークパワー値ＰＰ４は、クランプ電圧Ｖｃ４×ドレイン電流Ｉｄｏｎであり、式（１）と式（２）より
トランジスタＴｒ１でサージ電圧エネルギーＥｓを消費する時間をＴ４とすると、サージ電圧による、パワー損失Ｐ４ｓは式（３）から
【００１２】
パワー損失Ｐ４ｓとサージ電圧エネルギーＥｓは等しいことから、時間Ｔ４は、
つまり、トランジスタＴｒ１で消費されるソレノイドオフ直後のピークパワー値ＰＰ４が大きければ時間Ｔ４は小さく、ピークパワー値ＰＰ４が小さければ、時間Ｔ４は大きい。
【００１３】
次にクランプ電圧Ｖｃ４の範囲について図１０を用いて説明する。ＩＧＮライン２はバッテリ４とオルタネータ３に接続され、ＩＧＮライン２には、通常は、バッテリ４の電圧が印加されている。
しかし、何らかの原因で、バッテリ４のプラス端子が外れると、ＩＧＮライン２には、ＩＧＮライン通常電圧Ｖｉｇｎを越えたオルタネータ３からの過電圧Ｖａが直接印加される。
【００１４】
このオルタネータからの過電圧Ｖａにより、トランジスタＴｒ１がオンしてしまうと、ソレノイド１は誤動作してしまうので、一般には、トランジスタＴｒ１がオフしている間に、オルタネータ３からの過電圧ＶａによりトランジスタＴｒ１がオンすることのないように、クランプ電圧Ｖｃ４は、ソレノイド１のオン電圧をＶｏｎとすると、
Ｖｃ４＞Ｖａ−Ｖｏｎ （５）
となるように設定される。
【００１５】
また、クランプ電圧Ｖｃ４がトランジスタＴｒ１のドレイン−ソース間耐圧ＢＶｄｓよりも高いと、ソレノイド１で発生するサージ電圧によりトランジスタＴｒ１が破壊されるため、クランプ電圧Ｖｃ４は、トランジスタＴｒ１のドレイン−ソース間耐圧ＢＶｄｓよりも小さくなければならない。すなわちクランプ電圧Ｖｃ４は、
Ｖｃ４＜ＢＶｄｓ （６）
となるように設定される。
従って、式（５）と式（６）より、クランプ電圧Ｖｃ４の範囲は、
Ｖａ−Ｖｏｎ＜Ｖｃ４＜ＢＶｄｓ （７）
となる。
【００１６】
従って、式（２）と式（７）から、ダイオードＤ１の順方向電圧Ｖｄ１とツェナーダイオードＺＤ３のツェナー電圧Ｖｚ３を
ＶａーＶｏｎ＜Ｖｚ３＋Ｖｄ１＋Ｖｇｓ（ｔｈ）＜ＢＶｄｓ
となるように設定することにより、クランプ回路４０は、トランジスタＴｒ１を過電圧から保護することができる。
【００１７】
【発明が解決しようとする課題】
近年、電子機器における機能向上は目覚ましく、種々の機能を小型機器に搭載するために、半導体集積回路に対する小型化の要求がまっている。
しかしながら、半導体集積回路を小型化し、チップ面積が小さくなると、半導体集積回路の放熱効果が低減してしまう。半導体素子で発生した熱は、チップ面から接着剤を介して放熱板へ伝導し、放熱されるため、放熱効果の低減は、素子の熱暴走を招く。特にパワー損失の大きい出力用のトランジスタにおける発熱は、半導体集積回路の小型化を妨げる要因のひとつである。
トランジスタのパワー損失が大きければ、温度上昇値が大きくなることは、当然であるが、パワー損失が同量であるときには、トランジスタの発熱は、パワー損失のピークパワー値により影響される。
【００１８】
ソレノイド１により発生したサージ電圧による、トランジスタＴｒ１におけるパワー損失のピークパワー値と、トランジスタＴｒ１の発熱の関係を説明する。
クランプ電圧Ｖｃ４は、オルタネータの過電圧Ｖａ、ソレノイド１のオン電圧Ｖｏｎと、トランジスタＴｒ１のドレインーソース間耐圧ＢＶｄｓにより
Ｖａ−Ｖｏｎ＜Ｖｃ４＜ＢＶｄｓ
の範囲に設定されている。
ピークパワ−値ＰＰ４は、クランプ電圧Ｖｃ４がオルタネータの過電圧Ｖａとソレノイド１のオン電圧Ｖｏｎの差（Ｖａ−Ｖｏｎ）である時のピークパワー値をＰＰ４ａ、クランプ電圧Ｖｃ４がドレインーソース間耐圧ＢＶｄｓである時のピークパワー値をＰＰ４ｂとするとピークパワー値ＰＰ４は、
ＰＰ４ａ＜ＰＰ４＜ＰＰ４ｂ
となる。
【００１９】
パワー損失が同じであれば、ピークパワー値ＰＰ４が大きく、パワー損失の消費時間Ｔ４が小さい場合には、熱伝導による放熱効果が少ないために、半導体集積回路４０の温度は、大きく上昇し、ピークパワー値ＰＰ４が小さく、消費時間Ｔ４が大きい場合には、放熱効果が大きいため、温度上昇は抑えられる。
よって、ピークパワー値ＰＰ４ａに対する半導体集積回路４０の上昇した温度をＴｅ４ａ、ピークパワー値ＰＰ４ｂに対する上昇した温度をＴｅ４ｂとすると、半導体集積回路４０の上昇した温度Ｔｅ４は
Ｔｅ４ａ＜Ｔｅ４＜Ｔｅ４ｂ
となる。
【００２０】
図１１に、シュミレーション結果を示す。図１１の（ａ）は、時間とトランジスタで消費されるパワーの関係を、図１１の（ｂ）は、時間と半導体集積回路の温度の関係を示している。サージ電圧エネルギーを１ｍｍ２あたり５０ｍｊとし、ピークパワー値ＰＰ４ｃが５０Ｗで、時間Ｔ４ｃが２ｍｓの場合には、温度Ｔｅ４ｃは７５℃となり、ピークパワー値ＰＰ４ｄが４０Ｗで、時間Ｔ４ｄが２、５ｍｓの場合の温度Ｔｅ４ｃは６６℃となる。
【００２１】
上記のように、従来のトランジスタ保護回路では、クランプ回路のクランプ電圧の設定可能範囲が狭く、そのために、ソレノイドにより発生したサージ電圧から、アクティブクランプ動作で出力用のトランジスタを保護する時に発生するパワー損失のピークパワー値ＰＰ４の範囲も狭くなり、半導体集積回路の温度上昇を低減できないため、小型化が妨げられている。
本発明は、このような従来の問題点に鑑み、出力端子に印加される過電圧から出力用のトランジスタを保護すると同時に、小型化が可能な半導体集積回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
このため、本発明は、出力端子を介して外部に接続された負荷を駆動するトランジスタと、トランジスタを制御するトランジスタ制御回路と、出力端子とトランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を有する半導体集積回路において、トランジスタ制御回路の制御信号の変化を検知し、検知結果に基づいて、トランジスタのオフ時点から所定時間のみクランプ回路を接続するクランプ制御回路を有するものとする。
また、上記の所定時間はトランジスタを保護するに十分な時間に設定されるものとし、クランプ制御回路は、トランジスタ制御回路の出力信号の立ち下がりエッジを検出するエッジ検出回路と、エッジ検出回路で立ち下がりエッジを検出後、上記所定時間の間、クランプ回路を接続する信号を出力するタイマーを有することができる。
【００２３】
さらに、出力端子を介して外部に接続された負荷を駆動するトランジスタと、トランジスタを制御するトランジスタ制御回路と、出力端子と前記トランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を有する半導体集積回路において、出力端子の電圧を検知し、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ前記クランプ回路を接続するクランプ制御回路を有することもできる。
上記の所定時間はトランジスタを保護するに十分な時間に設定されるものとし、
クランプ制御回路は、出力端子の電圧と基準電圧を比較するコンパレータと、該コンパレータの出力信号のエッジを検出するエッジ検出回路と、エッジ検出回路でエッジを検出後、上記所定時間の間、クランプ回路を接続する信号を出力するタイマーを有することができる。
【００２４】
なお、負荷はソレノイドであり、クランプ回路は、ソレノイドがオンからオフに切り替わる過程で生じる逆起電圧により発生するサージ電圧をクランプすることが好ましい。
また、クランプ制御回路は、クランプ回路を接続させる場合と、接続させない場合に切り替えるスイッチを有するものとした。
さらに、クランプ回路として、出力端子とトランジスタのゲート間に複数の直列に接続されたツェナーダイオードを設けた場合においては、出力端子の電圧を検知し、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ複数のツェナーダイオードの内の一部を短絡するクランプ制御回路を有するものとしてもよい。
【００２５】
【作用】
ソレノイド等のインダクタンスを有する外部の負荷を駆動するトランジスタを制御するトランジスタ制御回路の制御信号の立ち下がり等の変化を検知して、検知結果に基づいて、出力端子とトランジスタのゲート間に所定の電圧以上で導通する例えばツェナーダイオード等から構成される過電圧保護手段を設けたクランプ回路をトランジスタのオフ時点から所定時間のみ接続することにより、クランプ回路が導通する電圧を出力端子の通常電圧まで下げて設定することができ、トランジスタで消費されるパワー損失のピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできる。
トランジスタ制御回路の出力信号の立ち下がりエッジを検出し、トランジスタを保護するに十分な所定時間の間、クランプ回路を接続する信号を出力するタイマーをそなえることにより、トランジスタのターンオフとほぼ同時にクランプ回路を動作させることができる。
【００２６】
出力端子の電圧を検知して、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ、出力端子とトランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を接続することにより、クランプ回路が動作する電圧を出力端子の通常電圧まで下げて設定することができ、過電圧により生じるトランジスタで消費されるパワー損失のピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできるとともに、トランジスタ制御回路の信号に変化のない、静電気等を原因とする過電圧からもトランジスタを保護することができる。
【００２７】
クランプ回路を接続させる場合と、接続させない場合に切り替えるスイッチを有することにより、トランジスタをオンからオフにするオフ過程以外の時は、確実にクランプ回路を出力端子から切り離すことができ、クランプ動作以外の時の半導体集積回路の動作の信頼性を向上できる。
また、クランプ回路として、出力端子とトランジスタのゲート間に複数の直列に接続されたツェナーダイオードを設け、クランプ制御回路が出力端子の電圧が基準電圧より大きくなった時点から、所定時間のみ複数のツェナーダイオードの内の一部を短絡するように構成することにより、クランプ制御回路が動作しない場合にも、出力端子に印加された過電圧からトランジスタ回路を保護することができる。
【００２８】
【発明の実施の形態】
本発明の実施の形態を実施例により説明する。
図１は第１の実施例の構成を示し、図２は各信号のタイミングチャートを示す。また図３はクランプ電圧の許容範囲を、図４はシュミレーション結果を示す。
半導体集積回路１０のクランプ回路１４は、アノード側で直列接続されたダイオードＤ１とツェナーダイオードＺＤ１から構成され、クランプ制御回路１５は、エッジ検出回路１６、タイマー１７およびスイッチング用のトランジスタＴｒ２から構成される。
エッジ検出回路１６は、入力側が、トランジスタ制御回路１３の出力に接続され、出力側はタイマー１７に接続され、トランジスタ制御回路１３の出力の立ち下がりエッジを検出し、エッジ検出信号をタイマー１７に出力する。
タイマー１７の出力はスイッチング用のトランジスタＴｒ２のゲートｇ２に接続されている。トランジスタＴｒ２のソースｓ２は、クランプ回路１４のツェナーダイオードＺＤ１に接続され、ドレインｄ２は出力端子１２とトランジスタＴｒ１のドレインｄ１に接続されている。
その他の構成は図８に示す従来例と同様である。
【００２９】
図２に示すタイミングチャートを用いて、半導体集積回路１０の動作を説明する。
ＣＰＵ５からソレノイド１を制御するソレノイド制御信号ａが出力されると、ソレノイド制御信号ａのオン、オフに従って、トランジスタ制御回路１３はトランジスタＴｒ１をオンまたはオフにするトランジスタ制御信号ｂを出力する。
トランジスタＴｒ２により、クランプ回路１４は、出力端子１２から切り離されているため、ソレノイド制御信号ａがオン状態の場合や、オフ状態の場合、またターンオンのときには、クランプ回路１４により、出力端子電圧がクランプされることはない。
【００３０】
トランジスタ制御信号ｂがオンからオフに切り替わる時刻ｔ１で、、クランプ制御回路１５のエッジ検出回路１６は、トランジスタ制御回路１３のトランジスタ制御信号ｂの立ち下がりエッジｂ１を検出し、パルス状のエッジ検出信号ｃをタイマー１７に出力する。
タイマー１７では、エッジ検出信号ｃが入力されると、予め設定された時間Ｔ１の間、トランジスタＴｒ２のゲートをオンにするクランプ制御信号ｄを出力する。
時間Ｔ１は、ソレノイド１により発生するサージ電圧をトランジスタＴｒ１が吸収するために必要な時間を求め、設計マージン等を考慮して、適切な時間を設定してある。従って、トランジスタＴｒ２のゲートは時間Ｔ１の間オンになり、クランプ回路１４のツェナーダイオードＺＤ１のカソード側と出力端子１２およびトランジスタＴｒ１のドレインが接続される。
【００３１】
時間Ｔ１が終了し、クランプ制御信号ｄがオフになる時刻ｔ２で、トランジスタＴｒ２はオフになる。
すなわち、クランプ回路１４は、タイマー１７からクランプ制御信号ｄが出力され、トランジスタＴｒ２がオンにされている時間Ｔ１の間のみ、出力端子１２とトランジスタＴｒ１のゲートｇ１間に接続され、出力端子１２に印加された電圧をクランプし、それ以外の期間は、トランジスタＴｒ２がオフにされているため、動作しない。
【００３２】
ここで、図３を用いてクランプ回路１４のクランプ電圧Ｖｃ１の範囲について説明する。
クランプ回路１４は、トランジスタＴｒ１がソレノイドにより発生するサージ電圧を吸収する時間Ｔ１の間のみ出力端子１２とトランジスタＴｒ１のゲート間に接続され、それ以外の期間は、トランジスタＴｒ２により、出力端子１２から切り離されている。
そのため、クランプ電圧Ｖｃ１は、ＩＧＮライン通常電圧Ｖｉｇｎより高ければ、十分であり、オルタネータ３からの過電圧Ｖａとソレノイドオン電圧Ｖｏｎの差（ＶａーＶｏｎ）より低くなっても、なんら差し支えない。
従って、クランプ電圧Ｖｃ１の最小値はＩＧＮライン通常電圧Ｖｉｇｎとなる。また、クランプ電圧Ｖｃ１の最大値は、従来例と同様にトランジスタＴｒ１のドレインーソース間耐圧ＢＶｄｓである。
【００３３】
半導体集積回路１０の発熱を抑えるために、クランプ電圧Ｖｃ１として、最小値であるＩＧＮライン通常電圧Ｖｉｇｎとほぼ等しく、かつ、電圧誤差を考慮してＶｉｇｎより若干高い電圧を設定する。
図２に戻り、トランジスタＴｒ１のドレインーソース電圧Ｖｄｓは、クランプ回路１４が接続されている時間Ｔ１の間は、ＩＧＮライン通常電圧Ｖｉｇｎと略等しいクランプ電圧Ｖｃ１に保たれ、時間Ｔ１の終了後、ランプ回路１４が出力端子１２すなわちトランジスタＴｒ１のドレインから切り離されたときには、ＩＧＮライン通常電圧Ｖｉｇｎとなる。
【００３４】
クランプ電圧Ｖｃ１が従来例におけるクランプ電圧Ｖｃ４より小さくなったため、トランジスタＴｒ１で消費されるパワーＰ１のターンオフ時におけるピークパワー値ＰＰ１の値は、従来例におけるピークパワー値ＰＰ４より小さくなる。トランジスタＴｒ１で吸収するサージ電圧エネルギーが同一であれば、トランジスタＴｒ１がサージ電圧エネルギーを吸収するためにかかる時間は、ピークパワー値と反比例するので、時間Ｔ１は、従来例における時間Ｔ４より長くなる。
図４にシュミレーション結果を示す。図４の（ａ）は、時間とトランジスタで消費されるパワーの関係を、図４の（ｂ）は、時間と半導体集積回路の温度の関係を示している。ピークパワー値ＰＰ１が２５Ｗで、時間Ｔ１が４ｍｓの場合、半導体集積回路１０のサージ電圧吸収による発熱温度Ｔｅ１は、５４℃までの上昇に抑えられる。
【００３５】
以上説明したように、本発明の半導体集積回路によれば、ソレノイド１を駆動するトランジスタＴｒ１を制御するトランジスタ制御回路１３の制御信号の立ち下がりを、クランプ制御回路１５のエッジ検出回路１６で検知して、タイマー１７で所定の時間、トランジスタＴｒ２をオンにし、クランプ回路１４を導通させることにより、ソレノイド１がターンオフし、逆起電圧によるサージ電圧が出力端子１２に印加される期間だけ、クランプ回路１４を、出力端子１２に電気的に接続し、その他の期間は、クランプ回路１４は出力端子１２から電気的に遮断されているので、クランプ回路１４のクランプ電圧Ｖｃ１をほぼＩＧＮラインの通常電圧まで下げて設定することができる。
【００３６】
従って、トランジスタで消費されるパワー損失のピークパワー値も小さくすることができ、半導体集積回路の温度上昇を少なくできるので、放熱効果が低下しても動作温度範囲で動作する範囲内において、半導体集積回路を小型化することができる。
すなわち、出力端子に印加される過電圧から出力用のトランジスタを保護すると同時に、半導体集積回路の小型化が可能な半導体集積回路を提供できる。
【００３７】
次にクランプ制御回路の構成を変えた本発明の第２の実施例を説明する。図５は構成を示す図であり、図６は各信号のタイミングチャートである。
半導体集積回路２０内のクランプ制御回路２１は、出力端子電圧モニター回路２２、エッジ検出回路２３およびタイマー２４から構成される。出力端子電圧モニター回路２２は、基準電圧を出力する基準電圧発生回路２５と、出力端子１２に接続される抵抗Ｒ４と、抵抗Ｒ４とグランドに接続される抵抗Ｒ５と、出力端子１２の電圧を抵抗Ｒ４およびＲ５で分圧した電圧と基準電圧を比較するコンパレータ２６から構成されている。
【００３８】
出力端子電圧モニター回路２２の抵抗Ｒ４およびＲ５の抵抗値と基準電圧発生回路２５の基準電圧は、出力端子電圧が、オルタネータ３からの過電圧より大きく、トランジスタＴｒ１のドレインーソース間耐圧ＢＶｄｓより小さいサージ電圧検出判定レベルＶｓより大きくなったときに、コンパレータ２６の出力信号がハイレベルからロウレベルに変化するように設定されている。
エッジ検出回路２３は、コンパレータ２６の出力に接続され、コンパレータ２６の出力の立ち下がりエッジを検出し、エッジ検出信号をタイマー２４に出力する。タイマー２４の出力はスイッチング用のトランジスタＴｒ２に接続されている。
【００３９】
図６に示すタイミングチャートを用いて、半導体集積回路２０の動作を説明する。
ＣＰＵ５からソレノイド１を制御するソレノイド制御信号ａが出力されると、ソレノイド制御信号ａがオンからオフに切り替わると、トランジスタ制御回路１３によりトランジスタＴｒ１もオンからオフに切り替わる。
トランジスタＴｒ１がオンからオフに切り替わる時、ソレノイド１の有するインダクタンス成分Ｌ１により、逆起電圧が発生し、出力端子１２には、逆起電圧によるサージ電圧が印加される。
【００４０】
出力端子１２に印加されたサージ電圧が、サージ電圧検出レベルＶｓより大きくなると、出力端子電圧モニター回路２２のコンパレータ２６から出力されるコンパレータ出力信号ｅがハイレベルからロウレベルに切り替わる。エッジ検出回路２３は、コンパレータ出力信号ｅの立ち下がりエッジｅ１を検出し、パルス状のエッジ検出信号ｆをタイマー２４に出力する。タイマー２４は、エッジ検出信号ｆが入力されると、予め設定された時間Ｔ１の間、トランジスタＴｒ２のゲートｇ２をオンにするクランプ制御信号ｇを出力する。
実施例１と同様に、クランプ回路１４は、タイマー２４からクランプ制御信号ｇが出力され、トランジスタＴｒ２がオンにされている時間Ｔ１の間のみ、出力端子１２とトランジスタＴｒ１のゲート間に電気的に接続され、出力端子１２に印加された電圧をクランプし、それ以外の期間は、トランジスタＴｒ２がオフにされているため、動作しない。
その他の構成および動作は第１の実施例と同様である。
【００４１】
第２の実施例では、出力端子にサージ電圧検出判定レベルＶｓを越えた電圧が印加されたときに、クランプ回路を動作させるようにしたので、第１の実施例の効果に加え、ソレノイド１をターンオフした時以外に静電気等を原因とするサージ電圧が印加されても、出力トランジスタＴｒ１を過電圧による破壊から保護することができる。
【００４２】
次にクランプ回路の構成を変えた本発明の第３の実施例を説明する。図７は構成を示す図である。
半導体集積回路３０のクランプ回路３１は、アノード側で直列接続されたダイオードＤ１とツェナーダイオードＺＤ１と、ツェナーダイオードＺＤ２から構成されている。ツェナーダイオードＺＤ２のアノード側は、ツェナーダイオードＺＤ１のカソード側とクランプ制御回路３２のスイッチング用のトランジスタＴｒ２のソースｓ２に接続され、カソード側はトランジスタＴｒ２のドレインｄ２と出力端子１２に接続されている。
【００４３】
スイッチング用のトランジスタＴｒ２がオンのときには、クランプ回路３１のツェナーダイオードＺＤ２は、クランプ動作に影響を与えないため、クランプ回路３１は、第１の実施例と同様にクランプ電圧Ｖｃ１で出力端子１２の電圧をクランプする。
スイッチング用のトランジスタＴｒ２がオフのときには、ツェナーダイオードＺＤ２がクランプ回路３１に加わるので、クランプ電圧Ｖｃ２は、ツェナーダイオードＺＤ２のツェナー電圧をＶｚ２とすると、
Ｖｃ２＝Ｖｃ１＋Ｖｚ２
となる。クランプ電圧Ｖｃ２が、オルタネータの過電圧をＶａ、ソレノイドのオン電圧をＶｏｎ、トランジスタＴｒ１のドレインーソース間耐圧をＢＶｄｓとすると、
Ｖａ−Ｖｏｎ＜Ｖｃ２＜ＢＶｄｓ
となるように、ツェナーダイオードＺＤ２のツェナー電圧Ｖｚ２は設定されている。
【００４４】
第３の実施例では、クランプ制御回路が動作していない時にも、クランプ動作が行われるようにしたので、第１の実施例の効果に加え、半導体集積回路３０の電源がオフになっていても、出力トランジスタＴｒ１を過電圧による破壊から保護することができる。
【００４５】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、ソレノイド等のインダクタンスを有する外部の負荷を駆動するトランジスタを制御するトランジスタ制御回路の制御信号の立ち下がり等の変化を検知して、検知結果に基づいて、出力端子とトランジスタのゲート間に所定の電圧以上で導通するツェナーダイオード等から構成される過電圧保護手段を設けたクランプ回路をトランジスタのオフ時点から所定時間のみ接続することにより、クランプ回路が導通する電圧を出力端子の通常電圧まで下げて設定することができる。これにより、トランジスタで消費されるパワーのピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできるので、放熱効果が低下しても動作温度範囲で動作する範囲内において、半導体集積回路を小型化することができる。
上記の所定時間はトランジスタを保護するに十分な時間に設定して、トランジスタ制御回路の出力信号の立ち下がりエッジを検出し、上記所定時間の間、クランプ回路を接続する信号を出力するタイマーをそなえることにより、トランジスタのターンオフとほぼ同時にクランプ回路を動作させることができるので、クランプ動作の信頼性を保つことができる。
【００４６】
また、出力端子の電圧を検知して、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ、出力端子とトランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を接続することにより、クランプ回路が動作する電圧を、出力電圧の通常電圧まで下げて設定することができる。これにより、過電圧によりトランジスタで消費されるパワーのピークパワー値を小さくすることができ、半導体集積回路の温度上昇を少なくできるとともに、トランジスタ制御回路から出力されるトランジスタ制御信号に変化のない、静電気等を原因とする過電圧からもトランジスタを保護することができる。
【００４７】
クランプ回路を接続させる場合と、接続させない場合に切り替えるスイッチを有することにより、トランジスタをオンからオフにするオフ過程以外の時は、確実にクランプ回路を出力端子から切り離すことができ、クランプ動作以外の時の半導体集積回路の動作の信頼性を向上できる。
また、クランプ回路として、出力端子とトランジスタのゲート間に複数の直列に接続されたツェナーダイオードを設け、クランプ制御回路が出力端子の電圧が基準電圧より大きくなった時点から、所定時間のみ複数のツェナーダイオードの内の一部を短絡するように構成することにより、クランプ制御回路が動作しない場合にも、出力端子に印加された過電圧からトランジスタ回路を保護することができる。
【図面の簡単な説明】
【図１】第１の実施例の構成を示す図である。
【図２】第１の実施例における各信号のタイミングチャートである。
【図３】クランプ電圧の範囲を説明する図である。
【図４】半導体集積回路の温度上昇のシュミレーション結果を示す図である。
【図５】第２の実施例の構成を示す図である。
【図６】第２の実施例における各信号のタイミングチャートである。
【図７】第３の実施例の構成を示す図である。
【図８】従来例の構成を示す図である。
【図９】従来例における各信号のタイミングチャートである。
【図１０】クランプ電圧の範囲を説明する図である。
【図１１】半導体集積回路の温度上昇のシュミレーション結果を示す図である。
【符号の説明】
１ ソレノイド
２ ＩＧＮライン
３ オルタネータ
４ バッテリ
５ ＣＰＵ
１０、２０、３０、４０ 半導体集積回路
１１ 入力端子
１２ 出力端子
１３ トランジスタ制御回路
１４、３１、４１ クランプ回路
１５、２１ クランプ制御回路
１６、２３ エッジ検出回路
１７、２４ タイマー
２２ 出力電圧モニター回路
２５ 基準電圧発生回路
２６ コンパレータ
Ｄ１ ダイオード
ｄ１、ｄ２ ドレイン
ｇ１、ｇ２ ゲート
Ｌ１ インダクタンス成分
Ｒ１ 抵抗成分
Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗
ｓ１、ｓ２ ソース
Ｔｒ１、Ｔｒ２ トランジスタ
ＺＤ１、ＺＤ２、ＺＤ３ ツェナーダイオード
Claims (7)
- 出力端子を介して外部に接続された負荷を駆動するトランジスタと、
該トランジスタを制御するトランジスタ制御回路と、
前記出力端子と前記トランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を有する半導体集積回路において、
前記トランジスタ制御回路の制御信号の変化を検知し、検知結果に基づいて、前記トランジスタのオフ時点から所定時間のみ前記クランプ回路を接続するクランプ制御回路を有することを特徴とする半導体集積回路。 - 前記所定時間は前記トランジスタを保護するに十分な時間に設定され、
前記クランプ制御回路は、前記トランジスタ制御回路の出力信号の立ち下がりエッジを検出するエッジ検出回路と、該エッジ検出回路で立ち下がりエッジを検出後、前記所定時間の間、前記クランプ回路を接続する信号を出力するタイマーを有することを特徴とする請求項１記載の半導体集積回路。 - 出力端子を介して外部に接続された負荷を駆動するトランジスタと、
該トランジスタを制御するトランジスタ制御回路と、
前記出力端子と前記トランジスタのゲート間に所定の電圧以上で導通する過電圧保護手段を設けたクランプ回路を有する半導体集積回路において、
前記出力端子の電圧を検知し、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ前記クランプ回路を接続するクランプ制御回路を有することを特徴とする半導体集積回路。 - 前記所定時間は前記トランジスタを保護するに十分な時間に設定され、
前記クランプ制御回路は、前記出力端子の電圧と基準電圧を比較するコンパレータと、該コンパレータの出力信号のエッジを検出するエッジ検出回路と、該エッジ検出回路でエッジを検出後、前記所定時間の間、前記クランプ回路を接続する信号を出力するタイマーを有することを特徴とする請求項３記載の半導体集積回路。 - 前記負荷はソレノイドであり、前記クランプ回路は、ソレノイドがオンからオフに切り替わる過程で生じる逆起電圧により発生するサージ電圧をクランプすることを特徴とする請求項１、２、３または４記載の半導体集積回路。
- 前記クランプ制御回路は、クランプ回路を接続させる場合と、接続させない場合に切り替えるスイッチを有することを特徴とする請求項１、２、３、４または５記載の半導体集積回路。
- 出力端子を介して外部に接続された負荷を駆動するトランジスタと、
該トランジスタを制御するトランジスタ制御回路と、
前記出力端子と前記トランジスタのゲート間に複数の直列に接続されたツェナーダイオードを設けたクランプ回路を有する半導体集積回路において、
前記出力端子の電圧を検知し、検知した電圧が基準電圧より大きくなった時点から、所定時間のみ前記複数のツェナーダイオードの内の一部を短絡するクランプ制御回路を有することを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19934497A JP3814958B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路 |
| US09/110,332 US6087877A (en) | 1997-07-09 | 1998-07-06 | Integrated circuit having surge protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19934497A JP3814958B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1132429A JPH1132429A (ja) | 1999-02-02 |
| JP3814958B2 true JP3814958B2 (ja) | 2006-08-30 |
Family
ID=16406220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19934497A Expired - Fee Related JP3814958B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087877A (ja) |
| JP (1) | JP3814958B2 (ja) |
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| US6087877A (en) | 2000-07-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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