JP2003247453A - 車載電子制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の車載電子制御装置では、ＣＰＵが極め
て多くの入出力を取扱うために集積回路素子の規模が大
きくなり、ノイズフィルタのフィルタ定数を確保するた
めにＥＣＵが大型化するという問題があった。 【解決手段】 マイクロプロセッサ１１１を有する中核
集積回路素子１１０ａと、低速デジタル信号が並列に入
力される間接並列入力回路１２４ｂを有し、入力された
デジタル信号を中核集積回路素子１１０ａにシリアル出
力する第一の付属集積回路素子１２０ａと、アナログ信
号が並列に入力され、入力されたアナログ信号をデジタ
ル信号に変換する多チャンネルＡＤ変換器１５４ａを有
し、多チャンネルＡＤ変換器１５４ａによって変換され
たデジタル信号を中核集積回路素子１１０ａにシリアル
出力する第二の付属集積回路素子１４０ａを備え、中核
集積回路素子１１０ａは、入力信号に応じた制御信号を
被制御装置に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、自動車用エンジ
ンの燃料供給制御等に用いられるマイクロプロセッサを
内蔵した車載電子制御装置に関し、特に多数の入出力信
号の扱い方を改善して装置の小型化・標準化を図ると共
に装置の安全性を向上させた車載電子制御装置に関する
ものである。

【０００２】

【従来の技術】図１４は、従来の車載電子制御装置を示
すブロック回路図である。図１４において、１は１枚の
プリント基板上に構成されたＥＣＵ（エンジンコントロ
−ルユニット）、２はＥＣＵ１の大型のＬＳＩ（集積回
路部品）で、このＬＳＩ２はＣＰＵ（マイクロプロセッ
サ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ５、
入力用デ−タセレクタ６、Ａ／Ｄ変換器７、出力ラッチ
メモリ８等をデ−タバス３０で結合して構成されてい
る。９はＥＣＵ１に制御電源を供給する電源ユニット、
１０は車載バッテリ、１１は車載バッテリ１０とＥＣＵ
１を接続する電源線、１２は電源スイッチである。ＥＣ
Ｕ１は、車載バッテリ１０から電源線１１及び電源スイ
ッチ１２を介して給電される電源ユニット９から制御電
源の供給を受けて動作するものであるが、その実行プロ
グラムやエンジン制御用制御定数等は予め不揮発フラッ
シュメモリ４に格納されている。

【０００３】１３は各種センサスイッチ、１４はブリー
ダ抵抗、１５は直列抵抗、１６は並列コンデンサ、１７
は入力抵抗、１８は正帰還抵抗、１９は比較器であり、
各種センサスイッチ１３からの多数のＯＮ／ＯＦＦ入力
信号は、プルアップまたはプルダウン抵抗としてのブリ
−ダ抵抗１４から、ノイズフィルタを構成する直列抵抗
１５と並列コンデンサ１６を経て比較器１９に供給され
るが、比較器１９には入力抵抗１７と正帰還抵抗１８が
接続されていて、並列コンデンサ１６の両端電圧が比較
器１９の負側端子に印加されている基準電圧を超えると
デ−タセレクタ６に論理「Ｈ」の信号を供給する。しか
し、並列コンデンサ１６の両端電圧が低下する時には、
正帰還抵抗１８による入力が加算されるので、基準電圧
よりもさらに低い電圧まで低下したことにより、比較器
１９の出力は論理「Ｌ」に復帰する。このようにして比
較器１９は、ヒステリシス機能を包含したレベル判定用
比較器としての機能を持っており、多数の比較器１９の
出力は、デ−タセレクタ６及びデ−タバス３０を介して
ＲＡＭメモリ５に格納されるようになっている。なお、
デ−タセレクタ６は、例えば１６ビットの入力を扱い、
ＣＰＵ３からチップセレクト信号を受けた時にデ−タバ
ス３０に出力するものであるが、入力点数は数十点に及
ぶので、複数のデ−タセレクタが用いられている。２０
は各種アナログセンサ、２１は直列抵抗、２２は並列コ
ンデンサである。

【０００４】また、各種アナログセンサ２０からの多数
のアナログ信号は、ノイズフィルタを構成する直列抵抗
２１と並列コンデンサ２２を介して、Ａ／Ｄ変換器７に
供給され、ＣＰＵ３からチップセレクト信号を受取った
Ａ／Ｄ変換器７のデジタル出力がデ−タバス３０を介し
てＲＡＭメモリ５に格納される。ＣＰＵ３の制御出力
は、デ−タバス３０を介してラッチメモリ８に格納さ
れ、出力トランジスタ２３を介して外部負荷を駆動する
ものであるが、多くの制御出力点数に対応するためには
複数のラッチメモリ８が使用され、ＣＰＵ３によってチ
ップセレクトされたラッチメモリ８に対して制御出力が
格納されるようになっている。なお、２４はトランジス
タ２３の駆動用ベ−ス抵抗、２５はトランジスタ２３の
ベ−ス／エミッタ端子間に接続された安定抵抗、２６は
外部負荷、２７は外部負荷２６に対する給電用電源リレ
−である。

【０００５】このように構成された従来装置では、ＣＰ
Ｕ３が極めて多くの入出力を取扱うためにＬＳＩ２の規
模が大きくなることや、ノイズフィルタとしての並列コ
ンデンサ１６、２２は目的とするフィルタ定数を確保す
るために様々の容量のコンデンサを使用する必要があっ
て標準化が困難であると共に、大きなフィルタ定数を確
保するためには大型コンデンサを用いる必要があり、Ｅ
ＣＵ１が大型化する等の問題点があった。

【０００６】ＬＳＩ２の入出力端子を削減してその小型
化を図る手段としては、特開平７−１３９１２号公報
「入出力処理ＩＣ」に示されるように、シリアル通信ブ
ロックを用いて多数の入出力信号を時分割して授受する
方法が提示されている。しかし、この方式では様々な容
量のノイズフィルタが必要であって、装置の標準化に適
さないばかりか、充分なフィルタ定数を確保するために
コンデンサの容量も大きなものが必要となって装置の小
型化にも適さない問題がある。

【０００７】一方、ＯＮ／ＯＦＦ入力信号に対するノイ
ズフィルタとしてデジタルフィルタを用い、そのフィル
タ定数をマイクロプロセッサによって制御する概念は公
知である。例えば、特開平５−１１９８１１号公報「プ
ログラマブルコントロ−ラ」では、サンプリングされた
外部入力信号の入力論理値が複数回連続して同じ値であ
れば、これを採用して入力イメ−ジメモリに格納すると
共に、サンプリング周期を変更することができるフィル
タ定数変更命令を備えている。この方式では、フィルタ
定数が自由に変更できる特徴があるが、多数の入力信号
を扱う場合にはマイクロプロセッサの負担が大きくな
り、マイクロプロセッサの本来の目的である制御の応答
性が低下する問題がある。その他、ＯＮ／ＯＦＦ信号に
対するデジタルフィルタとしては特開２０００−８９９
７４号公報「デ−タ格納制御装置」に見られるように、
ハ−ドウエアとしてのシフトレジスタを設けて、上記と
同様の概念でサンプリング処理するようにしたものもあ
る。

【０００８】また、特開平９−８３３０１号公報「スイ
ッチドキャパシタフィルタ」では、多チャンネルのアナ
ログ入力信号に対するノイズフィルタとして、スイッチ
トキャパシタを用いたデジタルフィルタが示されてい
る。この場合でも、多数のアナログ入力信号を扱う場合
にはマイクロプロセッサの負担が大きくなり、マイクロ
プロセッサの本来の目的である制御の応答性が益々低下
する問題がある。その他、特開平８−３０５６８１号公
報「マイクロコンピュ−タ」では、抵抗／コンデンサに
よるアナログフィルタの抵抗を多段階切換してフィルタ
定数を変更するようにしたものが示され、特開２０００
−６８８３３号公報「ディジタルフィルタ方式」では、
アナログ値をディジタル変換した後に複数の時系列サン
プリングデ−タの相加平均値を現在時刻のデ−タとして
扱う移動平均方式のディジタルフィルタが示されてい
る。

【０００９】その他、この発明に関連して、マイクロプ
ロセッサの暴走監視と再起動制御に関連する様々な公知
技術としては、以下に述べるようなものがある。特開平
７−１９６００３号公報「車両安全装置の制御システ
ム」では、マイクロコンピュ−タによって駆動制御され
る車両安全装置の駆動回路にＡＮＤ回路を設け、マイク
ロコンピュ−タのウォッチドッグパルスが正常である時
に作動許可信号を発生する判別回路の出力と、マイクロ
コンピュ−タの作動指令信号の論理積によって、例えば
エアバッグ等の車両安全装置を駆動することが述べられ
ている。この場合、リセットパルスによってマイクロコ
ンピュ−タが再起動すれば、車両の運転手はマイクロコ
ンピュ−タの一時的な暴走発生を認知できないという問
題がある。

【００１０】また、特開平５−８１２２２号公報「２Ｃ
ＰＵの動作監視方法」では、メインＣＰＵとサブＣＰＵ
の二つのＣＰＵによって構成されたシステムにおいて、
メインＣＰＵが暴走又は故障した場合は、外部に設けた
ウォッチドッグタイマ回路より出力されるリセット信号
によって２ＣＰＵ共に初期化・再起動し、またサブＣＰ
Ｕが暴走または故障した場合は、メインＣＰＵがこれを
監視して、メインＣＰＵからサブＣＰＵへリセット信号
を出力してサブＣＰＵを初期化・再起動することが述べ
られている。この場合も、リセットパルスによってマイ
クロコンピュ−タが再起動されれば、車両の運転手は、
マイクロコンピュ−タの一時的な暴走発生を認知できな
いという問題がある。

【００１１】一方、特開平８−３３９３０８号公報「デ
ジタル処理装置」によれば、マイクロコンピュ−タに対
するウォッチドッグタイマによる異常検出によってマイ
クロコンピュ−タを完全停止させ、これを回復するため
にマイクロコンピュ−タの動作電源の供給を一旦停止し
た後に、再度供給しなければならないように構成するこ
とが述べられている。この場合、車両の運転手は、電源
スイッチを開閉しなければマイクロコンピュ−タを再起
動できないので、マイクロコンピュ−タに異常があった
ことを認識することができる特徴がある。

【００１２】

【発明が解決しようとする課題】（１）従来技術の課題
の説明 上記のような従来技術は、部分的な小型化・標準化技術
であって、これを統合した本格的な小型化・標準化が行
われていないことは既に説明したとおりである。特に、
マイクロプロセッサの入出力回路部分の小型化・標準化
を達成する上で、マイクロプロセッサの本来の制御能力
・応答性の低下が避けられない問題があった。また、マ
イクロプロセッサを含む中核集積回路素子に対して付属
集積回路素子を付加したような場合、ノイズ発生に伴う
マイクロプロセッサの誤動作等に関して十分な安全対策
を講じることが必要である。

【００１３】（２）発明の目的の説明 この発明は、入出力点数の変動に対してマイクロプロセ
ッサの標準化を図るために外部に集積回路素子を用いた
ものにおいて、入出力処理の応答性を向上すると共に、
マイクロプロセッサのノイズ誤動作に対する安全性を向
上した車載電子制御装置を得ることを第一の目的にして
いる。また、単に入出力点数の変動に対応するだけでな
く、入力フィルタ部分を改善して装置の小型化と標準化
を達成した車載電子制御装置を得ることを第二の目的に
している。

【００１４】

【課題を解決するための手段】この発明に係わる車載電
子制御装置においては、マイクロプロセッサを有する中
核集積回路素子と、この中核集積回路素子とシリアル通
信するように接続され、低速デジタル信号入力用の第一
の付属集積回路素子と、中核集積回路素子とシリアル通
信するように接続され、アナログ信号入力用の第二の付
属集積回路素子とを備え、中核集積回路素子は、被制御
装置との間で信号の入力及び出力を行う直接並列入力回
路及び直接並列出力回路と、それぞれ直並列変換するよ
う構成された第一の親局直並列変換器及び第二の親局直
並列変換器と、被制御装置を制御する制御プログラムが
外部ツールから書き込まれる第一の不揮発メモリと、演
算処理用の第一のＲＡＭメモリとがバス接続されたマイ
クロプロセッサとによって構成され、第一の付属集積回
路素子は、中核集積回路素子の第一の親局直並列変換器
とシリアル通信するように接続され、直並列変換を行う
第一の子局直並列変換器と、低速デジタル信号が並列に
入力される間接並列入力回路とを有し、間接並列入力回
路に入力されたデジタル信号を第一の子局直並列変換器
を介して中核集積回路素子に出力するよう構成され、第
二の付属集積回路素子は、中核集積回路素子の第二の親
局直並列変換器とシリアル通信するように接続され、直
並列変換を行う第二の子局直並列変換器と、アナログ信
号が並列に入力され、入力されたアナログ信号をデジタ
ル信号に変換する多チャンネルＡＤ変換器を有し、多チ
ャンネルＡＤ変換器によって変換されたデジタル信号を
第二の子局直並列変換器を介して中核集積回路素子に出
力するよう構成され、中核集積回路素子は、被制御装置
からの入力信号と第一の付属集積回路素子からの入力信
号と第二の付属集積回路素子からの入力信号とに応じた
制御信号を被制御装置に出力するものである。

【００１５】また、第一の付属集積回路素子は、中核集
積回路素子の形成した制御信号を被制御装置に出力する
間接並列出力回路を有するものである。

【００１６】また、中核集積回路素子のマイクロプロセ
ッサは、ウオッチドッグ信号を発生するように構成さ
れ、中核集積回路素子は、第一の付属集積回路素子から
入力される入力信号及び第二の付属集積回路素子から入
力される入力信号のタイムアウトチェック及びサムチェ
ックを行う第一の相互監視手段を有すると共に、第一の
付属集積回路素子及び第二の付属集積回路素子の少なく
とも一方は、中核集積回路素子のマイクロプロセッサの
発生するウオッチドッグ信号のパルス幅が所定値を超え
たときにマイクロプロセッサをリセットする第二の相互
監視手段を有するものである。

【００１７】さらに、第一の付属集積回路素子及び第二
の付属集積回路素子の少なくとも一方は、ウオッチドッ
グ信号を発生するサブマイクロプロセッサを用いて構成
されると共に、第一の相互監視手段は、サブマイクロプ
ロセッサの発生するウオッチドッグ信号のパルス幅が所
定値を超えたときにサブマイクロプロセッサをリセット
する暴走監視プログラムを有するものである。

【００１８】また、第一の付属集積回路素子は、第一の
相互監視手段及び第二の相互監視手段によって検出され
た異常発生を記憶する異常記憶回路と、車載電子制御装
置に電源が投入されたことを検出して異常記憶回路をリ
セットする電源検出回路と、異常記憶回路が異常発生を
記憶しているとき被制御装置の電源回路に接続された負
荷電源リレーを遮断する論理回路とを有するものであ
る。

【００１９】また、第一の付属集積回路素子に設けられ
た間接並列入力回路の各入力回路部は、入力インタフェ
ース部と可変フィルタ回路とを有し、入力インタフェー
ス部は、入力スイッチに対する負荷となる低抵抗のブリ
ーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデ
ンサによるノイズフィルタ及びヒステリシス機能を持つ
レベル判定用比較器によって構成されると共に、可変フ
ィルタ回路は、所定の周期でサンプリング記憶された連
続する複数のレベル判定結果の多くが正であるときにセ
ットされ、連続する複数のレベル判定結果の多くが否で
あるときにリセットされる入力確定フリップフロップ回
路と、サンプリング周期及びセットリセットを行う論理
判定点数の少なくとも一方の値がフィルタ定数として格
納された定数設定レジスタによって構成されているもの
である。

【００２０】さらにまた、可変フィルタ回路は、レベル
判定用比較器の出力論理レベルに応じてクロック信号を
可逆計数する可逆カウンタによって構成され、可逆カウ
ンタの現在値が、設定値または０になった時に入力確定
フリップフロップがセットまたはリセットされるもので
ある。

【００２１】また、第一の付属集積回路素子は、演算処
理用の第二のＲＡＭメモリと、第二の不揮発メモリと、
サブマイクロプロセッサとを有すると共に、間接並列入
力回路の各入力回路部は、入力インタフェース部と可変
フィルタ手段とを有し、入力インタフェース部は、入力
スイッチに対する負荷となる低抵抗のブリーダ抵抗に接
続された高抵抗の直列抵抗と小容量コンデンサによるノ
イズフィルタ及びヒステリシス機能を持つレベル判定用
比較器によって構成され、可変フィルタ手段は、サブマ
イクロプロセッサによって実行される第二の不揮発メモ
リに格納され、所定の周期でサンプリング記憶された連
続する複数のレベル判定結果の多くが正であるときにセ
ットされ、連続する複数のレベル判定結果の多くが否で
あるときにリセットされる入力確定プログラムによって
構成され、第二のＲＡＭメモリにはサンプリング周期及
びセットリセットを行う論理判定点数の少なくとも一方
の値がフィルタ定数として格納されているものである。

【００２２】また、第一の付属集積回路素子は、中核集
積回路素子の直接並列入力回路の前段に接続される入力
インタフェース回路と可変閾値回路を有し、インタフェ
ース回路は、入力スイッチに対する負荷となる低抵抗の
ブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コ
ンデンサによるノイズフィルタ及びヒステリシス機能と
持ったレベル判定用比較器によって構成され、可変閾値
回路は、レベル判定用比較器とこのレベル判定用比較器
の判定レベルの設定値が閾値定数として格納された定数
設定レジスタによって構成されているものである。

【００２３】加えて、第二の付属集積回路装置に設けら
れた多チャンネルＡＤ変換器の各チャンネル入力回路部
は、入力インタフェース回路と可変フィルタ回路を有
し、入力インタフェース回路は、正負のクリップダイオ
ードと小容量コンデンサを含むノイズフィルタによって
構成されると共に、可変フィルタ回路は、スイッチトキ
ャパシタによる等価抵抗または選択切換抵抗による可変
抵抗に接続されたコンデンサと可変抵抗の抵抗値を決定
するフィルタ定数が格納された定数設定レジスタによっ
て構成されているものである。

【００２４】また、第二の付属集積回路素子は、演算処
理用の第二のＲＡＭメモリと、第二の不揮発メモリと、
サブマイクロプロセッサとを有すると共に、多チャンネ
ルＡＤ変換器の各チャンネル入力回路部は、入力インタ
フェース部と可変フィルタ手段とを有し、入力インタフ
ェース部は、正負のクリップダイオードと小容量コンデ
ンサを含むノイズフィルタによって構成され、可変フィ
ルタ手段は、サブマイクロプロセッサによって実行され
る第二の不揮発メモリに格納され、所定の周期でサンプ
リング記憶された連続する複数のデジタル変換値に対す
る平均値を算出する移動平均プログラムによって構成さ
れ、第二のＲＡＭメモリにはサンプリング周期及び移動
平均点数の少なくとも一方の値がフィルタ定数として格
納されているものである。

【００２５】また、中核集積回路素子の第一の不揮発メ
モリには、可変フィルタ回路のフィルタ定数及び可変閾
値回路の閾値定数の少なくとも一方を含む制御定数と、
マイクロプロセッサによって実行され、定数設定レジス
タに制御定数を転送する定数転送プログラムとが記憶さ
れているものである。

【００２６】さらに、中核集積回路素子の第一の不揮発
メモリには、可変フィルタ回路のフィルタ定数及び可変
閾値回路の閾値定数の少なくとも一方を含む制御定数
と、マイクロプロセッサによって実行され、定数設定レ
ジスタに制御定数を転送する定数転送プログラムとが記
憶されていると共に、第二の不揮発メモリには、定数転
送プログラムによって転送される制御定数を受信する定
数受信プログラムが記憶されているものである。

【００２７】また、第一の付属集積回路素子は、第二の
不揮発メモリ及び演算処理用の第二のＲＡＭメモリがバ
ス接続されたサブマイクロプロセッサと、中核集積回路
素子の直接並列入力回路の前段に接続される入力インタ
フェース回路及び監視用並列入力回路とを有すると共
に、入力インタフェース回路は、入力スイッチに対する
負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の
直列抵抗と小容量コンデンサによるノイズフィルタ及び
ヒステリシス機能を持ったレベル判定用比較器によって
構成され、監視並列入力回路は、レベル判定用比較器の
出力をサブマイクロプロセッサに対して選択的にバス接
続するデータセレクタによって構成されているものであ
る。

【００２８】また、第二の付属集積回路素子には、複数
の多チャンネルＡＤ変換器が設けられ、同一測定対象に
対して設けられた２重系アナログセンサの一方が複数の
多チャンネルＡＤ変換器の一つに接続されると共に、２
重系アナログセンサの他の一方は、複数の多チャンネル
ＡＤ変換器の他の一つに接続されるものである。

【００２９】さらにまた、第二の付属集積回路素子は、
一部のアナログ入力信号に対して設けられ、アナログ入
力信号をデジタル信号に変換して出力するデジタル変換
出力回路を有すると共に、第一の付属集積回路素子は、
デジタル変換出力回路の出力に接続された監視用デジタ
ル変換入力回路を有するものである。

【００３０】また、中核集積回路素子は、第一の不揮発
メモリに格納された制御プログラムによって被制御装置
を制御する自動制御手段を有すると共に、第一の付属集
積回路素子は、第二の不揮発メモリに格納された制御プ
ログラムによって被制御装置を監視する自動制御監視手
段を有するものである。

【００３１】また、第二の付属集積回路素子は、同じ値
を持つ２重系アナログ入力としての第一の目標値及び第
二の目標値入力と、第一の目標値及び第二の目標値にそ
れぞれ対応し、被制御装置の動作を検出した第一の検出
値及び第二の検出値入力と、第二の目標値及び第二の検
出値を出力する監視用出力回路を有し、第一の付属集積
回路素子は、監視用出力回路に接続された監視用入力回
路を有し、中核集積回路素子の自動制御手段は、第二の
付属集積回路素子を介して入力される第一の目標値及び
第一の検出値に応じて被制御装置を制御するよう構成さ
れ、第一の付属集積回路素子の自動制御監視手段は、被
制御装置の有するアクチェータ系の近似伝達関数に対し
て監視用入力回路から得られる第二の目標値を入力した
ときの近似伝達関数の出力と、監視用入力回路から得ら
れる第二の検出値を比較して、比較偏差が所定値を超え
たときに制御エラー出力を発生して異常記憶回路をセッ
トするよう構成されているものである。

【００３２】

【発明の実施の形態】実施の形態１． （１）実施の形態１の構成の詳細な説明 以下、この発明の実施の形態１による車載電子制御装置
について図に基づき説明する。図１は、この発明の実施
の形態１による車載電子制御装置を示すブロック回路図
である。図１において、１００ａは被制御装置を制御す
るＥＣＵ（車載電子制御装置）であり、中核集積回路素
子１１０ａと第一の付属集積回路素子１２０ａと第二の
付属集積回路素子１４０ａを主要部品とする一枚の電子
基板で構成されている。１０１ａは例えばエンジンの点
火時期や燃料噴射時期を制御するためのクランク角セン
サやオートクルーズ制御用の車速センサ等比較的高頻度
の動作を行い、速やかに信号取込みを行う必要のあるＯ
Ｎ／ＯＦＦ動作の高速入力信号ＩＮ１〜ＩＮｒが入力さ
れるコネクタ端子である。１０１ｂは例えば変速レバー
位置を検出するセレクタスイッチやエアコンスイッチな
ど比較的低頻度の動作を行い、信号取込みの遅れがあま
り問題とならないようなＯＮ／ＯＦＦ動作の低速入力信
号ＩＮ１〜ＩＮｓが入力されるコネクタ端子である。１
０２は例えば給気量センサ、気筒圧センサ、給気弁開度
検出用スロットルポジションセンサ、アクセルペダルの
踏込み度検出用アクセルポジションセンサ、水温セン
サ、排気ガスの酸素濃度センサなどのアナログ入力信号
ＡＮ１〜ＡＮｔが入力されるコネクタ端子である。

【００３３】１０３ａは例えばエンジンの点火コイル駆
動出力（ガソリンエンジンの場合）や燃料噴射制御用電
磁弁駆動用出力など比較的高頻度の動作を行い、遅滞な
く駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高
速出力ＯＵＴ１〜ＯＵＴｍが出力されるコネクタ端子で
ある。１０３ｂは例えば変速機用電磁弁駆動出力やエア
コン用電磁クラッチ駆動出力など比較的低頻度の動作を
行い、駆動出力の応答遅れがあまり問題とならないＯＮ
／ＯＦＦ動作の低速出力ＯＵＴ１〜ＯＵＴｎが出力され
るコネクタ端子である。１０４はＥＣＵ１００ａに対し
て予め制御プログラムや制御定数等を転送書込みするた
めの外部ツ−ル１０６が接続される脱着コネクタであ
り、外部ツ−ル１０６は製品出荷時や保守作業時に使用
され、脱着コネクタ１０４を介してＥＣＵ１００ａに接
続されるものである。１０５は車載バッテリに接続され
た電源端子であり、図示しない電源スイッチを介して給
電される端子と後述のメモリの動作保持のために直接車
載バッテリから給電されるスリ−プ用端子によって構成
されている。

【００３４】１０７はＯＮ／ＯＦＦ信号用の入力コネク
タ端子１０１ａ、１０１ｂに接続された数ＫΩの低抵抗
のブリーダ抵抗であり、このブリーダ抵抗１０７は、入
力スイッチに対する負荷となるように各入力端子をプル
アップ又はプルダウンして、図示しない入力スイッチが
ＯＦＦしている時の入力信号レベルを安定化すると共
に、入力スイッチがＯＮしている時の通電電流を大きく
して接触不良を防止するようになっており、第一の付属
集積回路素子１２０ａの外部のプリント基板上に接続さ
れている。１０８は中核集積回路素子１１０ａや第一の
付属集積回路素子１２０ａの出力部に設けられたトラン
ジスタ等の出力インタフェース回路、１０９は電源端子
１０５から給電され、制御用安定化電圧を発生して各集
積回路素子に給電する電源ユニットである。

【００３５】中核集積回路素子１１０ａは、メインＣＰ
Ｕ（マイクロプロセッサ）１１１、第一の不揮発メモリ
１１２ａ、演算処理用の第一のＲＡＭメモリ１１３、直
接並列入力回路である入力用デ−タセレクタ１１４、直
接並列出力回路である出力用ラッチメモリ１１５、後述
の第一及び第二の付属集積回路素子１２０ａ、１４０ａ
との間でシリアル信号の交信を行う第一及び第二の親局
直並列変換器１１６ａ、１１６ｂ、及び外部ツ−ル１０
６とシリアル信号の交信を行うＳＣＩ（シリアル・コミ
ュニケ−ション・インタフェ−ス）１１７等によって構
成されており、これらの構成部品は８〜３２ビットのデ
−タバス１１８によってメインＣＰＵ１１１に接続され
ている。なお、第一の不揮発メモリ１１２ａは、例えば
一括書込みの行えるフラッシュメモリであって、外部ツ
−ル１０６から転送制御プログラムや車両制御用プログ
ラム、車両制御用定数などが、第一のＲＡＭメモリ１１
３を経由して転送書込みされるようになっている。

【００３６】第一の付属集積回路素子１２０ａは、サブ
ＣＰＵ（サブマイクロプロセッサ）１２１ａ、第二の不
揮発メモリ１２２、演算処理用の第二のＲＡＭメモリ１
２３、監視用並列入力回路である入力用データセレクタ
１２４ａ、間接並列入力回路である入力用デ−タセレク
タ１２４ｂ、監視用デジタル変換入力回路である入力用
データセレクタ１２４ｃ、間接並列出力回路である出力
用ラッチメモリ１２５、第一の親局直並列変換器１１６
ａとシリアル接続された第一の子局直並列変換器１２６
によって構成されており、これらの構成部品は８ビット
のデ−タバス１２８によってサブＣＰＵ１２１ａに接続
されている。なお、第二の不揮発メモリ１２２は例えば
マスクＲＯＭ（読出専用メモリ）であって、サブＣＰＵ
１２１ａが取扱う入出力制御のプログラムやメインＣＰ
Ｕ１１１との交信用プログラム等が格納されている。

【００３７】１２９はメインＣＰＵ１１１のウォッチド
ッグ信号出力端子とリセット信号入力端子に直接接続さ
れ、ウォッチドッグ信号のパルス幅が所定値を超過した
時にリセット信号パルスを発生して、メインＣＰＵ１１
１を再起動するウォッチドッグタイマである。なお、入
力用データセレクタ１１４の各入力端子には、図２で詳
述するノイズフィルタ１３１、レベル判定用比較器１３
２ｂと定数設定レジスタ１３４ａによって構成された可
変閾値回路１３２ａが接続され、入力用データセレクタ
１２４ｂの各入力端子には後述するノイズフィルタ１３
１、レベル判定用比較器１３２ｂが接続されている。

【００３８】第二の付属集積回路素子１４０ａは、図３
で詳述する通信制御回路１４１ａ、例えば１０ビット・
１６チャンネルの多チャンネルＡＤ変換器１５４ａ、１
５４ｂ、このＡＤ変換器の一部ＡＤ変換出力を格納した
デジタル変換出力回路である出力ラッチメモリ１４５、
第二の親局直並列変換器１１６ｂとシリアル接続される
第二の子局直並列変換器１４６によって構成され、これ
らの構成要素はデータバス１４８によって互いに接続さ
れている。なお、多チャンネルＡＤ変換器１５４ａ、１
５４ｂのアナログ入力回路には、図３で詳述するノイズ
フィルタ１５１や定数設定レジスタ１５６ａを持った可
変フィルタ回路１５３ａが接続されている。

【００３９】また、追って詳述するとおり、多チャンネ
ルＡＤ変換器１５４ａには、一対のアクセルポジション
センサＡＰＳ１、ＡＰＳ２の一方と、一対のスロットル
ポジションセンサＴＰＳ１、ＴＰＳ２の一方が入力さ
れ、多チャンネルＡＤ変換器１５４ｂには、一対のアク
セルポジションセンサＡＰＳ１、ＡＰＳ２の他方と、一
対のスロットルポジションセンサＴＰＳ１、ＴＰＳ２の
他方が入力され、アクセルポジションセンサとスロット
ルポジションセンサに関して２重系回路が構成されるよ
うになっている。さらに、アクセルポジションセンサの
一方とスロットルポジションセンサの一方のＡＤ変換出
力は、出力ラッチメモリ１４５に格納され、出力ラッチ
メモリ１４５の出力は、第一の付属集積回路素子１２０
ａ内に設けられた監視用デジタル変換入力回路である入
力用データセレクタ１２４ｃの入力端子に接続されてい
る。

【００４０】図２は、この発明の実施の形態１による車
載電子制御装置のＯＮ／ＯＦＦ入力回路を示す図であ
り、図２（ａ）は、可変閾値回路、図２（ｂ）は、レベ
ル判定用比較器を示している。図２において、１０７、
１３１、１３２ａ、１３２ｂは図１におけるものと同一
のものである。１３０は入力スイッチ、１３４ａは定数
設定レジスタ、１３５は直列抵抗、１３６は小容量コン
デンサ、１３７は比較器、１３８ａは入力抵抗、１３８
ｂは正帰還抵抗、１３９ａ、１３９ｂは基準電圧回路で
ある。図２（ａ）において、入力スイッチ１３０が接続
された入力端子ＩＮｒには、低抵抗のブリ−ダ抵抗１０
７が設けられ、実用可能な上限値である数百Ｋオームの
高抵抗の直列抵抗１３５を介して十数ｐＦの小容量コン
デンサ１３６に接続されている。ノイズフィルタ１３１
は、直列抵抗１３５と小容量コンデンサ１３６によって
構成され、高周波ノイズを吸収平滑化する。入力抵抗１
３８ａ、正帰還抵抗１３８ｂ、比較器１３７によって構
成されたレベル判定用比較器１３２ｂは、比較器１３７
の負側入力に基準電圧回路１３９ａによって所定の基準
電圧Ｖｏｎが印加されている。

【００４１】従って、小容量コンデンサ１３６の充電電
圧が基準電圧Ｖｏｎ以上になると比較器１３７の出力は
「Ｈ」（論理「１」）となるが、一旦比較器１３７の出
力が「Ｈ」になると、正帰還抵抗１３８ｂによる入力加
算が生じるために、小容量コンデンサ１３６の充電電圧
がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器１３
７の出力は「Ｌ」（論理「０」）にはならないようにヒ
ステリシス機能を持っている。これは小容量コンデンサ
１３６に重畳されたノイズリップルによって、高頻度に
比較器１３７の出力が反転変化することを防止するため
である。定数設定レジスタ１３４ａ内には、基準電圧回
路１３９ａが発生する電圧の分圧比率定数が格納され、
比較器１３７の反転入力には定数設定レジスタ１３４ａ
内の定数に対応した分圧基準電圧が印加される。可変閾
値回路１３２ａは、レベル判定用比較器１３２ｂと定数
設定レジスタ１３４ａによって構成される。

【００４２】図２（ｂ）においては、上述した図２
（ａ）のものに比べて、定数設定レジスタ１３４ａを持
たず、基準電圧回路１３９ｂも固定の基準電圧を発生す
るようになっていること以外は同じものとなっており、
ＯＮ／ＯＦＦ入力回路に対するノイズフィルタ１３１と
レベル判定用比較器１３２ｂによって構成されている。

【００４３】図３は、この発明の実施の形態１による車
載電子制御装置のアナログ可変フィルタ回路を示す図で
ある。図３において、１４１ａ、１４６、１５１、１５
３ａ、１５６ａは図１におけるものと同一のものであ
り、１５４は１５４ａと１５４ｂを代表したものであ
る。１５１はアナログ入力信号ＡＮｔに対するノイズフ
ィルタであり、このノイズフィルタ１５１は、正側クリ
ップダイオ−ド３００、負側クリップダイオ−ド３０
１、直列抵抗３０２、小容量コンデンサ３０３によって
構成されている。クリップダイオ−ド３００、３０１
は、アナログ入力信号ＡＮｔに過大なノイズが重畳され
た時に、このノイズ電圧を電源の正負回路に環流させ
て、想定されるアナログ信号の最大・最小値を超える電
圧を小容量コンデンサ３０３に印加しないようにするた
めのものである。また、アナログセンサが相応の内部抵
抗を持っている場合には、直列抵抗３０２を省略するこ
ともできる。

【００４４】３１０は増幅器、３１２は切換スイッチ、
３１３はスイッチトキャパシタ、３１５はコンデンサ、
３１６は増幅器、３２０はマルチプレクサ、３２１はＡ
Ｄ変換部である。スイッチトキャパシタ３１３を構成す
るコンデンサＣ０は、切換スイッチ３１２によって周期
的に信号側または出力側に切換えられ、その切換周
期Ｔは周期設定手段である定数設定レジスタ１５６ａに
よって設定された値である。信号側には、小容量コン
デンサ３０３の両端電圧Ｖ１が増幅器３１０を介して印
加され、出力側にはコンデンサ３１５が接続され、コ
ンデンサ３１５の両端電圧Ｖ２は増幅器３１６と入力選
択回路であるマルチプレクサ３２０を介して、他チャン
ネルＡＤ変換器１５４のＡＤ変換部３２１に供給され
る。なお、３１１ａ、３１１ｂは増幅器３１０の負帰還
用分圧抵抗、３１７ａ、３１７ｂは増幅器３１６の負帰
還用分圧抵抗、３２２はＡＤ変換部３２１によってＡＤ
変換された各アナログ信号に対するデジタル変換値を格
納する例えば１０ビット・１６点のバッファメモリであ
る。

【００４５】３１８は例えば４種類の周波数のクロック
パルスを発生するクロックジェネレータ、３１４ａ、３
１４ｂ、３１４ｃ、３１４ｄはクロックジェネレータ３
１８の各クロック出力端子に設けられたゲート回路とし
ての論理積素子、３１４は論理積素子３１４ａ、３１４
ｂ、３１４ｃ、３１４ｄの出力に対する論理和素子であ
り、論理積素子３１４ａ〜３１４ｄには定数設定レジス
タ１５６ａの各桁メモリが接続され、定数設定レジスタ
１５６ａで選択された論理積素子３１４ａ〜３１４ｄの
どれか一つのクロックパルス出力が、論理和素子３１４
を介して切換えスイッチ３１２の切換え周期設定回路に
印加されるようになっている。

【００４６】このように構成されたスイッチトキャパシ
タ３１３において、コンデンサＣ０に対する充放電抵抗
が充分小さい時には以下のような関係式が成立する。 側でのコンデンサＣ０の蓄積電荷 Ｑ１＝Ｃ０×Ｖ１ 側でのコンデンサＣ０の蓄積電荷 Ｑ２＝Ｃ０×Ｖ２ Ｔ秒間での移動電荷 Ｑ＝Ｑ１−Ｑ２＝Ｃ０×（Ｖ１−Ｖ２） Ｔ秒間での平均電流 Ｉ＝Ｑ／Ｔ＝Ｃ０×（Ｖ１−Ｖ２）／Ｔ 等価抵抗 Ｒ０＝（Ｖ１−Ｖ２）／Ｉ＝Ｔ／Ｃ０ 従って、このようなスイッチトキャパシタ３１３は、直
列抵抗Ｒ０とコンデンサ３１５によるフィルタと等価で
あり、直列抵抗Ｒ０は切換周期Ｔに比例して大きな値と
なるものであるが、切換周期Ｔは定数設定レジスタ１５
６ａに格納されている。

【００４７】３２３は第二の子局直並列変換器１４６を
介して、メインＣＰＵ１１１から送信されたコマンド情
報や可変フィルタ定数を格納するバッファメモリと、こ
のバッファメモリの内容をチェックするサムチェック回
路、３２４はサムチェックが正常であった時にコマンド
情報が入力され、このコマンド情報の内容を識別するデ
コーダ回路、３２５はデコーダ回路３２４の出力に応動
し、受信したデータの格納先や送信したいデータの格納
元に相当するメモリを選択するチップセレクト回路、３
２６はチップセレクト回路３２５によって選択され、Ａ
ＣＫ・ＮＡＣＫ等の返信コマンドが格納されたコマンド
テーブルであり、サムチェック回路３２３からコマンド
テーブル３２６までの回路によって通信制御回路１４１
ａが構成されている。

【００４８】（２）実施の形態１の動作の詳細な説明 図４は、この発明の実施の形態１による車載電子制御装
置の通信フレーム構成を示す図であり、図４（ａ）〜図
４（ｅ）の５種類の通信フレーム構成を示している。図
５は、この発明の実施の形態１による車載電子制御装置
のメインＣＰＵの動作を示すフロ−チャ−トである。図
６は、この発明の実施の形態１による車載電子制御装置
のサブＣＰＵの動作を示すフロ−チャ−トである。

【００４９】図１のとおり構成された実施の形態１の動
作について、まずシリアル通信のデ−タ伝送フレ−ム構
成を示す図４について説明する。図４（ａ）は、不揮発
メモリ１１２ａに格納されているＯＮ／ＯＦＦ信号用の
フィルタ定数や閾値定数をメインＣＰＵ１１１、第一の
親局直並列変換器１１６ａ、第一の子局直並列変換器１
２６及びサブＣＰＵ１２１ａを介して、第一の付属集積
回路素子１２０ａ内の第二のＲＡＭメモリ１１３や定数
設定レジスタ１３４ａに送信するための定数送信フレ−
ム構成を示したものであり、上段側はメインＣＰＵ１１
１側の送信デ−タ、下段は相手側の返信デ−タであって
メインＣＰＵ１１１の受信データとなっている。なお、
各フレーム構成の中の一つのフレームは、８ビットのデ
−タとスタ−トビット、パリティビット、ストップビッ
トを含む合計１１ビットのデ−タで構成されている。ま
た、サムデ−タフレ−ムＳＵＭは、一連のフレ−ムの各
ビットの垂直ビット加算値（桁上を行わないバイナリ加
算値）である８ビットのデ−タとスタ−トビット、パリ
ティビット、ストップビットを含む合計１１ビットのデ
−タで構成されている。

【００５０】図４（ａ）において、４００ａは送信開始
フレ−ムＳＴＸ（例えば１６進数で５５）、コマンドフ
レ−ムＣＯＭ１（例えば１６進数で１０）、間接ＯＮ／
ＯＦＦ入力信号ＩＮｓ１〜ＩＮｓに対応したフィルタ定
数フレ−ムＤＦ１〜ＤＦｓ、直接ＯＮ／ＯＦ入力信号Ｉ
Ｎ１〜ＩＮｒに対応した閾値定数フレ−ムＤＣ１〜ＤＣ
ｒ、送信終了フレ−ムＥＴＸ（例えば１６進数でＡ
Ａ）、サムデ−タフレ−ムＳＵＭによって構成されたデ
ジタル定数送信案内フレ−ムの構成を示したものであ
る。４０１は送信開始フレ−ムＳＴＸ、正常受信フレ−
ムＡＣＫ（例えば１６進数で８１）、送信終了フレ−ム
ＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された
正常返信フレ−ムの構成を示したものである。但し、受
信デ−タが異常であった場合には、正常受信フレ−ムＡ
ＣＫに替わって不正受信フレームＮＡＣＫ（例えば１６
進数で８２）が返信され、これを受信したメインＣＰＵ
１１１は再度定数の送信を行う等の処置を行うものであ
る。

【００５１】図４（ｂ）は、不揮発メモリ１１２ａに格
納されているアナログ信号用のフィルタ定数を、メイン
ＣＰＵ１１１、第二の親局直並列変換器１１６ｂ、第二
の子局直並列変換器１４６及び通信制御装置１４１ａを
介して、第二の付属集積回路素子１４０ａ内の定数設定
レジスタ１５６ａに送信するための定数送信案内フレ−
ムの構成を示したものであり、上段側はメインＣＰＵ１
１１側の送信データ、下段は相手側の返信デ−タであっ
てメインＣＰＵ１１１の受信データとなっている。図４
（ｂ）において、４００ｂは送信開始フレ−ムＳＴＸ、
コマンドフレ−ムＣＯＭ１、アナログ入力信号ＡＮ１〜
ＡＮｔに対応したフィルタ定数フレ−ムＡＦ１〜ＡＦ
ｔ、送信終了フレ−ムＥＴＸ、サムデータフレ−ムＳＵ
Ｍによって構成されたアナログ定数送信案内フレ−ムの
構成を示したものであり、これに対応した正常返信フレ
ーム４０１の構成は図４（ａ）の場合と同じである。

【００５２】図４（ｃ）は、第一の付属集積回路素子１
２０ａに入力された間接入力信号ＩＮ１〜ＩＮｓをサブ
ＣＰＵ１２１ａ、第一の子局直並列変換器１２６、第一
の親局直並列変換器１１６ａ及びメインＣＰＵ１１１を
介して、ＲＡＭメモリ１１３に送信するためのデジタル
入力情報返信案内フレ−ム４０３ａの構成と、入力情報
送信許可フレーム４０２の構成とを示したものであり、
上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相
手側の返信デ−タであってメインＣＰＵ１１１の受信デ
ータとなっている。図４（ｃ）において、４０２は送信
開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ２（例え
ば１６進数で２０）、送信終了フレ−ムＥＴＸ、サムデ
−タフレ−ムＳＵＭによって構成された入力情報送信許
可フレームの構成を示したものであり、コマンドフレー
ムＣＯＭ２の内容をＣＯＭ４（例えば１６進数で４０）
に変更すると、入力情報送信禁止に変更される。

【００５３】４０３ａは送信開始フレ−ムＳＴＸ、コマ
ンドフレ−ムＣＯＭ３（例えば１６進数で３０）、間接
ＯＮ／ＯＦＦ入力信号ＩＮ１〜ＩＮｓを８点単位でまと
めたデジタル入力フレ−ムＤＩ１、ＤＩ２、ＤＩ３、送
信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによ
って構成されたデジタル入力情報返信案内フレ−ムの構
成を示したものである。なお、入力情報の返信は、コマ
ンドＣＯＭ２によって入力情報が送信許可された後は、
コマンドＣＯＭ４による入力情報の送信禁止を受取るま
では自発的・定期的に返信を繰り返すようになってい
る。また、デジタル入力フレ−ムの個数は、間接ＯＮ／
ＯＦＦ入力信号の点数に応じて変化するが、現実の用途
では２４点／３フレ−ム分あれば充分である。

【００５４】図４（ｄ）は、第二の付属集積回路素子１
４０ａに入力されたアナログ入力信号ＡＮ１〜ＡＮｔ
を、通信制御装置１４１ａ、第二の子局直並列変換器１
４６、第二の親局直並列変換器１１６ｂ及びメインＣＰ
Ｕ１１１を介して、ＲＡＭメモリ１１３に送信するため
のアナログ入力情報返信案内フレ−ム４０３ｂの構成
と、入力情報送信許可フレーム４０２の構成とを示した
ものであり、上段側はメインＣＰＵ１１１側の送信デ−
タ、下段は相手側の返信デ−タであってメインＣＰＵ１
１１の受信データとなっている。図４（ｄ）において、
入力情報送信許可／禁止のフレーム構成４０２は、図４
（ｃ）の場合と同じである。４０３ｂは送信開始フレ−
ムＳＴＸ、コマンドフレ−ムＣＯＭ３（例えば１６進数
で３０）、アナログ入力信号ＡＮ１〜ＡＮｔに対する１
０ビットのデジタル変換値を２バイト単位でまとめたデ
ジタル入力フレ−ムＡＩ１Ｌ、ＡＩ１Ｈ・・・・ＡＩｔ
Ｌ、ＡＩｔＨ、送信終了フレ−ムＥＴＸ、サムデ−タフ
レームＳＵＭによって構成されたアナログ入力情報返信
案内フレ−ムの構成を示したものである。なお、入力情
報の返信はコマンドＣＯＭ２によって入力情報が送信許
可された後は、コマンドＣＯＭ４による入力情報の送信
禁止を受取るまでは自発的・定期的に返信を繰り返すよ
うになっている。

【００５５】図４（ｅ）は、第一のＲＡＭメモリ１１３
内に格納されている間接出力情報を、メインＣＰＵ１１
１、第一の親局直並列変換器１１６ａ、第一の子局直並
列変換器１２６及びサブＣＰＵ１２１ａを介して、第一
の付属集積回路素子１２０ａ内の出力ラッチメモリ１２
５に送信するための出力情報送信案内フレ−ム４０４の
構成を示したものであり、上段側はメインＣＰＵ１１１
側の送信デ−タ、下段は相手側の返信デ−タであって、
メインＣＰＵ１１１の受信データとなっている。図４
（ｅ）において、４０４は送信開始フレ−ムＳＴＸ、出
力情報定期送信案内コマンドフレームＣＯＭ５（例えば
１６進数で５０）、間接出力ＯＵＴ１〜ＯＵＴｎを８点
単位でまとめたデジタル出力フレ−ムＤＯ１、ＤＯ２、
送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭに
よって構成された出力情報送信案内フレ−ムの構成を示
したものである。なお、コマンドＣＯＭ５に続くデジタ
ル出力フレ−ムの個数は、間接出力ＯＵＴ１〜ＯＵＴｎ
の点数によって変化するが、実態としては２バイト分あ
れば十分である。また、４０１は図４（ａ）や図４
（ｂ）と同様の正常返信フレームの構成となっている。

【００５６】次に、図１のメインＣＰＵの動作を図５の
フローチャートにより説明する。５００は定期的に活性
化されるメインＣＰＵ１１１の動作開始工程、５０１は
工程５００に続いて作用し、後述の工程５１２で初期化
完了フラグがセットされたかどうかを判定する工程、５
０２は工程５０１がＮＯであった時に作用し、第一及び
第二の付属集積回路素子１２０ａ、１４０ａに対して全
ての定数設定が完了したかどうかを判定する工程、５０
３は工程５０２がＮＯであった時に作用し、図４（ａ）
及び図４（ｂ）における定数送信案内フレーム４００
ａ、４００ｂによって先ず第一の付属集積回路素子１２
０ａに対してフィルタ定数や閾値定数を送信する工程、
５０４は工程５０３に続いて作用し、図４（ａ）や図４
（ｂ）のフレーム構成４０１で示された返信応答データ
のサムチェックとタイムアウトチェックを行う工程であ
る。なお、工程５０４では返信応答があれば直ちに受信
データのサムチェックを行って次工程５０５へ移行する
が、工程５０４で所定時間の待機によっても返信が得ら
れない時にはタイムアウト判定した上で次工程５０５へ
移行するものである。

【００５７】５０５は工程５０４に続いて作用し、工程
５０４にサムチェックエラーまたはタイムアウトエラー
が発生しているか否かを判定する工程、５０６は工程５
０５が正常であった時に移行する動作終了工程であり、
この動作終了工程５０６において動作開始工程５００が
再度活性化されることによって、再び制御動作が繰返さ
れるようになっている。動作開始工程５００が再度活性
化された時、まだ後述の工程５１２による初期化フラグ
がセットされておらず、全ての定数設定が完了していな
い時にあっては、工程５０１、５０２、５０３、５０４
及び５０５によって、図４（ｂ）のフレーム構成４００
ｂに従って第二の付属集積回路素子１４０ａに対する定
数設定が行われる。

【００５８】但し、工程５０５で異常判定がなされる
と、工程５０７へ移行し、工程５０５による異常が初回
異常であるかどうかが判定され、初回異常と判定された
時には工程５０３へ復帰して再度設定データの送信が行
われる。また、工程５０７が初回異常でないと判定した
時は、再送に対しても依然として異常が続いていること
になり、この場合には工程５０８へ移行して通信異常出
力ＥＲ１を発生し、動作終了工程５０６へ移行する。以
上の動作を繰返しながら、工程５０２が全ての定数設定
動作が完了したと判定すると、工程５１０へ移行する。

【００５９】工程５１０では、図４（ｃ）及び図４
（ｄ）の入力情報送信許可フレーム４０２が送信された
かどうかを判定し、まだ送信されていない時には送信許
可手段である工程５１１へ移行して入力情報送信許可フ
レーム４０２を送信する。その後、工程５０４、工程５
０５、工程５０７、工程５０８等が選択動作するが、そ
の動作は工程５０３が実行された場合と同様である。但
し、工程５０７が初回異常判定であって、再送処理を行
う時には点線図のとおり工程５１１へ移行する。工程５
１０で、第一及び第二の付属集積回路素子１２０ａ、１
４０ａに対して入力情報送信許可フレーム４０２が送信
済みと判定された時には、工程５１２へ移行して初期化
完了フラグが設定され、続いて動作終了工程５０６へ移
行する。なお、工程５０４は返信応答に関する通信監視
手段であり、工程５０３から工程５０８によって構成さ
れた工程ブロック５０９は定数転送手段を構成するもの
である。また、工程５０８による通信異常出力ＥＲ１や
工程５１２による初期化完了フラグは、電源が再投入さ
れるまで動作保持するようになっている。

【００６０】以上の動作によって、全ての定数設定が完
了し、入力情報の送信許可が行われて、初期化完了フラ
グがセットされた後は、動作開始工程５００から工程５
０１を経由して工程５２０へ移行する。５２０は図４
（ｃ）及び図４（ｄ）における入力情報返信案内フレー
ム４０３ａ、４０３ｂを第一及び第二の親局直並列変換
器１１６ａ、１１６ｂが受信したかどうかの判定工程、
５２１は工程５２０がＹＥＳであった時に作用し、受信
データのサムチェックを行う工程、５２２は工程５２１
に続いて作用し、受信データに異常があれば工程５２５
に移行し、受信データが正常であれば工程５２３に移行
する判定工程、５２３は受信した間接入力情報を第一の
ＲＡＭメモリ１１３に格納する工程である。

【００６１】５２４は工程５２０がＮＯの判定であった
時に作用し、定期データの受信間隔が所定の繰返し周期
Ｔ０に相当する時間を超過していないかどうかを判定す
る工程であり、この工程５２４がタイムアウトであるこ
とを判定すると工程５２５へ移行し、タイムアウトでな
い場合には工程５３０へ移行する。５２５は工程５２２
や工程５２４による異常判定が初回であるかどうかを判
定し、初回であれば工程５２６に移行して初回フラグを
セットし、初回でなければ工程５２７へ移行して通信異
常出力ＥＲ１を発生する。工程５２６、工程５２７、工
程５２３に続いて動作終了工程５０６へ移行し、再び動
作開始工程５００が活性化する。なお、５２８は工程５
２１、工程５２４によって構成された入力情報の受信に
関する通信監視手段である。

【００６２】５３０は工程５２４がタイムアウトでない
と判定した時に作用し、間接出力信号の定期送信時期で
あるかどうかを判定する工程、５３１は工程５３０がＹ
ＥＳであった時に作用し、図４（ｅ）における出力情報
送信案内フレーム４０４によって間接出力データをラッ
チメモリ１２５へ送信するための工程であり、この工程
５３１は定期出力送信手段となっている。５３２は工程
５３１に続いて作用し、返信応答データのサムチェック
とタイムアウトチェックを行う工程であり、この工程５
３２では返信応答があれば直ちに受信データのサムチェ
ックを行って次工程５３３へ移行するが、工程５３２で
所定時間の待機によっても返信が得られない時には、タ
イムアウト判定した上で次工程５３３へ移行するもので
ある。

【００６３】５３３は工程５３２に続いて作用し、工程
５３２にサムチェックエラーまたはタイムアウトエラー
が発生しているか否かを判定する工程、５０６は工程５
３３が正常であった時に移行する動作終了工程であり、
この動作終了工程５０６において動作開始工程５００が
再度活性化されることによって、再び制御動作が繰返さ
れるようになっている。一方、工程５３３で異常判定が
なされると、工程５３４へ移行し、工程５３３による異
常が初回異常であるかどうかが判定され、初回異常と判
定された時には工程５３１へ復帰して再度出力データの
送信が行われる。また、工程５３４が初回異常でないと
判定した時は、再送に対しても依然として異常が続いて
いることになり、この場合には工程５３５へ移行して通
信異常出力ＥＲ１を発生し、動作終了工程５０６へ移行
する。なお、工程５３２は出力送信に対応した返信応答
の通信監視手段となっている。

【００６４】５４０は工程５３０がＮＯの判定であった
時に作用し、サブＣＰＵ１２１ａが発生したウォッチド
ッグ信号が「Ｈ」から「Ｌ」に、又は「Ｌ」から「Ｈ」
に変化したかどうかを判定する工程、５４１は工程５４
０が変化有りであった時に作用し、後述の工程５４５で
計数加算されたクロック信号の加算結果をウォッチドッ
グ信号のパルス幅として読出す工程、５４２は工程５４
１に続いて作用し、読出加算値が所定値を超過している
かどうかを判定する工程、５４３は工程５４２が所定値
超過であって、ウォッチドッグ信号のパルス幅が異常で
あると判定した時に作用し、リセット出力パルスを発生
してサブＣＰＵ１２１ａを再起動する工程、５４４は工
程５４３に続いて作用したり、工程５４２がウォッチド
ッグ信号パルス幅正常と判定した時に作用し、工程５４
５で加算されているクロックパルスの加算値をリセット
する工程、５４５は工程５４０がＮＯであった時に作用
して、クロック信号を加算する割込みカウンタであり、
この割込みカウンタ５４５によってウォッチドッグ信号
の「Ｈ」パルス幅と「Ｌ」パルス幅が計測されるように
なっている。工程５４４及び工程５４５に続いて動作終
了工程５０６へ移行し、所定時間をおいて繰返し動作開
始工程５００が活性化される。５４６は工程５４０から
工程５４５によって構成された工程ブロックであり、サ
ブＣＰＵ１２１ａの暴走監視手段となっている。

【００６５】次に、サブＣＰＵの動作を図６のフロ−チ
ャ−トに基づき説明する。６００は定期的に活性化され
るサブＣＰＵ１２１ａの動作開始工程、６０１は工程６
００に続いて作用し、図４（ａ）の定数送信案内コマン
ドＣＯＭ１を受信したかどうかを判定する工程、６０２
は工程６０１が受信判定であった時に作用し、図４
（ａ）のフレーム構成４００ａによる全受信フレームに
関するサムチェックを行う工程、６０３は工程６０２に
続いて作用し、サムチェック結果が正常であったかどう
かを判定する工程、６０４は工程６０３が正常判定であ
った時に作用し、図４（ａ）のフレーム構成４０１によ
って正常受信ＡＣＫを返信する工程、６０５は工程６０
４に続いて作用し、受信したフィルタ定数を第二のＲＡ
Ｍメモリ１２３に格納する工程、６０６は工程６０５に
続いて作用し、受信した閾値定数を第二のＲＡＭメモリ
１２３を経由して定数設定レジスタ１３４ａ（図１・図
２（ａ）参照）へ格納する工程、６０７は工程６０６に
続く動作終了工程であり、一巡の動作が終了すると所定
時間をおいて繰返して動作開始工程６００が活性化され
る。６０８は工程６０３が受信データ異常を判定した時
に動作し、図４（ａ）のフレーム構成４０１において正
常受信コマンドＡＣＫに替わって不正受信コマンドＮＡ
ＣＫを送信する工程であり、この工程６０８に続いて動
作終了工程６０７へ移行する。なお、工程６０１から工
程６０６、工程６０８によって構成された工程ブロック
６０９は、定数受信手段を構成するものである。

【００６６】６１１は工程６０１がＮＯであった時に作
用し、図４（ｅ）の出力情報定期送信案内コマンドＣＯ
Ｍ５を受信したかどうかを判定する工程、６１２は工程
６１１が受信判定であった時に作用し、図４（ｅ）のフ
レーム構成４０４による全受信フレームに関するサムチ
ェックを行う工程、６１３は工程６１２に続いて作用
し、サムチェック結果が正常であったかどうかを判定す
る工程、６１４は工程６１３が正常判定であった時に作
用し、図４（ｅ）のフレーム構成４０１によって正常受
信ＡＣＫを返信する工程、６１５は工程６１４に続いて
作用し、受信した間接出力情報を第二のＲＡＭメモリ１
２３に格納する工程、６１６は工程６１５に続いて作用
し、受信した間接出力情報を第二のＲＡＭメモリ１２３
を経由して出力ラッチメモリ１２５（図１参照）へ格納
する工程、６０７は工程６１６に続く動作終了工程であ
り、一巡の動作が終了すると所定時間をおいて繰返して
動作開始工程６００が活性化される。６１８は工程６１
３が受信データ異常を判定した時に動作し、図４（ｅ）
のフレーム構成４０１において正常受信コマンドＡＣＫ
に替わって不正受信コマンドＮＡＣＫを送信する工程で
あり、この工程６１８に続いて動作終了工程６０７へ移
行する。

【００６７】６２０は工程６１１がＮＯであった時に作
用し、図４（ｃ）の入力情報送信許可コマンドＣＯＭ２
を受信したかどうかを判定する工程であり、この工程６
２０がＮＯの判定を行うと動作終了工程６０７へ移行
し、ＹＥＳの判定を行った時には工程６２１へ移行す
る。６２１はソフトウエアによる可変フィルタとして対
象となる入力番号ＩＮｓを設定する工程、６２２は工程
６２１に続いて作用し、既に設定されたシフト周期Ｔで
順次サンプリングされた入力番号ＩＮｓのＯＮ／ＯＦＦ
状態（論理「１」または「０」）について、最新状態を
含むＮ点のサンプリング値の論理「１」の数を算出する
工程、６２３は工程６２２に続いて作用し、工程６２２
で算出された論理「１」の数が多い時（Ｎ点すべてが論
理「１」または例えば９０％以上の点数のものが論理
「１」）である時に次工程６２４へ移行する判定工程、
６２４は第二のＲＡＭメモリ１２３内にある入力イメ−
ジメモリ番号ＩｓをＯＮに設定する工程であり、入力イ
メ−ジメモリＩｓの内容が現時点での確定されたＯＮ／
ＯＦＦ状態を表すものとなっている。

【００６８】６２５は判定工程６２３が否（論理「１」
が多くない）の時に作用し、入力番号ＩＮｓのＯＮ／Ｏ
ＦＦ状態（論理「１」または「０」）について、最新状
態を含むＮ点のサンプリング値の論理「０」の数を算出
する工程、６２６は工程６２５に続いて作用し、工程６
２５で算出された論理「０」の数が多い時（Ｎ点すべて
が論理「０」または例えば９０％以上の点数のものが論
理「０」）である時に、次工程６２７へ移行する判定工
程、６２７は第二のＲＡＭメモリ１２３内にある入力イ
メ−ジメモリ番号ＩｓをＯＦＦにリセットする工程であ
り、入力イメ−ジメモリＩｓの内容が現時点での確定さ
れたＯＮ／ＯＦＦ状態を表している。６２８は工程６２
４または工程６２７によって入力イメ−ジメモリＩｓの
内容が更新されるか、または工程６２３と工程６２６が
共に否（論理「１」が多くなく、論理「０」も多くない
中途半端な状態であって、入力イメ−ジメモリＩｓの内
容は変化しない）である時に、対象となる入力番号ＩＮ
ｓを次の番号に更新する工程、６２９は全ての入力番号
の処理が終わるまでは工程６２１へ復帰し、全ての入力
番号の処理が完了すると工程６３０へ移行する完了判定
工程、６３０は図４（ｃ）のフレーム構成４０３ａによ
って入力情報をメインＣＰＵ１１１へ送信する工程であ
り、この工程６３０に続いて動作終了工程６０７へ移行
し、その後は再び開始工程６００へ移行する。

【００６９】６３１は工程６２２から工程６２７によっ
て構成された工程ブロックであり、この工程ブロックは
１点のＯＮ／ＯＦＦ入力信号に関する可変フィルタ手段
を構成するものである。なお、入力の確定手段となる工
程６２３及び工程６２６は、通常は全ての論理が「１」
であるか「０」であるかによって判定すれば良く、この
場合には、工程６２３はＮ点の論理積、工程６２６はＮ
点の論理和によって簡単に判定が行える。

【００７０】以上のようなデジタルフィルタ手段６３１
によれば、例えば入力接点がチャッタリングしてＯＮ／
ＯＦＦを小刻みに繰返しながらＯＮに収斂するような場
合、小刻みなＯＮ／ＯＦＦをサンプリングすることが少
なく、仮にサンプリングしたとしても多数のサンプリン
グ値が継続的にＯＮでなければ入力ＯＮとは確定しない
ことになる。また、例えばエアコンスイッチのような手
動操作スイッチでは、一瞬だけスイッチがＯＮしてもこ
れは無視されるが、その結果としてノイズによる誤動作
も防止されることになるものである。さらに、高周波ノ
イズの重畳により偶然にもサンプリングする都度に虚偽
の入力信号（例えば本来ＯＮであるべきものがノイズに
よってＯＦＦと誤認された入力信号）が継続することを
避けるために、入力インタ−フェ−ス回路としてノイズ
フィルタ１３１やレベル判定用比較器１３２ｂが設けら
れている。

【００７１】次に、図４、図５、図６による動作の説明
を踏まえて、図１〜図３に示される実施の形態１による
車載電子制御装置の動作を概括的に説明する。図１にお
いて、車載電子制御装置１００ａ内の中核集積回路素子
１１０ａは、メインＣＰＵ１１１と第一の不揮発メモリ
１１２ａによって制御動作を実行する。制御動作の入力
情報としては、高速入力端子１０１ａ、ノイズフィルタ
１３１、可変閾値回路１３２ａ及びデータセレクタ１１
４を介してメインＣＰＵ１１１に直接的にバス接続され
たＯＮ／ＯＦＦ動作の直接並列入力と、低速入力端子１
０１ｂ、ノイズフィルタ１３１、レベル判定用比較器１
３２ｂ、データセレクタ１２４ｂ、サブＣＰＵ１２１
ａ、第一の子局直並列変換器１２６及び第一の親局直並
列変換器１１６ａを介してメインＣＰＵ１１１に間接的
にバス接続されたＯＮ／ＯＦＦ動作の間接並列入力と、
アナログ入力端子１０２、ノイズフィルタ１５１、可変
フィルタ回路１５３ａ、多チャンネルＡＤ変換器１５４
ａ、１５４ｂ、第二の子局直並列変換器１４６及び第二
の親局直並列変換器１１６ｂを介してメインＣＰＵ１１
１に間接的にバス接続されたアナログ信号に対するデジ
タル変換値の３系統のものがある。

【００７２】これに対し、制御動作の出力情報として
は、メインＣＰＵ１１１に直接的にバス接続された出力
ラッチメモリ１１５から出力トランジスタ１０８を介し
て高速出力端子１０３ａに出力される直接並列出力と、
メインＣＰＵ１１１から第一の親局直並列変換器１１６
ａ、第一の子局直並列変換器１２６、サブＣＰＵ１２１
ａ、出力ラッチメモリ１２５及び出力トランジスタ１０
８を介して低速出力端子１０３ｂに出力される間接並列
出力とがある。メインＣＰＵ１１１の制御プログラムや
各種制御定数等は、予め外部ツール１０６から第一の不
揮発メモリ１１２ａに格納されているが、車載電子制御
装置１００ａの実用運転開始時には第一及び第二の親局
直並列変換器１１６ａ、１１６ｂを介して第一の不揮発
メモリ１１２ａに格納されているフィルタ定数や閾値定
数の転送書込みが行なわれる。第一の付属集積回路素子
１２０ａ内の可変閾値回路１３２ａに対する閾値定数
は、定数設定レジスタ１３４ａに転送され、図６の可変
フィルタ手段６３１で使用される可変フィルタ定数は、
第二のＲＡＭメモリ１２２に格納される。また、第二の
付属集積回路素子１４０ａ内の可変フィルタ回路１５３
ａに対するフィルタ定数は、定数設定レジ１５６ａに転
送される。

【００７３】なお、図３における通信制御回路１４１ａ
は、第二の子局直並列変換器１４６、定数設定レジスタ
１５６ａ、各アナログ入力に対応したＡＤ変換情報が格
納されたバッファメモリ３２２などとバス接続されてい
て、送受信データのサムチェックやサムデータの生成、
コマンドの解読結果による各種メモリのチップセレク
ト、返信データのフレーム構築等の機能を持つハードウ
エアで構成されているが、通信制御用の第二のサブＣＰ
Ｕを設けるようにしても良い。

【００７４】第一の付属集積回路素子１２０ａ内に設け
られたウォッチドッグタイマ１２９は、メインＣＰＵ１
１１が発生するパルス列であるウォッチドッグ信号ＷＤ
１のパルス幅を監視し、これが所定値を超過するとメイ
ンＣＰＵ１１１に対してリセット出力パルスＲＳＴ１を
供給し、メインＣＰＵ１１１を再起動するよう構成され
ている。一方、メインＣＰＵ１１１はサブＣＰＵ１２１
ａが発生するパルス列であるウォッチドッグ信号ＷＤ２
のパルス幅を監視し、これが所定値を超過するとサブＣ
ＰＵ１２１ａに対してリセット出力パルスＲＳＴ２を供
給し、サブＣＰＵ１２１ａを再起動するよう構成されて
いる。

【００７５】その他、サブＣＰＵ１２１ａには、第二の
付属集積回路素子１４０ａ内のデジタル変換出力回路１
４５から第一の付属集積回路素子１２０ａ内の監視用デ
ジタル変換入力回路１２４ｃを介して、特定のアナログ
入力信号に対するデジタル変換値が取込まれ、後述の監
視制御に使用できるようになっている。また、監視用並
列入力回路１２４ａからサブＣＰＵ１２１ａに取込まれ
る高速入力の一部は、例えば入力スイッチ回路の断線・
短絡異常等がないかどうかの診断に使用されるものであ
る。

【００７６】実施の形態１によれば、マイクロプロセッ
サを包含した中核集積回路素子と、この中核集積回路素
子に対してシリアル接続された低速デジタル入力用の第
一の付属集積回路素子と、アナログ入力用の第二の付属
集積回路素子とを備えたので、制御対象車種に応じた制
御入出力点数の変動に対して、中核集積回路素子の標準
化ができると共に、アナログ系とデジタル系に分離され
た２重のシリアル通信回線により、通信回線の渋滞を緩
和して入出力情報の授受を高速化することができるもの
であり、高速・高性能・多機能な仕様に対応して膨大な
開発期間・費用を要する中核集積回路素子の開発を容易
化にする効果がある。また、第一の付属集積回路素子
は、間接並列出力回路を備えたので、中核集積回路素子
の制御出力ピン数を削減して、中核集積回路素子の小形
・標準化をさらに徹底することができる効果がある。ま
た、中核集積回路素子及び、第一又は第二の付属集積回
路素子は、相互監視手段を備えたので、集積回路素子が
シリアル通信回路によって分割されたことに伴うノイズ
誤動作に関する可能性の増大に対し、安全性を向上する
ことができる効果がある。

【００７７】さらに、第一の付属集積回路素子に設けら
れた並列入力回路の各入力回路部には、ノイズフィルタ
とレベル判定用比較器を設け、ソフトウエアによる可変
フィルタ手段を備えたので、集積回路素子内に格納可能
な小容量コンデンサを用いて十分な平滑機能を持ったフ
ィルタ回路を構成することができ、そのフィルタ定数も
手軽に変更することができて入力回路部の小形・標準化
を行うことができる効果がある。また、第一の付属集積
回路素子は、中核集積回路素子の直接並列入力回路の前
段に接続される入力インタフェース回路と可変閾値回路
を有するので、高速動作の直接並列入力回路に対し、限
られた範囲であっても等価的な可変フィルタが構成さ
れ、そのフィルタ定数も手軽に変更することができて入
力回路部の小形・標準化を行うことができる効果があ
る。

【００７８】また、第二の付属集積回路素子に設けられ
た多チャンネルＡＤ変換器の各チャンネル入力回路部
は、ノイズフィルタと可変フィルタ回路とを有するの
で、集積回路素子内に格納可能な小容量コンデンサを用
いて十分な平滑機能を持ったフィルタ回路を構成するこ
とができ、そのフィルタ定数も手軽に変更することがで
きて入力回路部の小形・標準化を行うことができる効果
がある。さらにまた、中核集積回路素子内の第一の不揮
発メモリは、外部ツールから転送書込みされた制御定数
と定数転送プログラムとを有するので、各種車種対応の
制御プログラムや制御定数、フィルタ定数・閾値定数等
を一元管理すると共に、手軽にフィルタ定数や閾値定数
を変更することができる効果がある。

【００７９】実施の形態２． （１）実施の形態２の構成の詳細な説明 以下、この実施の形態２について図７を用いて、図１と
の相違点を中心にして説明する。図７は、この発明の実
施の形態２による車載電子制御装置を示すブロック回路
図である。図７において、１００ｂは被制御装置を制御
するＥＣＵ（車載電子制御装置）であり、中核集積回路
素子１１０ｂと第一の付属集積回路素子１２０ｂと第二
の付属集積回路素子１４０ｂとを主要部品とする一枚の
電子基板で構成されている。

【００８０】中核集積回路素子１１０ｂは、図１の中核
集積回路素子１１０ａと同様に構成されているが、中核
集積回路素子１１０ｂ内のメインＣＰＵ（マイクロプロ
セッサ）１１１は、第一の不揮発メモリ１１２ｂと協動
するよう構成されている。第一の付属集積回路素子１２
０ｂは、図１の第一の付属集積回路素子１２０ａのサブ
ＣＰＵ（マイクロプロセッサ）１２１ａに替わってハー
ドウエアで構成された通信制御装置１２１ｂが使用さ
れ、第二の不揮発メモリ１２２、演算処理用の第二のＲ
ＡＭメモリ１２３、監視用並列入力回路である入力用デ
ータセレクタ１２４ａ、監視用デジタル変換入力回路で
ある入力用データセレクタ１２４ｃなどが削除されてい
る。１３３ａは図８で詳述するハードウエアで構成され
た可変フィルタ回路、１３４ｂは可変フィルタ回路１３
３ａに対するフィルタ定数設定用の定数設定レジスタで
ある。

【００８１】第二の付属集積回路素子１４０ｂは、図１
の第二の付属集積回路素子１４０ａの通信制御回路１４
１ａに替わってサブＣＰＵ１４１ｂ、第二の不揮発メモ
リ１４２、第二のＲＡＭメモリ１４３を有し、ハードウ
エアで構成されていた可変フィルタ回路１５３ａに替わ
って、図９で詳述する可変フィルタ手段９１７が使用さ
れている。サブＣＰＵ１４１ｂのウォッチドッグ信号Ｗ
Ｄ２は、メインＣＰＵ１１１で監視され、ウォッチドッ
グ信号ＷＤ２のパルス幅が所定値を超過すると、メイン
ＣＰＵ１１１からサブＣＰＵ１４１ｂに対してリセット
出力パルスＴＳＴ２が供給され、サブＣＰＵ１４１ｂを
再起動するようになっている。

【００８２】図８は、この発明の実施の形態２による車
載電子制御装置のデジタル可変フィルタ回路を示す図で
ある。図８において、入力スイッチ１３０に対して低抵
抗のブリ−ダ抵抗１０７を備えた入力信号ＩＮｓは、実
用可能な上限値である数百Ｋオームの高抵抗の直列抵抗
１３５を介して十数ｐＦの並列小容量コンデンサ１３６
に接続されている。１３１は直列抵抗１３５と小容量コ
ンデンサ１３６によって構成されたノイズフィルタであ
って高周波ノイズを吸収平滑化するためのものである。
１３２ｂは入力抵抗１３８ａ、正帰還抵抗１３８ｂ、比
較器１３７によって構成されたレベル判定用比較器であ
り、比較器１３７の反転入力には所定の基準電圧１３９
ｂ（電圧Ｖｏｎ）が印加されている。従って、小容量コ
ンデンサ１３６の充電電圧が基準電圧Ｖｏｎ以上になる
と比較器１３７の出力は「Ｈ」（論理「１」）となる
が、一旦比較器１３７の出力が「Ｈ」になると、正帰還
抵抗１３８ｂによる入力加算が生じるために、小容量コ
ンデンサ１３６の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで
低下しなければ、比較器１３７の出力は「Ｌ」（論理
「０」）にはならないようにヒステリシス機能を持って
いる。これは小容量コンデンサ１３６に重畳されたノイ
ズリップルによって、高頻度に比較器１３７の出力が反
転変化することを防止するためのものである。

【００８３】可変フィルタ回路１３３ａを構成するシフ
トレジスタ８００には、比較器１３７の出力が入力され
ると共に、クロックジェネレ−タ８１０から周期Ｔのシ
フト用パルス入力が供給されている。従って、シフトレ
ジスタ８００の後段の論理内容は、順次過去の時点にお
ける比較器１３７の出力論理内容となっている。８０１
ａ〜８０７ａはシフトレジスタ８００の各出力段におけ
る論理内容と定数設定レジスタ１３４ｂの各ビットの論
理内容を論理和する第一の論理ゲ−ト素子、８０８ａは
第一の論理ゲ−ト素子８０１ａ〜８０７ａの出力を結合
する論理積素子、８０９は論理積素子８０８ａの出力に
よってセットされるフリップフロップ素子によって構成
された入力確定フリップフロップ回路である。また、８
０１ｂ〜８０７ｂはシフトレジスタ８００の各出力段に
おける論理内容の反転論理内容と定数設定レジスタ１３
４ｂの各ビットの論理内容を論理和する第二の論理ゲ−
ト素子、８０８ｂは第二の論理ゲ−ト素子８０１ｂ〜８
０７ｂの出力を結合する論理積素子であり、論理積素子
８０８ｂの出力によって入力確定フリップフロップ回路
８０９がリセットされるように構成されている。

【００８４】このように構成された可変フィルタ回路１
３３ａにおいて、シフトレジスタ８００の各出力段の内
容が、全て論理「１」であれば、論理積素子８０８ａの
出力によって入力確定フリップフロップ回路８０９の出
力は論理１にセットされることになる。但し、定数設定
レジスタ１３４ｂの一部の内容が論理「１」であれば、
これに対応したシフトレジスタ８００の出力段の論理内
容は「０」であっても差し支えない。従って、図８の例
では、シフトレジスタ８００の初段１から第５段までの
論理内容が全て「１」であれば、入力確定フリップフロ
ップ回路８０９の出力は論理「１」にセットされること
になる。

【００８５】また、シフトレジスタ８００の各出力段の
内容が全て論理「０」であれば、論理積素子８０８ｂの
出力によって入力確定フリップフロップ回路８０９の出
力は論理０にリセットされることになる。但し、定数設
定レジスタ１３４ｂの一部の内容が論理「１」であれ
ば、これに対応したシフトレジスタ８００の出力段の論
理内容は「１」であっても差し支えない。従って、図８
の例ではシフトレジスタ８００の初段１から第５段まで
の論理内容が全て「０」であれば、入力確定フリップフ
ロップ回路８０９の出力は論理「０」にリセットされる
ことになる。このように、入力確定フリップフロップ回
路８０９の出力内容を決定するための論理判定点数は定
数設定レジスタ１３４ｂの内容によって可変設定される
よう構成されている。なお、上記のとおり、論理判定点
数を可変設定する代わりに、クロックジェネレ−タ８１
０のパルス周期を可変設定するようにしても良い。

【００８６】（２）実施の形態２の動作の詳細な説明 図９は、この発明の実施の形態２による車載電子制御装
置のサブＣＰＵの動作を示すフロ−チャ−トである。図
９において、９００は定期的に活性化されるサブＣＰＵ
１４１ａの動作開始工程、９０１は工程９００に続いて
作用し、図４（ｂ）の定数送信案内コマンドＣＯＭ１を
受信したかどうかを判定する工程、９０２は工程９０１
が受信判定であった時に作用し、図４（ｂ）のフレーム
構成４００ｂによる全受信フレームに関するサムチェッ
クを行う工程、９０３は工程９０２に続いて作用し、サ
ムチェック結果が正常であったかどうかを判定する工
程、９０４は工程９０３が正常判定であった時に作用
し、図４（ｂ）のフレーム構成４０１によって正常受信
ＡＣＫを返信する工程、９０５は工程９０４に続いて作
用し、受信したフィルタ定数を第二のＲＡＭメモリ１４
３に格納する工程、９０７は工程９０５に続く動作終了
工程であり、一巡の動作が終了すると所定時間をおいて
繰返して動作開始工程９００が活性化される。９０８は
工程９０３が受信データ異常を判定した時に動作し、図
４（ｂ）のフレーム構成４０１において、正常受信コマ
ンドＡＣＫに替わって不正常受信コマンドＮＡＣＫを送
信する工程であり、この工程９０８に続いて動作終了工
程９０７へ移行する。なお、工程９０１から工程９０
５、工程９０８によって構成された工程ブロック９０９
は、定数受信手段を構成するものである。

【００８７】９１０は工程９０１がＮＯであった時に作
用し、図４（ｄ）の入力情報送信許可コマンドＣＯＭ２
を受信したかどうかを判定する工程であり、この工程９
１０がＮＯの判定を行うと動作終了工程９０７へ移行
し、ＹＥＳの判定を行った時には工程９１１へ移行す
る。９１１は可変フィルタ演算の対象となる入力番号Ａ
Ｎｔを設定する工程、９１２は工程９１１に続いて作用
し、既に設定されたシフト周期Ｔによって順次サンプリ
ングされた最新のＮ点のデジタル値の相加平均を算出す
る工程、９１３は工程９１２に続いて作用し、工程９１
２で算出された相加平均値を現時点のデジタル値として
確定し、第二のＲＡＭメモリ１４３内の入力データメモ
リＩＡｔに格納する工程、９１４は工程９１３に続いて
作用し、次の入力番号を決定する工程、９１５は工程９
１４に続いて作用し、全ての入力に対する処理が完了し
たかどうかを判定する工程であり、処理未完了の時は工
程９１１へ復帰し、処理完了の時は工程９１６を経て動
作終了工程９０７へ移行し、ここから再び開始９００へ
移行する。工程９１６では図４（ｄ）の返信フレーム構
成４０３ｂによって第二の子局直並列変換器１４６から
第二の親局直並列変換器１１６ｂを経由して、アナログ
入力信号のデジタル変換値が第一のＲＡＭメモリ１１３
へ転送される。

【００８８】９１７は工程９１２と工程９１３によって
構成された可変フィルタ手段であり、入力デ−タメモリ
ＩＡｔの内容はサンプリング毎に更新される移動平均値
となっている。なお、各サンプリング値がノイズによる
異常値を含まないようにするためには、入力インタフェ
−ス回路としてノイズフィルタ１５１が接続されてい
る。以上のような可変フィルタ手段９１７や可変フィル
タ回路１３３ａによれば、あたかも抵抗／コンデンサに
よるノイズフィルタでコンデンサの容量を大きくしたも
のと等価な作用となるが、コンデンサの容量を大きくす
ることは集積回路化に不向きであり、被制御車種対応で
コンデンサの容量を変更することも困難となるので、実
施の形態２では、サブＣＰＵのソフトウエアによってア
ナログ回路の可変フィルタ回路を構成しているものであ
る。

【００８９】図４（ｂ）、図４（ｄ）、図９による動作
の説明を踏まえて、図７、図８によって実施の形態２の
動作を概括的に説明すると、図７のものではサブＣＰＵ
が第一の付属集積回路素子側から第二の付属集積回路素
子側に移動されている。従って、第一の付属集積回路素
子１２０ｂは、ハードウエアで構成された通信制御回路
１２１ｂが使用され、ＯＮ／ＯＦＦ入力信号に対する可
変フィルタをソフトウエア手段によるものからハードウ
エア回路を用いたものに変更されている。逆に、第二の
付属集積回路素子１４０ｂには、サブＣＰＵ１４１ｂが
使用され、アナログ入力信号に対する可変フィルタをハ
ードウエア回路によるものからソフトウエア手段による
ものに変更されている。また、第一の付属集積回路素子
１２０ｂが、サブＣＰＵを持たないことから、監視用並
列入力回路１２４ａや監視用デジタル変換入力回路１２
４ｃ等の監視入力も省略されているが、その他の入出力
制御に関しては、図１のものと同様の動作を行うように
なっている。

【００９０】実施の形態２によれば、第二の付属集積回
路素子は、第二の不揮発メモリと演算処理用の第二のＲ
ＡＭメモリがバス接続されたサブマイクロプロセッサを
有すると共に、第二の付属集積回路素子に設けられた多
チャンネルＡＤ変換器の各チャンネル入力回路部に、ノ
イズフィルタを有し、ソフトウエアによる可変フィルタ
手段を設けたので、集積回路素子内に格納可能な小容量
コンデンサを用いて十分な平滑機能を持ったフィルタ回
路をソフトウエアによって構成することができ、そのフ
ィルタ定数も手軽に変更することができて入力回路部の
小形・標準化を行うことができる効果がある。

【００９１】実施の形態３．以下、この発明の実施の形
態３による車載電子制御装置のＯＮ／ＯＦＦ信号用の可
変フィルタ回路について図１０により説明する。図１０
は、この発明の実施の形態３による車載電子制御装置の
デジタル可変フィルタ回路を示す図である。図１０にお
いて、ノイズフィルタ１３１やレベル判定用比較器１３
２ｂの構成や動作は、図８のものと同じである。１９０
ａは比較器１３７の出力と可逆カウンタ１９２のカウン
トアップモ−ド入力ＵＰ間に接続されたゲ−ト素子、１
９１は比較器１３７の出力からゲ−ト素子１９０ｂを介
して可逆カウンタ１９２のカウントダウンモ−ド入力Ｄ
Ｎに接続された論理反転素子であり、可逆カウンタ１９
２は、所定のサンプリング周期ＴでＯＮ／ＯＦＦするク
ロック入力端子ＣＬを備えていて、モ−ド入力ＵＰやＤ
Ｎに応じてクロック入力を可逆カウントするように構成
されている。

【００９２】１９３ａは論理判定点数Ｎに相当する設定
値が格納された設定値レジスタ、１９３ｂは可逆カウン
タ１９２の現在値が格納された現在値レジスタ、１９４
ａは可逆カウンタ１９２の現在値が設定値に到達した時
に論理「１」となる出力Ｑによってゲ−ト素子１９０ａ
を閉鎖して、更なるカウントアップが行われないように
する論理反転素子、１９４ｂは可逆カウンタ１９２の現
在値が０になった時に論理「１」となる出力Ｐによって
ゲ−ト素子１９０ｂを閉鎖して、更なるカウントダウン
が行われないようにする論理反転素子、１９５は可逆カ
ウンタ１９２の設定値到達出力Ｑによってセットされ、
現在値が０になった時、論理「１」となる出力Ｐによっ
てリセットされる入力確定フリップフロップ回路であ
り、入力確定フリップフロップ回路１９５の出力がデ−
タセレクタ１２４ｂの入力端子に接続されている。

【００９３】このように構成された可逆カウンタ１９２
では、サンプリング周期Ｔで動作するクロック入力ＣＬ
の入力パルス数が、設定値レジスタ１９３ａの設定値Ｎ
に到達するまで継続的に比較器１３７の出力が「Ｈ」で
あれば、入力確定フリップフロップ回路１９５がセット
されるが、途中で比較器１３７の出力が「Ｌ」になれば
クロック入力を減算カウントし、再び比較器１３７の出
力が「Ｈ」になった後に加算カウントが行われて、やが
て現在値が設定値に到達すれば、入力確定フリップフロ
ップ回路１９５がセットされる。同様に、一旦入力確定
フリップフロップ回路１９５がセットされると、サンプ
リング周期Ｔで動作するクロック入力ＣＬの入力パルス
によって、現在値がＮから０に減少するまで継続的に比
較器１３７の出力が「Ｌ」であれば、入力確定フリップ
フロップ回路１９５がリセットされるが、途中で比較器
１３７の出力が「Ｈ」になれば、クロック入力を加算カ
ウントし、再び比較器１３７の出力が「Ｌ」になった後
に減算カウントが行われ、やがて現在値が０に達すれば
入力確定フリップフロップ回路１９５がリセットされ
る。

【００９４】実施の形態３によれば、第一の付属集積回
路素子の可変フィルタ回路を可逆カウンタを用いて構成
することができる。

【００９５】実施の形態４．以下、この発明の実施の形
態４による車載電子制御装置のアナログ信号用の可変フ
ィルタ回路について図１１に基づき説明する。図１１
は、この発明の実施の形態４による車載電子制御装置の
アナログ可変フィルタ回路を示す図である。図１１にお
いて、１５１はアナログ入力信号ＡＮｔに対するノイズ
フィルタで、このノイズフィルタ１５１は正側クリップ
ダイオ−ド３００、負側クリップダイオ−ド３０１、直
列抵抗３０２、並列小容量コンデンサ３０３によって構
成されている。クリップダイオ−ド３００、３０１は、
アナログ入力信号ＡＮｔに過大なノイズが重畳された時
に、このノイズ電圧を電源の正負回路に環流させて、想
定されるアナログ信号の最大・最小値を超える電圧を小
容量コンデンサ３０３に印加しないようにするためのも
のである。また、ＡＮｔ端子に接続される図示しないア
ナログセンサが、相応の内部抵抗を持っている場合に
は、直列抵抗３０２は省略することができる。

【００９６】１５３ｂは可変フィルタ回路で、可変フィ
ルタ回路１５３ｂを構成するコンデンサ３５４（容量
Ｃ）は、定数設定レジスタ１５６ｂによって導通制御さ
れるアナログゲ−トスイッチ３５３ａ〜３５３ｄを介し
て選択切換抵抗３５２ａ〜３５２ｄから充電されるよう
構成されており、その充電電圧は、小容量コンデンサ３
０３の両端電圧Ｖ１を増幅器３５０で増幅した電圧Ｖ１
となっている。また、コンデンサ３５４の両端電圧Ｖ２
は、増幅器３５５を介して出力され、多チャンネルＡＤ
変換器１５４によってデジタル値に変換される。なお、
３５１ａ、３５１ｂ、３５６ａ、３５６ｂは、増幅器３
５０、３５５の出力を、増幅器３５０、３５５の反転入
力に接続した帰還回路抵抗である。従って、このような
可変フィルタ回路１５３ｂは、選択切換抵抗３５２ａ〜
３５２ｄの内で、アナログゲ−トスイッチ３５３ａ〜３
５３ｄがＯＮとなている抵抗の並列合成抵抗Ｒ０とコン
デンサＣによるＲＣフィルタと等価であり、並列合成抵
抗Ｒ０は定数設定レジスタ１５６ｂの内容によって、可
変切換することができるようになっている。

【００９７】実施の形態４によれば、第二の付属集積回
路素子のアナログ用の可変フィルタ回路を構成すること
ができる。

【００９８】実施の形態５． （１）実施の形態５の構成の詳細な説明 以下、この発明の実施の形態５による車載電子制御装置
について、図１２に基づき図１との相違点を中心に説明
する。図１２は、この発明の実施の形態５による車載電
子制御装置を示すブロック回路図である。図１２におい
て、１００ｃは被制御装置を制御するＥＣＵ（車載電子
制御装置）であり、中核集積回路素子１１０ｃと第一の
付属集積回路素子１２０ｃと第二の付属集積回路素子１
４０ｃを主要部品とする一枚の電子基板で構成されてい
るが、図１と比べると、図１２は、可変フィルタ回路を
持たず、相互異常監視と異常記憶回路に重点をおいた回
路となっている。１０１ｘは例えばエンジンの点火時期
や燃料噴射時期を制御するためのクランク角センサやオ
ートクルーズ制御用の車速センサ等比較的高頻度の動作
を行い、速やかに信号取込みを行う必要のあるＯＮ／Ｏ
ＦＦ動作の高速入力センサ群である。１０１ｙは例えば
変速レバー位置を検出するセレクタスイッチやエアコン
スイッチなど比較的低頻度の動作を行い、信号取込みの
遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の
低速入力センサ群である。

【００９９】１０２ｘは例えば給気量センサ、気筒圧セ
ンサ、給気弁開度検出用第一スロットルポジションセン
サ、アクセルペダルの踏込み度検出用第一アクセルポジ
ショナなどの第一のアナログ入力センサ群である。１０
２ｙは大気圧センサ、水温センサ、排気ガスの酸素濃度
センサ、給気弁開度検出用第二スロットルポジションセ
ンサ、アクセルペダルの踏込み度検出用第二アクセルポ
ジションセンサなどの第二のアナログ入力センサ群であ
る。第一及び第二のアクセルポジションセンサと、第一
及び第二のスロットルポジションセンサとは、同じ検出
出力を発生する２重系のセンサとなっている。

【０１００】１０３ｘは例えばエンジンの点火コイル駆
動出力（ガソリンエンジンの時）や燃料噴射制御用電磁
弁駆動用出力、或いは給気用スロットル弁の開閉動作を
行うモータなど比較的高頻度の動作を行い、遅滞なく駆
動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速電
気負荷群である。１０３ｙは例えば変速機用電磁弁駆動
出力やエアコン用電磁クラッチ駆動出力など比較的低頻
度の動作を行い、駆動出力の応答遅れがあまり問題とな
らないＯＮ／ＯＦＦ動作の低速電気負荷群である。１０
５ｘは車載バッテリ、１０５ｙは電源スイッチであり、
車載電子制御装置１００ｃは、車載バッテリ１０５ｘか
ら電源スイッチ１０５ｙを介して給電されたり、スリー
プ電源として電源スイッチ１０５ｙを経由しないで直接
給電されるよう構成されている。

【０１０１】中核集積回路素子１１０ｃは、図示しない
第一の不揮発メモリや演算処理用の第一のＲＡＭメモリ
を有するメインＣＰＵ（マイクロプロセッサ）１１１ｃ
を備え、各種入力センサ群１０１ｘ、１０１ｙ、１０２
ｘ、１０２ｙからの入力信号に応動して、被制御装置で
ある各種電気負荷群１０３ｘ、１０３ｙの制御を行うよ
う構成されている。メインＣＰＵ１１１ｃが発生するパ
ルス列であるウォッチドッグ信号ＷＤ１は、後述のウォ
ッチドッグタイマ１２９によって監視され、ウォッチド
ッグ信号ＷＤ１のパルス幅が所定値を超過した時にはリ
セット信号出力ＲＳＴ１によってメインＣＰＵ１１１ｃ
を再起動すると共に、後述のサブＣＰＵ１２１ｃも再起
動される。また、後述のサブＣＰＵ１２１ｃが発生する
パルス列であるウォッチドッグ信号ＷＤ２は、メインＣ
ＰＵ１１１ｃによって監視され、ウォッチドッグ信号Ｗ
Ｄ２のパルス幅が所定値を超過した時にはリセット信号
出力ＲＳＴ２によってサブＣＰＵ１２１ｃを再起動す
る。さらに、メインＣＰＵ１１１ｃは、図５の工程５０
８、５２７、５３５で示すエラー出力の論理和であるエ
ラー出力ＥＲ１を発生し、第一及び第二の付属集積回路
素子１２０ｃ、１４０ｃの通信異常を検出する。

【０１０２】第一の付属集積回路素子１２０ｃは、ウォ
ッチドッグタイマ１２９を内蔵すると共に、図示しない
第二の不揮発メモリや演算処理用の第二のＲＡＭメモリ
を有するサブＣＰＵ（マイクロプロセッサ）１２１ｃを
備え、低速入力センサ群１０１ｙのＯＮ／ＯＦＦ信号を
メインＣＰＵ１１１ｃに送信したり、メインＣＰＵ１１
１ｃからの制御信号出力によって低速電気負荷群１０３
ｙを駆動する。また、サブＣＰＵ１２１ｃは、監視用デ
ジタル変換入力回路である入力用データセレクタ１２４
ｃから入力されるアナログ入力信号のデジタル変換値の
一部を監視したり、メインＣＰＵ１１１ｃと協動して特
定負荷に対する電源リレー駆動出力ＤＲを発生するよう
になっている。

【０１０３】１６０はフリップフロップ回路によって構
成された異常記憶回路、１６１はリセット信号出力ＲＳ
Ｔ１、ＲＳＴ２とエラー出力ＥＲ１との論理和素子であ
り、理和素子１６１はリセット信号出力ＲＳＴ１、ＲＳ
Ｔ２或いはエラー出力ＥＲが発生した時に、異常記憶回
路１６０をセットする。１６２は電源スイッチ１０５ｙ
が投入されたことを検出して、異常記憶素子１６０をリ
セットして初期化するための電源検出回路である。１６
３は電源リレー駆動出力ＤＲと負荷電源リレー１６４ａ
との間に設けられた論理回路であるゲート素子、１６４
ｂは負荷電源リレー１６４ａの出力接点であり、ゲート
素子１６３には異常記憶回路１６０のリセット出力が接
続されていると共に、出力接点１６４ｂは給気弁開度制
御用モータに対する給電回路を構成する。また、異常記
憶回路１６０のセット出力端子には、異常警報装置１６
５が接続されている。

【０１０４】第二の付属集積回路素子１４０ｃにおい
て、３２０ａは第一のアナログ入力センサ群１０２ｘの
中から順次１点のアナログ入力信号を選択する例えば１
６チャンネルのアナログスイッチによって構成された選
択回路、３２１ａは順次変換形１６チャンネル１０ビッ
ト精度のＡＤ変換器のＡＤ変換部、３２２ａはＡＤ変換
部３２１ａから変換されたデジタル値が順次入力される
１０ビット１６点のバッファメモリ、３２０ｂは第二の
アナログ入力センサ群１０２ｙの中から順次１点のアナ
ログ入力信号を選択する例えば１６チャンネルのアナロ
グスイッチによって構成された選択回路、３２１ｂは順
次変換形１６チャンネル１０ビット精度のＡＤ変換器の
ＡＤ変換部、３２２ｂはＡＤ変換部３２１ｂから変換さ
れたデジタル値が順次入力される１０ビット１６点のバ
ッファメモリ、１４１ｃは通信制御回路であり、この通
信制御回路１４１ｃはバッファメモリ３２２ａ、３２２
ｂに格納されたアナログ入力信号に対するデジタル変換
値を、第二の子局直並列変換器１４６及び第二の親局直
並列変換器１１６ｂを介して、メインＣＰＵ１１１ｃに
送信する。ただし、一部のアナログ入力信号に対するＡ
Ｄ変換出力は、デジタル変換出力回路１４５から第一の
付属集積回路素子１２０ｃ内の監視用デジタル変換入力
回路１２４ｃを介してサブＣＰＵ１２１ｃにも供給され
る。

【０１０５】（２）実施の形態５の動作の詳細な説明 このように構成されたものにおいて、車載電子制御装置
１００ｃ内の中核集積回路素子１１０ｃは、第一及び第
二の付属集積回路素子１２０ｃ、１４０ｃと入出力信号
に関するシリアル通信を行いながら、メインＣＰＵ１１
１ｃと図示しない第一の不揮発メモリによって制御動作
を実行する。制御動作の入力情報は、高速入力センサ群
１０１ｘ、低速入力センサ群１０１ｙ、第一のアナログ
入力センサ群１０２ｘ、第二のアナログ入力センサ群１
０２ｙから入力され、制御動作の出力情報は、高速電気
負荷群１０３ｘ及び低速電気負荷群１０３ｙから出力さ
れる。一方、メインＣＰＵ１１１ｃは、ウォッチドッグ
信号ＷＤ２によってサブＣＰＵ１２１ｃの暴走監視を行
って、異常発生時にリセット信号出力ＲＳＴ２を発生し
てサブＣＰＵ１２１ｃを再起動すると共に、図５の工程
５０８、５２７、５３５で示されるとおり、第一及び第
二の付属集積回路素子１２０ｃ、１４０ｃの通信異常を
監視して、異常発生時にエラー出力ＥＲを発生するよう
になっている。他方、メインＣＰＵ１１１ｃを有する中
核集積回路素子１１０ｃの外部に設けられたウォッチド
ッグタイマ１２９は、ウォッチドッグ信号ＷＤ１によっ
てメインＣＰＵ１１１ｃの暴走監視を行って、異常発生
時にリセット信号出力ＲＳＴ１を発生してメインＣＰＵ
１１１ｃを再起動すると共に、サブＣＰＵ１２１ｃをも
再起動する。

【０１０６】ここで、一時的なノイズ誤動作が発生して
リセット信号出力ＲＳＴ１、ＲＳＴ２が発生した場合を
想定すると、メインＣＰＵ１１１ｃ又はサブＣＰＵ１２
１ｃは、リセットされて再起動し、再び正常なウォッチ
ドッグ信号ＷＤ１、ＷＤ２を発生するようになる。従っ
て、車載電子制御装置１００ｃとしては、運転手が気づ
かない内に正常運転状態に回復することになる。しか
し、たとえ一時的な誤動作といえ、リセット信号出力Ｒ
ＳＴ１、ＲＳＴ２やエラー出力ＥＲが発生すると、異常
記憶回路１６０がこれを記憶して、異常警報装置１６５
が動作することになる。この異常動作記憶は、一旦電源
スイッチ１０５ｙを切らなければ回復しないので、運転
手はノイズ誤動作が発生したことを認識することがで
き、このような誤動作が頻発すれば危険状態と判断して
保守点検処理を促す情報となる。

【０１０７】特に、車載電子制御装置１００ｃが、例え
ば安全性に重大な影響を持つ定速走行装置等の便利機能
を有している場合には、ゲート素子である論理回路１６
３によって負荷電源リレー１６４ａを遮断して安全を確
保するようになっているが、この負荷電源リレー１６４
ａの遮断は、一時的な誤動作が原因となっている時に
は、電源スイッチ１０５ｙを再投入することで回復動作
することになる。

【０１０８】実施の形態５によれば、電子制御装置は、
負荷電源リレーと異常警報装置とを有すると共に、第一
の付属集積回路素子は、異常記憶回路と電源検出回路と
論理回路とを有するので、一時的なノイズ誤動作によっ
てメインＣＰＵ或いはサブＣＰＵが暴走・再起動した時
に、この状態を記憶して危険な電気負荷に対する電源を
遮断したり異常警報を行って運転手に認識確認させると
共に、燃料噴射等のエンジンの回転駆動に必要な基本機
能はそのまま運転継続することができる効果がある。な
お、このような一時的な誤動作に対しては、エンジンを
再起動することによって異常記憶回路もリセットされ、
全体を正常な運転状態に回復することができる。

【０１０９】また、第二の付属集積回路素子には、複数
の多チャンネルＡＤ変換器が設けられ、多チャンネルＡ
Ｄ変換器の一方には同一測定対象に対して設けられた２
重系アナログセンサの一方が接続され、他方の多チャン
ネルＡＤ変換器には２重系アナログセンサの他方が接続
されているので、２重系センサに対して２重系のＡＤ変
換器を用いて冗長度を向上すると共に、順次変換形多チ
ャンネルＡＤ変換器によるＡＤ変換の動作遅れ時間を短
縮することができる効果がある。

【０１１０】さらに、第二の付属集積回路素子は、一部
のアナログ入力信号に対するデジタル変換出力回路を有
すると共に、第一の付属集積回路素子は、デジタル変換
出力回路の出力に接続された監視用デジタル変換入力回
路を有するので、一部のアナログ信号に対するデジタル
変換値を第一の付属集積回路素子によって監視し、この
監視に当たって中核集積回路素子を経由しない２重系回
路によって冗長度を向上することができる効果がある。

【０１１１】実施の形態６． （１）実施の形態６の構成の詳細な説明 以下、この発明の実施の形態６による車載電子制御装置
について図１３に基づき説明するが、図１３は、図１２
にさらなる追加機能を付加したものであり、ここではそ
の付加機能を中心に説明する。図１３は、この発明の実
施の形態６による車載電子制御装置を示すブロック回路
図である。図１３において、１００ｄは被制御装置を制
御するＥＣＵ（車載電子制御装置）であり、中核集積回
路素子１１０ｄと第一の付属集積回路素子１２０ｄと第
二の付属集積回路素子１４０ｄを主要部品とする一枚の
電子基板で構成されている。１７１ａは例えばアクセル
ペダルの踏込み度合いを検出する第一のアクセルポジシ
ョンセンサ、１７１ｂは第一のアクセルポジションセン
サ１７１ａと対をなす２重系構成の第二のアクセルポジ
ションセンサである。１７２はエンジンの給気弁１７３
を開閉駆動するモータ、１７４ａはモータ１７２で開閉
駆動される給気弁１７３の開閉度合いを検出する第一の
スロットルポジションセンサ、１７４ｂは第一のスロッ
トルポジションセンサ１７４ａと対をなす２重系構成の
第二のスロットルポジションセンサである。第一及び第
二のアクセルポジションセンサ１７１ａ、１７１ｂは、
第一及び第二の目標値入力であり、第一及び第二のスロ
ットルポジションセンサ１７４ａ、１７４ｂは、第一及
び第二の検出値入力であり、モータ１７２は自動制御用
電気負荷に相当しているものである。

【０１１２】中核集積回路素子１１０ｄは、図示しない
第一の不揮発メモリや演算処理用の第一のＲＡＭメモリ
を有するメインＣＰＵ（マイクロプロセッサ）を備え、
このマイクロプロセッサによって実行される自動制御手
段１８０によって、モータ１７２を駆動制御するよう構
成されている。なお、第一のアクセルポジションセンサ
１７１ａによる第一の目標値入力と、第一のスロットル
ポジションセンサ１７４ａによる第一の検出値入力は、
第二の付属集積回路素子１４０ｄ内の多チャンネルＡＤ
変換器１５４ａによってデジタル値に変換され、その変
換デジタル値は、第二の子局直並列変換器１４６によっ
てシリアル信号として送信され、中核集積回路素子１１
０ｄ内の第二の親局直並列変換器１１６ｂを介してメイ
ンＣＰＵに取込まれ、第一の目標値入力と第一の検出値
入力の偏差値に応動して、自動制御手段１８０が動作す
るものである。１８１はエンジン水温やエヤコンの使用
状況、アクセルペダルの踏込み又は復帰速度に応動する
補正値演算手段であり、例えばエンジン水温が低い時に
は同じアクセルペダルの踏込み度合いであっても、給気
弁開度を少し大きい目に補正制御することが行われる。
１６４ｂは図１２で説明した負荷電源リレー１６４ａの
出力接点であり、異常発生時にモータ１７２の給電回路
を強制遮断するようになっている。

【０１１３】第一の付属集積回路素子１２０ｄにおい
て、１２４ｄはデータセレクタ等の監視用入力回路、１
８２はモータ１７２から第一及び第二のスロットルポジ
ションセンサ１７４ａ、１７４ｂに至るアクチェータ系
全体の近似伝達関数である。１８３、１８４は自動制御
監視手段を構成する比較手段、１８５は異常判定用許容
偏差値であり、監視用入力回路１２４ｄには第二の付属
集積回路素子１４０ｄに内蔵された多チャンネルＡＤ変
換器１５４ｂに入力された第二の目標値入力である第二
のアクセルポジションセンサ１７１ｂや、第二の検出値
入力である第二のスロットルポジションセンサ１７４ｂ
のアナログ値に対するデジタル変換値が格納されている
監視用出力回路１４５ａが接続されている。比較手段１
８３の一方の比較入力として、第二の検出値入力である
第二のスロットルポジションセンサ１７４ｂによる給気
弁開度のデジタル値が入力され、比較手段１８３の他方
の比較入力として、第二の目標値入力である第二のアク
セルポジションセンサ１７１ｂによるアクセルペダルの
踏込み度のデジタル値を入力とする近似伝達関数１８２
の出力が入力される。

【０１１４】比較手段１８４の一方の比較入力は、比較
手段１８３の比較偏差値であり、他方の入力は、許容偏
差値１８５であって、比較手段１８３の比較偏差の絶対
値が許容偏差値１８５を超過した時に、図１２でも示し
た異常記憶回路１６０が異常記憶し、この記憶状態は電
源検出回路１６２によってリセットされるようになって
いる。なお、近似伝達関数１８２や許容偏差値１８５
は、図示しない第二の不揮発メモリに格納され、比較手
段１８３、１８４によるデジタル比較は、図示しないサ
ブマイクロプロセッサによって実行されるよう構成され
ている。

【０１１５】（２）実施の形態６の動作の詳細な説明 以上のとおり構成された実施の形態６の動作を概括説明
すると、中核集積回路素子１１０ｄ内のメインＣＰＵ
は、自動制御手段１８０を構成し、第二の付属集積回路
素子１４０ｄを媒介して入力された第一の目標値入力１
７１ａと第一の検出値入力１７４ａに応動して自動制御
用電気負荷１７２を制御している。第一の集積回路素子
１２０ｄ内のサブＣＰＵは、自動制御監視手段１８３、
１８４を構成し、第二の付属集積回路素子１４０ｄを媒
介して入力された第二の目標値入力１７１ｂと第二の検
出値入力１７４ｂに応動して、自動制御用電気負荷１７
２の動作を監視し、制御異常出力ＥＲ２が発生した時は
異常記憶回路１６０によってこれを記憶して負荷電源を
遮断するようになっている。なお、監視用出力回路１４
５ａと監視用入力回路１２４ｄ間の接続には、第三の直
並列変換器を用いたシリアル接続方式に変更することも
可能であり、この場合には接続ピン数を増やさないで他
のアナログ入力信号についても第一の付属集積回路素子
側で監視することができる。

【０１１６】実施の形態６によれば、第二の付属集積回
路素子は、同じ値を持つ二重系アナログ入力としての第
一及び第二の目標値入力と、第一及び第二の検出値入力
と、第二の目標値入力と第二の検出値入力に対する監視
用出力回路を有し、第一の付属集積回路素子は、内蔵さ
れたサブマイクロプロセッサによって実行される自動制
御監視手段と監視用出力回路に接続された監視用入力回
路を有するので、サブマイクロプロセッサ（サブＣＰ
Ｕ）を用いて中核集積回路素子内のマイクロプロセッサ
（メインＣＰＵ）の動作監視を行って安全性の向上を図
ることができる効果がある。

【０１１７】他の実施の形態．以上で説明した実施の形
態１〜実施の形態６において、中核集積回路素子や第一
及び第二の付属集積回路素子は、構造的には一体化する
ことも可能であり、この場合各集積回路素子の境界線は
シリアル通信によって接続される部分となる。また、実
施の形態１〜実施の形態６では、アナログ出力が取扱わ
れていないが、必要に応じてメ−タ表示用のＤＡ変換器
を間接出力として第二の付属集積回路素子に搭載するこ
ともできる。間接制御出力に関しては、実態としてあま
り多くの制御点数がなく、シリアル通信に依存すること
なく、全てメインＣＰＵ側から直接並列出力回路を介し
て直接出力するようにしても良い。また、たとえ低速動
作の入力信号であっても、エンジンの回転を維持するの
に必要な最低限度の入力情報はシリアル通信に依存しな
いようにして、メインＣＰＵ側に直接入力しておくと非
常退避運転を行う上で効果的である。

【０１１８】第一及び第二の付属集積回路素子内には、
何れか一方にサブマイクロプロセッサを包含する場合
と、両方に包含する場合、共に包含しない場合など様々
な組合わせが想定されるが、この発明にとって最も好ま
しい形態としては、相互監視機能を向上させるために第
一の付属集積回路素子側にサブＣＰＵを内蔵し、アナロ
グ技術とデジタル技術を混在させないために第二の付属
集積回路素子側はＣＰＵを含まないハードウエア構成と
することである。また、メインＣＰＵ側のデ−タバスに
は、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コント
ロ−ラ）を接続し、メインＣＰＵがデ−タバスを用いて
いない内部演算期間において、直並列変換器と第一のＲ
ＡＭメモリ間で、入出力情報の授受を直接行うようにす
れば、入出力情報交換時間を短縮することができる。

【０１１９】また、実施の形態１〜実施の形態６では、
ウォッチドッグ信号の異常や通信異常が一度でも発生す
るとこれを記憶して、異常状態が継続していなくても負
荷電源遮断や警報表示を行うようになっているが、これ
に替わって、これらの一時的な異常が複数回発生した時
と異常状態が継続している時に負荷電源の遮断や警報表
示を行うようにするカウンタ回路を設けても良い。さら
に、実施の形態１〜実施の形態６では、フィルタ定数や
閾値定数は、すべてメインＣＰＵ側の第一の不揮発メモ
リに格納されるものとしたが、サブＣＰＵに書込み可能
な第二の不揮発メモリを設けて、外部ツ−ルから入出力
処理用の制御プログラムやフィルタ定数等の書込みを行
うようにしたり、付属集積回路素子側にＥＥＰＲＯＭ等
の不揮発メモリを設けて予め各種定数を書き込んで置く
ようにすることも可能である。

【０１２０】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。マイク
ロプロセッサを有する中核集積回路素子と、この中核集
積回路素子とシリアル通信するように接続され、低速デ
ジタル信号入力用の第一の付属集積回路素子と、中核集
積回路素子とシリアル通信するように接続され、アナロ
グ信号入力用の第二の付属集積回路素子とを備え、中核
集積回路素子は、被制御装置との間で信号の入力及び出
力を行う直接並列入力回路及び直接並列出力回路と、そ
れぞれ直並列変換するよう構成された第一の親局直並列
変換器及び第二の親局直並列変換器と、被制御装置を制
御する制御プログラムが外部ツールから書き込まれる第
一の不揮発メモリと、演算処理用の第一のＲＡＭメモリ
とがバス接続されたマイクロプロセッサとによって構成
され、第一の付属集積回路素子は、中核集積回路素子の
第一の親局直並列変換器とシリアル通信するように接続
され、直並列変換を行う第一の子局直並列変換器と、低
速デジタル信号が並列に入力される間接並列入力回路と
を有し、間接並列入力回路に入力されたデジタル信号を
第一の子局直並列変換器を介して中核集積回路素子に出
力するよう構成され、第二の付属集積回路素子は、中核
集積回路素子の第二の親局直並列変換器とシリアル通信
するように接続され、直並列変換を行う第二の子局直並
列変換器と、アナログ信号が並列に入力され、入力され
たアナログ信号をデジタル信号に変換する多チャンネル
ＡＤ変換器を有し、多チャンネルＡＤ変換器によって変
換されたデジタル信号を第二の子局直並列変換器を介し
て中核集積回路素子に出力するよう構成され、中核集積
回路素子は、被制御装置からの入力信号と第一の付属集
積回路素子からの入力信号と第二の付属集積回路素子か
らの入力信号とに応じた制御信号を被制御装置に出力す
るので、被制御装置に応じた制御入出力点数の変動に対
して、中核集積回路素子の標準化ができると共に、アナ
ログ系とデジタル系に分離された２重のシリアル通信回
線により、通信回線の渋滞を緩和して入出力情報の授受
を高速化することができ、高速・高性能・多機能化する
ことができる。

【０１２１】また、第一の付属集積回路素子は、中核集
積回路素子の形成した制御信号を被制御装置に出力する
間接並列出力回路を有するので、中核集積回路素子の制
御出力ピン数を削減して、中核集積回路素子の小形・標
準化をさらに徹底することができる。

【０１２２】また、中核集積回路素子のマイクロプロセ
ッサは、ウオッチドッグ信号を発生するように構成さ
れ、中核集積回路素子は、第一の付属集積回路素子から
入力される入力信号及び第二の付属集積回路素子から入
力される入力信号のタイムアウトチェック及びサムチェ
ックを行う第一の相互監視手段を有すると共に、第一の
付属集積回路素子及び第二の付属集積回路素子の少なく
とも一方は、中核集積回路素子のマイクロプロセッサの
発生するウオッチドッグ信号のパルス幅が所定値を超え
たときにマイクロプロセッサをリセットする第二の相互
監視手段を有するので、集積回路素子がシリアル通信回
路によって分割されたことに伴うノイズ誤動作に対する
安全性を向上することができる。

【０１２３】さらに、第一の付属集積回路素子及び第二
の付属集積回路素子の少なくとも一方は、ウオッチドッ
グ信号を発生するサブマイクロプロセッサを用いて構成
されると共に、第一の相互監視手段は、サブマイクロプ
ロセッサの発生するウオッチドッグ信号のパルス幅が所
定値を超えたときにサブマイクロプロセッサをリセット
する暴走監視プログラムを有するので、第一の相互監視
手段によってサブマイクロプロセッサの暴走を監視する
ことができる。

【０１２４】また、第一の付属集積回路素子は、第一の
相互監視手段及び第二の相互監視手段によって検出され
た異常発生を記憶する異常記憶回路と、車載電子制御装
置に電源が投入されたことを検出して異常記憶回路をリ
セットする電源検出回路と、異常記憶回路が異常発生を
記憶しているとき被制御装置の電源回路に接続された負
荷電源リレーを遮断する論理回路とを有するので、一時
的なノイズ誤動作によってマイクロプロセッサまたはサ
ブマイクロプロセッサの異常発生を記憶すると共に、一
時的なノイズ誤動作によってマイクロプロセッサまたは
サブマイクロプロセッサが暴走・再起動したときに、こ
の状態を記憶して危険な電気負荷に対する電源を遮断し
たり異常警報を行って運転手に認識確認させ、燃料噴射
等のエンジンの回転駆動に必要な基本機能はそのまま運
転継続することができる効果がある。また、このような
一時的な誤動作に対しては、エンジンを再起動すること
によって異常記憶回路もリセットされ、正常な運転状態
に回復することができる。

【０１２５】また、第一の付属集積回路素子に設けられ
た間接並列入力回路の各入力回路部は、入力インタフェ
ース部と可変フィルタ回路とを有し、入力インタフェー
ス部は、入力スイッチに対する負荷となる低抵抗のブリ
ーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデ
ンサによるノイズフィルタ及びヒステリシス機能を持つ
レベル判定用比較器によって構成されると共に、可変フ
ィルタ回路は、所定の周期でサンプリング記憶された連
続する複数のレベル判定結果の多くが正であるときにセ
ットされ、連続する複数のレベル判定結果の多くが否で
あるときにリセットされる入力確定フリップフロップ回
路と、サンプリング周期及びセットリセットを行う論理
判定点数の少なくとも一方の値がフィルタ定数として格
納された定数設定レジスタによって構成されているの
で、第一の付属集積回路素子内に格納可能な小容量コン
デンサを用いて十分な平滑機能を持ったフィルタ回路を
構成することができ、そのフィルタ定数も手軽に変更す
ることができて入力回路部の小形・標準化を行うことが
できる。

【０１２６】さらにまた、可変フィルタ回路は、レベル
判定用比較器の出力論理レベルに応じてクロック信号を
可逆計数する可逆カウンタによって構成され、可逆カウ
ンタの現在値が、設定値または０になった時に入力確定
フリップフロップがセットまたはリセットされるので、
入力確定フリップフロップの入力に対する多数決論理判
定が容易になるという効果がある。

【０１２７】また、第一の付属集積回路素子は、演算処
理用の第二のＲＡＭメモリと、第二の不揮発メモリと、
サブマイクロプロセッサとを有すると共に、間接並列入
力回路の各入力回路部は、入力インタフェース部と可変
フィルタ手段とを有し、入力インタフェース部は、入力
スイッチに対する負荷となる低抵抗のブリーダ抵抗に接
続された高抵抗の直列抵抗と小容量コンデンサによるノ
イズフィルタ及びヒステリシス機能を持つレベル判定用
比較器によって構成され、可変フィルタ手段は、サブマ
イクロプロセッサによって実行される第二の不揮発メモ
リに格納され、所定の周期でサンプリング記憶された連
続する複数のレベル判定結果の多くが正であるときにセ
ットされ、連続する複数のレベル判定結果の多くが否で
あるときにリセットされる入力確定プログラムによって
構成され、第二のＲＡＭメモリにはサンプリング周期及
びセットリセットを行う論理判定点数の少なくとも一方
の値がフィルタ定数として格納されているので、第一の
付属集積回路素子内に格納可能な小容量コンデンサを用
いて十分な平滑機能を持ったフィルタ回路をソフトウエ
アによって構成することができ、そのフィルタ定数も手
軽に変更することができて入力回路部の小形・標準化を
行うことができる。

【０１２８】また、第一の付属集積回路素子は、中核集
積回路素子の直接並列入力回路の前段に接続される入力
インタフェース回路と可変閾値回路を有し、インタフェ
ース回路は、入力スイッチに対する負荷となる低抵抗の
ブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コ
ンデンサによるノイズフィルタ及びヒステリシス機能と
持ったレベル判定用比較器によって構成され、可変閾値
回路は、レベル判定用比較器とこのレベル判定用比較器
の判定レベルの設定値が閾値定数として格納された定数
設定レジスタによって構成されているので、高速動作の
直接並列入力回路に対し、限られた範囲であっても等価
的な可変フィルタが構成され、そのフィルタ定数も手軽
に変更することができて入力回路部の小形・標準化を行
うことができる。

【０１２９】加えて、第二の付属集積回路装置に設けら
れた多チャンネルＡＤ変換器の各チャンネル入力回路部
は、入力インタフェース回路と可変フィルタ回路を有
し、入力インタフェース回路は、正負のクリップダイオ
ードと小容量コンデンサを含むノイズフィルタによって
構成されると共に、可変フィルタ回路は、スイッチトキ
ャパシタによる等価抵抗または選択切換抵抗による可変
抵抗に接続されたコンデンサと可変抵抗の抵抗値を決定
するフィルタ定数が格納された定数設定レジスタによっ
て構成されているので、第二の集積回路素子内に格納可
能な小容量コンデンサを用いて十分な平滑機能を持った
フィルタ回路を構成することができ、そのフィルタ定数
も手軽に変更することができて入力回路部の小形・標準
化を行うことができる。

【０１３０】また、第二の付属集積回路素子は、演算処
理用の第二のＲＡＭメモリと、第二の不揮発メモリと、
サブマイクロプロセッサとを有すると共に、多チャンネ
ルＡＤ変換器の各チャンネル入力回路部は、入力インタ
フェース部と可変フィルタ手段とを有し、入力インタフ
ェース部は、正負のクリップダイオードと小容量コンデ
ンサを含むノイズフィルタによって構成され、可変フィ
ルタ手段は、サブマイクロプロセッサによって実行され
る第二の不揮発メモリに格納され、所定の周期でサンプ
リング記憶された連続する複数のデジタル変換値に対す
る平均値を算出する移動平均プログラムによって構成さ
れ、第二のＲＡＭメモリにはサンプリング周期及び移動
平均点数の少なくとも一方の値がフィルタ定数として格
納されているので、第二の付属集積回路素子内に格納可
能な小容量コンデンサを用いて十分な平滑機能を持った
フィルタ回路をソフトウエアによって構成することがで
き、そのフィルタ定数も手軽に変更することができて入
力回路部の小形・標準化を行うことができる。

【０１３１】また、中核集積回路素子の第一の不揮発メ
モリには、可変フィルタ回路のフィルタ定数及び可変閾
値回路の閾値定数の少なくとも一方を含む制御定数と、
マイクロプロセッサによって実行され、定数設定レジス
タに制御定数を転送する定数転送プログラムとが記憶さ
れているので、被制御装置に対応したフィルタ定数・閾
値定数の制御定数を一元管理すると共に、手軽に制御定
数を変更することができる。

【０１３２】さらに、中核集積回路素子の第一の不揮発
メモリには、可変フィルタ回路のフィルタ定数及び可変
閾値回路の閾値定数の少なくとも一方を含む制御定数
と、マイクロプロセッサによって実行され、定数設定レ
ジスタに制御定数を転送する定数転送プログラムとが記
憶されていると共に、第二の不揮発メモリには、定数転
送プログラムによって転送される制御定数を受信する定
数受信プログラムが記憶されているので、被制御装置に
対応したフィルタ定数・閾値定数の制御定数を一元管理
すると共に、手軽に制御定数を変更することができる。

【０１３３】また、第一の付属集積回路素子は、第二の
不揮発メモリ及び演算処理用の第二のＲＡＭメモリがバ
ス接続されたサブマイクロプロセッサと、中核集積回路
素子の直接並列入力回路の前段に接続される入力インタ
フェース回路及び監視用並列入力回路とを有すると共
に、入力インタフェース回路は、入力スイッチに対する
負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の
直列抵抗と小容量コンデンサによるノイズフィルタ及び
ヒステリシス機能を持ったレベル判定用比較器によって
構成され、監視並列入力回路は、レベル判定用比較器の
出力をサブマイクロプロセッサに対して選択的にバス接
続するデータセレクタによって構成されているので、マ
イクロプロセッサに入力される直接並列入力回路に接続
された各種入力センサの断線・短絡等の異常をサブマイ
クロプロセッサ側で監視することができ、機能分担によ
るマイクロプロセッサの負担軽減を図ることができる。

【０１３４】また、第二の付属集積回路素子には、複数
の多チャンネルＡＤ変換器が設けられ、同一測定対象に
対して設けられた２重系アナログセンサの一方が複数の
多チャンネルＡＤ変換器の一つに接続されると共に、２
重系アナログセンサの他の一方は、複数の多チャンネル
ＡＤ変換器の他の一つに接続されるので、２重系センサ
に対して２重系の多チャンネルＡＤ変換器を用いて冗長
度を向上することができる。

【０１３５】さらにまた、第二の付属集積回路素子は、
一部のアナログ入力信号に対して設けられ、アナログ入
力信号をデジタル信号に変換して出力するデジタル変換
出力回路を有すると共に、第一の付属集積回路素子は、
デジタル変換出力回路の出力に接続された監視用デジタ
ル変換入力回路を有するので、一部のアナログ信号に対
するデジタル変換値を第一の付属集積回路素子によって
監視し、この監視に当たって中核集積回路素子を経由し
ない２重系回路によって冗長度を向上することができ
る。

【０１３６】また、中核集積回路素子は、第一の不揮発
メモリに格納された制御プログラムによって被制御装置
を制御する自動制御手段を有すると共に、第一の付属集
積回路素子は、第二の不揮発メモリに格納された制御プ
ログラムによって被制御装置を監視する自動制御監視手
段を有するので、自動制御監視手段によって中核集積回
路素子内の自動制御手段の監視を行って安全性の向上を
図ることができる。

【０１３７】また、第二の付属集積回路素子は、同じ値
を持つ２重系アナログ入力としての第一の目標値及び第
二の目標値入力と、第一の目標値及び第二の目標値にそ
れぞれ対応し、被制御装置の動作を検出した第一の検出
値及び第二の検出値入力と、第二の目標値及び第二の検
出値を出力する監視用出力回路を有し、第一の付属集積
回路素子は、監視用出力回路に接続された監視用入力回
路を有し、中核集積回路素子の自動制御手段は、第二の
付属集積回路素子を介して入力される第一の目標値及び
第一の検出値に応じて被制御装置を制御するよう構成さ
れ、第一の付属集積回路素子の自動制御監視手段は、被
制御装置の有するアクチェータ系の近似伝達関数に対し
て監視用入力回路から得られる第二の目標値を入力した
ときの近似伝達関数の出力と、監視用入力回路から得ら
れる第二の検出値を比較して、比較偏差が所定値を超え
たときに制御エラー出力を発生して異常記憶回路をセッ
トするよう構成されているので、サブマイクロプロセッ
サを用いて中核集積回路素子内のマイクロプロセッサの
動作監視を行うと共に、異常が発生するとこれを記憶し
て安全性の向上を図ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による車載電子制御
装置を示すブロック回路図である。

【図２】 この発明の実施の形態１による車載電子制御
装置のＯＮ／ＯＦＦ入力回路を示す図である。

【図３】 この発明の実施の形態１による車載電子制御
装置のアナログ可変フィルタ回路を示す図である。

【図４】 この発明の実施の形態１による車載電子制御
装置の通信フレーム構成を示す図である。

【図５】 この発明の実施の形態１による車載電子制御
装置のメインＣＰＵの動作を示すフロ−チャ−トであ
る。

【図６】 この発明の実施の形態１による車載電子制御
装置のサブＣＰＵの動作を示すフロ−チャ−トである。

【図７】 この発明の実施の形態２による車載電子制御
装置を示すブロック回路図である。

【図８】 この発明の実施の形態２による車載電子制御
装置のデジタル可変フィルタ回路を示す図である。

【図９】 この発明の実施の形態２による車載電子制御
装置のサブＣＰＵの動作を示すフロ−チャ−トである。

【図１０】 この発明の実施の形態３による車載電子制
御装置のデジタル可変フィルタ回路を示す図である。

【図１１】 この発明の実施の形態４による車載電子制
御装置のアナログ可変フィルタ回路を示す図である。

【図１２】 この発明の実施の形態５による車載電子制
御装置を示すブロック回路図である。

【図１３】 この発明の実施の形態６による車載電子制
御装置を示すブロック回路図である。

【図１４】 従来の車載電子制御装置を示すブロック回
路図である。

【符号の説明】

１００ａ，１００ｂ，１００ｃ，１００ｄ ＥＣＵ（車
載電子制御装置）、１０６ 外部ツ−ル、１０７ ブリ
−ダ抵抗、１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ
中核集積回路素子、１１１，１１１ｃ メインＣＰＵ
（マイクロプロセッサ）、１１２ａ，１１２ｂ 第一の
不揮発メモリ、１１３ 第一のＲＡＭメモリ、１１４
データセレクタ（直接並列入力回路）、１１５ ラッチ
メモリ（直接並列出力回路）、１１６ａ 第一の親局直
並列変換器、１１６ｂ 第二の親局直並列変換器、１２
０ａ，１２０ｂ，１２０ｃ，１２０ｄ 第一の付属集積
回路素子、１２１ａ，１２１ｃ サブＣＰＵ（サブマイ
クロプロセッサ）、１２２ 第二の不揮発メモリ、１２
３ 第二のＲＡＭメモリ、１２４ａ データセレクタ
（監視用並列入力回路）、１２４ｂ データセレクタ
（間接並列入力回路）、１２４ｃ 監視用デジタル変換
入力回路、１２４ｄ 監視用入力回路、１２５ ラッチメ
モリ（間接並列出力回路）、１２６ 第一の子局直並列
変換器、１２９ ウォッチドッグタイマ（相互監視手
段）、１３０ 入力スイッチ、１３１ ノイズフィル
タ、１３２ａ 可変閾値回路、１３２ｂ レベル判定用
比較器、１３３ａ，１３３ｂ 可変フィルタ回路、１３
４ａ，１３４ｂ 定数設定レジスタ、１３５ 直列抵
抗、１３６ 小容量コンデンサ、１４０ａ，１４０ｂ，
１４０ｃ，１４０ｄ 第二の付属集積回路素子、１４１
ｂ サブマイクロプロセッサ、１４２ 第二の不揮発メ
モリ、１４３ 第二のＲＡＭメモリ、１４５ デジタル
変換出力回路、１４５ａ 監視用出力回路、１４６ 第二
の子局直並列変換器、１５１ ノイズフィルタ、１５３
ａ，１５３ｂ 可変フィルタ回路、１５４，１５４ａ，
１５４ｂ 多チャンネルＡＤ変換器、１５６ａ，１５６
ｂ 定数設定レジスタ、１６０ 異常記憶回路、１６２
電源検出回路、１６３ 論理回路、１６４ａ 負荷電
源リレー、１６５ 異常警報装置、１７１ａ 第一のアク
セルポジションセンサ、１７１ｂ 第二のアクセルポジ
ションセンサ、１７２ スロットル弁開閉駆動用モー
タ、１７４ａ 第一のスロットルポジションセンサ、１
７４ｂ 第二のスロットルポジションセンサ、１８０
自動制御手段、１８２ 近似伝達関数、１８３，１８４
比較手段（自動制御監視手段）、１９３ａ 定数設定
レジスタ、１９５ 入力確定フリップフロップ回路、３
００ クリップダイオ−ド（正側）、３０１ クリップ
ダイオ−ド（負側）、３０３ 小容量コンデンサ、３１
３ スイッチトキャパシタ、３１５ コンデンサ、３５
２ａ，３５２ｂ，３５２ｃ，３５２ｄ 選択切換抵抗、
３５４ コンデンサ、５０４ 通信監視手段（通信監視
プログラム）、５０９ 定数転送手段（定数転送プログ
ラム）、５２８ 通信監視手段（通信監視プログラ
ム）、５３２ 通信監視手段（通信監視プログラム）、
５４６ 暴走監視手段（暴走監視プログラム）、６０９
定数受信手段（定数受信プログラム）、６２３ 入力確
定手段（入力確定プログラム）、６２６ 入力確定手段
（入力確定プログラム）、６３１ 可変フィルタ手段、
８０９ 入力確定フリップフロップ回路、９０９ 定数
受信手段（定数受信プログラム）、９１７ 可変フィル
タ手段（移動平均プログラム）。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 3G084 DA20 DA28 EA01 EA02 EA03 EB01 FA07 FA10 FA20 FA21 FA29

Claims (18)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサを有する中核集積回
   路素子と、この中核集積回路素子とシリアル通信するよ
   うに接続され、低速デジタル信号入力用の第一の付属集
   積回路素子と、上記中核集積回路素子とシリアル通信す
   るように接続され、アナログ信号入力用の第二の付属集
   積回路素子とを備え、上記中核集積回路素子は、被制御
   装置との間で信号の入力及び出力を行う直接並列入力回
   路及び直接並列出力回路と、それぞれ直並列変換するよ
   う構成された第一の親局直並列変換器及び第二の親局直
   並列変換器と、上記被制御装置を制御する制御プログラ
   ムが外部ツールから書き込まれる第一の不揮発メモリ
   と、演算処理用の第一のＲＡＭメモリとがバス接続され
   たマイクロプロセッサとによって構成され、上記第一の
   付属集積回路素子は、上記中核集積回路素子の第一の親
   局直並列変換器とシリアル通信するように接続され、直
   並列変換を行う第一の子局直並列変換器と、低速デジタ
   ル信号が並列に入力される間接並列入力回路とを有し、
   上記間接並列入力回路に入力されたデジタル信号を上記
   第一の子局直並列変換器を介して上記中核集積回路素子
   に出力するよう構成され、上記第二の付属集積回路素子
   は、上記中核集積回路素子の第二の親局直並列変換器と
   シリアル通信するように接続され、直並列変換を行う第
   二の子局直並列変換器と、アナログ信号が並列に入力さ
   れ、上記入力されたアナログ信号をデジタル信号に変換
   する多チャンネルＡＤ変換器を有し、上記多チャンネル
   ＡＤ変換器によって変換されたデジタル信号を上記第二
   の子局直並列変換器を介して上記中核集積回路素子に出
   力するよう構成され、上記中核集積回路素子は、被制御
   装置からの入力信号と上記第一の付属集積回路素子から
   の入力信号と上記第二の付属集積回路素子からの入力信
   号とに応じた制御信号を上記被制御装置に出力すること
   を特徴とする車載電子制御装置。
2. 【請求項２】 請求項１において、第一の付属集積回路
   素子は、中核集積回路素子の形成した制御信号を被制御
   装置に出力する間接並列出力回路を有することを特徴と
   する車載電子制御装置。
3. 【請求項３】 請求項１または請求項２において、中核
   集積回路素子のマイクロプロセッサは、ウオッチドッグ
   信号を発生するように構成され、上記中核集積回路素子
   は、第一の付属集積回路素子から入力される入力信号及
   び第二の付属集積回路素子から入力される入力信号のタ
   イムアウトチェック及びサムチェックを行う第一の相互
   監視手段を有すると共に、上記第一の付属集積回路素子
   及び上記第二の付属集積回路素子の少なくとも一方は、
   上記中核集積回路素子のマイクロプロセッサの発生する
   ウオッチドッグ信号のパルス幅が所定値を超えたときに
   上記マイクロプロセッサをリセットする第二の相互監視
   手段を有することを特徴とする車載電子制御装置。
4. 【請求項４】 請求項３において、第一の付属集積回路
   素子及び第二の付属集積回路素子の少なくとも一方は、
   ウオッチドッグ信号を発生するサブマイクロプロセッサ
   を用いて構成されると共に、上記第一の相互監視手段
   は、上記サブマイクロプロセッサの発生するウオッチド
   ッグ信号のパルス幅が所定値を超えたときに上記サブマ
   イクロプロセッサをリセットする暴走監視プログラムを
   有することを特徴とする車載電子制御装置。
5. 【請求項５】 請求項３または請求項４において、第一
   の付属集積回路素子は、第一の相互監視手段及び第二の
   相互監視手段によって検出された異常発生を記憶する異
   常記憶回路と、車載電子制御装置に電源が投入されたこ
   とを検出して上記異常記憶回路をリセットする電源検出
   回路と、上記異常記憶回路が異常発生を記憶していると
   き被制御装置の電源回路に接続された負荷電源リレーを
   遮断する論理回路とを有することを特徴とする車載電子
   制御装置。
6. 【請求項６】 請求項１〜請求項５のいずれか一項にお
   いて、第一の付属集積回路素子に設けられた間接並列入
   力回路の各入力回路部は、入力インタフェース部と可変
   フィルタ回路とを有し、上記入力インタフェース部は、
   入力スイッチに対する負荷となる低抵抗のブリーダ抵抗
   に接続された高抵抗の直列抵抗と小容量コンデンサによ
   るノイズフィルタ及びヒステリシス機能を持つレベル判
   定用比較器によって構成されると共に、上記可変フィル
   タ回路は、所定の周期でサンプリング記憶された連続す
   る複数のレベル判定結果の多くが正であるときにセット
   され、連続する複数のレベル判定結果の多くが否である
   ときにリセットされる入力確定フリップフロップ回路
   と、上記サンプリング周期及びセットリセットを行う論
   理判定点数の少なくとも一方の値がフィルタ定数として
   格納された定数設定レジスタによって構成されているこ
   とを特徴とする車載電子制御装置。
7. 【請求項７】 請求項６において、可変フィルタ回路
   は、上記レベル判定用比較器の出力論理レベルに応じて
   クロック信号を可逆計数する可逆カウンタによって構成
   され、上記可逆カウンタの現在値が、設定値または０に
   なった時に上記入力確定フリップフロップがセットまた
   はリセットされることを特徴とする車載電子制御装置。
8. 【請求項８】 請求項１〜請求項５のいずれか一項にお
   いて、第一の付属集積回路素子は、演算処理用の第二の
   ＲＡＭメモリと、第二の不揮発メモリと、サブマイクロ
   プロセッサとを有すると共に、間接並列入力回路の各入
   力回路部は、入力インタフェース部と可変フィルタ手段
   とを有し、上記入力インタフェース部は、入力スイッチ
   に対する負荷となる低抵抗のブリーダ抵抗に接続された
   高抵抗の直列抵抗と小容量コンデンサによるノイズフィ
   ルタ及びヒステリシス機能を持つレベル判定用比較器に
   よって構成され、上記可変フィルタ手段は、上記サブマ
   イクロプロセッサによって実行される第二の不揮発メモ
   リに格納され、所定の周期でサンプリング記憶された連
   続する複数のレベル判定結果の多くが正であるときにセ
   ットされ、連続する複数のレベル判定結果の多くが否で
   あるときにリセットされる入力確定プログラムによって
   構成され、上記第二のＲＡＭメモリには上記サンプリン
   グ周期及びセットリセットを行う論理判定点数の少なく
   とも一方の値がフィルタ定数として格納されていること
   を特徴とする車載電子制御装置。
9. 【請求項９】 請求項６〜請求項８のいずれか一項にお
   いて、第一の付属集積回路素子は、中核集積回路素子の
   直接並列入力回路の前段に接続される入力インタフェー
   ス回路と可変閾値回路を有し、上記インタフェース回路
   は、入力スイッチに対する負荷となる低抵抗のブリーダ
   抵抗に接続された高抵抗の直列抵抗と小容量コンデンサ
   によるノイズフィルタ及びヒステリシス機能と持ったレ
   ベル判定用比較器によって構成され、上記可変閾値回路
   は、上記レベル判定用比較器とこのレベル判定用比較器
   の判定レベルの設定値が閾値定数として格納された定数
   設定レジスタによって構成されていることを特徴とする
   車載電子制御装置。
10. 【請求項１０】 請求項１〜請求項５のいずれか一項に
    おいて、第二の付属集積回路装置に設けられた多チャン
    ネルＡＤ変換器の各チャンネル入力回路部は、入力イン
    タフェース回路と可変フィルタ回路を有し、上記入力イ
    ンタフェース回路は、正負のクリップダイオードと小容
    量コンデンサを含むノイズフィルタによって構成される
    と共に、上記可変フィルタ回路は、スイッチトキャパシ
    タによる等価抵抗または選択切換抵抗による可変抵抗に
    接続されたコンデンサと上記可変抵抗の抵抗値を決定す
    るフィルタ定数が格納された定数設定レジスタによって
    構成されていることを特徴とする車載電子制御装置。
11. 【請求項１１】 請求項１〜請求項５のいずれか一項に
    おいて、第二の付属集積回路素子は、演算処理用の第二
    のＲＡＭメモリと、第二の不揮発メモリと、サブマイク
    ロプロセッサとを有すると共に、多チャンネルＡＤ変換
    器の各チャンネル入力回路部は、入力インタフェース部
    と可変フィルタ手段とを有し、上記入力インタフェース
    部は、正負のクリップダイオードと小容量コンデンサを
    含むノイズフィルタによって構成され、上記可変フィル
    タ手段は、上記サブマイクロプロセッサによって実行さ
    れる第二の不揮発メモリに格納され、所定の周期でサン
    プリング記憶された連続する複数のデジタル変換値に対
    する平均値を算出する移動平均プログラムによって構成
    され、上記第二のＲＡＭメモリには上記サンプリング周
    期及び移動平均点数の少なくとも一方の値がフィルタ定
    数として格納されていることを特徴とする車載電子制御
    装置。
12. 【請求項１２】 請求項６または請求項７または請求項
    ９または請求項１０において、中核集積回路素子の第一
    の不揮発メモリには、可変フィルタ回路のフィルタ定数
    及び可変閾値回路の閾値定数の少なくとも一方を含む制
    御定数と、マイクロプロセッサによって実行され、定数
    設定レジスタに上記制御定数を転送する定数転送プログ
    ラムとが記憶されていることを特徴とする車載電子制御
    装置。
13. 【請求項１３】 請求項８または請求項１１において、
    中核集積回路素子の第一の不揮発メモリには、可変フィ
    ルタ回路のフィルタ定数及び可変閾値回路の閾値定数の
    少なくとも一方を含む制御定数と、マイクロプロセッサ
    によって実行され、定数設定レジスタに上記制御定数を
    転送する定数転送プログラムとが記憶されていると共
    に、第二の不揮発メモリには、上記定数転送プログラム
    によって転送される制御定数を受信する定数受信プログ
    ラムが記憶されていることを特徴とする車載電子制御装
    置。
14. 【請求項１４】 請求項１〜請求項５のいずれか一項に
    おいて、第一の付属集積回路素子は、第二の不揮発メモ
    リ及び演算処理用の第二のＲＡＭメモリがバス接続され
    たサブマイクロプロセッサと、中核集積回路素子の直接
    並列入力回路の前段に接続される入力インタフェース回
    路及び監視用並列入力回路とを有すると共に、上記入力
    インタフェース回路は、入力スイッチに対する負荷とな
    る低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗
    と小容量コンデンサによるノイズフィルタ及びヒステリ
    シス機能を持ったレベル判定用比較器によって構成さ
    れ、上記監視並列入力回路は、上記レベル判定用比較器
    の出力を上記サブマイクロプロセッサに対して選択的に
    バス接続するデータセレクタによって構成されているこ
    とを特徴とする車載電子制御装置。
15. 【請求項１５】 請求項１０または請求項１１におい
    て、第二の付属集積回路素子には、複数の多チャンネル
    ＡＤ変換器が設けられ、同一測定対象に対して設けられ
    た２重系アナログセンサの一方が上記複数の多チャンネ
    ルＡＤ変換器の一つに接続されると共に、上記２重系ア
    ナログセンサの他の一方は、上記複数の多チャンネルＡ
    Ｄ変換器の他の一つに接続されることを特徴とする車載
    電子制御装置。
16. 【請求項１６】 請求項１０または請求項１１におい
    て、第二の付属集積回路素子は、一部のアナログ入力信
    号に対して設けられ、上記アナログ入力信号をデジタル
    信号に変換して出力するデジタル変換出力回路を有する
    と共に、第一の付属集積回路素子は、上記デジタル変換
    出力回路の出力に接続された監視用デジタル変換入力回
    路を有することを特徴とする車載電子制御装置。
17. 【請求項１７】 請求項５において、中核集積回路素子
    は、第一の不揮発メモリに格納された制御プログラムに
    よって被制御装置を制御する自動制御手段を有すると共
    に、第一の付属集積回路素子は、第二の不揮発メモリに
    格納された制御プログラムによって上記被制御装置を監
    視する自動制御監視手段を有することを特徴とする車載
    電子制御装置。
18. 【請求項１８】 請求項１７において、第二の付属集積
    回路素子は、同じ値を持つ２重系アナログ入力としての
    第一の目標値及び第二の目標値入力と、上記第一の目標
    値及び第二の目標値にそれぞれ対応し、被制御装置の動
    作を検出した第一の検出値及び第二の検出値入力と、上
    記第二の目標値及び第二の検出値を出力する監視用出力
    回路を有し、第一の付属集積回路素子は、上記監視用出
    力回路に接続された監視用入力回路を有し、中核集積回
    路素子の自動制御手段は、上記第二の付属集積回路素子
    を介して入力される第一の目標値及び第一の検出値に応
    じて被制御装置を制御するよう構成され、上記第一の付
    属集積回路素子の自動制御監視手段は、上記被制御装置
    の有するアクチェータ系の近似伝達関数に対して上記監
    視用入力回路から得られる第二の目標値を入力したとき
    の上記近似伝達関数の出力と、上記監視用入力回路から
    得られる第二の検出値を比較して、上記比較偏差が所定
    値を超えたときに制御エラー出力を発生して上記異常記
    憶回路をセットするよう構成されていることを特徴とす
    る車載電子制御装置。