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JP3587675B2 - 擬似雑音発生装置 - Google Patents

擬似雑音発生装置 Download PDF

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JP3587675B2
JP3587675B2 JP03572698A JP3572698A JP3587675B2 JP 3587675 B2 JP3587675 B2 JP 3587675B2 JP 03572698 A JP03572698 A JP 03572698A JP 3572698 A JP3572698 A JP 3572698A JP 3587675 B2 JP3587675 B2 JP 3587675B2
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  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、CDMA(Code Division Multiple Access )方式の通信システムにおいて伝送信号を拡散変調するために用いられる擬似雑音系列を発生する擬似雑音発生装置に関する。
【0002】
【従来の技術】
例えば数分にも達する長い周期の拡散符号系列が使用されているCDMA通信システムにおいては、通信の相手方が制御チャネルを介して報知する時刻データに基いて決められる位相から拡散符号系列を開始させて速やかに符号同期を達成することが要求される。また、長い周期の符号系列を複数の区間に分割してそれぞれ別の局が使用するシステムにおいては、使用する位相から符号系列を速やかに開始させること、及び互いの干渉を低減するために割り当て変更の要求があったとき割り当てられた位相から速やかに再スタートさせることが要求される。
【0003】
拡散符号系列として用いられる擬似雑音系列の位相を任意に設定する方法として、それを発生する擬似雑音発生器に通常の速度よりも速いクロックを供給して位相を初期位相から所望の位相までシフトさせることがまず考えられる。しかしこの方法ではシフトのための高速クロックが必要であり、特にシフト量が大きい場合に、短時間で所定のシフト量を得ようとすると、非常に高速のクロックが必要になるという問題がある。
【0004】
また、擬似雑音系列のシフト加法性を利用して擬似雑音発生器内のシフトレジスタの各段から適当にタップを引き出し、それらの排他的論理和をとることにより位相がシフトした符号系列を生成することも考えられる。しかし、この方法では所望のシフト量を得るためのタップ位置を計算で決定する必要があり、シフトレジスタの段数が多いと多大な計算時間を要するという問題がある。
【0005】
【発明が解決しようとする課題】
したがって本発明の目的は、短時間で所望の位相から開始できる擬似雑音発生装置を提供することにある。
【0006】
【課題を解決するための手段】
本発明によれば、直列に接続された複数の遅延素子を有する擬似雑音発生器と、位相シフト量に対応する選択パターンを格納する記憶装置と、該記憶装置から出力された選択パターンに従って該擬似雑音発生器の遅延素子の出力を選択するセレクタと、該セレクタが選択した遅延素子の出力を加算して、該擬似雑音発生器が出力する擬似雑音系列の位相をシフトしたものとして出力する加算器とを具備する擬似雑音発生装置が提供される。
【0007】
前記記憶装置は複数の相異なる位相シフト量にそれぞれ対応する複数の選択パターンを格納しており、該複数の位相シフト量の中の指定された1つに対応する選択パターンを出力することが好適である。
前述の装置は前記加算器が出力する擬似雑音系列を蓄積するシフトレジスタと、前記記憶装置へ位相シフト量の指定を与えるとともに該シフトレジスタに蓄積された擬似雑音系列を前記擬似雑音発生器の各遅延素子に転送することによって、複数の位相シフト量の合計として所望の位相シフトを実現する制御部とをさらに具備することがさらに好適である。
【0008】
【発明の実施の形態】
以下に説明する実施形態において、同一の構成要素には同一の参照番号が付されている。
図1は本発明の第1の実施例に係る擬似雑音発生装置の回路図である。
図1において、7段のシフトレジスタ10とその4段目と7段目の出力の排他的論理和(EOR)をとって1段目の入力へフィードバックするEOR回路12とで周期2−1のM系列を発生する擬似雑音発生器14が構成されている。シフトレジスタ10の各段の出力はそれぞれ7つのANDゲート16の一方の入力へ接続される。ANDゲート16の他方の入力はROM18の出力に接続される。7つのAND回路16の出力のすべては6つのEOR回路20により排他的論理和がとられてこの装置の出力となる。
【0009】
前述したように、M系列のシフト加法性によりシフトレジスタの各段から適当にタップを引き出して排他的論理和をとることにより符号系列の位相を任意にシフトしたM系列を得ることができる。そこで本発明では、各シフト量を与えるタップ位置の選択パターンを予め計算してROM18のシフト量でアドレスされる格納位置に予め格納する。
【0010】
シフトレジスタ10の各段に初期値を与えた後、所望のシフト量をアドレスとしてROM18に与えることによりROM18から所望のシフト量を与えるタップ位置の選択パターンが出力される。ROM18から出力される選択パターンに応じてANDゲート16が開いてタップ位置が選択され、選択されたタップ値がEOR回路20で排他的論理和がとられて、初期値から所望のシフト量だけシフトしたM系列、すなわち、所望の位相のM系列が出力される。
【0011】
図1の実施例では例えば41段のシフトレジスタを有し周期が241−1のM系列を出力する擬似雑音発生器の場合に、任意のシフト量を得るためには(241−2)×41ビットのROM容量が必要とされ、現実的でない。
図2は本発明の第2の実施例に係る擬似雑音発生装置の回路図である。図2およびそれ以降に示す例では理解を容易にするために図1と同様に7段のシフトレジスタ10を有し周期2−1のM系列を発生する擬似雑音発生器14が示されているが、以下に示す実施例では例えば41段のシフトレジスタを有し241−1といった長い周期のM系列を発生する擬似雑音発生器にも同様に適用可能である。
【0012】
本実施例では、EOR回路20が出力する、位相がシフトされたM系列をシフトレジスタ22へ順次入力し、擬似雑音発生器14のシフトレジスタ10の段数分のデータが揃ったところで再度シフトレジスタ10へ転送する。これによって、複数の位相シフト量の合計として所望の位相シフト量を得ることができる。さらに、ROM18に設定される位相シフト量を擬似雑音系列の周期の1/2、1/4、1/8……とすることにより限られた時間内に効率良く任意のシフト量を得ることができる。さらに特定すればM系列の周期を2−1とするとき、2n−1 ,2n−2 ……2,1の位相シフト量に対応するタップ位置選択パターンをROM18に格納し、2進化した所望位相シフト量のビットパターンに応じてシフト量を加算することにより、任意の位相シフト量を得ることができる。この場合に必要なROMの容量はn×nビットに過ぎない。初期値を設定した後に上記の操作を行なえば所望の位相のM系列を短かい時間内に得ることができる。なお、必要な位相の種類が限られている場合、ROM18にはそれらをその和で表現するに十分な種類だけ用意すれば良い。例えば、発生させたい位相が0,4,16,64,68または80だったとすると、64,16,4の位相シフト量に相当する選択パターンをROM18に格納しておけば必要なすべての位相はこれらの和で表現することができる。
【0013】
図3のタイミングチャートを参照して、周期127(=2−1)のM系列を初期値から68クロックだけ進めた(または遅らせた)位相で出力するときの図2の回路の動作を説明する。なお、周期241−1といった長い周期のM系列発生回路の場合でも本質的にこれと同様である。
初期設定パルスPRSETがシフトレジスタ22に入力されることにより初期値a(0)がシフトレジスタ22に設定される。図3中のSBUFの欄はシフトレジスタ22に設定されている値を示す。またSRの欄はシフトレジスタ10に設定されている値を示す。初期設定パルスPRSETは制御器24にも入力される。それに応じて制御器24は位相シフト値SFTVALを取り込み、後に説明するいずれかの手法により位相シフト値68を実現する組み合わせを64+4と決定し、まず、64クロックの位相シフト値に相当する選択パターンの格納アドレスad(64)をROM18に与える(図3のADDRの欄参照)。これに応じてROM18からは64クロックの位相シフトを実現するタップ値の選択パターンtp(64)が出力される(図3のTAPINFOの欄参照)。その後、制御器24からロードパルスLOADが出力されて、シフトレジスタ22に設定されていた初期値a(0)がシフトレジスタ10に転送される(SBUF,SRの欄参照)。期間T1において信号CLKONが7クロックの期間だけHレベルになるとANDゲート26が開いて、シフトレジスタ10および22にシフトクロックCLKが7回入力される。7つのシフトクロックにより擬似信号系列発生器14から7ビットのM系列が出力され、同時にシフトレジスタ22へはそれよりも64クロックだけ進んだ(または遅れた)値a(64)が設定される(SBUFの欄参照)。次に制御器24から4クロックの位相シフト値に相当するアドレスad(4)が出力され(ADDR)、ROM18からそれに対応するタップ位置選択パターンtp(4)が出力される(TAPINFO)。この状態でロードパルスLOADによりa(64)がシフトレジスタ10に設定され(SBUF,SR)、期間T2においてシフトレジスタ10,22へ7つのシフトクロックが供給されると、シフトレジスタ22には初期値a(0)よりも64+4クロックだけ位相が進んだ(または遅れた)値a(68)が設定される。シフトクロックCLKをこのまま続けて与えることにより、加算器20の出力を所望の擬似雑音系列として取り出しても良い。図に示した例では、ロードパルスLOADで値a(68)をシフトレジスタ10へ転送し、期間T3において連続的にシフトクロックCLKを供給することにより擬似雑音系列発生器14から所望の位相の擬似雑音系列が出力される。
【0014】
図4は図2の制御器24の第1の例を示す回路ブロック図である。図4の例は、前述したように、64,16,4の位相シフト量に相当する選択パターンをROM18に格納してそれらの和により0,4,16,64,68または80の位相シフトを実現するものである。図5に、例として68クロックの位相差を実現するときの動作のタイミングチャートを示す。
【0015】
初期設定パルスPRSETがタイミング制御部28へ入力されると、64クロックの位相シフト量に相当するタップ選択パターンの格納アドレスad(64)が出力され(ADDR)それとともに値64が出力される(REFSFT)。また初期設定パルスPRSETにより減算器30にシフト値68が取り込まれ出力される(SFT)。比較器32において値64(REFSFT)と減算器30が出力する値68(SFT)が比較され、SFTがREFSFTより大であるので、シフトオン信号SFTONはHレベルになる。SFTONがHレベルであると、タイミング制御部28はロードパルスLOADを出し、期間T1においてCLKONをHレベルにする。それによって前述したように、シフトレジスタ22へは初期値a(0)から64クロック分位相シフトしたa(64)が設定される。次にタイミング制御部28から減算パルスSUBPLSが出力され、減算器30において68−64の計算が実行され、結果の4が出力される(SFT)。その後、タイミング制御部28からad(16)(ADDR)及び値16(REFSFT)が出力されるが4(SFT)<16(REFSFT)であるので比較器32が出力する信号SFTONはLレベルになる。この場合にはタイミング制御部28からはパルスLOADは出力されず、次のad(4)(ADDR)及び値4(REFSFT)が出力される。このときはREFSFT=SFTであるので信号SFTONはHレベルとなり、パルスLOADと信号CLKONが出力されて、シフト量4の位相シフトが実行される。ROMに格納されている3つの選択パターンのすべてについて処理が終了したので、タイミング制御部28はロードパルスLOADをシフトレジスタ10へ与えて上記の結果を擬似雑音系列発生器14へロードし、期間T3においてクロックオン信号をHレベルにして擬似雑音系列発生器14の動作を開始させる。
【0016】
図6は制御器24の第2の例を示す。この例では周期が2−1=127の擬似雑音系列を任意の位相で得るために、64,32,16……2,1の位相シフト量に相当する選択パターンをROM18(図2)に予め格納する。2進数で表わされた所望位相シフト量を最上位ビットから順に調べ、それが1であるときにそのビット位置に相当する位相シフト量に相当するタップ選択パターンのアドレスをROM18に与えることによって、任意の位相を実現する。
【0017】
図7に68クロックの位相シフトを与えるときの動作のタイミングチャートを示す。初期設定パルスPRSETにより位相シフト値SFTVALがビットシフト部34にとり込まれ、タイミング制御部36はad(64)を出力する。68を2進数で表わすと1000100である。最上位ビットは1であるからシフトオン信号SFTONはHレベルになる。このときタイミング制御部36はロードパルスLOAD及びクロックオン信号CLKONを出力し、64クロック分の位相シフトが行なわれる。次に、タイミング制御部36はad(32)を出力し、シフトパルスSFTPALを出力してビットシフト部34内の値を1ビット上位へシフトさせる。最上位ビットは0になるのでSFTONはLレベルになり、LOAD,CLKONは出力されない。ADDRがad(4)になったときSFTONはHレベルになるのでLOAD,CLKONが出力されて4クロック分の位相シフトが行なわれる。すべてのビットが調べ終わったら、ロードパルスLOADが出力され、CLKONがHレベルに固定されて、所望の位相の擬似雑音系列が連続的に出力される。
【0018】
説明した例では最上位ビットから順に調べているが、最下位ビットから順に調べて1のビットがあれば相当のシフトを実行するようにしても良いのは勿論である。また、前述のように必要な位相シフト量が例えば4,16,64,68または80と限られている場合、tp(4),tp(16),tp(64)の3つの選択パターンのみを格納し、位相シフト値SFTVALの所定の3つのビット位置のみを調べれば良い。
【0019】
ROM18にad(4)を与えて行なう位相シフトの処理には7シフトクロックとロードパルスLOADの出力を必要としている。これに代えて単に4つのシフトクロックを擬似雑音発生器14のシフトレジスタ10に与えれば4シフトクロック分の位相シフトが実現される。すなわち、位相シフト量がシフトレジスタ10の段数nよりも大きくないときは必要数のシフトクロックをシフトレジスタ10に単に与えるようにすれば処理時間を一層短縮できる。さらに、図8に示すように、比較器38において与えられたシフト値SFTVALを所定値、例えばシフトレジスタの段数nと比較し、それよりも大きくなければ、クロックオン信号CLKONをそれに応じた時間だけHレベルとすることで必要な数のシフトクロックを発生させ、短時間で所望の位相を得ることができる。
【0020】
図9は制御器24をMPU(Micro Processer Unit)及びメモリ等で構成されるマイクロコンピュータ40で実現した例を示す。マイクロコンピュータ40のメモリにはROM18と同等の機能を有すテーブルTAPTABLEが格納され、MPUはこれを参照することによりタップ選択パターンTAPINFOを直接ANDゲート16に与えることができる。マイクロコンピュータ40はまたシフトレジスタ22の値SBVALを読み出すことができ、シフトレジスタ10に値SRを設定することができ、シフトレジスタ10から値PNVALを読み出すことができる。クロック生成部42はマイクロコンピュータ40からシフトクロック数CLKNが与えられるとシフトクロックCLKをシフトレジスタ10および22へ供給し、指定された数のシフトクロックを出力し終ったら完了信号CMPLをアクティブにしてマイクロコンピュータ40へ返す。
【0021】
図10はマイクロコンピュータ40の動作の第1の例を示す。これは図4及び図5を参照して説明した例に対応する。最初に、ループ変数kに、n回ループするための値(n−1)を設定する(ステップ1000)。次に、シフトレジスタ10に初期値INIを設定する(ステップ1002)。タップ情報テーブル(TAPTABLE)内のk番目のタップ情報TAPINFO(k)によるシフト処理を行うかどうかを判定するために、そのシフト量REFSFT(k)と残シフト量SFTの値を比較する(ステップ1004)。残シフト量信号SFTの方が大きいか等しければTAPINFO(k)をANDゲート16に設定し、残シフト量信号SFTを位相シフト量信号REFSFT(k)だけ減算してから(ステップ1006)シフト操作を開始する。シフトレジスタ10の段数分のシフトを行うために、発生クロック数指定信号CLKNに7という値を設定する(ステップ1008)。クロック生成部42からのクロック出力完了信号CMPLを待ってから(ステップ1010)、シフトレジスタ22の内容SBVALを読み出してシフトレジスタ10へ転送し、ループ変数を減じて(ステップ1012)、まだループ回数を満了していない場合は(ステップ1014)、ステップ1004へと移行する。全操作が完了した時点で、シフトレジスタ10の内容PNVALを読みだして動作を完了する(ステップ1016)。なお、PNVALを読みださず、クロック生成部42に引き続いてシフトクロックCLKを発生させる様指示すれば、擬似雑音系列を連続的にPO端子の出力に得ることができる。
【0022】
図11はマイクロコンピュータ40の動作の第2の例を示すフローチャートである。これは図6および図7を参照して説明した例に対応する。最初に、ループ変数kに、n回ループするための値(n−1)を設定する(ステップ1100)。次に、シフトレジスタ10にシリアルバッファ設定初期値INIを設定する(ステップ1102)。タップ情報テーブル(TAPTABLE)内のk番目のタップ情報TAPINFO(k)によるシフト処理を行うかどうかを判定するために、シフト量信号SFTの第kビット目の値dkがセットされているかどうかを調べる(ステップ1104)。そのビットがもしセットされていればTAPINFO(k)をANDゲート16に設定してから(ステップ1106)シフト操作を開始する。ここでは、シフトレジスタ10の段数分のシフトを行うために、発生クロック数指定信号CLKNに7という値を設定する(ステップ1108)。クロック生成部42からのクロック出力完了信号CMPL出力を待ってから(ステップ1110)、シフトレジスタ22の内容SBVALをシフトレジスタ10へ転送し、ループ変数を減じて(ステップ1112)、まだループ回数を満了していない場合は(ステップ1114)、ステップ1104へと移行する。全操作が完了した時点で、シフトレジスタ10の内容PNVALを読みだして動作を完了する(ステップ1116)。なお、PNVALを読みださず、クロック生成部42に引き続いてシフトクロックCLKを発生させる様指示すれば、擬似雑音系列を連続的にPO端子の出力に得ることができる。
【0023】
図12はマイクロコンピュータ40の動作の第3の例を示す。これは図8を参照して説明した例に対応する。最初に残シフト量信号SFTで与えられる総シフト量が、予め定める一定値(図の例では49)より小さい場合は(ステップ1200)、右に分岐して所要数のクロック発生数を発生クロック数指定信号CLKNに設定し(ステップ1202)、シフト動作完了を以てシフト動作完了とする(ステップ1204)。そうではない場合は、ループ変数kに、n回ループするための値(n−1)を設定する(ステップ1206)。次に、シフトレジスタ10に初期値INIを設定する(ステップ1208)。タップ情報テーブル(TAPTABLE)内のk番目のタップ情報(TAPINFO(k))によるシフト処理を行うかどうかを判定するために、そのシフト量と残シフト量信号SFTの第kビット目の値dkがセットされているかどうかを調べる(ステップ1210)。そのビットがもしセットされていればTAPINFO(k)をANDゲート16に設定してから(ステップ1212)シフト操作を開始する。ここで、(a)REFSFT(k)の値が、シフトレジスタ10の段数7より小さい場合は(ステップ1214)、REFSFT(k)分のクロックを(ステップ1216)、(b)それ以外の場合には、シフトレジスタ10の段数分のシフトを行うために、発生クロック数指定信号CLKNに7という値を設定する(ステップ1218)。クロック生成部42からのクロック出力完了信号CMPL出力を待ってから(ステップ1220)、(b)の場合のみ、シフトレジスタ22の内容SBVALをシフトレジスタ10へ転送する(ステップ1222)。次にループ変数を減じて(ステップ1224)、まだループ回数を満了していない場合は(ステップ1226)、ステップ1210へと移行する。全操作が完了した時点で、シフトレジスタ10の内容PNVALを読みだして動作を完了する(ステップ1228)。なお、PNVALを読みださず、クロック生成部42に引き続いてシフトクロックCLKを発生させる様指示すれば、擬似雑音系列を連続的にPO端子の出力に得ることができる。
【0024】
【発明の効果】
本発明によれば、予め定める、または任意の量だけ位相シフトした擬似雑音系列を高速に、かつ、コンパクトな規模の処理により得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る擬似雑音発生装置の回路図である。
【図2】本発明の第2の実施例に係る擬似雑音発生装置の回路図である。
【図3】図2の回路の動作を説明するタイミングチャートである。
【図4】図2の制御器24の第1の例を示す回路ブロック図である。
【図5】図4の回路の動作を説明するタイミングチャートである。
【図6】図2の制御器24の第2の例を示す回路ブロック図である。
【図7】図6の回路の動作を説明するタイミングチャートである。
【図8】図2の制御器24の第3の例を示す回路ブロック図である。
【図9】図2の制御器24の第4の例を示す回路ブロック図である。
【図10】図9のマイクロコンピュータ40の動作の第1の例を示すフローチャートである。
【図11】図9のマイクロコンピュータ40の動作の第2の例を示すフローチャートである。
【図12】図9のマイクロコンピュータ40の動作の第3の例を示すフローチャートである。
【符号の説明】
10,22…シフトレジスタ
12,20…EOR回路
14…擬似雑音発生器
16…ANDゲート

Claims (5)

  1. 直列に接続された複数の遅延素子を有する擬似雑音発生器と、
    位相シフト量に対応する選択パターンを格納する記憶装置と、
    該記憶装置から出力された選択パターンに従って該擬似雑音発生器の遅延素子の出力を選択するセレクタと、
    該セレクタが選択した遅延素子の出力を加算して、該擬似雑音発生器が出力する擬似雑音系列の位相をシフトしたものとして出力する加算器とを具備し、
    前記記憶装置は複数の相異なる位相シフト量にそれぞれ対応する複数の選択パターンを格納しており、該複数の位相シフト量の中の指定された1つに対応する選択パターンを出力し、
    前記加算器が出力する擬似雑音系列を蓄積するシフトレジスタと、
    前記記憶装置へ位相シフト量の指定を与えるとともに該シフトレジスタに蓄積された擬似雑音系列を前記擬似雑音発生器の各遅延素子に転送することによって、複数の位相シフト量の合計として所望の位相シフトを実現する制御部とをさらに具備する擬似雑音発生装置。
  2. 前記記憶装置は、前記擬似雑音発生器が出力する擬似雑音系列の周期の約1/2の位相シフト量、その1/2の位相シフト量及びさらにその1/2の位相シフト量にそれぞれ対応する選択パターンを少なくとも格納する請求項記載の擬似雑音発生装置。
  3. 前記擬似雑音発生器が発生する擬似雑音系列の周期を2n −1とするとき、前記記憶装置は、2n-1 ,2n-2 及び2n-3 の位相シフト量にそれぞれ対応する選択パターンを少なくとも格納する請求項記載の擬似雑音発生装置。
  4. 前記制御部は、記憶装置に対して指定すべき位相シフト量が所定値以下であるとき、前記シフトレジスタから前記擬似雑音発生器の各遅延素子への転送による位相シフト量の加算に代えて、位相シフト量に相当する数のクロックを該擬似雑音発生器へ与える請求項のいずれか1項記載の擬似雑音発生装置。
  5. 前記制御部は、前記所望の位相シフトの量が所定値以下であるとき、前記シフトレジスタから前記擬似雑音発生器の各遅延素子への転送による所望の位相シフトの実現に代えて、該所望の位相シフトに相当する数のクロックを該擬似雑音発生器へ与える請求項のいずれか1項記載の擬似雑音信号発生装置。
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