JP2001285139A

JP2001285139A - マッチドフィルタおよびマッチドフィルタにおける演算方法

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Publication number: JP2001285139A
Application number: JP2000099306A
Authority: JP
Inventors: Naoshige Kido; 直茂木戸
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2001-10-12
Anticipated expiration: 2020-03-31
Also published as: EP1182815A1; US6965635B2; WO2001076115A1; EP1182815A4; JP3453100B2; US20020136280A1

Abstract

(57)【要約】【課題】基地局の対応セル半径を大きくした場合
でも、初期同期確立のためのマッチドフィルタの規模を
抑制すること。【解決手段】受信データ列を処理区切り期間で区切
り、その期間のデータをメモリに保持（固定）する。そ
して、１チップずつ位相がシフトした拡散コード（コー
ド（ｎ），コード（ｎ−１）…）を乗算し、拡散コード
のスキャン量に対応して一義的に定まるシンボルの区切
りよりも前にある部分と後にある部分（シンボル（ｎ−
１），シンボル（ｎ））とを区別して逆拡散結果の積分
を実行し、先に算出されている、あるいは次に算出され
る各シンボルの一部の積分結果に加算すること（ａ＋
ｂ，ｃ＋ｄ）により、シンボル毎の相関を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトル拡散通
信方式の同期確立処理において使用されるマッチドフィ
ルタと、マッチドフィルタにおける演算方法に関する。

【０００２】

【従来の技術】近年、移動体通信システムにおいては、
周波数利用効率が高く、高速かつ高品質なデータ通信が
可能となるスペクトル拡散通信、特にＣＤＭＡ（符号分
割多元接続）方式が主流になっている。

【０００３】基地局の配置数に関係する対応セル半径
は、大きいほど基地局の数を削減できるため、システム
の中では重要な項目であり、数十キロに対応する場合も
ある。

【０００４】ＣＤＭＡ方式移動体通信では、移動端末機
と基地局間で通信を始める際に、基地局は十分な大きさ
のセル半径を考慮した、高速な初期同期処理を行う必要
がある。

【０００５】例えば、移動端末機は通信のターゲットで
ある基地局に対し通信許可を求める際、基地局は移動端
末機がどのくらいの距離離れているかを基準信号に対す
る伝搬遅延時間を測定することにより知ることができ
る。

【０００６】すなわち、基地局から所定のタイミング
（基準タイミング）で移動局に対して基準信号を送信
し、それに対応して移動局側からＡＣＫ（応答信号）が
戻ってくるまでの時間（これが伝播遅延時間である）を
測定することにより、移動局までのだいたいの距離がわ
かる。この結果、基地局は、基地局が発した信号に対す
る移動局からの応答を検出する際のサーチ範囲を絞り込
むことができる。

【０００７】具体的には、基地局では伝搬遅延時間を知
るために、マッチドフィルタ回路で算出した遅延プロフ
ァイル情報を参照している。

【０００８】マッチドフィルタで遅延プロファイル生成
を行う場合、マッチドフィルタに対象シンボルの逆拡散
演算に必要な拡散コードをセットし、想定される伝搬遅
延を考慮した区間受信データを入力し続ける、いわゆる
データスキャン・コード固定の逆拡散演算を行ってい
る。

【０００９】したがって、移動端末機と基地局の距離が
大きく離れている、すなわち伝搬遅延が大きい場合に
は、基地局が移動端末機からの送信データを受信するた
めには、データスキャン・コード固定の逆拡散演算を行
う複数のマッチドフィルタを用いて対応している。

【００１０】また、移動端末機および基地局において、
さまざまな条件における遅延プロファイル生成演算を行
いたい場合にも、複数のマッチドフィルタを用いて対応
している。

【００１１】

【発明が解決しようとする課題】基地局の対応セル半径
を大きくしたり、移動端末機および基地局共にさまざま
な条件による遅延プロファイル生成演算を行いたい場合
は、マッチドフィルタで処理する演算数を増やす必要が
ある。演算数を増やすには、演算スピードを高めるか、
マッチドフィルタの使用数を増やす必要がある。

【００１２】しかし、前者の場合（演算スピードを高め
る場合）、従来のコード固定・データスキャンによる演
算は、受信データが次々とリアルタイムに入力されるた
め、単純な演算スピードの向上では実現が困難である。
つまり、受信データを入力するスピードが基準となっ
て、マッチドフィルタにおける演算処理の速度が決まっ
てくる。データ入力を高速化したとしても、そのスピー
ドは、マッチドフィルタ自体の演算処理速度に比べて、
かなり遅くなる。

【００１３】また、後者の場合（複数のマッチドフィル
タを使用する場合）、チップ面積が増大すると共に、コ
ストアップや消費電流の増大を招く。基地局の対応セル
半径（カバー範囲）が大きくなればなるほど、伝播遅延
も大きくなり、それらの伝播遅延を全てカバーするため
には、マッチドフィルタの数も、さらに増やさなければ
ならない。

【００１４】本発明は、チップ面積の増大を防止し、消
費電力・コストを抑制しながら、基地局の対応セル半径
が大きい場合や、移動局において数多くの条件の遅延プ
ロファイル演算を行いたいような場合であっても、必要
最低限のマッチドフィルタ回路でもって対応できるよう
にすることを目的とする。

【００１５】

【課題を解決するための手段】本発明では、マッチドフ
ィルタにおいてデータスキャン・コード固定の逆拡散演
算を行わない。その代わりに、データ固定・コードスキ
ャンの逆拡散演算を行う。

【００１６】データ固定・コードスキャンの逆拡散演算
とは、ある一定区間受信入力データを固定し、その固定
されたデータに対して想定される伝搬遅延や積分区間の
区切りを考慮し、高速に逆拡散演算処理を行うものであ
る。

【００１７】以下に、演算の概要を示す。

【００１８】任意の１シンボル区間蓄積された受信入力
データには、基地局と移動端末機の距離、すなわち伝搬
遅延に応じて、蓄積された１シンボル区間の受信データ
を逆拡散演算するのに必要な拡散コードが存在し、ま
た、受信データのシンボルの区切りが一カ所存在する。

【００１９】したがって、データ固定・コードスキャン
の逆拡散演算処理は、まず蓄積された入力データに想定
される伝搬遅延に対応した拡散コードを用い逆拡散演算
処理を行う。

【００２０】次に、算出した逆拡散演算結果を用いて相
関値を算出するための積分演算を行うが、これについて
は以下の方法で対応する。

【００２１】データ固定・コードスキャンによる相関積
分演算は、前記シンボル区切りの前後それぞれについて
の相関積分値を算出し、それらを別々に管理し利用する
ことにより初めて可能となる。

【００２２】具体的には、時間的にシンボル区切りより
後の相関積分結果をメモり装置に記憶させ、シンボル区
切りより前の相関積分結果を、１つ前の処理区切り区間
において演算した相関積分結果に加算することにより、
最終的に受信シンボル１シンボル分の相関積分結果を得
ることができる。

【００２３】ここで述べたデータ固定・コードスキャン
の受信シンボル１シンボル分の相関積分結果は、従来の
データスキャン・コード固定のそれと全く同じ内容とな
る。

【００２４】入力データを蓄積・固定することにより、
逆拡散演算において入力データの変化を考慮する必要が
ない。したがって、マッチドフィルタにデータを入力す
るスピードからくる制限は無くなる。

【００２５】よって、単純に、ハードウエアの処理能力
を向上させれば（逆拡散演算に必要な拡散コード発生と
逆拡散演算のスピードを高速化させれば）、その分、マ
ッチドフィルタの演算スピードが向上することになり、
従来よりも、マッチドフィルタの処理効率が増大する。

【００２６】以上の内容により、データスキャン・コー
ド固定の逆拡散演算による遅延プロファイルを複数のマ
ッチドフィルタを用いて行った場合と全く同じ結果が１
つのマッチドフィルタで実現できる。例えば、基地局の
初期同期確立のために使用した場合、移動局からの伝播
遅延が１シンボル区間よりも長い場合でも、マッチドフ
ィルタ１個で対応することが可能となる。

【００２７】

【発明の実施の形態】本発明のマッチドフィルタの演算
方法の第一の様態では、外部から入力されるデータをシ
リアル／パラレル変換し、そのパラレルデータを保持・
固定し、そのデータに対して伝搬遅延を考慮してデータ
固定・コードスキャンの逆拡散演算を実施し、その出力
について受信シンボルの区切りの前後それぞれの積分結
果を算出し、１シンボル分の相関値を再生することによ
り、データスキャン・コード固定の逆拡散演算による遅
延プロファイル生成を高速に実施する。

【００２８】また、本発明のマッチドフィルタの演算装
置の第一の様態では、外部から入力されるデータをシリ
アル入力／パラレル出力が可能なシリアル／パラレル変
換手段と、前記シリアル／パラレル変換手段の出力を記
憶し出力するデータ記憶手段と、拡散コードを発生し出
力する拡散コード発生手段と、前記拡散コード発生手段
の出力を記憶し出力するコード記憶手段と、前記データ
記憶行程の出力と前記コード記憶行程の出力とを逆拡散
演算し出力する逆拡散演算手段と、前記逆拡散演算手段
の出力の出力のすべてを積分する第一の積分手段と、外
部から入力する積分区間選択信号に基づいて積分区間選
択制御信号を出力するデコード手段と、前期デコード手
段の出力に基づいて前期逆拡散演算手段の出力の一部も
しくは全部を出力する積分区間選択手段と、前期積分区
間選択手段の出力を積分する第二の積分手段と、前記第
二の積分手段の出力を記憶する積分結果記憶手段と、前
記第一の積分手段の出力から前期第二の積分手段の出力
を減算する第一の演算手段と、前期積分結果記憶手段の
出力と前期第一の演算手段の出力を加算する第二の演算
手段とを有し、固定した入力データに対し逆拡散結果を
高速に出力する。

【００２９】これにより、サーチ幅の広い遅延プロファ
イルが高速に演算できる。

【００３０】また、本発明のマッチドフィルタの演算装
置の第二の様態では、外部から入力されるデータをシリ
アル入力／パラレル出力が可能なシリアル／パラレル変
換手段と、前記シリアル／パラレル変換手段の出力を記
憶し出力するデータ記憶手段と、拡散コードを発生し出
力する拡散コード発生手段と、前記拡散コード発生手段
の出力を記憶し出力するコード記憶手段と、前記データ
記憶行程の出力と前記コード記憶行程の出力とを逆拡散
演算し出力する逆拡散演算手段と、前記逆拡散演算手段
の出力について累積加算演算を実施し累積加算毎に演算
結果を出力する累積演算手段と、外部から入力する積分
区間選択信号に基づいて前期逆拡散演算手段や前期累積
演算手段の出力の一部もしくは全部を出力する積分区間
選択手段と、前期積分区間選択手段の出力を記憶し出力
する積分結果記憶手段と、前期累積演算手段の出力から
前期積分区間選択手段の出力を減算する第一の演算手段
と、前期積分結果記憶手段の出力と前期第一の演算手段
の出力を加算する第二の演算手段とを有し、固定した入
力データに対し逆拡散結果を高速に出力する構成をと
る。

【００３１】これにより、本発明のマッチドフィルタの
演算装置の第二の様態では、本発明のマッチドフィルタ
の演算装置の第一の様態に対して、拡散区間選択回路の
構成を少ない回路構成のセレクタ回路で構成できるよう
にした。

【００３２】また、本発明のマッチドフィルタの演算装
置の第三の様態では、外部から入力されるデータをシリ
アル入力／パラレル出力が可能なシリアル／パラレル変
換手段と、前記シリアル／パラレル変換手段の出力を記
憶し出力するデータ記憶手段と、拡散コードを発生し出
力する拡散コード発生手段と、前記拡散コード発生手段
の出力を記憶し出力するコード記憶手段と、前記データ
記憶行程の出力と前記コード記憶行程の出力とを逆拡散
演算し出力する逆拡散演算手段と、外部から入力する積
分区間選択信号に基づいて積分区間選択制御信号を出力
するデコード手段と、前期デコード手段の出力に基づい
て前期逆拡散演算手段の出力の一部もしくは全部を出力
する積分区間選択手段と、前期積分区間選択手段の出力
を積分する第一の積分手段と、前記第一の積分手段の出
力を記憶する第一の積分結果記憶手段と、前期第一の積
分手段の出力を記憶する第二の積分結果記憶手段と、前
期第一の積分手段の出力から前期第二の積分結果記憶手
段の出力を減算する第一の演算手段と、前期第一の積分
結果記憶手段の出力と前期第一の演算手段の出力を加算
する第二の演算手段とを有し、固定した入力データに対
し逆拡散結果を高速に出力する構成をとる。

【００３３】これにより、本発明のマッチドフィルタの
演算装置の第一の様態と比較して、積分区間選択回路を
時分割で使用できるようになり、加算回路をより少ない
回路構成で実現できるようになる。

【００３４】また、本発明のマッチドフィルタの演算装
置の第四の様態では、外部から入力されるデータをシリ
アル入力／パラレル出力が可能なシリアル／パラレル変
換手段と、前記シリアル／パラレル変換手段の出力を記
憶し出力するデータ記憶手段と、拡散コードを発生し出
力する拡散コード発生手段と、前記拡散コード発生手段
の出力を記憶し出力するコード記憶手段と、前記データ
記憶行程の出力と前記コード記憶行程の出力とを逆拡散
演算し出力する逆拡散演算手段と、所定の初期値を出力
する初期値出力手段と、前期初期値出力手段の出力を初
期値としてシフト動作し内部のシフト結果を出力するシ
フト手段と、前期シフト手段の出力に基づいて前期逆拡
散演算手段の出力の一部もしくは全部を出力する積分区
間選択手段と、前期積分区間選択手段の出力を積分する
第一の積分手段と、前記第一の積分手段の出力を記憶す
る第一の積分結果記憶手段と、前期第一の積分手段の出
力を記憶する第二の積分結果記憶手段と、前期第一の積
分手段の出力から前期第二の積分結果記憶手段の出力を
減算する第一の演算手段と、前期第一の積分結果記憶手
段の出力と前期第一の演算手段の出力を加算する第二の
演算手段とを有し、固定した入力データに対し逆拡散結
果を高速に出力する構成をとる。

【００３５】これにより、本発明のマッチドフィルタの
演算装置の第四の様態では、本発明のマッチドフィルタ
の演算装置の第三の様態に対して、積分区間選択回路を
制御するデコーダ回路の代わりにシフトレジスタ回路を
用いて、積分区間選択回路の制御回路を少ない回路構成
で実現できるようになる。

【００３６】また、本発明のマッチドフィルタの演算装
置の第五の様態では、外部から入力されるデータをシリ
アル入力／パラレル出力が可能なシリアル／パラレル変
換手段と、前記シリアル／パラレル変換手段の出力を記
憶し出力するデータ記憶手段と、拡散コードを発生し出
力する拡散コード発生手段と、前記拡散コード発生手段
の出力を記憶し出力するコード記憶手段と、前記データ
記憶行程の出力と前記コード記憶行程の出力とを逆拡散
演算し出力する逆拡散演算手段と、所定の初期値を出力
する初期値出力手段と、前期初期値出力手段の出力を初
期値としてシフト動作し内部のシフト結果を出力するシ
フト手段と、前期シフト手段の出力を反転・非反転し出
力する反転制御手段と、前期反転制御手段の出力に基づ
いて前期逆拡散演算手段の出力の一部もしくは全部を出
力する積分区間選択手段と、前期積分区間選択手段の出
力を積分する積分手段と、前記積分手段の出力を記憶す
る積分結果記憶手段と、前記積分結果記憶手段の出力と
前記積分手段の出力を加算する演算手段とを有し、固定
した入力データに対し逆拡散結果を高速に出力する構成
をとる。

【００３７】これにより、本発明のマッチドフィルタの
演算装置の第五の様態では、本発明のマッチドフィルタ
の演算装置の第四の様態に対して、積分区間選択回路を
制御するシフトレジスタの出力を反転・非反転する反転
制御回路を設けて、加算器や記憶回路の削減を可能とな
る。

【００３８】また、本発明のマッチドフィルタの演算回
路は、基地局および移動局において受信されたスペクト
ラム拡散変調信号の相関検出用として使用できる。

【００３９】基地局システムにおける対応セル半径の拡
大や、様々な条件の遅延プロファイル演算処理を容易
に、かつ回路規模を削減し、実現できる。

【００４０】本発明のマッチドフィルタの演算回路を内
蔵した相関検出回路を、基地局や移動端末機などの移動
体通信システムに搭載することにより、演算方法の改善
と演算スピードの高速化に基づく、低コストで低消費電
力の移動体通信システムの提供が実現される。

【００４１】以下、本発明の基本的な考え方について、
図１〜図８，および図１９，図２０，図２１を用いて説
明する。

【００４２】図２０に従来のマッチドフィルタによる遅
延プロファイル発生回路のブロック構成の一般的な例
（本発明に対する比較例）を示す。

【００４３】まず、コード発生器１０６により拡散コー
ドが生成され、フリップフロップ１０４が２５６段接続
されるコードレジスタ部１０７に受信対象の第１シンボ
ル目を逆拡散するのに必要な拡散コードが格納される。

【００４４】次に、シフトレジスタ１０４が２５６段接
続されたデータシフトレジスタ１０５に受信データをシ
リアルに入力していくが、受信データが１チップずつ入
力する毎にデータシフトレジスタ１０５の出力と、コー
ドレジスタ１０７の出力を逆拡散演算回路１０８が２５
６段接続された逆拡散演算部１０９に入力し、１シンボ
ル分の相関積分値を積分演算部１０３で算出し、出力す
る。

【００４５】以上の処理をサーチ幅分、受信データをシ
リアル入力し続け、受信対象の第１シンボル目の演算を
終了する。

【００４６】以降同様にして、第２シンボル目の処理を
実施していく。

【００４７】図２１は、図１の従来のマッチドフィルタ
回路を１つのみ使用し、遅延プロフィルを生成する過程
を示している。

【００４８】なお、マッチドフィルタは、１シンボルを
単位として相関を検出するため、１つのマッチドフィル
タでは、最大で、１シンボル分の伝播遅延をもつ受信信
号についてしか処理できない。

【００４９】まず、図２１の回路のコード発生器１０６
で第１シンボル目を逆拡散するために必要な拡散コード
を準備し、図２１のＡにおいてコードレジスタ部１０７
にセットする。

【００５０】そのままコードレジスタ部１０７に拡散コ
ードを保持・固定したまま、第１シンボルのサーチ幅で
ある図２のＢまでの区間、受信データをデータレジスタ
部１０５にシリアルに入力し続け、逆拡散演算部１０９
により逆拡散積分結果が演算され、加算器１１０により
相関値を出力する。

【００５１】この連続した相関結果が第１シンボル目の
遅延プロファイルとなる。

【００５２】同じように、第２シンボル目以降の処理に
ついても、第２シンボル目に必要な拡散コードを図２の
Ｂでセットし、サーチ幅のＣの区間までデータをシリア
ル入力し、逆拡散積分結果を演算し、出力する。

【００５３】以降、同様に処理していく。

【００５４】しかし、図２１の回路では、サーチ幅が１
シンボル区間より大きい場合、１つのマッチドフィルタ
回路では対応できない。

【００５５】すなわち、１つのマッチドフィルタでは、
サーチ幅が１シンボル区間より大きい場合、図２１の第
１シンボル目の演算処理区間であるＡからＢと、第２シ
ンボル目の演算処理区間であるＣからＤが重なってしま
うためである。

【００５６】図１９（ａ），（ｂ）に従来のマッチドフ
ィルタによるサーチ幅の拡大方法を示す。

【００５７】図１９（ａ）は、２シンボル区間のサーチ
幅に対応するために、従来のマッチドフィルタを２つ使
用する構成を示したものである。マッチドフィルタ１と
２に受信データを入力し、それぞれ異なる基準タイミン
グで動作し、１シンボル区間毎の遅延プロファイルを出
力する。

【００５８】図１９（ｂ）は、動作の概略を示すタイミ
ングチャートである。第１の基準タイミングでマッチド
フィルタ１を動作させ、第１の基準タイミングから１シ
ンボル区間遅れた第２の基準タイミングでマッチドフィ
ルタ２が動作する。

【００５９】第１シンボルの処理を例に取ると、図３の
Ａのａで第１の基準タイミングで動作するマッチドフィ
ルタ１に第１シンボルの拡散コードをセットし、ｂの区
間までサーチ幅前半１シンボル区間の逆拡散積分結果を
出力する。

【００６０】次に、ｂのタイミングで第２の基準タイミ
ングで動作するマッチドフィルタ２に第１シンボルの拡
散コードをセットし、ｃの区間までサーチ幅後半１シン
ボル区間の逆拡散積分結果を出力する。

【００６１】以上出力された結果をまとめ、第１シンボ
ルのサーチ幅２シンボル区間の遅延プロファイルとす
る。

【００６２】しかしながら、複数のマッチドフィルタ回
路による構成を取る場合、回路規模と消費電力は急上昇
してしまう。したがって、これを破るためには、遅延プ
ロファイル演算のための新たな手法が求められる。

【００６３】そこで、以下、検討する。

【００６４】従来は、遅延プロファイル演算処理数を上
げるために複数のマッチドフィルタを使用していた。

【００６５】ここでは、新しい手法により１つのマッチ
ドフィルタを高速に動作させ、容易に遅延プロファイル
演算を実現できる内容を検討する。

【００６６】具体的には、データを固定し、拡散コード
をスキャンさせる。すなわち、データ固定・コードスキ
ャンのマッチドフィルタが実現できれば、従来のような
リアルタイムで入力されてくる受信データの時間的位相
を全く意識することなく容易に演算スピードを高速にで
きる。

【００６７】したがって、演算スピードが上がれば伝搬
遅延方向に演算内容を拡張でき、システムとして要求す
る１シンボル区間以上の伝搬遅延も１つのマッチドフィ
ルタによりカバーできる。

【００６８】ここで、課題となるのは、従来のデータス
キャン・コード固定により算出した遅延プロファイル結
果と、ここで検討するデータ固定・コードスキャンによ
る遅延プロファイル結果が全く同じである必要がある。

【００６９】その課題がクリアされなければ、従来方法
からの置き換えは不可能である。

【００７０】図４に示すように、マッチドフィルタで演
算する区分を１シンボル周期で分割した場合を考える。

【００７１】これ以降、演算区分を先頭から１シンボル
周期で分割した区切りを処理区切りとし、伝搬遅延によ
り決まる受信シンボルのシンボル区切りを受信シンボル
区切りと呼ぶ。

【００７２】受信シンボル周期と、処理区切りの周期が
同じため、処理区切りの中に多くても１つの受信シンボ
ル区切りが存在する。

【００７３】ここで注目することは、受信シンボル区切
りが処理区切りによって２分もしくは１分されており、
伝搬遅延が同じであれば処理区分が異なっていても分割
比率が同じであることがわかる。

【００７４】つまり、どの処理区切りにおいても受信シ
ンボル区切りと処理区切りとの時間的分割比率は同じ伝
搬遅延毎に同じである。

【００７５】したがって、受信シンボル区切りが処理区
切りにより分割され、その受信シンボル区切りの前後の
相関積分結果を別々に算出・管理し、処理区切りをまた
がるデータのやりとりすることにより、従来のマッチド
フィルタでのデータスキャン・コード固定と等価な遅延
プロファイル演算処理ができることがわかる。

【００７６】図５は、図４の一部を拡大したものであ
り、これにより１シンボル分の相関積分値の求め方につ
いて説明する。

【００７７】図５において伝搬遅延Ｔの現在（第ｎ番
目）の処理区切り区間に着目し、演算処理内容を説明す
る。

【００７８】１つ前（第ｎ−１番目）の処理区切り区間
では、受信シンボル区切りから処理区切り区間の終わり
までの区間の相関積分結果Ｂｎ−１（Ｔ）が算出され、
すでに伝搬遅延毎に管理されたメモリ装置に記憶されて
いる。

【００７９】そして現在（第ｎ番目）の処理区切り区間
では、処理区切りの先頭から受信シンボル区切りまでの
区間の相関積分結果Ａｎ（Ｔ）を算出し、１つ前の処理
区切り区間でメモリ装置に記憶された相関積分結果Ｂｎ
−１（Ｔ）と加算することにより、１シンボル分の相関
積分結果を求めることができる。

【００８０】さらに、１つ後（第ｎ＋１番目）の処理区
切り区間で使用するＢｎ（Ｔ）も同時に算出し、伝搬遅
延分のＢｎを格納できるメモリ装置に格納される。

【００８１】以上のように、本発明のマッチドフィルタ
演算装置では、固定された受信データに対して遅延プロ
ファイルで想定する伝搬遅延により決定する拡散コード
を用いる逆拡散演算手段と、同じく伝搬遅延により決定
する積分演算区切りを考慮し、積分演算区切りの前と後
ろについて別々に相関積分値を算出できる手段を設け、
さらに前後の処理区切り間で相関積分値を利用できる記
憶手段を有することにより実現できる。

【００８２】したがって、本発明のデータ固定・コード
スキャンによるの遅延プロファイル演算結果は、従来の
データスキャン・コード固定によるものと全く同じ結果
を得ることができる。

【００８３】ここで、本発明のデータ固定・コードスキ
ャンによる相関演算を行う場合の、拡散コードのスキャ
ンのさせ方を説明する。

【００８４】図６は、本発明のマッチドフィルタの伝搬
遅延を考慮したコードスキャン内容を説明する図であ
る。

【００８５】ＡからＦは、現在の処理区切り区間におい
て想定される伝搬遅延毎に異なる受信データタイミング
と、それを逆拡散するために必要な拡散コードの内容を
示したものである。

【００８６】Ａは、伝搬遅延０ｃｈｉｐ相当のタイミン
グで受信された場合のデータ内容を示しており、内容は
ＤＡ（ｎ）からＤＡ（ｎ＋２５５）である。

【００８７】Ｂは、受信データＡの逆拡散に必要な拡散
コードであり、内容はＣＯ（ｎ）からＣＯ（ｎ＋２５
５）である。

【００８８】Ｃは、伝搬遅延１ｃｈｉｐ相当のタイミン
グで受信された場合のデータ内容を示しており、Ａの内
容から１ｃｈｉｐ後ろにずれたＤＡ（ｎ−１）からＤＡ
（ｎ＋２５４）である。

【００８９】Ｄは、受信データＣの逆拡散に必要な拡散
コードであり、内容はＣＯ（ｎ−１）からＣＯ（ｎ＋２
５４）である。

【００９０】Ｅ，Ｆは、伝搬遅延Ｔｃｈｉｐ相当のタイ
ミングで受信された場合のデータ内容と、それの逆拡散
に必要な拡散コードの内容である。

【００９１】ここで、伝搬遅延の変化に伴う拡散コード
の変化に着目すると、伝搬遅延が１ｃｈｉｐずつ増加す
るに伴い拡散コードも１ｃｈｉｐずつ後ろにずれていく
ことがわかる。

【００９２】したがって、現在の処理区切り区間におい
て０ｃｈｉｐ相当の伝搬遅延の拡散コードを初期値とし
て１ｃｈｉｐずつずらした内容の拡散コードを次々に生
成していき、それらを用いた逆拡散演算を実施すること
により、固定したデータに対して伝搬遅延を考慮した逆
拡散演算を実施することができる。

【００９３】図７に以上のデータ固定・コードスキャン
による遅延プロファイル演算を実現するための基本的な
回路構成を示す。

【００９４】本発明のマッチドフィルタ回路２０１は、
大別して、受信データをシリアルに入力し、パラレルに
出力するデータ蓄積レジスタ２０２と、データ蓄積レジ
スタ２０２の結果とコード発生器２０６で発生した伝搬
遅延を考慮した拡散コードの内容を基にデータ固定・コ
ードスキャンの逆拡散演算を行う逆拡散演算部２０３
と、伝搬遅延を考慮した相関積分演算を行い出力する、
積分演算部２０４からなる。

【００９５】データ蓄積レジスタ２０２は、リアルタイ
ムの受信データをシリアル入力し、内部のシフトレジス
タに格納し、処理区切りの周期で受信データをシリアル
／パラレル変換する。

【００９６】逆拡散演算部２０３は、データレジスタ２
０５と、コードレジスタ２０７と、逆拡散回路２０８か
らなる。

【００９７】データレジスタ２０５は２５６段のレジス
タを有し、データ蓄積レジスタ２０２の出力を格納す
る。

【００９８】コードレジスタ２０７は２５６段のレジス
タを有し、コード発生器２０６から出力される拡散コー
ドを格納する。

【００９９】コード発生器２０６は、図７では、ｎタッ
プの巡回シフトレジスタ２１３を用いて構成される、Ｍ
系列拡散符号の発生器である。このコード発生器２０６
からは、１チップずつシフトした拡散符号が発生する。
図７では、１シンボル（＝２５６チップ分）をパラレル
に出力する方式を採用している。なお、参照符号２１
４，２１５は、ＥＯＲ（排他的論理和回路）である。

【０１００】逆拡散回路２０８は、データレジスタ２０
５の出力と、コードレジスタ２０７の出力を基に、逆拡
散演算を行う。

【０１０１】積分演算部２０４は、積分区間選択回路２
０９と、積分回路２１０と、メモリ装置２１１と、加算
回路２１２からなる。

【０１０２】積分区間選択回路２０９は、逆拡散回路２
０８から出力された２５６段分の逆拡散演算結果が入力
され、その中から任意の区切りの前もしくは後ろの区間
の値がそのまま出力される。すなわち、積分区間選択回
路２０９は、受信データの想定される遅延量に対応して
（連動して）、自動的に積分区間を連続的に切り替えて
いく。積分区間の区切り目は常に、１つのシンボルの区
切りとなるであろう位置となる。

【０１０３】積分回路２１０は、積分区間選択回路２０
９から出力された内容の積分演算（シンボルとを行う。

【０１０４】メモリ装置２１１は、伝搬遅延に相当する
アドレス空間を有し、積分回路２１０から出力されるデ
ータを格納する。

【０１０５】加算回路２１２は、メモリ装置２１１から
読み出した結果と積分回路２１０から出力された結果を
加算し、相関値として出力する。出力された相関値はメ
モリ２１５に蓄積される。そして、ピーク検出回路２１
６により、蓄積された相関値どうしを比較して相関のピ
ークを求める。その相関のピークに対応して、受信デー
タの遅延が一義的に定まる。これにより、受信信号を処
理するためのタイミングが検出される。

【０１０６】図８は、積分区間選択回路２０９の動作の
概要を示す図であり、逆拡散演算処理と含めて説明す
る。

【０１０７】図８は伝搬遅延０の受信シンボルの先頭か
ら１シンボル周期で区切られた処理区切りにおいて、現
在の処理区切りにおける受信シンボル区切りの状態を示
したものである。

【０１０８】逆拡散演算処理については、現在の処理区
切りを横切る受信シンボル区切りに応じた拡散コードが
必要になるので、伝搬遅延に応じた拡散コードが図７の
コード発生器２０６から順次出力される。

【０１０９】積分区間選択回路２０９による相関積分演
算については、伝搬遅延に応じて図８に示すような受信
シンボル区切りの前と後ろ別々の相関積分演算を行うた
め、その受信シンボル区切りに連動した区切りを積分区
間選択回路２０９に指定する必要がある。

【０１１０】以上、伝搬遅延に応じて所定の拡散コード
をコード発生２０６から出力し、かつ積分区間選択回路
２０９に対し所定の区切りを指定できる制御が必要であ
る。

【０１１１】伝搬遅延が０と１と２シンボル区間相当に
おいては、処理区切りと受信シンボル区切りが一致する
ため、積分区間選択回路２０９は、逆拡散演算部２０３
の出力をそのまま出力する。

【０１１２】受信シンボルが２．５シンボル区間相当の
伝搬遅延を持つ場合、現在の処理区切り区間内に以上の
処理を２．５シンボル区間相当のサーチ幅分繰り返す必
要がある。以上が、本発明の基本的な考え方である。

【０１１３】以上説明した内容を、まとめると、図１，
図２，図２２，図２３に示すようになる。すなわち、従
来は、図１（ａ）に示すように、拡散コードを固定し、
データをスキャンする方式であった。これに対し、本発
明では、図１（ｂ）に示すように、データを固定し、拡
散コードを１チップずつスキャンする方式とする。

【０１１４】図１（ｂ）に示されるように、入力データ
は、１シンボル期間（＝Ｔｓ）に相当する処理期間Ｔｎ
に区分され、これを単位としてラッチされ固定される。
図中、処理区間Ｔ１が現在の期間であり、Ｔ０は過去の
処理期間であり、Ｔ２は未来の処理期間である。

【０１１５】処理区切り期間（Ｔｎ）と、シンボル期間
（Ｔｓ）とは独立した概念であり、同期がとれていな
い。よって、例えば、処理区切り期間Ｔ１の中には、シ
ンボル（ｎ−１）の一部とシンボル（ｎ）の一部とが混
在する。図１（ｂ）中、このデータが混在する部分を点
線で囲んで、ＤＳ１という符号で示している。

【０１１６】一つの処理期間中に、どのような状態で２
つのシンボルが混在しているかは分からない。そこで、
シンボルとシンボルの境（シンボルの区切り）が存在す
るであろう全ての場合を想定し、それぞれの場合につい
て積分区間をずらしながらシンボルを意識した積分（１
シンボルの一部についての積分）を行い、後に、積分結
果を合体させて１シンボル全体についての相関値を算出
し、その相関値を比較して相関のピークを求める。その
相関のピークを与えるタイミングが、実際の受信データ
の入力タイミングである。

【０１１７】なお、シンボルの区切りは、拡散コードを
初期状態（基準のタイミング）から１チップずつずらし
ながらスキャンしていって、何チップ分だけ遅延したか
に応じて、一義的に（自動的に）決まる。図１では、処
理区切り期間Ｔ１における、シンボルの、実際の区切り
を太線で示している。

【０１１８】図示されるように、このシンボルの区切り
を意識すると、処理区切り期間Ｔ１では、シンボル（ｎ
−１）に属するデータについての逆拡散結果の積分値
（相関値）ｂと、シンボル（ｎ）に属するデータについ
ての逆拡散結果の積分値（相関値）ｃとが求まることに
なる。

【０１１９】シンボル（ｎ−１）に属するデータについ
ての逆拡散結果の積分値ｂについては、一つ前の処理サ
イクルの処理にて求められてメモリ１０に蓄積されてい
る、シンボル（ｎ−１）に属するデータについての逆拡
散結果の積分値ａ（このａは同じ遅延量に対応した積分
値である）と加算される。これにより、シンボル（ｎ−
１）についての、一つの遅延量に対応した相関値が求ま
る。

【０１２０】また、シンボル（ｎ）に属するデータにつ
いての逆拡散結果の積分値ｃについては、メモリ１２に
蓄積される。そして、この積分値ｃは、次の処理サイク
ルで得られる、シンボル（ｎ）に属するデータについて
の逆拡散結果の積分値ｄ（このｄは同じ遅延量に対応し
た積分値である）と加算される。これにより、シンボル
（ｎ）についての、一つの遅延量に対応した相関値が求
まる。

【０１２１】このようにして、一つのシンボルについて
の相関値（と推定される値）が、１チップ毎に求めら
れ、その中の最大値を検出することにより、実際のその
シンボルについての相関値のピーク（シンボルのタイミ
ング）が、検出されることになる。

【０１２２】図２２に具体例を示す。基地局の基準信号
に対して、受信データ（Ａ〜Ｉ）の遅延が無しの場合
と、１チップ遅延している場合と、２チップ遅延してい
る場合を考える。いずれにしろ、処理区切り期間Ｔ０で
区切られて、データはラッチされる。もし、遅延が無し
ならば、ラッチされるデータは「Ｄ，Ｅ，Ｆ」であり、
この場合、処理区切り期間とシンボルの区切り期間とは
一致している。

【０１２３】一方、１チップ遅延の場合は、ラッチされ
るデータは「Ｃ，Ｄ，Ｅ」であり、シンボルの区切り
は、データＣとデータＤとの間にある。

【０１２４】また、２チップ遅延の場合は、ラッチされ
るデータは「Ｂ，Ｃ，Ｄ」であり、シンボルの区切り
は、データＣとデータＤとの間にあるラッチされたデー
タ（ＤＥＦか、ＣＤＥか、ＢＣＤのいずれかである）に
ついて、拡散コード（逆拡散コード）を１チップずつず
らしながら乗算する。まず、遅延無しに対応する拡散コ
ードが乗算される。この場合の拡散コードは「エ，オ，
カ」である。これらを、受信データの各々に乗算した結
果を積分する区間はＴＳ１（処理区切り期間と一致す
る）である。

【０１２５】次に、乗算されるコードは、「ウ，エ，
オ」である。これらを、受信データの各々に乗算した結
果を積分する区間は、シンボルの区切りを意識して、Ｔ
Ｓ２とＴＳ３に分割される。

【０１２６】次に、乗算されるコードは、「イ，ウ，
エ」である。これらを、受信データの各々に乗算した結
果を積分する区間は、シンボルの区切りを意識して、Ｔ
Ｓ４とＴＳ５に分割される。

【０１２７】図２３の上半分には、以上説明した処理が
示されている。そして、図２３の下半分に示されるよう
に、１チップ遅延の場合，２チップ遅延の場合に部分的
に積分して得られた積分値（ｂ，ｃ）は、それぞれ、一
つ前のサイクルで求められた、同じ遅延に対応する積分
値ａ、あるいは次のサイクルで求められる、同じ遅延に
対応する積分値ｄと加算される。これにより、シンボル
単位の相関値（と推定される値）Ｓ０〜Ｓ４が求まる。
Ｓ０は、遅延無しの場合のシンボルの相関値，Ｓ１，Ｓ
２は１チップ遅延の場合の隣接するシンボルの相関値，
Ｓ３，Ｓ４は２チップ遅延の場合の隣接するシンボルの
相関値である。

【０１２８】次に、これらのシンボル単位の相関値Ｓ０
〜Ｓ４を比較する。図２３の一番下にされるように、１
チップ遅延の場合に、相関のピークが検出される。した
がって、ラッチされた受信データは１チップ分の遅延を
もっていたことがわかる（すなわち、図２２において、
ラッチされた受信データは、「ウ，エ，オ」であったこ
とがわかる）。これにより、受信信号を処理するタイミ
ングが検出されたことになる。

【０１２９】以上の方法によれば、入力データは固定な
ので、データの入力スピードの限界はなんら問題となら
ない。そして、基地局がカバーする伝播遅延に相当する
期間に渡って、拡散コードを１チップずつシフトして繰
り返し乗算を行うので、ハードウエアがもつ最大のスピ
ードで演算処理を行える。また、伝播遅延が１シンボル
を越えても、マッチドフィルタ１つで対応できる。

【０１３０】以上説明した本発明の特徴的動作をまとめ
ると、図２のようになる。すなわち、処理区切り期間に
対応したデータを切り出して、マッチドフィルタのメモ
リに蓄積する（ステップ２０）。１チップずつ位相をシ
フトしながら逆拡散を行い、コードのシフトしたチップ
数に対応させて積分期間を順次、切り替えつつ、逆拡散
結果を積分する（ステップ２１）。

【０１３１】次に、基地局の基準タイミングに対して、
受信信号の遅延が無い場合を想定している場合には（ス
テップ２２）、逆拡散結果の積分値がそのまま、１シン
ボルについての相関値とする（ステップ２３）。

【０１３２】一方、ステップ２２で、受信信号に遅延が
ある場合を想定している場合には、一つのデータ区切り
期間において、異なるシンボルのデータが混在すること
になるので、前半のシンボルについての積分結果は、す
でに算出されている過去の（同じ遅延に対応する）積分
結果と加算してそのシンボルについての相関を検出す
る。また、後半のシンボルについては、その積分結果を
メモリに一時的に蓄積する。蓄積された積分結果は、次
のサイクルで算出される、対応するシンボルの一部につ
いての積分結果と加算され、そのシンボルについての相
関が検出される（ステップ２４）。

【０１３３】そして、シンボル毎の相関値を比較してピ
ーク値を求め、受信データの、実際の遅延量を検出する
（ステップ２５）。

【０１３４】以下、本発明の実施の形態について図面を
参照して、具体的に説明する。

【０１３５】（実施の形態１）図９は、本発明の実施の
形態１にかかるマッチドフィルタの演算回路のブロック
図である。

【０１３６】このマッチドフィルタ回路３０１は、大別
して、データ蓄積レジスタ２０２と、コード発生器２０
６と、逆拡散演算部２０３と、積分演算部３０２からな
る。

【０１３７】積分演算部３０２は、積分区間選択回路３
０４と、それをコントロールする信号を生成するデコー
ダ部３０３と、選択された積分区間の結果を演算する加
算器３０５と、逆拡散演算部２０３から出力される出力
全てを加算する加算器３０７と、加算器３０７の結果か
ら加算器３０５の結果を減算する演算器３０８と、加算
器３０５の結果を蓄積するメモリ装置３０６と演算器３
０８の出力とメモリ装置３０６から読み出される内容を
加算する加算器３０９とを有する。

【０１３８】逆拡散演算部２０３のデータの読み込みは
ＤＡＴＡＬＯＡＤ信号に、積分区間選択回路３０４の積
分区間の指定はデコーダ部３０３から出力されるＤＥＣ
ＤＩＶ信号に、デコーダ部３０３のＤＥＣＤＩＶ信号の
生成はＤＩＶ信号に基づいて行われる。

【０１３９】メモリ装置３０６は、ＡＤＤＲＥＳＳ信号
により示されるアドレスに対し、ＲＥＡＤ信号によりデ
ータを読み出し、ＷＲＩＴＥ信号によりデータの書き込
みを行う機能を有し、同一クロックでのリードおよびラ
イト動作が、可能なものである。

【０１４０】次に、図９のデータ蓄積レジスタ２０２お
よび逆拡散演算部２０３と積分演算部３０２のより具体
的な動作について説明する。

【０１４１】図１０は、本発明の実施の形態１のマッチ
ドフィルタの演算回路の動作を示すタイミングチャート
である。

【０１４２】データ蓄積レジスタ２０２には、常に受信
データがシリアル入力されている。

【０１４３】まず、時刻Ｔ１においてＤＡＴＡＬＯＡＤ
信号を有効化し、クロック信号に同期した時刻Ｔ２のタ
イミングでデータ蓄積レジスタ２０２の内容を逆拡散演
算部２０３に取り込む。

【０１４４】時刻Ｔ２のタイミングで、演算対象の伝搬
遅延０で届く受信シンボルを逆拡散するための拡散コー
ドをコード発生器２０６から逆拡散演算部２０３に格納
し、逆拡散演算を行う。

【０１４５】さらに同じ時刻Ｔ２のタイミングで、加算
器３０７は、逆拡散演算部２０３の出力全てを加算し図
１０のＣ２（０）として出力する。

【０１４６】また、同じ時刻Ｔ２のタイミングで、デコ
ード回路３０３へのＤＩＶ入力に０が設定され、その結
果ＤＥＣＤＩＶ信号は全てハイレベルに固定され、積分
区間選択回路３０４に出力される。

【０１４７】積分区間選択回路３０４では、ＤＥＣＤＩ
Ｖ信号が全てハイレベルのため、出力を全てロウレベル
に固定し、加算器３０５は値０を図１０のＢ２（０）と
して出力する。

【０１４８】同じタイミングでメモリ装置３０６からＡ
ＤＤＲＥＳＳ信号で示されるアドレスから１つ前の処理
区切り区間における値０をＢ１（０）として読み出し出
力する。

【０１４９】その直後、メモリ装置３０６の同じアドレ
スにＢ２（０）を書き込み、保持する。

【０１５０】その結果、演算器３０８は、Ｃ２（０）か
らＢ２（０）を減算した値、すなわちＡ２（０）を出力
し、加算器３０９においてメモリ装置３０６から読み出
したＢ１（０）と加算器３０９の出力Ａ２（０）とを加
算し、図１０の相関演算結果Ｄ２（０）として出力す
る。

【０１５１】ここで説明した図１０のＡ，Ｂ，Ｃ，Ｄ
は、図５のＡ，Ｂ，Ｃ，Ｄに、対応する。

【０１５２】時刻Ｔ３以降の演算内容は、上で説明した
内容の繰り返しである。

【０１５３】時刻Ｔ２から時刻Ｔ４までのＤＩＶ入力信
号は、受信対象シンボルの想定される伝搬遅延に対応し
た、処理区切りにおける受信データ区切りの位置に対応
したパターンとなっており、０から２５５までの内容が
繰り返し入力される。

【０１５４】ＤＥＣＤＩＶ１からＤＥＣＤＩＶ２５５
は、デコーダ部３０３からＤＩＶ入力に基づいて図１０
に示すようなパターンを繰り返し出力する。

【０１５５】またメモリ装置３０６は、受信対象シンボ
ルの想定される伝搬遅延に対応したデータ格納領域を有
しており、前記ＤＩＶ入力信号と同様に演算対象の伝搬
遅延に応じてＡＤＤＲＥＳＳ信号を変化させ制御され
る。

【０１５６】図１０のＷＲＩＴＥ，ＲＥＡＤ信号につい
ては、前記メモリ装置３０６が同一クロックでのリード
およびライト動作が可能なものであるため、演算中は常
に有効となる。

【０１５７】図１０のタイミングチャートは、２５６ｃ
ｈｉｐ区間の処理区切り区間内に５１１ｃｈｉｐ相当の
サーチ幅の遅延プロファイルを生成する場合の例を示し
たものであり、演算処理クロックスピードを上げ、演算
数を増やすことによりさらに大きなサーチ幅にも対応可
能である。

【０１５８】このように、本実施の形態１のマッチドフ
ィルタの演算回路によれば、１クロック毎にデータ固定
・コードスキャンの相関演算結果を高速に演算し出力す
ることができる。

【０１５９】（実施の形態２）図３は、本発明のマッチ
ドフィルタの演算回路を組み込んだ実施の形態２のＣＤ
ＭＡ受信装置の要部構成を示す図である。

【０１６０】この受信機は、受信アンテナ４０１と、所
定のフィルタリング及び増幅する高周波信号処理部４０
２と、Ａ／Ｄ変換器４０３と、復調器４０９と、復号器
４１０と、復号された信号を音声に換えるＣＯＤＥＣ部
４１１と、マッチドフィルタ４０４と、クロック発生器
４０７と、ＰＬＬ回路４０８とを有している。

【０１６１】スペクトラム拡散された受信信号は、マッ
チドフィルタ４０４のデータ蓄積レジスタ４０５でシリ
アル／パラレル変換され、相関演算部４０６のデータレ
ジスタに格納・固定される。

【０１６２】以上のように、マッチドフィルタ４０４で
は、固定されたデータに対して、ＰＬＬ回路４０８から
供給される高速なクロック信号に基づいて、高速に演算
を行うことができる。

【０１６３】これにより、本発明のマッチドフィルタの
演算回路を組み込んだ本実施の形態２のＣＤＭＡ受信装
置によれば、データ固定・コードスキャンの演算を高速
に行うことにより、伝搬遅延方向への演算を１つのマッ
チドフィルタ４０４にてカバーできるため、システムに
おける対応セル半径の拡大を容易に、かつ回路規模を削
減し、実現できる。

【０１６４】また、演算が高速に行えるため、異なる条
件の遅延プロファイル演算を時分割で行う場合でも、マ
ッチドフィルタ４０４１つで行えるので、システムにお
けるマッチドフィルタの回路の有効利用ができ、システ
ムの規模を削減できる。

【０１６５】（実施の形態３）図１１は、本発明の実施
の形態３にかかるマッチドフィルタの演算回路のブロッ
ク図である。

【０１６６】このマッチドフィルタ回路５０１は、大別
して、データ蓄積レジスタ２０２と、コード発生器２０
６と、逆拡散演算部２０３と、積分演算部５０２からな
る。

【０１６７】積分演算部５０２は、逆拡散演算部２０３
の出力を加算回路５０４ａ〜５０５ｅでシリアルに加算
していき、加算の途中結果と全加算結果を出力する加算
器ブロック５０３と、加算器ブロック５０３の出力から
任意の内容を選択する積分区間選択回路５０５と、加算
器ブロック５０３から出力された全加算結果の内容から
積分区間選択回路５０５の出力を減算する演算器５０６
と、積分区間選択回路５０５の結果を蓄積するメモリ装
置３０６と演算器５０６の結果とメモリ装置３０６から
読み出される結果とを加算する加算器５０７とを有す
る。

【０１６８】逆拡散演算部２０３のデータの読み込みは
ＤＡＴＡＬＯＡＤ信号に、積分区間選択回路５０５の積
分区間の指定はＤＩＶ信号に基づいて行われる。

【０１６９】データ蓄積レジスタ２０２、コード発生器
２０６、逆拡散演算部２０３、メモリ装置３０６、演算
器５０６、加算器５０７については、実施の形態１と同
じであるため説明を省く。

【０１７０】次に、実施の形態１と異なる積分演算部５
０２のより具体的な動作について説明する。

【０１７１】図１２は、本発明の実施の形態３のマッチ
ドフィルタの演算回路の動作を示すタイミングチャート
である。

【０１７２】まず、時刻Ｔ１においてＤＡＴＡＬＯＡＤ
信号を有効化し、クロック信号に同期した時刻Ｔ２のタ
イミングでデータ蓄積レジスタ２０２の内容を逆拡散演
算部２０３に取り込む。

【０１７３】さらに同じ時刻Ｔ２のタイミングで、加算
器ブロック５０３は、逆拡散演算部２０３の１タップ毎
の出力を次々と累積加算して行き、そのタップ毎の加算
結果としてｂ２からｂ２５５を出力し、また全タップの
加算結果を図１３のＣ２（０）として出力する。

【０１７４】同じ時刻Ｔ２のタイミングで、セレクタ機
能を持つ積分区間選択回路５０５へのＤＩＶ入力に０が
設定され、その結果、積分区間選択回路５０５からは図
１２のｂ０に相当する値０が図１３のＢ２（０）として
出力される。

【０１７５】同じタイミングでメモリ装置３０６から１
つ前の処理区切り区間における値０をＢ１（０）として
読み出し出力する。

【０１７６】その結果、演算器５０６は、Ｃ２（０）か
らＢ２（０）を減算した値、すなわちＡ２（０）を出力
し、加算器５０７においてメモリ装置３０６から読み出
したＢ１（０）と加算器３０９の出力Ａ２（０）とを加
算し、図１０の相関演算結果Ｄ２（０）として出力す
る。

【０１７７】時刻Ｔ３以降の演算内容は、上で説明した
内容の繰り返しである。

【０１７８】図１２のタイミングチャートは、実施の形
態１と同様、演算処理クロックスピードを上げ、演算数
を増やすことによりさらに大きなサーチ幅にも対応可能
である。

【０１７９】このように、本実施の形態３のマッチドフ
ィルタの演算回路によれば、１クロック毎にデータ固定
・コードスキャンの相関演算結果を出力することがで
き、さらに本実施の形態１のマッチドフィルタの演算回
路に対して、拡散区間選択回路の構成を少ない回路構成
のセレクタ回路で構成することができる。

【０１８０】（実施の形態４）図１３は、本発明の実施
の形態４にかかるマッチドフィルタの演算回路のブロッ
ク図である。

【０１８１】このマッチドフィルタ回路６０１は、大別
して、データ蓄積レジスタ２０２と、コード発生器２０
６と、逆拡散演算部２０３と、積分演算部６０２からな
る。

【０１８２】積分演算部６０２は、積分区間選択回路３
０４と、それをコントロールする信号を出力するデコー
ダ部３０３と、選択された積分区間の結果を演算する加
算器３０５と、加算器３０５の結果を一時格納するレジ
スタ６０３と、加算器３０５の結果からレジスタ６０３
の結果を減算する演算器６０５と、加算器３０５の結果
を蓄積するメモリ装置６０４と演算器６０５の出力とメ
モリ装置６０４から読み出される内容を加算する加算器
６０６とを有する。

【０１８３】逆拡散演算部２０３のデータの読み込みは
ＤＡＴＡＬＯＡＤ信号に、積分区間選択回路３０４の積
分区間の指定はデコーダ部３０３のＤＥＣＤＩＶ信号と
ＭＡＳＫＥＮ信号に、デコーダ部３０３のＤＥＣＤＩＶ
信号の出力はＤＩＶ信号に基づいて行われる。

【０１８４】メモリ装置６０４は、ＡＤＤＲＥＳＳ信号
により示されるアドレスに対し、ＲＥＡＤ信号によりデ
ータを読み出し、ＷＲＩＴＥ信号によりデータの書き込
みを行う機能を有し、別クロックでリードおよびライト
動作を行うものとする。

【０１８５】次に、図１３のデータ蓄積レジスタ２０２
および逆拡散演算部２０３と積分演算部６０２のより具
体的な動作について説明する。

【０１８６】図１４は、本発明の実施の形態４のマッチ
ドフィルタの演算回路の動作を示すタイミングチャート
である。

【０１８７】データ蓄積レジスタ２０２には、常に受信
データがシリアル入力されている。

【０１８８】まず、時刻Ｔ１においてＤＡＴＡＬＯＡＤ
信号を有効化し、クロック信号に同期した時刻Ｔ２のタ
イミングでデータ蓄積レジスタ２０２の内容を逆拡散演
算部２０３に取り込む。

【０１８９】時刻Ｔ２のタイミングで、演算対象の伝搬
遅延０で届く受信シンボルを逆拡散する拡散コードをコ
ード発生器２０６から逆拡散演算部２０３に格納し、逆
拡散演算を行い、その結果を図１５の時刻Ｔ４まで保持
する。

【０１９０】同じ時刻Ｔ２のタイミングで、デコード回
路３０３へのＤＩＶ入力に０が設定され、さらに積分区
間選択回路２０３へのＭＡＳＫＥＮ信号が無効化される
ため、積分区間選択回路２０３からは逆拡散演算部２０
３からの入力がそのまま出力される。

【０１９１】その結果、加算器３０５の出力は逆拡散演
算部２０３の出力全てを加算し図１０のＣ２（０）とし
て出力する。

【０１９２】次に、図１５の時刻Ｔ３でレジスタ６０３
に対してＣ２（０）を書き込み、保持する。

【０１９３】さらに、ＭＡＳＫＥＮ信号入力を有効化
し、時刻Ｔ２において設定したＤＩＶ入力によりＤＥＣ
ＤＩＶ信号が全てハイレベルのため、積分区間選択回路
の出力が全てロウレベルに固定され、加算器３０５は値
０を図１５のＢ２（０）として出力する。

【０１９４】その結果、演算器６０５からは、Ｃ２
（０）からＢ２（０）を減算した結果Ａ２（０）が出力
される。

【０１９５】同じ時刻Ｔ３において、時刻Ｔ２で有効化
したＲＥＡＤ信号がクロックに同期してＡＤＤＲＥＳＳ
信号により指定されるアドレスのデータ内容Ｂ１（０）
が出力される。

【０１９６】その結果、加算器６０６からは、Ａ２
（０）とＢ１（０）を加算した相関演算結果Ｄ２（０）
が出力される。

【０１９７】次に、図１５の時刻Ｔ４において、時刻Ｔ
３で有効化したＷＲＩＴＥ信号がクロックに同期して同
じアドレスにＢ２（０）を書き込み、保持する。

【０１９８】時刻Ｔ４以降の演算内容は、上で説明した
内容の繰り返しである。

【０１９９】時刻Ｔ２から時刻Ｔ６までのＤＩＶ入力信
号は、実施の形態１とほぼ同じであるが、２クロック周
期であるところが異なっている。

【０２００】ＤＥＣＤＩＶ１からＤＥＣＤＩＶ２５５
は、ＤＩＶ入力に基づいて図１０に示すようなパターン
を繰り返し出力する。

【０２０１】このタイミングチャートの内容は、実施の
形態１と同様に、演算処理クロックスピードを上げ、演
算数を増やすことによりさらに大きなサーチ幅にも対応
可能である。

【０２０２】このように、本実施の形態４のマッチドフ
ィルタの演算回路によれば、２クロック毎にデータ固定
・コードスキャンの相関演算結果を出力することがで
き、さらに本実施の形態１のマッチドフィルタの演算回
路に対して、積分区間選択回路を時分割で使用できるよ
うにして、加算回路を少ない回路で構成することができ
る。

【０２０３】（実施の形態５）図１５は、本発明の実施
の形態５にかかるマッチドフィルタの演算回路のブロッ
ク図である。

【０２０４】このマッチドフィルタ回路７０１は、大別
して、データ蓄積レジスタ２０２と、コード発生器２０
６と、逆拡散演算部２０３と、積分演算部７０２からな
る。

【０２０５】積分演算部７０２は、積分区間選択回路３
０４と、それをコントロールする信号を生成するシフト
レジスタ７０４と、シフトレジスタ７０４に初期値を与
える初期値生成回路７０３と、選択された積分区間の結
果を演算する加算器３０５と、加算器３０５の結果を一
時格納するレジスタ６０３と、加算器３０５の結果から
レジスタ６０３の結果を減算する演算器６０５と、加算
器３０５の結果を蓄積するメモリ装置６０４と、演算器
６０５の結果とメモリ装置６０４から読み出される内容
を加算する加算器６０６とを有する。

【０２０６】逆拡散演算部２０３のデータの読み込みは
ＤＡＴＡＬＯＡＤ信号に、積分区間選択回路３０４の積
分区間の指定はシフトレジスタの出力に、そのシフトレ
ジスタの出力は初期値生成信号７０３から与えられる初
期値信号とＬＯＡＤ信号とＳＨＩＦＴＥＮ信号に基づい
て行われる。

【０２０７】データ蓄積レジスタ２０２、コード発生器
２０６、逆拡散演算部２０３、積分区間選択回路３０
４、加算器３０５、記憶装置６０３、メモリ装置６０
４、演算器６０５、加算器６０６については、実施の形
態４と同じ内容なので、説明を省く。

【０２０８】次に、実施の形態４と異なる初期値生成部
７０３とシフトレジスタ部７０４のより具体的な動作に
ついて説明する。

【０２０９】図１６は、本発明の実施の形態５のマッチ
ドフィルタの演算回路の動作を示すタイミングチャート
である。

【０２１０】データ蓄積レジスタ２０２には、常に受信
データがシリアル入力されている。

【０２１１】まず、時刻Ｔ１においてＤＡＴＡＬＯＡＤ
信号を有効化し、クロック信号に同期した時刻Ｔ２のタ
イミングでデータ蓄積レジスタ２０２の内容を逆拡散演
算部２０３に取り込む。

【０２１２】時刻Ｔ２のタイミングで、演算対象の伝搬
遅延０で届く受信シンボルを逆拡散する拡散コードをコ
ード発生器２０６から逆拡散演算部２０３に格納し、逆
拡散演算を行い、その結果を図１５の時刻Ｔ４まで保持
する。

【０２１３】時刻Ｔ１においてＬＯＡＤ信号を有効化
し、クロック信号に同期した時刻Ｔ２のタイミングで初
期値生成回路７０３の出力する内容をシフトレジスタ部
７０４に取り込まれる。

【０２１４】時刻Ｔ２のタイミングで無効化されたＳＨ
ＩＦＴＥＮは、クロック信号に同期した時刻Ｔ３のタイ
ミングでシフトレジスタ７０４のシフト動作を無効とす
る。

【０２１５】同じ時刻Ｔ２のタイミングで、積分区間選
択回路３０４へのＭＡＳＫＥＮ信号が無効化されるた
め、積分区間選択回路３０４からは逆拡散演算部２０３
からの入力がそのまま出力される。

【０２１６】時刻Ｔ３のタイミングでＳＨＩＦＴＥＮ信
号を有効化し、クロックに同期した時刻Ｔ４のタイミン
グでシフトレジスタのシフト動作を有効とし、２クロッ
クに１回のシフト動作を実現している。

【０２１７】これ以降は、実施の形態４と同じである。

【０２１８】実施の形態４では、積分区間選択回路３０
４へのコントロールを外部からのＤＩＶ入力信号により
デコーダ回路３０３を介して行っていたのに対し、本実
施の形態５ではシフトレジスタ７０４に入力される値１
をＳＨＩＦＴＥＮに基づきシフトさせ実現している。

【０２１９】このタイミングチャートの内容は、実施の
形態１と同様に、演算処理クロックスピードを上げ、演
算数を増やすことによりさらに大きなサーチ幅にも対応
可能である。

【０２２０】このように、本実施の形態５のマッチドフ
ィルタの演算回路によれば、２クロック毎にデータ固定
・コードスキャンの相関演算結果を出力することがで
き、さらに本実施の形態４のマッチドフィルタの演算回
路に対して、積分区間選択回路を制御するデコーダ回路
の代わりにシフトレジスタ回路を用いて、積分区間選択
回路の制御回路を少ない回路で構成することができる。

【０２２１】（実施の形態６）図１７は、本発明の実施
の形態６にかかるマッチドフィルタの演算回路のブロッ
ク図である。

【０２２２】このマッチドフィルタ回路８０１は、大別
して、データ蓄積レジスタ２０２と、コード発生器２０
６と、逆拡散演算部２０３と、積分演算部８０２からな
る。

【０２２３】積分演算部８０２は、積分区間選択回路３
０４と、それをコントロールする信号を生成する反転制
御回路８０３と、反転制御回路８０３に制御データを与
えるシフトレジスタ７０４と、シフトレジスタ７０４に
初期値を与える初期値生成回路７０３と、選択された積
分区間の結果を演算する加算器３０５と、加算器３０５
の結果を蓄積するメモリ装置３０６と加算器３０５の結
果とメモリ装置３０６から読み出される内容を加算する
加算器３０９とを有する。

【０２２４】逆拡散演算部２０３のデータの読み込みは
ＤＡＴＡＬＯＡＤ信号に、積分区間選択回路３０４の積
分区間の指定は反転制御回路８０３の出力に、反転制御
回路８０３の出力はＩＮＶ入力とシフトレジスタ７０４
の出力に、シフトレジスタ７０４の出力は初期値生成信
号７０３から与えられる初期値信号とＬＯＡＤ信号とＳ
ＨＩＦＴＥＮ信号に基づいて行われる。

【０２２５】データ蓄積レジスタ２０２、コード発生器
２０６、逆拡散演算部２０３、積分区間選択回路３０４
については、実施の形態５と同じ内容なので説明を省
く。

【０２２６】次に、実施の形態５と異なる反転制御回路
８０３のより具体的な動作について説明する。

【０２２７】図１８は、本発明の実施の形態６のマッチ
ドフィルタの演算回路の動作を示すタイミングチャート
である。

【０２２８】データ蓄積レジスタ２０２には、常に受信
データがシリアル入力されている。

【０２２９】まず、時刻Ｔ１においてＤＡＴＡＬＯＡＤ
信号を有効化し、クロック信号に同期した時刻Ｔ２のタ
イミングでデータ蓄積レジスタ２０２の内容を逆拡散演
算部２０３に取り込む。

【０２３０】時刻Ｔ２のタイミングで、演算対象の伝搬
遅延０で届く受信シンボルを逆拡散する拡散コードをコ
ード発生器２０６から逆拡散演算部２０３に格納し、逆
拡散演算を行い、その結果を図１８の時刻Ｔ４まで保持
する。

【０２３１】時刻Ｔ１においてＬＯＡＤ信号を有効化
し、クロック信号に同期した時刻Ｔ２のタイミングで初
期値生成回路７０３の出力する内容をシフトレジスタ部
７０４に取り込む。

【０２３２】時刻Ｔ２のタイミングで無効化されたＳＨ
ＩＦＴＥＮは、クロック信号に同期した時刻Ｔ３のタイ
ミングでシフトレジスタ７０４のシフト動作を無効とす
る。

【０２３３】同じ時刻Ｔ２のタイミングで、反転制御回
路８０３へのＩＮＶ信号をロウレベルに固定し、シフト
レジスタ７０４が出力する全て値１の信号がそのまま積
分区間選択回路２０３に対して出力され、積分区間選択
回路２０３からは逆拡散演算部２０３の全タップの出力
がそのまま出力され、加算器３０５からは図１８のＡ２
（０）として出力される。

【０２３４】時刻Ｔ３においては、ＩＮＶ信号入力をハ
イレベルに固定し、シフトレジスタ７０４が出力する全
て値１の信号の反転である全て値０が積分区間選択回路
３０４に対して出力され、積分区間選択回路３０４から
は逆拡散演算部２０３の値を全てマスクされた全てのタ
ップがロウレベルである内容が出力され、加算器３０５
からは図１９のＢ２（０）として値０が出力される。

【０２３５】同じ時刻Ｔ３において、時刻Ｔ２で有効化
したＲＥＡＤ信号がクロックに同期してＡＤＤＲＥＳＳ
信号にて指定されるアドレスのデータＢ１（０）が出力
される。

【０２３６】その結果、加算器３０９からは、Ａ２
（０）とＢ１（０）を加算した相関演算結果Ｄ２（０）
が出力される。

【０２３７】次に、図１８の時刻Ｔ４において、時刻Ｔ
３で有効化したＷＲＩＴＥ信号がクロックに同期してＡ
ＤＤＲＥＳＳ信号で示される同じアドレスにＢ２（０）
を書き込み、保持する。

【０２３８】時刻Ｔ４以降の演算内容は、上で説明した
内容の繰り返しである。

【０２３９】実施の形態５では、相関演算結果Ｄを求め
るために逆拡散演算された処理区切りの区間の積分値Ｃ
からシフトレジスタ７０４で指定された積分結果Ｂを減
算してもう一方の積分結果Ａを算出していたが、本実施
の形態６では、積分区間を選択するシフトレジスタ７０
４の出力をそのまま反転し、積分値Ａも同様にして算出
できるようにした。

【０２４０】ＤＥＣＤＩＶ１からＤＥＣＤＩＶ２５５
は、ＤＩＶ入力に基づいて図１０に示すようなパターン
を繰り返し出力する。

【０２４１】このタイミングチャートの内容は、実施の
形態１と同様に、演算処理クロックスピードを上げ、演
算数を増やすことによりさらに大きなサーチ幅にも対応
可能である。

【０２４２】このように、本実施の形態６のマッチドフ
ィルタの演算回路によれば、２クロック毎にデータ固定
・コードスキャンの相関演算結果を出力することがで
き、さらに本実施の形態５のマッチドフィルタの演算回
路に対して、積分区間選択回路を制御するシフトレジス
タの出力を反転・非反転する反転制御回路を設けて、加
算器や記憶回路を削減して構成することができる。

【０２４３】以上、本発明を主に、ＣＤＭＡ通信の基地
局に使用した場合を例にとり説明したが、これに限定さ
れるものではなく、移動局側で、あるデータ列に対して
異なる複数種類のコードとの相関を検出するような場合
に、本発明を容易に適用することができる。

【０２４４】

【発明の効果】以上説明したように、本発明によれば、
データ固定・コードスキャンの相関演算を行うことがで
き、したがって、遅延プロファイル演算が従来にくらべ
て容易に高速化できる。すなわち、データ入力の速度か
らくる制約はなくなり、純粋にマッチドフィルタを構成
するハードウエアの最大の処理能力で演算処理を行うこ
とができる。

【０２４５】その結果、所定の演算をより小規模のマッ
チドフィルタ回路での実現や、システムとしてより大き
なセル半径への対応や、異なる条件での遅延プロファイ
ル演算処理を時分割で行うことができる。また、１シン
ボル以上の伝播遅延をカバーする場合も、１つのマッチ
ドフィルタで対応できる。よって、回路規模が抑制され
るので、スペースの削減を図ることができ、ＬＳＩの小
型化、さらにはシステムの小型化に有利である。

【図面の簡単な説明】

【図１】（ａ）従来の、コード固定・データスキャン方
式を説明するための図（ｂ）本発明のマッチドフィルタにおける演算（コード
スキャン・データ固定方式）の特徴を説明するための図

【図２】本発明のマッチドフィルタにおける演算方法の
特徴的な処理手順を説明するためのフロー図

【図３】本発明のマッチドフィルタの演算回路を組み込
んだＣＤＭＡ受信装置の一例（実施の形態２）の要部構
成を示すブロック図

【図４】本発明のマッチドフィルタの、データ固定・コ
ードスキャンによる演算の進め方を説明するための図

【図５】マッチドフィルタのデータ固定・コードスキャ
ンによる演算の考え方を説明する図

【図６】本発明のマッチドフィルタのコードスキャン内
容を説明する図

【図７】本発明のデータ固定・コードスキャンによる演
算を行うマッチドフィルタ回路の基本となる構成を示す
ブロック図

【図８】本発明のマッチドフィルタの積分区間選択回路
の動作の概要を説明する図

【図９】本発明の実施の形態１にかかるマッチドフィル
タの演算回路のブロック図

【図１０】本発明の実施の形態１のマッチドフィルタの
演算回路の動作を示すタイミングチャート

【図１１】本発明の実施の形態３にかかるマッチドフィ
ルタの演算回路のブロック図

【図１２】本発明の実施の形態３のマッチドフィルタの
演算回路の動作を示すタイミングチャート

【図１３】本発明の実施の形態４にかかるマッチドフィ
ルタの演算回路のブロック図

【図１４】本発明の実施の形態４のマッチドフィルタの
演算回路の動作を示すタイミングチャート

【図１５】本発明の実施の形態５にかかるマッチドフィ
ルタの演算回路のブロック図

【図１６】本発明の実施の形態５のマッチドフィルタの
演算回路の動作を示すタイミングチャート

【図１７】本発明の実施の形態６にかかるマッチドフィ
ルタの演算回路のブロック図

【図１８】本発明の実施の形態６のマッチドフィルタの
演算回路の動作を示すタイミングチャート

【図１９】（ａ）比較例のマッチドフィルタを２つ使用
する構成を示したブロック図（ｂ）比較例のマッチドフィルタの動作の概略を示すタ
イミングチャート

【図２０】従来のマッチドフィルタ回路の基本となる構
成を示すブロック図

【図２１】従来のマッチドフィルタ１つで遅延プロファ
イル生成する過程を示すタイミング図

【図２２】本発明のマッチドフィルタにおける演算（コ
ードスキャン・データ固定方式）における、受信データ
の遅延量と、拡散コードおよび積分区間との関係を具体
的に説明するための図

【図２３】本発明のマッチドフィルタにおける演算（コ
ードスキャン・データ固定方式）の特徴的な処理を具体
的に示す図

【符号の説明】

２０１マッチドフィルタ２０３逆拡散演算部２０４積分演算部２０５データレジスタ２０６コード発生器２０７コードレジスタ部２０８逆拡散回路２０９積分区間選択回路２１０積分回路２１１メモリ装置２１２加算回路

Claims

【特許請求の範囲】

【請求項１】入力データを一時的保持回路に保持して
データを固定すると共に拡散コードをスキャンする方式
で逆拡散を行い、その拡散コードのスキャン量に対応し
て一義的に定まるシンボルの区切りよりも前にある部分
（前半のシンボル部分）と後にある部分（後半のシンボ
ル部分）の各部分について逆拡散結果を積分し、前半の
シンボル部分に関しては、先に実施された同様の処理の
結果として保持されている、同じシンボルについての、
拡散コードの同じスキャン量に対応する積分結果と加算
し、前記後半のシンボル部分の積分結果は一時的に蓄積
しておき、次に同様の処理を実施した結果として得られ
る、同じシンボルについての、拡散コードの同じスキャ
ン量に対応する積分結果に加算し、これによって、シン
ボル単位の相関を検出することを特徴とするマッチドフ
ィルタにおける演算方法。
【請求項２】検出されたシンボル単位の相関値を比較
し、最大の相関を示すものを検出することにより、前記
入力データの実際の遅延量を検出することを特徴とする
マッチドフィルタにおける演算方法。
【請求項３】入力データを蓄積する一時的保持手段
と、１チップずつ拡散コードをスキャンしながら前記一時的
保持手段に保持された入力データに乗算する逆拡散演算
手段と、前記拡散コードのスキャン量に対応して一義的に定まる
シンボルの区切りよりも前にある部分（前半のシンボル
部分）と後にある部分（後半のシンボル部分）の各々の
部分について、逆拡散結果を積分する積分手段と、前記後半のシンボル部分の積分結果を一時的に蓄積する
蓄積手段と、前記前半のシンボル部分に関する積分結果を、先に実施
された同様の処理の結果として前記蓄積手段に保持され
ている、同じシンボルについての、拡散コードの同じス
キャン量に対応する積分結果に加算し、１つのシンボル
についての相関値を出力する加算手段と、を有すること
を特徴とするマッチドフィルタ。
【請求項４】外部からシリアルで入力されるデータを
一定区間保持し、その固定された入力データに対して拡
散コードの位相や、積分演算の区切りを意識したデータ
固定・コードスキャンの演算を行うことを特徴とするマ
ッチドフィルタにおける演算方法。
【請求項５】外部からシリアルで入力されるデータを
一定区間保持するデータ記憶手段と、データ記憶手段の
出力に対して拡散コードの位相や、積分演算の区切りを
意識した相関演算を行う演算手段を備え、データ固定・
コードスキャンの演算を高速に行うことを特徴とするマ
ッチドフィルタ。
【請求項６】外部から入力されるデータをシリアル入
力／パラレル出力が可能なシリアル／パラレル変換行程
と、前記シリアル／パラレル変換行程の出力を記憶し出
力するデータ記憶行程と、拡散コードを発生し出力する
拡散コード発生行程と、前記拡散コード発生行程の出力
を記憶し出力するコード記憶行程と、前記データ記憶行
程の出力と前記コード記憶行程の出力とを逆拡散演算し
出力する逆拡散演算行程と、前記逆拡散演算行程の出力
の一部もしくは全部を出力する積分区間選択行程と、前
記積分区間選択行程の出力を積分する積分行程と、前記
積分行程の出力を記憶する積分結果記憶行程と、前記積
分結果記憶行程の出力と前記積分行程の出力を加算する
加算行程とを有し、固定した入力データに対し逆拡散結
果を高速に出力することを特徴とする、マッチドフィル
タにおける演算方法。
【請求項７】外部から入力されるデータをシリアル入
力／パラレル出力が可能なシリアル／パラレル変換手段
と、前記シリアル／パラレル変換手段の出力を記憶し出
力するデータ記憶手段と、拡散コードを発生し出力する
拡散コード発生手段と、前記拡散コード発生手段の出力
を記憶し出力するコード記憶手段と、前記データ記憶行
程の出力と前記コード記憶行程の出力とを逆拡散演算し
出力する逆拡散演算手段と、前記逆拡散演算手段の出力
の一部もしくは全部を出力する積分区間選択手段と、前
記積分区間選択手段の出力を積分する積分手段と、前記
積分手段の出力を記憶する積分結果記憶手段と、前記積
分結果記憶手段の出力と前記積分手段の出力を加算する
加算手段とを有し、固定した入力データに対し逆拡散結
果を高速に出力することを特徴とするマッチドフィル
タ。
【請求項８】外部から入力されるデータをシリアル入
力／パラレル出力が可能なシリアル／パラレル変換手段
と、前記シリアル／パラレル変換手段の出力を記憶し出
力するデータ記憶手段と、拡散コードを発生し出力する
拡散コード発生手段と、前記拡散コード発生手段の出力
を記憶し出力するコード記憶手段と、前記データ記憶行
程の出力と前記コード記憶行程の出力とを逆拡散演算し
出力する逆拡散演算手段と、前記逆拡散演算手段の出力
の出力のすべてを積分する第一の積分手段と、外部から
入力する積分区間選択信号に基づいて積分区間選択制御
信号を出力するデコード手段と、前期デコード手段の出
力に基づいて前期逆拡散演算手段の出力の一部もしくは
全部を出力する積分区間選択手段と、前期積分区間選択
手段の出力を積分する第二の積分手段と、前記第二の積
分手段の出力を記憶する積分結果記憶手段と、前記第一
の積分手段の出力から前期第二の積分手段の出力を減算
する第一の演算手段と、前期積分結果記憶手段の出力と
前期第一の演算手段の出力を加算する第二の演算手段と
を有し、固定した入力データに対し逆拡散結果を高速に
出力することを特徴とするマッチドフィルタ。
【請求項９】外部から入力されるデータをシリアル入
力／パラレル出力が可能なシリアル／パラレル変換手段
と、前記シリアル／パラレル変換手段の出力を記憶し出
力するデータ記憶手段と、拡散コードを発生し出力する
拡散コード発生手段と、前記拡散コード発生手段の出力
を記憶し出力するコード記憶手段と、前記データ記憶行
程の出力と前記コード記憶行程の出力とを逆拡散演算し
出力する逆拡散演算手段と、前記逆拡散演算手段の出力
について累積加算演算を実施し累積加算毎に演算結果を
出力する累積演算手段と、外部から入力する積分区間選
択信号に基づいて前期逆拡散演算手段や前期累積演算手
段の出力の一部もしくは全部を出力する積分区間選択手
段と、前期積分区間選択手段の出力を記憶し出力する積
分結果記憶手段と、前期累積演算手段の出力から前期積
分区間選択手段の出力を減算する第一の演算手段と、前
期積分結果記憶手段の出力と前期第一の演算手段の出力
を加算する第二の演算手段とを有し、固定した入力デー
タに対し逆拡散結果を高速に出力することを特徴とする
マッチドフィルタ。
【請求項１０】外部から入力されるデータをシリアル
入力／パラレル出力が可能なシリアル／パラレル変換手
段と、前記シリアル／パラレル変換手段の出力を記憶し
出力するデータ記憶手段と、拡散コードを発生し出力す
る拡散コード発生手段と、前記拡散コード発生手段の出
力を記憶し出力するコード記憶手段と、前記データ記憶
行程の出力と前記コード記憶行程の出力とを逆拡散演算
し出力する逆拡散演算手段と、外部から入力する積分区
間選択信号に基づいて積分区間選択制御信号を出力する
デコード手段と、前期デコード手段の出力に基づいて前
期逆拡散演算手段の出力の一部もしくは全部を出力する
積分区間選択手段と、前期積分区間選択手段の出力を積
分する第一の積分手段と、前記第一の積分手段の出力を
記憶する第一の積分結果記憶手段と、前期第一の積分手
段の出力を記憶する第二の積分結果記憶手段と、前期第
一の積分手段の出力から前期第二の積分結果記憶手段の
出力を減算する第一の演算手段と、前期第一の積分結果
記憶手段の出力と前期第一の演算手段の出力を加算する
第二の演算手段とを有し、固定した入力データに対し逆
拡散結果を高速に出力することを特徴とするマッチドフ
ィルタ。
【請求項１１】外部から入力されるデータをシリアル
入力／パラレル出力が可能なシリアル／パラレル変換手
段と、前記シリアル／パラレル変換手段の出力を記憶し
出力するデータ記憶手段と、拡散コードを発生し出力す
る拡散コード発生手段と、前記拡散コード発生手段の出
力を記憶し出力するコード記憶手段と、前記データ記憶
行程の出力と前記コード記憶行程の出力とを逆拡散演算
し出力する逆拡散演算手段と、所定の初期値を出力する
初期値出力手段と、前期初期値出力手段の出力を初期値
としてシフト動作し内部のシフト結果を出力するシフト
手段と、前期シフト手段の出力に基づいて前期逆拡散演
算手段の出力の一部もしくは全部を出力する積分区間選
択手段と、前期積分区間選択手段の出力を積分する第一
の積分手段と、前記第一の積分手段の出力を記憶する第
一の積分結果記憶手段と、前期第一の積分手段の出力を
記憶する第二の積分結果記憶手段と、前期第一の積分手
段の出力から前期第二の積分結果記憶手段の出力を減算
する第一の演算手段と、前期第一の積分結果記憶手段の
出力と前期第一の演算手段の出力を加算する第二の演算
手段とを有し、固定した入力データに対し逆拡散結果を
高速に出力することを特徴とするマッチドフィルタ。
【請求項１２】外部から入力されるデータをシリアル
入力／パラレル出力が可能なシリアル／パラレル変換手
段と、前記シリアル／パラレル変換手段の出力を記憶し
出力するデータ記憶手段と、拡散コードを発生し出力す
る拡散コード発生手段と、前記拡散コード発生手段の出
力を記憶し出力するコード記憶手段と、前記データ記憶
行程の出力と前記コード記憶行程の出力とを逆拡散演算
し出力する逆拡散演算手段と、所定の初期値を出力する
初期値出力手段と、前期初期値出力手段の出力を初期値
としてシフト動作し内部のシフト結果を出力するシフト
手段と、前期シフト手段の出力を反転・非反転し出力す
る反転制御手段と、前期反転制御手段の出力に基づいて
前期逆拡散演算手段の出力の一部もしくは全部を出力す
る積分区間選択手段と、前期積分区間選択手段の出力を
積分する積分手段と、前記積分手段の出力を記憶する積
分結果記憶手段と、前記積分結果記憶手段の出力と前記
積分手段の出力を加算する演算手段とを有し、固定した
入力データに対し逆拡散結果を高速に出力することを特
徴とするマッチドフィルタ。
【請求項１３】請求項５〜請求項１０のいずれかに記
載のマッチドフィルタを備え、前記マッチドフィルタの
相関検出結果に基づいて同期獲得または同期追従を行う
ことを特徴とするＣＤＭＡ受信装置。
【請求項１４】請求項１１記載のマッチドフィルタを
用いてスペクトラム拡散変調信号について同期を獲得
し、獲得した同期タイミングに基づいて制御を行うこと
を特徴とする移動体通信基地局装置。
【請求項１５】前記請求項１１記載のマッチドフィル
タを用いてスペクトラム拡散変調信号について同期を獲
得し、獲得した同期タイミングに基づいて制御を行うこ
とを特徴とする移動体通信端末装置。
【請求項１６】前記請求項１４記載の移動体通信基地
局装置を用いて通信制御を行うことを特徴とする移動体
通信システム。
【請求項１７】前記請求項１５記載の移動体端末装置
を用いて通信制御を行うことを特徴とする移動体通信シ
ステム。