JP3573691B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、その製造方法及び動作方法に関し、より詳細には、電荷蓄積領域を備え、電気的に書き換え可能な不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体記憶装置の１種として、酸化膜／窒化膜／酸化膜の積層膜からなるＯＮＯ膜に電荷を蓄積する、ＮＭＯＳと呼ばれるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）タイプの２ビットのフラッシュセルが知られている（Ｂｏａｚ Ｅｉｔａｎ ｅｔ． ａｌ．， Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ５２２ 頁〜５２３頁）。
【０００３】
このＮＲＯＭセルは、図１７（ａ）及び（ｂ）に示したように、ゲート絶縁膜３０を、電荷蓄積材料であるシリコン窒化膜３１が２つのシリコン酸化膜３２、３３に挟まれたＯＮＯ膜に置き換えたｎチャンネルＭＯＳＦＥＴと同様の構造を有する。なお、シリコン窒化膜３１の上及び下のシリコン酸化膜３２、３３は、直接トンネル現象を避けるため、それぞれ５０Å以上の膜厚を有している。また、ソース及びドレインを１本のビット線３４で共有する仮想接地構造となっている。
【０００４】
このＮＲＯＭセルにおいては、以下に示すような特別な方法により、蓄積された電荷を２つの物理的に分離されたビットとして検出する。
図１７（ａ）及び（ｂ）におけるビット１（ｂ１）に書き込みを行う場合、ビット線２（ＢＬ２）に０Ｖ、ビット線１（ＢＬ１）に４．５Ｖ、ワード線（ＷＬ）に９Ｖを印加してＭＯＳＦＥＴをオンする。これによって、電子は、ビット線１近傍のシリコン窒化膜３１、つまりビット１に注入され、蓄積される。
【０００５】
また、書き込みを行ったビット１の読み出しを行う場合、ビット線２に１．５Ｖ、ビット線１に０Ｖ、ワード線に３Ｖを印加する。なお、ビット１直下では、ビット１に注入された電子によって閾値電圧が上昇している。そのため、読み出し電流が減少する。よって、この電流の減少を検出することにより読み出しを行うことができる。
ビット２（ｂ２）に書き込み及び読み出しを行う場合は、ビット線１とビット線２の電圧を入れ替えることで行うことができる。
【０００６】
なお、ゲート長の最小加工寸法が０．３５μｍ程度で形成されるデバイスでは、電荷が蓄積された領域は１００Å以下と幅が狭いため、一方のビットの電荷は、他方のビットの電荷に影響を与えない。
一方、消去は、下層のシリコン酸化膜３２を通してホールを注入することによって行われる。例えば、図１７（ａ）及び（ｂ）におけるビット１のデータを消去する場合、ビット線１に８Ｖ、ビット線２に３Ｖ、ワード線に０Ｖを印加する。これにより、バンド間トンネル現象によってホールが発生し、さらに横方向電界によって加速され、ホールが下層のシリコン酸化膜３２を通してシリコン窒化膜３１に注入され、ビット１のデータが消去される。
【０００７】
【発明が解決しようとする課題】
しかし、上述したようなＮＲＯＭセルでは、２つのビット（ｂ１、ｂ２）を同じゲート電圧（ワード線）で制御しているため、つまり、選択セルとその選択セルに隣接するセルが一つのソース／ドレイン間（ビット線間）に存在し、これらのセルに対して同じワード線によって同一の電圧しか印加できないため、読み出し精度が悪くなる。読み出し精度が悪くなると、読み出し時のマージンも小さいため、僅かな電子や正孔の移動が誤読み出しを引き起こすことになり、デバイスの信頼性が悪くなる。
【０００８】
また、微細化が進展して実効チャネル長が一層短くなると、隣接ビット間の距離が小さくなり、電子や正孔の横方向の移動の影響を受けやすくなり、一方のビットの電荷が他方のビットの電荷に影響を与えることになる。これにより、誤読み出しを招いたり、書き込みや消去時の制御性が悪くなったりし、ベリファイ回数の増加や、精密な電圧制御が必要となり、書き込みや消去のスピードが遅くなるという課題があった。
また、書き込み方法にホットエレクトロン注入法を用いているため、書き込み速度が遅く、消費電力が大きいという課題もあった。
【０００９】
本発明は、上記課題に鑑みなされたものであり、一対の不純物拡散層間にある複数のビットを、それぞれのビットに対応したゲート電極を用いて同一又は異なったゲート電圧によって制御し、読み出し精度の向上を図ることができる不揮発性半導体記憶装置、その製造方法及び動作方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明によれば、半導体基板表面に形成された一対の不純物拡散層と、これら不純物拡散層間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上に電荷蓄積層を介して形成された２つの矩形の制御ゲートと、これら制御ゲート間であって半導体基板上にワードゲート絶縁膜を介して形成されたワード線を有するワードゲートトランジスタとからなる不揮発性半導体装置であって、
前記制御ゲート上の絶縁膜がシリコン窒化膜からなり、前記ワードゲート絶縁膜がシリコン酸化膜からなり、
前記２つの制御ゲートが、ワードゲート絶縁膜を介してワード線で接続されている単位セルが構成されてなる不揮発性半導体記憶装置が提供される。
【００１１】
また、本発明によれば、半導体基板表面にＹ軸方向に互いに平行に形成されたビット線として機能する一対の不純物拡散層と、該一対不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上に電荷蓄積層を介してＹ軸方向に互いに平行に形成された２つの矩形の制御ゲートと、Ｘ軸方向に延設され、前記制御ゲート上においては絶縁膜を介して、前記制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して形成されたワード線から構成されるワードゲートトランジスタとからなる不揮発性半導体装置であって、
前記制御ゲート上の絶縁膜がシリコン窒化膜からなり、前記ワードゲート絶縁膜がシリコン酸化膜からなり、
前記２つの制御ゲートが、ワードゲート絶縁膜を介してワード線で接続されている単位セルを複数個有してなる不揮発性半導体記憶装置が提供される。
【００１２】
さらに、本発明によれば、（ａ）半導体基板上にＸ軸方向に互いに平行な複数のＳＴＩ膜による素子分離領域を形成する工程と、（ｂ）該素子分離領域を含む半導体基板上にＯＮＯ膜、制御ゲート用ポリシリコン膜及びシリコン窒化膜を順次堆積し、所望の形状にパターニングすることによりＹ軸方向に互いに平行な複数の制御ゲートを形成する工程と、（ｃ）該制御ゲートに隣接し、Ｙ軸方向に互いに平行な複数の不純物拡散層を形成する工程と、（ｄ）該不純物拡散層上と制御ゲート間とに酸化膜を埋め込む工程と、（ｅ）前記制御ゲート間に埋め込まれた酸化膜のみを除去する工程と、（ｆ）前記制御ゲート間にワードゲートトランジスタを形成する工程とを含む不揮発性半導体記憶装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置は、主として、半導体基板表面に形成された一対の不純物拡散層と、半導体基板上に形成された電荷蓄積層と、２つの制御ゲートと、半導体基板上に形成されたワードゲート絶縁膜及びワード線を有するワードゲートトランジスタとから構成される。
【００１８】
本発明の不揮発性半導体記憶装置において使用することができる半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができ、なかでも、ＳＴＩ膜による素子分離領域を有していることが好ましい。
【００１９】
半導体基板表面に形成された不純物拡散層は、ビット線として機能するものであり、一対（２本）以上形成されていることが好ましい。なかでも、Ｙ軸方向に複数本延設され、互いに平行に配置していることがより好ましい。不純物拡散層の幅及び長さ等は、得られる不揮発性半導体装置の性能等により適宜調整することができる。不純物濃度は、特に限定されるものではないが、例えば、１〜２×１０２１／ｃｍ−３程度が挙げられる。また、不純物拡散層は、その全てにおいて、同じ幅、長さ、不純物濃度を有していてもよいが、交互に、規則的に又は変則的に幅、長さ又は不純物濃度が異なっていてもよい。
【００２０】
半導体基板上に形成された電荷蓄積層とは、通常半導体装置において電荷を蓄積し得る材料から構成されるものであれば特に限定されるものではなく、１種の材料からなる単層膜、２種以上の材料からなる２以上の積層膜等の種々のものが挙げられる。代表的には、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜が挙げられる。シリコン酸化膜としては、例えば、高温酸化膜：ＨＴＯ膜、熱酸化膜、低温酸化膜：ＬＴＯ膜、ＨＤＰ（高密度プラズマ）−ＣＶＤ酸化膜等の種々の膜が挙げられる。シリコン窒化膜としては、ＣＶＤ法、プラズマＣＶＤ法等の公知の方法により形成された種々の膜が挙げられる。ＯＮＯ膜の膜厚は特に限定されるものではないが、例えば、４〜５ｎｍ／７〜８ｎｍ／６〜７ｎｍ程度が挙げられる。
【００２１】
制御ゲートは、少なくとも一対の不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように、半導体基板上に電荷蓄積層を介してＹ軸方向に互いに平行に形成されてなる。制御ゲートの幅及び長さ等は、得られる不揮発性半導体装置の性能等により適宜調整することができる。また、膜厚は、例えば、５０〜１５０ｎｍ程度が挙げられる。制御ゲートは、通常電極として使用することができる材料であればどのようなものでも使用することができ、例えば、ポリシリコン；金属（アルミニウム、金、銅、銀、タングステン、タンタル、チタン、コバルト等）；シリサイド（タングステンシリサイド等）又はそれらの積層膜（例えば、ポリシリコンとタングステンシリサイド等）等が挙げられる。また、２つの制御ゲートは、同じ幅、長さ、膜厚、同じ材料で形成されていることが好ましいが、互いに異なっていてもよい。
【００２２】
半導体基板上に形成されたワードゲートトランジスタは、ワードゲート絶縁膜とその上に形成されたワード線とから構成される。なお、ワードゲートトランジスタのソース／ドレイン領域は、上記一対の不純物拡散層が利用される。
ワードゲート絶縁膜は、通常ゲート絶縁膜として使用される膜、例えば、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等によって形成することができる。なかでも、シリコン酸化膜が好ましい。シリコン酸化膜によって形成されることにより、２つの制御ゲート下に配置する電荷蓄積層をワードゲート絶縁膜によって分離することができる。ワードゲート絶縁膜の膜厚は、特に限定されるものではないが、例えば、１０〜２０ｎｍ程度が挙げられる。
【００２３】
ワード線は、少なくとも、一対の不純物拡散層の間であって、２つの制御ゲート間のワードゲート絶縁膜上に形成されている。好ましくは、Ｘ軸方向に延設され、制御ゲート上においては絶縁膜を介して、２つの制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して形成されていることが好ましい。ワード線は、上記の制御ゲートと同様の材料の中から選択して形成することができる。この場合の膜厚は、例えば、５０〜１５０ｎｍ程度が挙げられる。ワード線の幅及び長さ等は、得られる不揮発性半導体装置の性能等により適宜調整することができる。なお、制御ゲート上に形成される絶縁膜は、制御ゲートとワード線とを電気的に分離することができるものであればよく、例えば、シリコン酸化膜、シリコン窒化膜、これらの積層膜等が挙げられる。また、膜厚は、例えば、１００〜２５０ｎｍ程度が挙げられる。
【００２４】
ワードゲートトランジスタは、ワードゲートトランジスタに隣接する２つの制御ゲートと直列に接続されて単位セルを構成する。つまり、単位セルは、ワードゲートトランジスタを構成するワードゲート絶縁膜を介して形成されたワード線の両側に制御ゲートが配置することにより、各制御ゲート下のＯＮＯ膜に、別々の制御ゲート電圧によって、それぞれビット情報を書き込み、読み出し、消去することができる。
【００２５】
なお、従来技術においては、一対の不純物拡散層間に存在する２ビットを同一のワードゲート電圧で制御しているため、ワードゲート電圧をドレイン電圧以上に上げると、３極管領域になり、ドレイン側に空乏層ができなくなり、ソース側のビットがドレイン側のビットの影響を受ける。多値の場合には、ビットの閾値電圧が上がりワードゲート電圧を上げる必要があるため、読み出し精度が悪くなり、読み出しマージンを多くとることが必要となり、多値化が困難であった。一方、本発明の半導体装置の動作方法によれば、２つの制御ゲートに対応する２ビットの情報を、それぞれの制御ゲート電圧で制御することにより、読み出し精度を向上させることができ、多値化が容易となる。
【００２６】
また、本発明の半導体装置の製造方法によれば、まず、工程（ａ）において、半導体基板上にＸ軸方向に互いに平行な複数のＳＴＩ膜による素子分離領域を形成する。ここでＳＴＩ膜とは、ＳＴＩ法によって、比較的浅いトレンチ内に形成される絶縁膜による素子分離膜を意味する。ＳＴＩ膜の膜厚、幅等は、得ようとする不揮発性半導体記憶装置の性能等により適宜調整することができる。具体的には、半導体基板上全面にシリコン窒化膜等の絶縁膜を形成し、フォトリソグラフィ及びエッチング工程によりトレンチを形成する領域に開口を有するように絶縁膜をパターニングし、この絶縁膜を用いてエッチングすることにより、半導体基板に所定の深さのトレンチをＸ軸方向に複数本、互いに平行に形成することができる。
【００２７】
工程（ｂ）において、素子分離領域を含む半導体基板上にＯＮＯ膜、制御ゲート用ポリシリコン膜及びシリコン窒化膜を順次堆積する。ＯＮＯ膜、ポリシリコン膜及びシリコン窒化膜は、公知の方法、例えば、熱酸化法、ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法等の種々の方法の中から適宜選択して形成することができる。なお、ここで形成されるシリコン窒化膜は、後工程において、エッチング保護膜又はエッチングストッパ等として機能しうるものであり、少なくともＯＮＯ膜を構成するシリコン窒化膜よりも厚膜で形成することが必要である。具体的には、１００〜２５０ｎｍ程度が挙げられる。
次いで、これらの膜を所望の形状にパターニングすることによりＹ軸方向に互いに平行な複数の制御ゲートを形成する。パターニングは、例えば、フォトリソグラフィ及びエッチング工程によるマスクパターンを用いて行うことができる。なお、ポリシリコン膜を制御ゲートにパターニングする際、ポリシリコン膜上のシリコン窒化膜も同様にパターニングすることとなるが、ポリシリコン膜のＯＮＯ膜における上層のシリコン酸化膜のみを同様にパターニングすることが好ましい。これにより、ＯＮＯ膜におけるシリコン窒化膜を、後工程において、エッチング保護膜又はエッチングストッパとして利用することができる。
【００２８】
工程（ｃ）において不純物拡散層を形成する。不純物拡散層は、制御ゲートに隣接するように、Ｙ軸方向に互いに平行に複数形成することが好ましい。ここでの不純物拡散層は、フォトリソグラフィ及びエッチング工程により所定形状のマスクパターンを形成し、そのマスクパターンと制御ゲートとをマスクとして用いて、例えば、イオン注入により形成することができる。イオン注入は、例えば、ｎ型不純物拡散層を形成する場合にはリン、砒素等、ｐ型不純物拡散層を形成する場合には、ボロン等を用いて、１〜５×１０１５ｃｍ−２のドーズ、１０〜４０ｋｅＶの加速エネルギーで行うことができる。
【００２９】
なお、不純物拡散層をＹ軸方向に連続的に形成するために、イオン注入の前に、制御ゲートに隣接する領域におけるＳＴＩ膜を除去しておくことが好ましい。この際のＳＴＩ膜の除去は、不純物拡散層を形成するために用いるマスクパターンを用いて、酸又はアルカリ溶液を用いたウェットエッチング法、ＲＩＥ等のドライエッチング法等によってエッチング除去することができる。また、ＳＴＩ膜を除去しない場合には、例えば、異なる加速エネルギーを用いて複数回イオン注入してもよい。
続いて又はその後の工程において、熱処理を行うことにより不純物拡散層を形成することができる。ここでの熱処理は、イオン種、ドーズ、得ようとする不揮発性半導体記憶装置のサイズ等により適宜調整して行うことができる。
【００３０】
工程（ｄ）において、不純物拡散層上と制御ゲート間とに酸化膜を埋め込む。まず、制御ゲート等が形成された半導体基板上全面に酸化膜を形成し、制御ゲートの上に配置するシリコン窒化膜の表面が露出するまでエッチバックすることにより埋め込むことができる。酸化膜は、例えば、ＣＶＤ法、プラズマＣＶＤ法等の公知の方法により、ＨＴＯ膜、熱酸化膜、ＬＴＯ膜、ＨＤＰ−ＣＶＤ酸化膜等の種々の酸化膜として形成することができる。また、酸化膜の膜厚は、ＳＴＩ膜、ＯＮＯ膜、制御ゲート及びシリコン窒化膜の膜厚の合計よりも厚膜であることが好ましく、例えば、５００〜７００ｎｍ程度が挙げられる。エッチバックは、例えば、ウェットエッチング法、ドライエッチング法、ＣＭＰ法等により行うことができ、なかでもＣＭＰ法が好ましい。なお、制御ゲート上に配置するシリコン窒化膜は、この際のエッチング保護膜又はエッチングストッパとして利用することができる。
【００３１】
工程（ｅ）において、一対の不純物拡散層の間であって、制御ゲート間に埋め込まれた酸化膜のみを除去する。酸化膜は、酸化膜を除去しようとする領域に開口を有するレジストパターンを用いてエッチングすることにより除去することができる。この際、先の工程でＯＮＯ膜におけるシリコン窒化膜を除去せずに残存させていた場合には、このシリコン窒化膜を、エッチングストッパとして用いることができる。
【００３２】
工程（ｆ）において、制御ゲート間にワードゲートトランジスタを形成する。
【００３３】
まず、工程（ｅ）において酸化膜を除去した領域において、シリコン窒化膜、シリコン酸化膜等が形成されている場合には、これらの膜を除去し、半導体基板表面を露出させる。
続いて、露出した半導体基板上にワードゲート絶縁膜を形成する。ワードゲート絶縁膜は、熱酸化、ＣＶＤ法等の公知の方法により形成することができる。なお、ワードゲート絶縁膜は、露出した半導体基板上のみならず、制御ゲートの側壁をも被覆するように形成することが好ましい。
【００３４】
その後、得られた基板上全面にワード線用導電材料を形成し、所定の形状にパターニングする。パターニングは、例えば、導電材料の上に、所望の形状を有するシリコン窒化膜をマスクとして形成し、このマスクを用いて導電材料をエッチングすることにより行うことができる。なお、所望の形状を有するシリコン窒化膜は、その側壁に、例えば、シリコン窒化膜によるサイドウォールスペーサを有していてもよい。サイドウォールスペーサを有することにより、導電材料をワード線にパターニングする際のミスアライメントマージンを広げることができる。これにより、制御ゲート上においては絶縁膜を介して、制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して、Ｘ軸方向に延設されたワード線を形成することができ、ワードゲートトランジスタを形成することができる。
【００３５】
なお、本発明の不揮発性半導体記憶装置の製造方法においては、所望の工程前、中、後に、不純物のドーピング、閾値電圧調整用のイオン注入、熱処理、絶縁膜の形成、コンタクトホールの形成及び／又は配線層の形成等を行うことによって、不揮発性半導体記憶装置を完成することができる。
【００３６】
さらに、本発明の不揮発性半導体記憶装置の動作方法によれば、上記不揮発性半導体装置において、一対の不純物拡散層のうち一方の不純物拡散層の電圧を所定の正電圧に設定し、その不純物拡散層に隣接する一方の制御ゲートの電圧を一方の不純物拡散層に付加した電圧よりも高い電圧に設定し、他方の制御ゲート電圧をその制御ゲートトランジスタの閾値電圧よりも高い電圧に設定するとともに、ワードゲート電圧をワードゲートトランジスタの閾値電圧と同程度の電圧に設定する。
【００３７】
ここで、一方の制御ゲート電圧としては、一方の不純物拡散層に付加した電圧よりも高い電圧であるほど電子の注入効率が上がるので、一方の不純物拡散層の電圧よりも高いほうが好ましい（Ｖｃｇ１＞＞Ｖｄ）。
他方の制御ゲート電圧としては、他方の制御ゲートトランジスタの閾値以上、つまり他方の制御ゲートトランジスタをオンさせ得る程度の電圧よりも高い電圧が好ましい（Ｖｃｇ２＞Ｖｔｈ）。
さらに、ワードゲート電圧としては、ワードゲートトランジスタの閾値付近、つまりワードゲートトランジスタをオンさせ得る程度の電圧が挙げられる（Ｖｗ１≒Ｖｔｈ）。
一方の不純物拡散層、一方及び他方の制御ゲート電圧、ワードゲート電圧は、具体的には、それぞれ４〜６Ｖ程度、８〜１０Ｖ程度、３〜５Ｖ程度、１〜２Ｖ程度が挙げられる。
【００３８】
これにより、一方の制御ゲートに対応するビットに書き込みを行うことができる。この書き込み方法は、一般にソースサイドインジェクション法と呼ばれており、下記に示すチャネルホットエレクトロン注入法よりも３桁程度注入効率が高く、書き込み速度の高速化が可能となる。
【００３９】
また、別の動作方法によれば、上記不揮発性半導体装置において、一対の不純物拡散層のうち一方の不純物拡散層の電圧を所定の正電圧に設定し、その不純物拡散層に隣接する制御ゲートの電圧を一方の不純物拡散層に付加した電圧と同程度の電圧に設定し、他方の制御ゲート電圧をその制御ゲートトランジスタの閾値電圧よりも高い電圧に設定するとともに、ワードゲート電圧をワードゲートトランジスタの閾値電圧よりも高い電圧に設定する。
【００４０】
ここで、一方の制御ゲート電圧としては、電子の注入効率が最も高い、一方の不純物拡散層に付加した電圧と同程度の電圧であることが好ましい（Ｖｃｇ１≒Ｖｄ）。
他方の制御ゲート電圧としては、他方の制御ゲートトランジスタの閾値以上、つまり他方の制御ゲートトランジスタをオンさせ得る程度の電圧よりも高い電圧が好ましい（Ｖｃｇ２＞Ｖｔｈ）。
さらに、ワードゲート電圧としては、ワードゲートトランジスタの閾値以上、つまりワードゲートトランジスタをオンさせ得る程度の電圧よりも高い電圧が挙げられる（Ｖｗ１＞Ｖｔｈ）。
【００４１】
一方の不純物拡散層、一方及び他方の制御ゲート電圧、ワードゲート電圧は、具体的には、それぞれ４〜６Ｖ程度、４〜６Ｖ程度、３〜５Ｖ程度、３〜４Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに書き込みを行うことができる。この書き込み方法は、一般にチャネルホットエレクトロン注入法とよばれている。
【００４２】
また、本発明の不揮発性半導体記憶装置の動作方法によれば、上記不揮発性半導体装置において、一方の制御ゲート電圧を所定の負電圧に設定し、基板電圧を接地するか、あるいは所定の正電圧に設定する。
一方の制御ゲート電圧、基板電圧は、具体的にはそれぞれ−５〜−１２Ｖ程度、０〜５Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに消去を行うことができる。この消去方法は、一般にＦＮトンネル消去法と呼ばれている。
【００４３】
さらに、別の動作方法によれば、上記不揮発性半導体装置において、一方の制御ゲート電圧を所定の負電圧に設定し、その制御ゲートに隣接する不純物拡散層の電圧を所定の正電圧に設定する。
一方の制御ゲート電圧、その制御ゲートに隣接する不純物拡散層の電圧は、具体的にはそれぞれ−４〜−７Ｖ程度、５〜６Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに消去を行うことができる。この消去方法は、一般にバンドトゥーバンドトンネル消去法と呼ばれている。
【００４４】
また、本発明の不揮発性半導体記憶装置の動作方法によれば、上記不揮発性半導体装置において、一対の不純物拡散層のうち一方の不純物拡散層の電圧を所定の正電圧に設定し、一方の制御ゲート電圧を所定の電圧に設定し、他方の制御ゲート電圧をその制御ゲートトランジスタの閾値電圧よりも高い電圧に設定するとともに、ワードゲート電圧をワードゲートトランジスタの閾値電圧よりも高い電圧に設定する。
一方の不純物拡散層、一方及び他方の制御ゲート電圧、ワードゲート電圧は、具体的にはそれぞれ１〜２Ｖ程度、０〜５Ｖ程度、３〜５Ｖ程度、３〜４Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに読み出しを行うことができる。
【００４５】
以下に、本発明の不揮発性半導体記憶装置、その製造方法及び動作方法の実施の形態を図面に基づいて説明する。
本発明の不揮発性半導体記憶装置は、図１（ａ）〜（ｃ）に示したように、シリコン基板１表面に、Ｙ軸方向に互いに平行に形成されたビット線１４として機能する一対の不純物拡散層と、これら不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように、シリコン基板１上にＯＮＯ膜９を介してＹ軸方向に互いに平行に形成された２つの制御ゲート１０と、Ｘ軸方向に延設され、制御ゲート１０上においては絶縁膜１１を介して、制御ゲート１０間のシリコン基板１上においてはワードゲート絶縁膜１７を介して形成されたワード線２３から構成されるワードゲートトランジスタとからなる。
【００４６】
この不揮発性半導体記憶装置においては、図１６に示したように、２つの制御ゲート１０（例えば、ＣＧ１、ＣＧ２）と１つのワードゲートトランジスタとが直列に接続されて単位セルを構成し、この単位セルが複数個マトリクス状に配設されている。
【００４７】
以下に、図１の不揮発性半導体記憶装置の製造方法を図２〜図１５に基づいて説明する。なお、図２〜図１５において、（ａ）は図１（ａ）のＸ１−Ｘ１’線断面図、（ｂ）はＸ２−Ｘ２’線断面図、（ｃ）はＹ１−Ｙ１’線断面図、（ｄ）はＹ２−Ｙ２’線断面図を示す。
まず、図２（ａ）〜（ｄ）に示したように、ｐ型シリコン基板１上にシリコン窒化膜２を形成する。シリコン窒化膜２の上にレジストを塗布して、フォトリソグラフィ及びエッチング工程により、シャロートレンチ素子分離（ＳＴＩ）膜を形成する領域に開口を有するレジストパターン３を形成する。このレジストパターン３をマスクとして用いて、シリコン窒化膜２及びシリコン基板１をエッチングし、ＳＴＩ膜用のトレンチ４を形成する。
【００４８】
レジストパターン３を除去した後、図３（ａ）〜（ｄ）に示したように、得られたシリコン基板１上全面にシリコン酸化膜を形成し、シリコン窒化膜４が露出するまでエッチバックすることにより、トレンチ４内にシリコン酸化膜を埋め込み、ＳＴＩ膜５を形成する。ここで、シリコン窒化膜２は、エッチングストッパ及び活性領域の保護のために用いられる。
シリコン窒化膜２を除去した後、図４（ａ）〜（ｄ）に示したように、得られたシリコン基板１上全面に、シリコン酸化膜８／シリコン窒化膜７／シリコン酸化膜６（５ｎｍ／７ｎｍ／５ｎｍ）からなるＯＮＯ膜９、制御ゲート用のポリシリコン膜１０ａ及びシリコン窒化膜１１（５０ｎｍ）を順次形成する。
【００４９】
次に、図５（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に制御ゲート形成用のレジストパターン１２を形成し、このレジストパターン１２をマスクとして用いてシリコン窒化膜１１、ポリシリコン膜１０ａ及びシリコン酸化膜８をエッチングし、制御ゲート１０を形成する。
レジストパターン１２を除去した後、図６（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に、ビット線形成用のレジストパターン１３を形成する。このレジストパターン１３、制御ゲート１０及びシリコン窒化膜１１をマスクとして用いて、ビット線形成領域に配置するシリコン窒化膜７、シリコン酸化膜６及びＳＴＩ膜５をエッチング除去する。なお、この際のエッチングによって、シリコン窒化膜１１の表面もエッチングされるが、シリコン窒化膜７に比較して厚いため、すべて除去されることなく、制御ゲート１０上に残る。続いて、レジストパターン１３、制御ゲート１０及びシリコン窒化膜１１をマスクとして用いて、シリコン基板１の表面に砒素イオンを、１５ｋｅＶの加速エネルギー、５×１０１４のドーズでイオン注入する。
【００５０】
レジストパターン１３を除去した後、注入領域におけるシリコンの結晶性の回復、砒素の活性化のために、８００℃程度の温度で、３０分間アニールを行うことにより、図７（ａ）〜（ｄ）に示したように、ビット線１４を形成する。
【００５１】
続いて、図８（ａ）〜（ｄ）に示したように、得られたシリコン基板１上全面に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜１５を堆積する。
その後、シリコン窒化膜１１が露出するまでＨＤＰ酸化膜１５をエッチバックしてその表面を平坦化する。なお、シリコン窒化膜１１は、この際のエッチングにおいてエッチングストッパとして機能する。
次いで、図９（ａ）〜（ｄ）に示したように、得られたシリコン基板１上にワードゲート絶縁膜用のレジストパターン１６を形成する。このレジストパターン１６をマスクとして用いて、制御ゲート１０間のＨＤＰ酸化膜１５をエッチング除去する。この際、図９（ｂ）に示したように、シリコン窒化膜７がトレンチ内に埋め込まれたＳＴＩ膜５のエッチングを防止している。
【００５２】
さらに、シリコン窒化膜７及びシリコン酸化膜６を除去する。その後、図１０（ａ）〜（ｄ）に示したように、制御ゲート１０間のシリコン基板１上、制御ゲート１０の側壁にワードゲート絶縁膜１７を形成する。
次いで、図１１（ａ）〜（ｄ）に示したように、得られたシリコン基板１上にポリシリコン膜１８、タングステンシリサイド膜１９及びシリコン窒化膜２０を順次堆積する。なお、ポリシリコン膜１８は、図１１（ａ）及び（ｂ）に示したように、２つの制御ゲート１０間に埋め込まれる。
続いて、図１２（ａ）〜（ｄ）に示したように、得られたシリコン基板１上にワード線形成用のレジストパターン２１を形成し、このレジストパターン２１をマスクとして用いて、シリコン窒化膜２０をパターニングする。
【００５３】
レジストパターン２１を除去した後、図１３（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に、さらにシリコン窒化膜を堆積し、このシリコン窒化膜をＲＩＥによりエッチバックして、シリコン窒化膜２０の側壁にサイドウォールスペーサ２２を形成する。これは、ワード線と活性領域とのミスアライメントマージンを広げるためである。
次に、図１４（ａ）〜（ｄ）に示したように、シリコン窒化膜２０及びサイドウォールスペーサ２２とをマスクとして用いて、タングステンシリサイド１９及びポリシリコン膜１８をエッチングすることにより、ワード線２３を形成する。その後、図１５（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に、ＢＰＳＧ膜２４を保護膜として形成する。
上記の工程により、不揮発性半導体記憶装置を完成させることができる。
【００５４】
次に、上記不揮発性半導体記憶装置の書き込み、消去及び読み出し方法について、図１６、表１及び表２を用いて説明する。
・チャネルホットエレクトロン書き込み
全てが消去状態（閾値が負の状態）となっているブロック内のセルに書き込みを行う場合、書き込みたいセルにおける制御ゲートとチャネル領域との間の窒化膜のトラップサイトにのみ、選択的に電子を注入し閾値電圧を正にする。
例えば、図１６のセル１１（Ｃ１１）に書き込みを行う場合、表１に示したように、ビット線１（ＢＬ１）に５Ｖ、ビット線２（ＢＬ２）に０Ｖを印加する。制御ゲート２（ＣＧ２）に５Ｖ、ワード線１（ＷＬ１：選択ゲート１）に３Ｖを印加する。これにより、ビット線２の０Ｖの電位は、セル１２（Ｃ１２）と選択ゲート（ＷＬ１）のチャネル領域に伝わる。ここで、制御ゲート２（ＣＧ２）の電圧は、セルＣ１２が書き込み状態の閾値電圧以上である必要がある。このような電圧をＣＧ２に印加することにより、ＣＧ２下部のチャネル領域を反転することができ、その結果、セル１１（Ｃ１１）のソース側へビット線２（ＢＬ２）の０Ｖ電位を伝達することができる。さらに、制御ゲート１（ＣＧ１）に５Ｖを印加することにより、セル１１のチャネルに反転層が形成され、ソース側の選択ゲートのチャネル領域の０Ｖから、ドレイン側のビット線１（ＢＬ１）の５Ｖに向かって、電子が流れる。ここで、制御ゲート電圧≒ドレイン電圧（ビット線１電圧）にすることにより、ドレイン近傍で空乏層が発生し（ピンチオフ）、横方向電界が大きくなる。この横方向電界により加速され、酸化膜のエネルギー障壁を越えるエネルギーを得た電子が、制御ゲート（ＣＧ１）とチャネル領域の間の窒化膜へ注入され、閾値電圧を正にすることができ、書き込みが行われる。
この書き込み方法は、一般には、チャネルホットエレクトロン注入と呼ばれている。
【００５５】
【表１】
【００５６】
・ソースサイドインジェクション書き込み
全てが消去状態（閾値が負の状態）となっているブロック内のセルに書き込みを行う場合、書き込みたいセルにおける制御ゲートとチャネル領域との間の窒化膜のトラップサイトにのみ、選択的に電子を注入し閾値電圧を正にする。
例えば、図１６のセル１１（Ｃ１１）に書き込みを行う場合、表２に示したように、ビット線１（ＢＬ１）に５Ｖ、ビット線２（ＢＬ２）に０Ｖを印加する。制御ゲート２（ＣＧ２）に５Ｖを印加する。これにより、反転層が形成され、ビット線２（ＢＬ２）の０Ｖの電位は、セルＣ１２のチャネル領域に伝わる。ここで、制御ゲート２（ＣＧ２）の電圧は、セルＣ１２（Ｃ１２）が書き込み状態の閾値電圧以上である必要がある。一方、制御ゲート１（ＣＧ１）に１０Ｖを印加することにより、反転層が形成され、ビット線１（ＢＬ１）の５Ｖの電位は、セル１１のチャネル領域に伝わる。
【００５７】
ここでワード線１（ＷＬ１）に１Ｖを印加することにより、セル１１のチャネル領域の間に、空乏層が形成され、横方向電界が大きくなる。ここで、注入効率を上げるため、ワード線には選択ゲートの閾値電圧を印加する必要がある（閾値電圧以下では電流が流れなく、閾値電圧付近でホットエレクトロンの発生が最大になるため）。さらに、制御ゲート１（ＣＧ１）の電圧がドレイン電圧（ビット線１電圧）の５Ｖに対して１０Ｖと大きいため、セルＣ１１のＯＮＯ膜中の電界は、電子を集める方向に働いている。よって、横方向電界により加速され、酸化膜のエネルギー障壁を越えるエネルギーを得た電子が、効率よく制御ゲート１とチャネル領域の間の窒化膜へ注入され、閾値電圧が正に書き込まれる。
この書き込み方法は、一般には、ソースサイド注入と呼ばれている。上述したチャネルホットエレクトロン書き込みより３桁程度、注入効率が高い。
【００５８】
【表２】
【００５９】
・ホットホール消去
セルＣ１１、Ｃ１２、Ｃ２１、Ｃ２２を同時に消去する場合、制御ゲート１、２にそれぞれ５Ｖを印加し、ビット線１、２に＋５Ｖを印加する。その他の端子は、ＧＮＤに固定する。ドレイン近傍でバンド間電流が発生し、横方向の電界で加速されホットになった正孔が窒化膜のトラップサイトに注入される。結果として、制御ゲートとチャネル領域の間の窒化膜に正孔が蓄積し、セルの閾値電圧を０Ｖ以下の消去状態に下げる。
この消去方法は、ビット線１につながったセル１１、２１のみを消去することもできる。この場合は、制御ゲート２（ＣＧ２）を０Ｖとし、かつビット線２（ＢＬ２）を０Ｖまたはフローティングにし、他の端子は上記条件と同一にすればよい。
なお、最小の消去範囲は、ビット線単位となる。
【００６０】
・ＦＮ消去
セルＣ１１、Ｃ１２、Ｃ２１、Ｃ２２を同時に消去する場合、制御ゲート１、２にそれぞれ−１０Ｖを印加する。ビット線１、２はそれぞれフローティング、ワード線と基板電圧は０Ｖに印加する。制御ゲートとシリコン基板間ＯＮＯ膜に高電圧が印加され、ＦＮトンネル現象により窒化膜にトラップされていた電子を、シリコン基板へ引き抜くことにより、セルの閾値電圧を０Ｖ以下の消去状態に下げる。
この消去方法は、制御ゲート１（ＣＧ１）につながったセル１１、２１のみを消去することもできる。最小の消去範囲は、制御ゲート単位となる。
【００６１】
・読み出し動作
ビット線１に１Ｖ、ビット線２に０Ｖを印加しておく。ＣＧ２電圧に＋５Ｖ、ＷＬ電圧に＋３Ｖを印加し、セル１２と選択ゲートをオン状態にしておく。ここで、ＣＧ２電圧は、セル１２が書き込み状態の閾値電圧以上、ＷＬ電圧は、選択ゲートの閾値電圧以上である必要がある。次に、ＣＧ１電圧を０Ｖとし、電流が流れるか流れないかで、選択セルが書き込み状態か消去状態かを判定する。
【００６２】
【発明の効果】
本発明によれば、半導体基板表面に形成された一対の不純物拡散層と、これら不純物拡散層間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上にＯＮＯ膜を介して形成された２つの制御ゲートと、これら制御ゲート間であって半導体基板上にワードゲート絶縁膜を介して形成されたワード線を有するワードゲートトランジスタとからなる不揮発性半導体装置であって、前記２つの制御ゲートと前記ワードゲートトランジスタとが直列に接続されて単位セルが構成されるか、あるいは、半導体基板表面にＹ軸方向に互いに平行に形成されたビット線として機能する一対の不純物拡散層と、該一対不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上にＯＮＯ膜を介してＹ軸方向に互いに平行に形成された２つの制御ゲートと、Ｘ軸方向に延設され、前記制御ゲート上においては絶縁膜を介して、前記制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して形成されたワード線から構成されるワードゲートトランジスタとからなる不揮発性半導体装置であって、前記２つの制御ゲートと前記ワードゲートトランジスタとが直列に接続された単位セルを複数個有してなるため、２つの制御ゲートに対応する２ビットの情報を、それぞれの制御ゲート電圧で制御することができ、ひいては読み出し精度を向上させることができる。また、電子や正孔の横方向の移動を防止することができ、データ保持等の信頼性を高めることができる。さらに、書き込みや消去時の制御性を向上させることができるため、動作スピードを速めることが可能となる。
【００６３】
特に、２つの制御ゲート下に位置するＯＮＯ膜における窒化膜が、ワードゲート絶縁膜により分離されている場合には、隣接の非選択ビットの影響を抑制することができる。また、浮遊ゲートを用いる半導体不揮発性装置に比べ、セル面積が４Ｆ２と同じで、浮遊ゲート製造工程を省略しすることができ、よって、通常のトランジスタ製造工程のみで製造でき、マスク工程を減少させることができる。さらに多値化することにより、セル面積２Ｆ２を図ることが可能となる。
【００６４】
また、本発明の不揮発性半導体記憶装置の製造方法によれば、上記のような信頼性の向上したデバイスを、簡便な方法により形成することが可能となる。
さらに、本発明の不揮発性半導体記憶装置の動作方法によれば、２つの制御ゲートに対応する２ビットの情報を、それぞれの制御ゲート電圧で制御することができ、読み出し精度を向上させることが可能となる。しかも、書き込み方法にソースサイドインジェクション法を用いた場合には、チャネルホットエレクトロン注入法に比べて３桁以上書き込み速度を高速化することが可能となる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の実施の形態を示す概略平面図及びＸＹ方向の断面図である。
【図２】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図３】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図４】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図５】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図６】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図７】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図８】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図９】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１０】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１１】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１２】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１３】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１４】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１５】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１６】図１の不揮発性半導体記憶装置の等価回路図である。
【図１７】従来の不揮発性半導体記憶装置を示す要部の概略平面図及び断面図である。
【符号の説明】
１ シリコン基板（半導体基板）
２、７、１１、２０ シリコン窒化膜
３、１２、１３、１６、２１ レジストパターン
４ トレンチ
５ ＳＴＩ膜
６、８ シリコン酸化膜
９ ＯＮＯ膜
１０ａ、１８ ポリシリコン膜
１０ 制御ゲート
１４ ビット線（不純物拡散層）
１５ ＨＤＰ酸化膜
１７ ワードゲート絶縁膜
１９ タングステンシリサイド膜
２２ サイドウォールスペーサ
２３ ワード線
２４ ＢＰＳＧ膜
ＷＬ ワード線
ＢＬ ビット線
ＣＧ 制御ゲート
ＵＣ 単位セル
ｂ ビット
Ｃ セル
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、その製造方法及び動作方法に関し、より詳細には、電荷蓄積領域を備え、電気的に書き換え可能な不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体記憶装置の１種として、酸化膜／窒化膜／酸化膜の積層膜からなるＯＮＯ膜に電荷を蓄積する、ＮＭＯＳと呼ばれるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）タイプの２ビットのフラッシュセルが知られている（Ｂｏａｚ Ｅｉｔａｎ ｅｔ． ａｌ．， Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ５２２ 頁〜５２３頁）。
【０００３】
このＮＲＯＭセルは、図１７（ａ）及び（ｂ）に示したように、ゲート絶縁膜３０を、電荷蓄積材料であるシリコン窒化膜３１が２つのシリコン酸化膜３２、３３に挟まれたＯＮＯ膜に置き換えたｎチャンネルＭＯＳＦＥＴと同様の構造を有する。なお、シリコン窒化膜３１の上及び下のシリコン酸化膜３２、３３は、直接トンネル現象を避けるため、それぞれ５０Å以上の膜厚を有している。また、ソース及びドレインを１本のビット線３４で共有する仮想接地構造となっている。
【０００４】
このＮＲＯＭセルにおいては、以下に示すような特別な方法により、蓄積された電荷を２つの物理的に分離されたビットとして検出する。
図１７（ａ）及び（ｂ）におけるビット１（ｂ１）に書き込みを行う場合、ビット線２（ＢＬ２）に０Ｖ、ビット線１（ＢＬ１）に４．５Ｖ、ワード線（ＷＬ）に９Ｖを印加してＭＯＳＦＥＴをオンする。これによって、電子は、ビット線１近傍のシリコン窒化膜３１、つまりビット１に注入され、蓄積される。
【０００５】
また、書き込みを行ったビット１の読み出しを行う場合、ビット線２に１．５Ｖ、ビット線１に０Ｖ、ワード線に３Ｖを印加する。なお、ビット１直下では、ビット１に注入された電子によって閾値電圧が上昇している。そのため、読み出し電流が減少する。よって、この電流の減少を検出することにより読み出しを行うことができる。
ビット２（ｂ２）に書き込み及び読み出しを行う場合は、ビット線１とビット線２の電圧を入れ替えることで行うことができる。
【０００６】
なお、ゲート長の最小加工寸法が０．３５μｍ程度で形成されるデバイスでは、電荷が蓄積された領域は１００Å以下と幅が狭いため、一方のビットの電荷は、他方のビットの電荷に影響を与えない。
一方、消去は、下層のシリコン酸化膜３２を通してホールを注入することによって行われる。例えば、図１７（ａ）及び（ｂ）におけるビット１のデータを消去する場合、ビット線１に８Ｖ、ビット線２に３Ｖ、ワード線に０Ｖを印加する。これにより、バンド間トンネル現象によってホールが発生し、さらに横方向電界によって加速され、ホールが下層のシリコン酸化膜３２を通してシリコン窒化膜３１に注入され、ビット１のデータが消去される。
【０００７】
【発明が解決しようとする課題】
しかし、上述したようなＮＲＯＭセルでは、２つのビット（ｂ１、ｂ２）を同じゲート電圧（ワード線）で制御しているため、つまり、選択セルとその選択セルに隣接するセルが一つのソース／ドレイン間（ビット線間）に存在し、これらのセルに対して同じワード線によって同一の電圧しか印加できないため、読み出し精度が悪くなる。読み出し精度が悪くなると、読み出し時のマージンも小さいため、僅かな電子や正孔の移動が誤読み出しを引き起こすことになり、デバイスの信頼性が悪くなる。
【０００８】
また、微細化が進展して実効チャネル長が一層短くなると、隣接ビット間の距離が小さくなり、電子や正孔の横方向の移動の影響を受けやすくなり、一方のビットの電荷が他方のビットの電荷に影響を与えることになる。これにより、誤読み出しを招いたり、書き込みや消去時の制御性が悪くなったりし、ベリファイ回数の増加や、精密な電圧制御が必要となり、書き込みや消去のスピードが遅くなるという課題があった。
また、書き込み方法にホットエレクトロン注入法を用いているため、書き込み速度が遅く、消費電力が大きいという課題もあった。
【０００９】
本発明は、上記課題に鑑みなされたものであり、一対の不純物拡散層間にある複数のビットを、それぞれのビットに対応したゲート電極を用いて同一又は異なったゲート電圧によって制御し、読み出し精度の向上を図ることができる不揮発性半導体記憶装置、その製造方法及び動作方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明によれば、半導体基板表面に形成された一対の不純物拡散層と、これら不純物拡散層間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上に電荷蓄積層を介して形成された２つの矩形の制御ゲートと、これら制御ゲート間であって半導体基板上にワードゲート絶縁膜を介して形成されたワード線を有するワードゲートトランジスタとからなる不揮発性半導体装置であって、
前記制御ゲート上の絶縁膜がシリコン窒化膜からなり、前記ワードゲート絶縁膜がシリコン酸化膜からなり、
前記２つの制御ゲートが、ワードゲート絶縁膜を介してワード線で接続されている単位セルが構成されてなる不揮発性半導体記憶装置が提供される。
【００１１】
また、本発明によれば、半導体基板表面にＹ軸方向に互いに平行に形成されたビット線として機能する一対の不純物拡散層と、該一対不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上に電荷蓄積層を介してＹ軸方向に互いに平行に形成された２つの矩形の制御ゲートと、Ｘ軸方向に延設され、前記制御ゲート上においては絶縁膜を介して、前記制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して形成されたワード線から構成されるワードゲートトランジスタとからなる不揮発性半導体装置であって、
前記制御ゲート上の絶縁膜がシリコン窒化膜からなり、前記ワードゲート絶縁膜がシリコン酸化膜からなり、
前記２つの制御ゲートが、ワードゲート絶縁膜を介してワード線で接続されている単位セルを複数個有してなる不揮発性半導体記憶装置が提供される。
【００１２】
さらに、本発明によれば、（ａ）半導体基板上にＸ軸方向に互いに平行な複数のＳＴＩ膜による素子分離領域を形成する工程と、（ｂ）該素子分離領域を含む半導体基板上にＯＮＯ膜、制御ゲート用ポリシリコン膜及びシリコン窒化膜を順次堆積し、所望の形状にパターニングすることによりＹ軸方向に互いに平行な複数の制御ゲートを形成する工程と、（ｃ）該制御ゲートに隣接し、Ｙ軸方向に互いに平行な複数の不純物拡散層を形成する工程と、（ｄ）該不純物拡散層上と制御ゲート間とに酸化膜を埋め込む工程と、（ｅ）前記制御ゲート間に埋め込まれた酸化膜のみを除去する工程と、（ｆ）前記制御ゲート間にワードゲートトランジスタを形成する工程とを含む不揮発性半導体記憶装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置は、主として、半導体基板表面に形成された一対の不純物拡散層と、半導体基板上に形成された電荷蓄積層と、２つの制御ゲートと、半導体基板上に形成されたワードゲート絶縁膜及びワード線を有するワードゲートトランジスタとから構成される。
【００１８】
本発明の不揮発性半導体記憶装置において使用することができる半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができ、なかでも、ＳＴＩ膜による素子分離領域を有していることが好ましい。
【００１９】
半導体基板表面に形成された不純物拡散層は、ビット線として機能するものであり、一対（２本）以上形成されていることが好ましい。なかでも、Ｙ軸方向に複数本延設され、互いに平行に配置していることがより好ましい。不純物拡散層の幅及び長さ等は、得られる不揮発性半導体装置の性能等により適宜調整することができる。不純物濃度は、特に限定されるものではないが、例えば、１〜２×１０２１／ｃｍ−３程度が挙げられる。また、不純物拡散層は、その全てにおいて、同じ幅、長さ、不純物濃度を有していてもよいが、交互に、規則的に又は変則的に幅、長さ又は不純物濃度が異なっていてもよい。
【００２０】
半導体基板上に形成された電荷蓄積層とは、通常半導体装置において電荷を蓄積し得る材料から構成されるものであれば特に限定されるものではなく、１種の材料からなる単層膜、２種以上の材料からなる２以上の積層膜等の種々のものが挙げられる。代表的には、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜が挙げられる。シリコン酸化膜としては、例えば、高温酸化膜：ＨＴＯ膜、熱酸化膜、低温酸化膜：ＬＴＯ膜、ＨＤＰ（高密度プラズマ）−ＣＶＤ酸化膜等の種々の膜が挙げられる。シリコン窒化膜としては、ＣＶＤ法、プラズマＣＶＤ法等の公知の方法により形成された種々の膜が挙げられる。ＯＮＯ膜の膜厚は特に限定されるものではないが、例えば、４〜５ｎｍ／７〜８ｎｍ／６〜７ｎｍ程度が挙げられる。
【００２１】
制御ゲートは、少なくとも一対の不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように、半導体基板上に電荷蓄積層を介してＹ軸方向に互いに平行に形成されてなる。制御ゲートの幅及び長さ等は、得られる不揮発性半導体装置の性能等により適宜調整することができる。また、膜厚は、例えば、５０〜１５０ｎｍ程度が挙げられる。制御ゲートは、通常電極として使用することができる材料であればどのようなものでも使用することができ、例えば、ポリシリコン；金属（アルミニウム、金、銅、銀、タングステン、タンタル、チタン、コバルト等）；シリサイド（タングステンシリサイド等）又はそれらの積層膜（例えば、ポリシリコンとタングステンシリサイド等）等が挙げられる。また、２つの制御ゲートは、同じ幅、長さ、膜厚、同じ材料で形成されていることが好ましいが、互いに異なっていてもよい。
【００２２】
半導体基板上に形成されたワードゲートトランジスタは、ワードゲート絶縁膜とその上に形成されたワード線とから構成される。なお、ワードゲートトランジスタのソース／ドレイン領域は、上記一対の不純物拡散層が利用される。
ワードゲート絶縁膜は、通常ゲート絶縁膜として使用される膜、例えば、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等によって形成することができる。なかでも、シリコン酸化膜が好ましい。シリコン酸化膜によって形成されることにより、２つの制御ゲート下に配置する電荷蓄積層をワードゲート絶縁膜によって分離することができる。ワードゲート絶縁膜の膜厚は、特に限定されるものではないが、例えば、１０〜２０ｎｍ程度が挙げられる。
【００２３】
ワード線は、少なくとも、一対の不純物拡散層の間であって、２つの制御ゲート間のワードゲート絶縁膜上に形成されている。好ましくは、Ｘ軸方向に延設され、制御ゲート上においては絶縁膜を介して、２つの制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して形成されていることが好ましい。ワード線は、上記の制御ゲートと同様の材料の中から選択して形成することができる。この場合の膜厚は、例えば、５０〜１５０ｎｍ程度が挙げられる。ワード線の幅及び長さ等は、得られる不揮発性半導体装置の性能等により適宜調整することができる。なお、制御ゲート上に形成される絶縁膜は、制御ゲートとワード線とを電気的に分離することができるものであればよく、例えば、シリコン酸化膜、シリコン窒化膜、これらの積層膜等が挙げられる。また、膜厚は、例えば、１００〜２５０ｎｍ程度が挙げられる。
【００２４】
ワードゲートトランジスタは、ワードゲートトランジスタに隣接する２つの制御ゲートと直列に接続されて単位セルを構成する。つまり、単位セルは、ワードゲートトランジスタを構成するワードゲート絶縁膜を介して形成されたワード線の両側に制御ゲートが配置することにより、各制御ゲート下のＯＮＯ膜に、別々の制御ゲート電圧によって、それぞれビット情報を書き込み、読み出し、消去することができる。
【００２５】
なお、従来技術においては、一対の不純物拡散層間に存在する２ビットを同一のワードゲート電圧で制御しているため、ワードゲート電圧をドレイン電圧以上に上げると、３極管領域になり、ドレイン側に空乏層ができなくなり、ソース側のビットがドレイン側のビットの影響を受ける。多値の場合には、ビットの閾値電圧が上がりワードゲート電圧を上げる必要があるため、読み出し精度が悪くなり、読み出しマージンを多くとることが必要となり、多値化が困難であった。一方、本発明の半導体装置の動作方法によれば、２つの制御ゲートに対応する２ビットの情報を、それぞれの制御ゲート電圧で制御することにより、読み出し精度を向上させることができ、多値化が容易となる。
【００２６】
また、本発明の半導体装置の製造方法によれば、まず、工程（ａ）において、半導体基板上にＸ軸方向に互いに平行な複数のＳＴＩ膜による素子分離領域を形成する。ここでＳＴＩ膜とは、ＳＴＩ法によって、比較的浅いトレンチ内に形成される絶縁膜による素子分離膜を意味する。ＳＴＩ膜の膜厚、幅等は、得ようとする不揮発性半導体記憶装置の性能等により適宜調整することができる。具体的には、半導体基板上全面にシリコン窒化膜等の絶縁膜を形成し、フォトリソグラフィ及びエッチング工程によりトレンチを形成する領域に開口を有するように絶縁膜をパターニングし、この絶縁膜を用いてエッチングすることにより、半導体基板に所定の深さのトレンチをＸ軸方向に複数本、互いに平行に形成することができる。
【００２７】
工程（ｂ）において、素子分離領域を含む半導体基板上にＯＮＯ膜、制御ゲート用ポリシリコン膜及びシリコン窒化膜を順次堆積する。ＯＮＯ膜、ポリシリコン膜及びシリコン窒化膜は、公知の方法、例えば、熱酸化法、ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法等の種々の方法の中から適宜選択して形成することができる。なお、ここで形成されるシリコン窒化膜は、後工程において、エッチング保護膜又はエッチングストッパ等として機能しうるものであり、少なくともＯＮＯ膜を構成するシリコン窒化膜よりも厚膜で形成することが必要である。具体的には、１００〜２５０ｎｍ程度が挙げられる。
次いで、これらの膜を所望の形状にパターニングすることによりＹ軸方向に互いに平行な複数の制御ゲートを形成する。パターニングは、例えば、フォトリソグラフィ及びエッチング工程によるマスクパターンを用いて行うことができる。なお、ポリシリコン膜を制御ゲートにパターニングする際、ポリシリコン膜上のシリコン窒化膜も同様にパターニングすることとなるが、ポリシリコン膜のＯＮＯ膜における上層のシリコン酸化膜のみを同様にパターニングすることが好ましい。これにより、ＯＮＯ膜におけるシリコン窒化膜を、後工程において、エッチング保護膜又はエッチングストッパとして利用することができる。
【００２８】
工程（ｃ）において不純物拡散層を形成する。不純物拡散層は、制御ゲートに隣接するように、Ｙ軸方向に互いに平行に複数形成することが好ましい。ここでの不純物拡散層は、フォトリソグラフィ及びエッチング工程により所定形状のマスクパターンを形成し、そのマスクパターンと制御ゲートとをマスクとして用いて、例えば、イオン注入により形成することができる。イオン注入は、例えば、ｎ型不純物拡散層を形成する場合にはリン、砒素等、ｐ型不純物拡散層を形成する場合には、ボロン等を用いて、１〜５×１０１５ｃｍ−２のドーズ、１０〜４０ｋｅＶの加速エネルギーで行うことができる。
【００２９】
なお、不純物拡散層をＹ軸方向に連続的に形成するために、イオン注入の前に、制御ゲートに隣接する領域におけるＳＴＩ膜を除去しておくことが好ましい。この際のＳＴＩ膜の除去は、不純物拡散層を形成するために用いるマスクパターンを用いて、酸又はアルカリ溶液を用いたウェットエッチング法、ＲＩＥ等のドライエッチング法等によってエッチング除去することができる。また、ＳＴＩ膜を除去しない場合には、例えば、異なる加速エネルギーを用いて複数回イオン注入してもよい。
続いて又はその後の工程において、熱処理を行うことにより不純物拡散層を形成することができる。ここでの熱処理は、イオン種、ドーズ、得ようとする不揮発性半導体記憶装置のサイズ等により適宜調整して行うことができる。
【００３０】
工程（ｄ）において、不純物拡散層上と制御ゲート間とに酸化膜を埋め込む。まず、制御ゲート等が形成された半導体基板上全面に酸化膜を形成し、制御ゲートの上に配置するシリコン窒化膜の表面が露出するまでエッチバックすることにより埋め込むことができる。酸化膜は、例えば、ＣＶＤ法、プラズマＣＶＤ法等の公知の方法により、ＨＴＯ膜、熱酸化膜、ＬＴＯ膜、ＨＤＰ−ＣＶＤ酸化膜等の種々の酸化膜として形成することができる。また、酸化膜の膜厚は、ＳＴＩ膜、ＯＮＯ膜、制御ゲート及びシリコン窒化膜の膜厚の合計よりも厚膜であることが好ましく、例えば、５００〜７００ｎｍ程度が挙げられる。エッチバックは、例えば、ウェットエッチング法、ドライエッチング法、ＣＭＰ法等により行うことができ、なかでもＣＭＰ法が好ましい。なお、制御ゲート上に配置するシリコン窒化膜は、この際のエッチング保護膜又はエッチングストッパとして利用することができる。
【００３１】
工程（ｅ）において、一対の不純物拡散層の間であって、制御ゲート間に埋め込まれた酸化膜のみを除去する。酸化膜は、酸化膜を除去しようとする領域に開口を有するレジストパターンを用いてエッチングすることにより除去することができる。この際、先の工程でＯＮＯ膜におけるシリコン窒化膜を除去せずに残存させていた場合には、このシリコン窒化膜を、エッチングストッパとして用いることができる。
【００３２】
工程（ｆ）において、制御ゲート間にワードゲートトランジスタを形成する。
【００３３】
まず、工程（ｅ）において酸化膜を除去した領域において、シリコン窒化膜、シリコン酸化膜等が形成されている場合には、これらの膜を除去し、半導体基板表面を露出させる。
続いて、露出した半導体基板上にワードゲート絶縁膜を形成する。ワードゲート絶縁膜は、熱酸化、ＣＶＤ法等の公知の方法により形成することができる。なお、ワードゲート絶縁膜は、露出した半導体基板上のみならず、制御ゲートの側壁をも被覆するように形成することが好ましい。
【００３４】
その後、得られた基板上全面にワード線用導電材料を形成し、所定の形状にパターニングする。パターニングは、例えば、導電材料の上に、所望の形状を有するシリコン窒化膜をマスクとして形成し、このマスクを用いて導電材料をエッチングすることにより行うことができる。なお、所望の形状を有するシリコン窒化膜は、その側壁に、例えば、シリコン窒化膜によるサイドウォールスペーサを有していてもよい。サイドウォールスペーサを有することにより、導電材料をワード線にパターニングする際のミスアライメントマージンを広げることができる。これにより、制御ゲート上においては絶縁膜を介して、制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して、Ｘ軸方向に延設されたワード線を形成することができ、ワードゲートトランジスタを形成することができる。
【００３５】
なお、本発明の不揮発性半導体記憶装置の製造方法においては、所望の工程前、中、後に、不純物のドーピング、閾値電圧調整用のイオン注入、熱処理、絶縁膜の形成、コンタクトホールの形成及び／又は配線層の形成等を行うことによって、不揮発性半導体記憶装置を完成することができる。
【００３６】
さらに、本発明の不揮発性半導体記憶装置の動作方法によれば、上記不揮発性半導体装置において、一対の不純物拡散層のうち一方の不純物拡散層の電圧を所定の正電圧に設定し、その不純物拡散層に隣接する一方の制御ゲートの電圧を一方の不純物拡散層に付加した電圧よりも高い電圧に設定し、他方の制御ゲート電圧をその制御ゲートトランジスタの閾値電圧よりも高い電圧に設定するとともに、ワードゲート電圧をワードゲートトランジスタの閾値電圧と同程度の電圧に設定する。
【００３７】
ここで、一方の制御ゲート電圧としては、一方の不純物拡散層に付加した電圧よりも高い電圧であるほど電子の注入効率が上がるので、一方の不純物拡散層の電圧よりも高いほうが好ましい（Ｖｃｇ１＞＞Ｖｄ）。
他方の制御ゲート電圧としては、他方の制御ゲートトランジスタの閾値以上、つまり他方の制御ゲートトランジスタをオンさせ得る程度の電圧よりも高い電圧が好ましい（Ｖｃｇ２＞Ｖｔｈ）。
さらに、ワードゲート電圧としては、ワードゲートトランジスタの閾値付近、つまりワードゲートトランジスタをオンさせ得る程度の電圧が挙げられる（Ｖｗ１≒Ｖｔｈ）。
一方の不純物拡散層、一方及び他方の制御ゲート電圧、ワードゲート電圧は、具体的には、それぞれ４〜６Ｖ程度、８〜１０Ｖ程度、３〜５Ｖ程度、１〜２Ｖ程度が挙げられる。
【００３８】
これにより、一方の制御ゲートに対応するビットに書き込みを行うことができる。この書き込み方法は、一般にソースサイドインジェクション法と呼ばれており、下記に示すチャネルホットエレクトロン注入法よりも３桁程度注入効率が高く、書き込み速度の高速化が可能となる。
【００３９】
また、別の動作方法によれば、上記不揮発性半導体装置において、一対の不純物拡散層のうち一方の不純物拡散層の電圧を所定の正電圧に設定し、その不純物拡散層に隣接する制御ゲートの電圧を一方の不純物拡散層に付加した電圧と同程度の電圧に設定し、他方の制御ゲート電圧をその制御ゲートトランジスタの閾値電圧よりも高い電圧に設定するとともに、ワードゲート電圧をワードゲートトランジスタの閾値電圧よりも高い電圧に設定する。
【００４０】
ここで、一方の制御ゲート電圧としては、電子の注入効率が最も高い、一方の不純物拡散層に付加した電圧と同程度の電圧であることが好ましい（Ｖｃｇ１≒Ｖｄ）。
他方の制御ゲート電圧としては、他方の制御ゲートトランジスタの閾値以上、つまり他方の制御ゲートトランジスタをオンさせ得る程度の電圧よりも高い電圧が好ましい（Ｖｃｇ２＞Ｖｔｈ）。
さらに、ワードゲート電圧としては、ワードゲートトランジスタの閾値以上、つまりワードゲートトランジスタをオンさせ得る程度の電圧よりも高い電圧が挙げられる（Ｖｗ１＞Ｖｔｈ）。
【００４１】
一方の不純物拡散層、一方及び他方の制御ゲート電圧、ワードゲート電圧は、具体的には、それぞれ４〜６Ｖ程度、４〜６Ｖ程度、３〜５Ｖ程度、３〜４Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに書き込みを行うことができる。この書き込み方法は、一般にチャネルホットエレクトロン注入法とよばれている。
【００４２】
また、本発明の不揮発性半導体記憶装置の動作方法によれば、上記不揮発性半導体装置において、一方の制御ゲート電圧を所定の負電圧に設定し、基板電圧を接地するか、あるいは所定の正電圧に設定する。
一方の制御ゲート電圧、基板電圧は、具体的にはそれぞれ−５〜−１２Ｖ程度、０〜５Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに消去を行うことができる。この消去方法は、一般にＦＮトンネル消去法と呼ばれている。
【００４３】
さらに、別の動作方法によれば、上記不揮発性半導体装置において、一方の制御ゲート電圧を所定の負電圧に設定し、その制御ゲートに隣接する不純物拡散層の電圧を所定の正電圧に設定する。
一方の制御ゲート電圧、その制御ゲートに隣接する不純物拡散層の電圧は、具体的にはそれぞれ−４〜−７Ｖ程度、５〜６Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに消去を行うことができる。この消去方法は、一般にバンドトゥーバンドトンネル消去法と呼ばれている。
【００４４】
また、本発明の不揮発性半導体記憶装置の動作方法によれば、上記不揮発性半導体装置において、一対の不純物拡散層のうち一方の不純物拡散層の電圧を所定の正電圧に設定し、一方の制御ゲート電圧を所定の電圧に設定し、他方の制御ゲート電圧をその制御ゲートトランジスタの閾値電圧よりも高い電圧に設定するとともに、ワードゲート電圧をワードゲートトランジスタの閾値電圧よりも高い電圧に設定する。
一方の不純物拡散層、一方及び他方の制御ゲート電圧、ワードゲート電圧は、具体的にはそれぞれ１〜２Ｖ程度、０〜５Ｖ程度、３〜５Ｖ程度、３〜４Ｖ程度が挙げられる。
これにより、一方の制御ゲートに対応するビットに読み出しを行うことができる。
【００４５】
以下に、本発明の不揮発性半導体記憶装置、その製造方法及び動作方法の実施の形態を図面に基づいて説明する。
本発明の不揮発性半導体記憶装置は、図１（ａ）〜（ｃ）に示したように、シリコン基板１表面に、Ｙ軸方向に互いに平行に形成されたビット線１４として機能する一対の不純物拡散層と、これら不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように、シリコン基板１上にＯＮＯ膜９を介してＹ軸方向に互いに平行に形成された２つの制御ゲート１０と、Ｘ軸方向に延設され、制御ゲート１０上においては絶縁膜１１を介して、制御ゲート１０間のシリコン基板１上においてはワードゲート絶縁膜１７を介して形成されたワード線２３から構成されるワードゲートトランジスタとからなる。
【００４６】
この不揮発性半導体記憶装置においては、図１６に示したように、２つの制御ゲート１０（例えば、ＣＧ１、ＣＧ２）と１つのワードゲートトランジスタとが直列に接続されて単位セルを構成し、この単位セルが複数個マトリクス状に配設されている。
【００４７】
以下に、図１の不揮発性半導体記憶装置の製造方法を図２〜図１５に基づいて説明する。なお、図２〜図１５において、（ａ）は図１（ａ）のＸ１−Ｘ１’線断面図、（ｂ）はＸ２−Ｘ２’線断面図、（ｃ）はＹ１−Ｙ１’線断面図、（ｄ）はＹ２−Ｙ２’線断面図を示す。
まず、図２（ａ）〜（ｄ）に示したように、ｐ型シリコン基板１上にシリコン窒化膜２を形成する。シリコン窒化膜２の上にレジストを塗布して、フォトリソグラフィ及びエッチング工程により、シャロートレンチ素子分離（ＳＴＩ）膜を形成する領域に開口を有するレジストパターン３を形成する。このレジストパターン３をマスクとして用いて、シリコン窒化膜２及びシリコン基板１をエッチングし、ＳＴＩ膜用のトレンチ４を形成する。
【００４８】
レジストパターン３を除去した後、図３（ａ）〜（ｄ）に示したように、得られたシリコン基板１上全面にシリコン酸化膜を形成し、シリコン窒化膜４が露出するまでエッチバックすることにより、トレンチ４内にシリコン酸化膜を埋め込み、ＳＴＩ膜５を形成する。ここで、シリコン窒化膜２は、エッチングストッパ及び活性領域の保護のために用いられる。
シリコン窒化膜２を除去した後、図４（ａ）〜（ｄ）に示したように、得られたシリコン基板１上全面に、シリコン酸化膜８／シリコン窒化膜７／シリコン酸化膜６（５ｎｍ／７ｎｍ／５ｎｍ）からなるＯＮＯ膜９、制御ゲート用のポリシリコン膜１０ａ及びシリコン窒化膜１１（５０ｎｍ）を順次形成する。
【００４９】
次に、図５（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に制御ゲート形成用のレジストパターン１２を形成し、このレジストパターン１２をマスクとして用いてシリコン窒化膜１１、ポリシリコン膜１０ａ及びシリコン酸化膜８をエッチングし、制御ゲート１０を形成する。
レジストパターン１２を除去した後、図６（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に、ビット線形成用のレジストパターン１３を形成する。このレジストパターン１３、制御ゲート１０及びシリコン窒化膜１１をマスクとして用いて、ビット線形成領域に配置するシリコン窒化膜７、シリコン酸化膜６及びＳＴＩ膜５をエッチング除去する。なお、この際のエッチングによって、シリコン窒化膜１１の表面もエッチングされるが、シリコン窒化膜７に比較して厚いため、すべて除去されることなく、制御ゲート１０上に残る。続いて、レジストパターン１３、制御ゲート１０及びシリコン窒化膜１１をマスクとして用いて、シリコン基板１の表面に砒素イオンを、１５ｋｅＶの加速エネルギー、５×１０１４のドーズでイオン注入する。
【００５０】
レジストパターン１３を除去した後、注入領域におけるシリコンの結晶性の回復、砒素の活性化のために、８００℃程度の温度で、３０分間アニールを行うことにより、図７（ａ）〜（ｄ）に示したように、ビット線１４を形成する。
【００５１】
続いて、図８（ａ）〜（ｄ）に示したように、得られたシリコン基板１上全面に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜１５を堆積する。
その後、シリコン窒化膜１１が露出するまでＨＤＰ酸化膜１５をエッチバックしてその表面を平坦化する。なお、シリコン窒化膜１１は、この際のエッチングにおいてエッチングストッパとして機能する。
次いで、図９（ａ）〜（ｄ）に示したように、得られたシリコン基板１上にワードゲート絶縁膜用のレジストパターン１６を形成する。このレジストパターン１６をマスクとして用いて、制御ゲート１０間のＨＤＰ酸化膜１５をエッチング除去する。この際、図９（ｂ）に示したように、シリコン窒化膜７がトレンチ内に埋め込まれたＳＴＩ膜５のエッチングを防止している。
【００５２】
さらに、シリコン窒化膜７及びシリコン酸化膜６を除去する。その後、図１０（ａ）〜（ｄ）に示したように、制御ゲート１０間のシリコン基板１上、制御ゲート１０の側壁にワードゲート絶縁膜１７を形成する。
次いで、図１１（ａ）〜（ｄ）に示したように、得られたシリコン基板１上にポリシリコン膜１８、タングステンシリサイド膜１９及びシリコン窒化膜２０を順次堆積する。なお、ポリシリコン膜１８は、図１１（ａ）及び（ｂ）に示したように、２つの制御ゲート１０間に埋め込まれる。
続いて、図１２（ａ）〜（ｄ）に示したように、得られたシリコン基板１上にワード線形成用のレジストパターン２１を形成し、このレジストパターン２１をマスクとして用いて、シリコン窒化膜２０をパターニングする。
【００５３】
レジストパターン２１を除去した後、図１３（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に、さらにシリコン窒化膜を堆積し、このシリコン窒化膜をＲＩＥによりエッチバックして、シリコン窒化膜２０の側壁にサイドウォールスペーサ２２を形成する。これは、ワード線と活性領域とのミスアライメントマージンを広げるためである。
次に、図１４（ａ）〜（ｄ）に示したように、シリコン窒化膜２０及びサイドウォールスペーサ２２とをマスクとして用いて、タングステンシリサイド１９及びポリシリコン膜１８をエッチングすることにより、ワード線２３を形成する。その後、図１５（ａ）〜（ｄ）に示したように、得られたシリコン基板１上に、ＢＰＳＧ膜２４を保護膜として形成する。
上記の工程により、不揮発性半導体記憶装置を完成させることができる。
【００５４】
次に、上記不揮発性半導体記憶装置の書き込み、消去及び読み出し方法について、図１６、表１及び表２を用いて説明する。
・チャネルホットエレクトロン書き込み
全てが消去状態（閾値が負の状態）となっているブロック内のセルに書き込みを行う場合、書き込みたいセルにおける制御ゲートとチャネル領域との間の窒化膜のトラップサイトにのみ、選択的に電子を注入し閾値電圧を正にする。
例えば、図１６のセル１１（Ｃ１１）に書き込みを行う場合、表１に示したように、ビット線１（ＢＬ１）に５Ｖ、ビット線２（ＢＬ２）に０Ｖを印加する。制御ゲート２（ＣＧ２）に５Ｖ、ワード線１（ＷＬ１：選択ゲート１）に３Ｖを印加する。これにより、ビット線２の０Ｖの電位は、セル１２（Ｃ１２）と選択ゲート（ＷＬ１）のチャネル領域に伝わる。ここで、制御ゲート２（ＣＧ２）の電圧は、セルＣ１２が書き込み状態の閾値電圧以上である必要がある。このような電圧をＣＧ２に印加することにより、ＣＧ２下部のチャネル領域を反転することができ、その結果、セル１１（Ｃ１１）のソース側へビット線２（ＢＬ２）の０Ｖ電位を伝達することができる。さらに、制御ゲート１（ＣＧ１）に５Ｖを印加することにより、セル１１のチャネルに反転層が形成され、ソース側の選択ゲートのチャネル領域の０Ｖから、ドレイン側のビット線１（ＢＬ１）の５Ｖに向かって、電子が流れる。ここで、制御ゲート電圧≒ドレイン電圧（ビット線１電圧）にすることにより、ドレイン近傍で空乏層が発生し（ピンチオフ）、横方向電界が大きくなる。この横方向電界により加速され、酸化膜のエネルギー障壁を越えるエネルギーを得た電子が、制御ゲート（ＣＧ１）とチャネル領域の間の窒化膜へ注入され、閾値電圧を正にすることができ、書き込みが行われる。
この書き込み方法は、一般には、チャネルホットエレクトロン注入と呼ばれている。
【００５５】
【表１】
・ソースサイドインジェクション書き込み
全てが消去状態（閾値が負の状態）となっているブロック内のセルに書き込みを行う場合、書き込みたいセルにおける制御ゲートとチャネル領域との間の窒化膜のトラップサイトにのみ、選択的に電子を注入し閾値電圧を正にする。
例えば、図１６のセル１１（Ｃ１１）に書き込みを行う場合、表２に示したように、ビット線１（ＢＬ１）に５Ｖ、ビット線２（ＢＬ２）に０Ｖを印加する。制御ゲート２（ＣＧ２）に５Ｖを印加する。これにより、反転層が形成され、ビット線２（ＢＬ２）の０Ｖの電位は、セルＣ１２のチャネル領域に伝わる。ここで、制御ゲート２（ＣＧ２）の電圧は、セルＣ１２（Ｃ１２）が書き込み状態の閾値電圧以上である必要がある。一方、制御ゲート１（ＣＧ１）に１０Ｖを印加することにより、反転層が形成され、ビット線１（ＢＬ１）の５Ｖの電位は、セル１１のチャネル領域に伝わる。
【００５７】
ここでワード線１（ＷＬ１）に１Ｖを印加することにより、セル１１のチャネル領域の間に、空乏層が形成され、横方向電界が大きくなる。ここで、注入効率を上げるため、ワード線には選択ゲートの閾値電圧を印加する必要がある（閾値電圧以下では電流が流れなく、閾値電圧付近でホットエレクトロンの発生が最大になるため）。さらに、制御ゲート１（ＣＧ１）の電圧がドレイン電圧（ビット線１電圧）の５Ｖに対して１０Ｖと大きいため、セルＣ１１のＯＮＯ膜中の電界は、電子を集める方向に働いている。よって、横方向電界により加速され、酸化膜のエネルギー障壁を越えるエネルギーを得た電子が、効率よく制御ゲート１とチャネル領域の間の窒化膜へ注入され、閾値電圧が正に書き込まれる。
この書き込み方法は、一般には、ソースサイド注入と呼ばれている。上述したチャネルホットエレクトロン書き込みより３桁程度、注入効率が高い。
【００５８】
【表２】
・ホットホール消去
セルＣ１１、Ｃ１２、Ｃ２１、Ｃ２２を同時に消去する場合、制御ゲート１、２にそれぞれ５Ｖを印加し、ビット線１、２に＋５Ｖを印加する。その他の端子は、ＧＮＤに固定する。ドレイン近傍でバンド間電流が発生し、横方向の電界で加速されホットになった正孔が窒化膜のトラップサイトに注入される。結果として、制御ゲートとチャネル領域の間の窒化膜に正孔が蓄積し、セルの閾値電圧を０Ｖ以下の消去状態に下げる。
この消去方法は、ビット線１につながったセル１１、２１のみを消去することもできる。この場合は、制御ゲート２（ＣＧ２）を０Ｖとし、かつビット線２（ＢＬ２）を０Ｖまたはフローティングにし、他の端子は上記条件と同一にすればよい。
なお、最小の消去範囲は、ビット線単位となる。
【００６０】
・ＦＮ消去
セルＣ１１、Ｃ１２、Ｃ２１、Ｃ２２を同時に消去する場合、制御ゲート１、２にそれぞれ−１０Ｖを印加する。ビット線１、２はそれぞれフローティング、ワード線と基板電圧は０Ｖに印加する。制御ゲートとシリコン基板間ＯＮＯ膜に高電圧が印加され、ＦＮトンネル現象により窒化膜にトラップされていた電子を、シリコン基板へ引き抜くことにより、セルの閾値電圧を０Ｖ以下の消去状態に下げる。
この消去方法は、制御ゲート１（ＣＧ１）につながったセル１１、２１のみを消去することもできる。最小の消去範囲は、制御ゲート単位となる。
【００６１】
・読み出し動作
ビット線１に１Ｖ、ビット線２に０Ｖを印加しておく。ＣＧ２電圧に＋５Ｖ、ＷＬ電圧に＋３Ｖを印加し、セル１２と選択ゲートをオン状態にしておく。ここで、ＣＧ２電圧は、セル１２が書き込み状態の閾値電圧以上、ＷＬ電圧は、選択ゲートの閾値電圧以上である必要がある。次に、ＣＧ１電圧を０Ｖとし、電流が流れるか流れないかで、選択セルが書き込み状態か消去状態かを判定する。
【００６２】
【発明の効果】
本発明によれば、半導体基板表面に形成された一対の不純物拡散層と、これら不純物拡散層間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上にＯＮＯ膜を介して形成された２つの制御ゲートと、これら制御ゲート間であって半導体基板上にワードゲート絶縁膜を介して形成されたワード線を有するワードゲートトランジスタとからなる不揮発性半導体装置であって、前記２つの制御ゲートと前記ワードゲートトランジスタとが直列に接続されて単位セルが構成されるか、あるいは、半導体基板表面にＹ軸方向に互いに平行に形成されたビット線として機能する一対の不純物拡散層と、該一対不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上にＯＮＯ膜を介してＹ軸方向に互いに平行に形成された２つの制御ゲートと、Ｘ軸方向に延設され、前記制御ゲート上においては絶縁膜を介して、前記制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して形成されたワード線から構成されるワードゲートトランジスタとからなる不揮発性半導体装置であって、前記２つの制御ゲートと前記ワードゲートトランジスタとが直列に接続された単位セルを複数個有してなるため、２つの制御ゲートに対応する２ビットの情報を、それぞれの制御ゲート電圧で制御することができ、ひいては読み出し精度を向上させることができる。また、電子や正孔の横方向の移動を防止することができ、データ保持等の信頼性を高めることができる。さらに、書き込みや消去時の制御性を向上させることができるため、動作スピードを速めることが可能となる。
【００６３】
特に、２つの制御ゲート下に位置するＯＮＯ膜における窒化膜が、ワードゲート絶縁膜により分離されている場合には、隣接の非選択ビットの影響を抑制することができる。また、浮遊ゲートを用いる半導体不揮発性装置に比べ、セル面積が４Ｆ２と同じで、浮遊ゲート製造工程を省略しすることができ、よって、通常のトランジスタ製造工程のみで製造でき、マスク工程を減少させることができる。さらに多値化することにより、セル面積２Ｆ２を図ることが可能となる。
【００６４】
また、本発明の不揮発性半導体記憶装置の製造方法によれば、上記のような信頼性の向上したデバイスを、簡便な方法により形成することが可能となる。
さらに、本発明の不揮発性半導体記憶装置の動作方法によれば、２つの制御ゲートに対応する２ビットの情報を、それぞれの制御ゲート電圧で制御することができ、読み出し精度を向上させることが可能となる。しかも、書き込み方法にソースサイドインジェクション法を用いた場合には、チャネルホットエレクトロン注入法に比べて３桁以上書き込み速度を高速化することが可能となる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の実施の形態を示す概略平面図及びＸＹ方向の断面図である。
【図２】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図３】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図４】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図５】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図６】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図７】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図８】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図９】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１０】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１１】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１２】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１３】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１４】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１５】図１の不揮発性半導体記憶装置の製造工程を説明するための要部の概略製造工程断面図である。
【図１６】図１の不揮発性半導体記憶装置の等価回路図である。
【図１７】従来の不揮発性半導体記憶装置を示す要部の概略平面図及び断面図である。
【符号の説明】
１ シリコン基板（半導体基板）
２、７、１１、２０ シリコン窒化膜
３、１２、１３、１６、２１ レジストパターン
４ トレンチ
５ ＳＴＩ膜
６、８ シリコン酸化膜
９ ＯＮＯ膜
１０ａ、１８ ポリシリコン膜
１０ 制御ゲート
１４ ビット線（不純物拡散層）
１５ ＨＤＰ酸化膜
１７ ワードゲート絶縁膜
１９ タングステンシリサイド膜
２２ サイドウォールスペーサ
２３ ワード線
２４ ＢＰＳＧ膜
ＷＬ ワード線
ＢＬ ビット線
ＣＧ 制御ゲート
ＵＣ 単位セル
ｂ ビット
Ｃ セル
Claims (7)
- 半導体基板表面に形成された一対の不純物拡散層と、これら不純物拡散層間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上に電荷蓄積層を介して形成された２つの矩形の制御ゲートと、これら制御ゲート間であって半導体基板上にワードゲート絶縁膜を介して形成されたワード線を有するワードゲートトランジスタとからなる不揮発性半導体装置であって、
前記制御ゲート上の絶縁膜がシリコン窒化膜からなり、前記ワードゲート絶縁膜がシリコン酸化膜からなり、
前記２つの制御ゲートが、ワードゲート絶縁膜を介してワード線で接続されている単位セルが構成されてなる不揮発性半導体記憶装置。 - 半導体基板表面にＹ軸方向に互いに平行に形成されたビット線として機能する一対の不純物拡散層と、該一対不純物拡散層の間であって、これら不純物拡散層のそれぞれに隣接するように半導体基板上に電荷蓄積層を介してＹ軸方向に互いに平行に形成された２つの矩形の制御ゲートと、Ｘ軸方向に延設され、前記制御ゲート上においては絶縁膜を介して、前記制御ゲート間の半導体基板上においてはワードゲート絶縁膜を介して形成されたワード線から構成されるワードゲートトランジスタとからなる不揮発性半導体装置であって、
前記制御ゲート上の絶縁膜がシリコン窒化膜からなり、前記ワードゲート絶縁膜がシリコン酸化膜からなり、
前記２つの制御ゲートが、ワードゲート絶縁膜を介してワード線で接続されている単位セルを複数個有してなる不揮発性半導体記憶装置。 - ２つの制御ゲート下に位置する電荷蓄積層における窒化膜が、ワードゲート絶縁膜により分離されている請求項１又は２に記載の不揮発性半導体記憶装置。
- （ａ）半導体基板上にＸ軸方向に互いに平行な複数のＳＴＩ膜による素子分離領域を形成する工程と、（ｂ）該素子分離領域を含む半導体基板上にＯＮＯ膜、制御ゲート用ポリシリコン膜及びシリコン窒化膜を順次堆積し、所望の形状にパターニングすることによりＹ軸方向に互いに平行な複数の制御ゲートを形成する工程と、（ｃ）該制御ゲートに隣接し、Ｙ軸方向に互いに平行な複数の不純物拡散層を形成する工程と、（ｄ）該不純物拡散層上と制御ゲート間とに酸化膜を埋め込む工程と、（ｅ）前記制御ゲート間に埋め込まれた酸化膜のみを除去する工程と、（ｆ）前記制御ゲート間にワードゲートトランジスタを形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
- 工程（ｃ）において、制御ゲートに隣接する領域におけるＳＴＩ膜を除去した後、不純物拡散層を形成する請求項４に記載の不揮発性半導体記憶装置の製造方法。
- 工程（ｅ）において、ＯＮＯ膜におけるシリコン窒化膜を酸化膜のエッチングストッパとして用いる請求項４又は５に記載の不揮発性半導体記憶装置の製造方法。
- 工程（ｆ）において、ワードゲートトランジスタのワード線上部側壁にサイドウォールスペーサを形成する請求項４〜６のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
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