JPH06275840A - 不揮発性記憶素子 - Google Patents

Abstract

(57)【要約】 【目的】フローティングゲートとコントロールゲートと
を有する不揮発性記憶素子において、さらなる素子の高
性能化、微細化を可能にすること。 【構成】フローティングゲート１４とコントロールゲー
ト１６との間に介在されるキャパシタ絶縁膜１５を、酸
化膜１５ａ、窒化膜１５ｂおよび強誘電体膜１５ｃを順
次積層した構造とした。 【効果】 強誘電体膜により、コントロールゲートから
のホールの窒化膜中への流入が阻止される結果、窒化膜
中で、コントロールゲートからのホールと、フローティ
ングゲートからのエレクトンとが再結合しない。また、
強誘電体膜を積む際には大きな熱ストレスをかけなくて
済み、サーマルパジットの低減の要請に応えることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フローティングゲート
とコントロールゲートとを有し、このフローティングゲ
ートに電荷を注入したり、取り出したりすることで情報
の記憶を行う不揮発性記憶素子に関し、特にフローティ
ングゲートとコントロールゲートとの間に介在され、電
荷をフローティングゲートに長時間閉じ込めておくため
のキャパシタ絶縁層の構造に係る。

【０００２】

【従来の技術】従来より、フローティングゲートとコン
トロールゲートとを有する不揮発性記憶素子は、フラッ
シュメモリ、EPROM(Erasable Programmable Read On Me
mory)、EEPROM(Electrically Erasable Programmable R
ead On Memory) およびDRAM(Dynamic Random Access Me
mory)等に使用されている。この不揮発性記憶素子を図
１１に示す。図１１に示した不揮発性記憶素子は、Ｐ型
シリコン基板１と、シリコン基板１の表面層に所定の間
隔をあけて形成されたＮ型ソース領域１ｂおよびＮ型ド
レイン領域１ｃと、ソース領域１ｂおよびドレイン領域
１ｃで挟まれるように生じるチャネル領域１ａ上に形成
されたトンネル酸化膜２と、トンネル酸化膜２上に形成
されたフローティングゲート３と、フローティングゲー
ト３上に形成されたキャパシタ絶縁膜４と、キャパシタ
絶縁膜４上に形成されたコントロールゲート５と、トン
ネル酸化膜２、フローティングゲート３、キャパシタ絶
縁膜４およびコントロールゲート５を覆う層間絶縁膜６
とを備えている。

【０００３】つまり、フローティングゲート３は、トン
ネル酸化膜２、キャパシタ絶縁膜４および層間絶縁膜６
で囲まれており、外部と接続が取られていない。そし
て、フローティングゲート３は、トンネル酸化膜２を通
過してきた電荷を蓄積する。それゆえ、この不揮発性記
憶素子は、スタックゲート型あるいはフローティングゲ
ート型と呼ばれている。

【０００４】上記不揮発性記憶素子では、例えばドレイ
ン領域１ｃおよびコントロールゲート５との間に正の高
電界をかけて、情報の書き込みが行われる。つまり、ド
レイン領域１ｃおよびコントロールゲート５との間にか
けられた正の高電界により、ドレイン領域１ｃとチャネ
ル領域１ａとの境界で高いエネルギーを有する電子、い
わゆるホットエレクトロンが発生する。このホットエレ
クトロンがトンネル酸化膜２をＦＮ(Fowler-Nordheim)
トンネルして、フローティングゲート３に注入される。
フローティングゲート３に注入されたエレクトロンは、
キャパシタ絶縁膜４によって、フローティングゲート３
内に長時間閉じ込められる。

【０００５】スタックゲート型不揮発性記憶素子の高性
能化、微細化する上で、フローティングゲートとコント
ロールゲートとの間に介在されるキャシタ絶縁膜の薄膜
化が最も重要な課題となっている。すなわち、スタック
ゲート型不揮発性記憶素子においては、キャシタ絶縁膜
を薄くすることで、コントロールゲートの電位を効率よ
くフローティングゲートに伝達できる。その結果、情報
の高速書き込み、読み出しが達成され、微細化が可能と
なる。一方、不揮発性の要求を満たすため、フローティ
ングゲートに注入された電荷を長時間閉じ込めておく必
要がある。そのため、キャパシタ絶縁膜には、極めて高
品質のものが要求される。

【０００６】ところで、図１１に示したスタックゲート
型不揮発性記憶素子では、フローティングゲート３には
ポリシリコンが使用されており、このポリシリコンを熱
酸化し、ＳｉＯ₂ 膜を成長させてキャパシタ絶縁膜４が
形成されている。つまり、キャパシタ絶縁膜４には、Ｓ
ｉＯ₂ 膜が使用されている。このＳｉＯ₂ 膜であるキャ
パシタ絶縁膜４の薄膜化を追求していくと、膜の欠陥が
増大する。その結果、フロティングゲートに蓄積されて
いるエレクトロンがコントロールゲート内に流入し、コ
ントロールゲート内のホールと再結合する。そのため、
リーク電流が発生し、デバイスで要求される仕様を満た
さなくなる。すなわち、電荷保持特性が悪くなり、不揮
発性の要求を満たさくなる。

【０００７】上記に対処するため、図１２に示すような
スタックゲート型不揮発性記憶素子が提案されている。
この不揮発性記憶素子のキャパシタ絶縁膜４は、伝導機
構の異なる膜をサンドイッチした、いわゆるＯＮＯ(oxi
de-nitride-oxide) 構造を有している。つまり、キャパ
シタ絶縁膜４は、ＳｉＯ₂ からなるボトム酸化膜４ａお
よびトップ酸化膜４ｃでＳｉ₃ Ｎ₄ からなるトラップ窒
化膜４ｂをサンドイッチした構造を有している。このキ
ャパシタ絶縁膜４は、ポリシリコンを熱酸化して得た酸
化膜４ａの上部に、ＣＶＤ(chemical vapor depositio
n) 法により窒化膜４ｂを堆積し、さらに窒化膜４ｂを
熱酸化して窒化膜４ｂ上に酸化膜４ｃを成長させること
で形成される。それゆえ、この不揮発性記憶素子では、
フローティングゲート３内のエレクトロンがボトム酸化
膜４ａをトンネルしたとしても、トラップ窒化膜４ｂで
捕獲される。よって、エレクトロンは、コントロールゲ
ート５まで流出しない。

【０００８】

【発明が解決しようとする課題】図１２に示したスタッ
クゲート型不揮発性記憶素子は、窒化膜４ｂのエレクト
ロントラップ効果によりエレクトロンのフローティング
ゲートからコントロールゲートへのリークを抑制してお
り、電荷保持特性を向上させる点で一応の効果があるも
のの、１６Ｍビット以上の大容量の不揮発性メモリを実
現するためには、キャパシタ絶縁膜４をさらに薄膜化す
る必要がある。

【０００９】しかしながら、上記不揮発性記憶素子にお
いて、キャパシタ絶縁膜をさらに薄膜化を追求していく
と、トラップ窒化膜内で、フローティングゲートからの
エレクトロンと、コントロールゲートからのホールとが
再結合し、リーク電流が発生する。その結果、記憶され
ている情報が破壊され、誤った情報の読み出しが行われ
る。つまり、電荷保持特性が悪くなり、信頼性に欠け
る。

【００１０】上記不揮発性記憶素子において、電荷保持
特性が悪くなるメカニズムを図１３に示す。図１３はＯ
ＮＯ構造を有するキャパシタ絶縁膜のエネルギーバンド
図である。図中、Ｅ_FFはフローティングゲートのフェル
ミ準位、Ｅ_FCはコントロールゲートのフェルミ準位、Ｂ
_BOはボトム酸化膜のポテンシャル障壁、Ｂ_TNはトラップ
窒化膜のポテンシャル障壁、Ｂ_TOはトップ酸化膜のポテ
ンシャル障壁をそれぞれ示している。

【００１１】図１３を参照して、コントロールゲートに
正の電界を加えると、コントロールゲートとフローティ
ングゲートとの間に電界がかかり、フローティングゲー
トのフェルミ準位Ｅ_FFおよびコントロールゲートのフェ
ルミ準位Ｅ_FCがそれぞれ所定の方向にずれる。その結
果、キャシタ絶縁膜のエネルギーバンド構造に変形が生
じる。つまり、ボトム酸化膜のポテンシャル障壁Ｂ_BOの
エレクトロンが通過する幅Ｗ_BOおよびトップ酸化膜のポ
テンシャル障壁Ｂ_TOのホールが通過する幅Ｗ_TOが狭くな
る。トラップ窒化膜中においては、ホールが低電界側で
流れやすい。そのため、コントロールゲートからのホー
ル注入量は、トップ酸化膜の膜厚によって左右される。
よって、素子の高速化、微細化に伴って、トップ酸化膜
の膜厚を例えば３ｎｍ以下まで薄膜化すると、ホールが
トップ酸化膜をトンネルしてトラップ窒化膜中に流入す
る。このトラップ窒化膜中に流入したホールと、ボトム
酸化膜をトンネルしてトラップ窒化膜中に流入してきた
エレクトロンとが再結合し、リーク電流が発生するので
ある。

【００１２】また、ボトム酸化膜は、薄いといっても、
ＯＮＯ構造を有するキャパシタ絶縁膜の実効膜厚に占め
る割合が最も大きいのが通例である。したがって、ボト
ム酸化膜中はホールが流れにくくなっている。そのた
め、トラップ窒化膜中に注入されたホールは、ボトム酸
化膜とトラップ窒化膜との界面付近に蓄積される。この
ボトム酸化膜とトラップ窒化膜との界面付近に蓄積され
たホールが、結果的にボトム酸化膜の電界を高める。そ
うすると、図１３において一点鎖線で示すように、ボト
ム酸化膜のポテンシャル障壁Ｂ_BOのエレクトロンが通過
する幅Ｗ_BOがより狭くなり、ＦＮトンネル電流Ｊ_o を増
加させる。このＦＮトンネル電流Ｊ_o の増加に伴い、ボ
トム酸化膜をトンネルしてトラップ窒化膜中に流入する
エレクトロンの量が増える結果、リーク電流量が増大す
る。

【００１３】また、素子の微細化に伴って、完成品にな
るまでにかけてよい熱ストレス、いわゆるサーマルパジ
ットの低減が要請されている。しかしながら、上記不揮
発性記憶素子では、キャパシタ絶縁膜を形成する際に、
ボトム酸化膜およびトップ酸化膜を成長させるため、２
回の熱酸化工程を要する。したがって、サーマルパジッ
ト低減の要請には応えることができず、さらなる素子の
微細化にはあまり貢献できないた。

【００１４】つまり、上記不揮発性記憶素子は、電荷保
持特性およびサーマルパジットの両面から、さらなる素
子の高性能化、微細化に不向きとなっている。よって、
さらなる素子の高性能化、微細化を可能とする不揮発性
記憶素子が要望されている。そもそも、電荷保持特性が
悪くなるのは、トップ酸化膜の比誘電率が低く、その膜
厚を薄くすると、窒化膜中にホールが流入するからで
る。そこで、本出願人は、窒化膜の上に膜厚を薄くして
もホールのトラップ窒化膜中への流入を十分にブロック
できる、高い誘電率を有する膜を積めば、エレクトロン
とホールとが窒化膜中で再結合するのを防止できるので
はないかと考えた。また、高い誘電率を有する膜とし
て、熱をかけなくても成長させることができるものを選
択することによって、サーマルパジット低減の要請に応
えることができるのではないかと着眼した。

【００１５】本発明は、上記に鑑み、さらなる素子の高
性能化、微細化を可能とする不揮発性記憶素子の提供を
目的とする。

【００１６】

【課題を解決するための手段】本発明による課題解決手
段は、電荷を注入したり、取り出したりすることで情報
の記憶を行うものであって、予め定める第１の導電型式
をした半導体基板、上記半導体基板の表面層に所定の間
隔をあけて形成され、上記第１の導電型式とは反対の第
２の導電型式をしたソース領域およびドレイン領域、上
記ソース領域およびドレイン領域で挟まれるように生じ
るチャネル領域上に形成され、チャネル領域で発生した
電荷を通過させ得るトンネル絶縁膜、上記トンネル絶縁
膜上に形成され、トンネル絶縁膜を通過してきた電荷を
蓄積するフローティングゲート、上記フローティングゲ
ート上に形成され、フローティングゲートに注入された
電荷を長時間閉じ込めておくためのものであって、酸化
膜、窒化膜および高誘電体膜を順次積層したキャパシタ
絶縁膜、ならびに上記キャパシタ絶縁膜上に形成され、
所定の電圧が印加されるコントロールゲートを含むもの
である。

【００１７】

【作用】上記課題解決手段において、キャパシタ絶縁膜
の最上層に高誘電体膜を使用しいるので、コントロール
ゲートに正の電界を加えると、電圧の大部分は比誘電率
の低い酸化膜にかかり、高誘電体膜中の電界強度が非常
に弱くなる。そのため、高誘電体膜のポテンシャル障壁
の電荷が通過する幅はあまり変化しない。その結果、高
誘電体膜のポテンシャル障壁により、コントロールゲー
トからの電荷の窒化膜中への流入が阻止される。その結
果、窒化膜中において、コントロールゲートおよび、フ
ローティングゲートから流入してくる互いに極性の異な
る電荷が再結合せず、リーク電流が発生しない。よっ
て、電荷保持特性がよくなる。

【００１８】また、高誘電体膜は、スパッタリング、Ｃ
ＩＢ、ゾルゲル法等により、窒化膜上に積み込むことが
できる。そのため、高誘電体膜を積む際には大きな熱ス
トレスをかけなくて済み、サーマルパジットの低減の要
請に応えることができる。

【００１９】

【実施例】以下、本発明の一実施例を図１ないし図１０
に基づいて詳述する。図１は本発明の一実施例に係る不
揮発性記憶素子の構造を示す概略断面図である。図１を
参照しつつ、本実施例に係る不揮発性記憶素子の構造に
ついて説明する。

【００２０】本実施例の不揮発性記憶素子は、スタック
ゲート型であって、Ｐ型シリコン基板１０の表面層に相
対的に厚く形成されたフィールド酸化膜１１により素子
分離されている。そして、このフィールド酸化膜１１に
より素子分離領域において、シリコン基板１０の表面層
に所定の間隔をあけて形成されたＮ型ソース領域１２ａ
およびＮ型ドレイン領域１２ｂと、ソース領域１２ａお
よびドレイン領域１２ｂで挟まれるように生じるチャネ
ル領域１２ａ上に形成されたトンネル酸化膜１３と、ト
ンネル酸化膜１３上に形成されたフローティングゲート
１４と、フローティングゲート１４上に形成されたキャ
パシタ絶縁膜１５と、キャパシタ絶縁膜１５上に形成さ
れたコントロールゲート１６とを備えている。

【００２１】トンネル酸化膜１３は、チャネル領域１２
ａで発生したエレクトロンをトンネルさせ得るものであ
る。このトンネル酸化膜１３は、ＳｉＯ₂ からなり、そ
の膜厚は、エレクトロンをトンネルさせることができる
よう、相対的に薄く設定されている。フローティングゲ
ート１４は、トンネル酸化膜１３をトンネルしてきたエ
レクトロンを蓄積するためのものである。このフローテ
ィングゲート１４は、例えばリンを高濃度にドープして
低抵抗化したポリシリコンからなる。

【００２２】キャパシタ絶縁膜１５は、フローティング
ゲート１４内に蓄積されているエレクトロンを長時間閉
じ込めておくものである。このキャパシタ絶縁膜１５
は、フローティングゲート１４からコントロールゲート
１６に向かって、酸化膜１５ａ、窒化膜１５ｂおよび強
誘電体膜１５ｃを順次積層した、いわゆるＦＮＯ(ferro
electric-nitride-oxide) 構造を有している。酸化膜１
５ａは、ＳｉＯ₂ からなり、その膜厚は１０ｎｍ程度に
設定されている。窒化膜１５ｂは、Ｓｉ₃ Ｎ₄ からな
り、その膜厚は１５ｎｍ程度に設定されている。強誘電
体膜１５ｃは、ＢＳＮ、ＰＺＴ、チタン酸ストロンチウ
ム等の強誘電体からなり、その膜厚は５０ｎｍ程度に設
定されている。なお、強誘電体は、その分極反転を目的
として使用するのではないから、配向性を考慮しないで
選択できる。

【００２３】コントロールゲート１６は、情報の書き込
み、消去および読み出し時に所定のコントロール電圧が
印加されるものである。このコントロールゲート１６
は、例えばリンを高濃度にドープして低抵抗化したポリ
シリコンからなる。また、シリコン基板１０の全面に
は、層間絶縁膜１７で覆われている。この層間絶縁膜１
７は、ＰドープのＳｉＯ₂ であるＰＳＧ(phospho-silic
ate glass)中にＢを混入したＢＰＳＧ(boron-phospho-s
ilicate glass)等からなる。これにより、フローティン
グゲート１４は、トンネル酸化膜１３、キャパシタ絶縁
膜１５および層間絶縁膜１７に囲まれて外部と接続がと
られていない。また、層間絶縁膜１７のコントロールゲ
ート１６と対応する部分には、ゲートコンタクトホール
１８ａが開口されており、このコンタクトホール１８ａ
を通してゲート電極１９ａがコントロールゲート１６と
接触するように形成されている。同様に、ソース領域１
２ｂと対応する部分には、ソースコンタクトホール１８
ｂが開口されており、このコンタクトホール１８ｂを通
してソース電極１９ｂがソース領域１２ｂと接触するよ
うに形成されている。さらに、ドレイン領域１２ｃと対
応する部分には、ドレインコンタクトホール１８ｃが開
口されており、このコンタクトホール１８ｃを通してド
レイン電極１９ｃがドレイン領域１２ｃと接触するよう
に形成されている。それゆえ、ゲート電極１９ａ、ソー
ス電極１９ｂおよびドレイン電極１９ｃは、層間絶縁膜
１７によって互いに絶縁されている。なお、各電極１９
ａ，１９ｂ，１９ｃはＡｌ等の導電性物質からなる。

【００２４】さらに、層間絶縁膜１７の全面は、パッシ
ベーション膜２０で被覆されている。このパッシベーシ
ョン膜２０は、不揮発性記憶素子の表面を保護するとと
もに、外部からの汚染物質の侵入を防止するためのもの
であり、ＰＳＧやプラズマＣＶＤ法で堆積された窒化シ
リコン膜等が用いられている。図２ないし図４は不揮発
性記憶素子の製造方法を工程順に示す概略断面図であ
る。図２ないし図４を参照しつつ、上記不揮発性記憶素
子の製造方法について説明する。

【００２５】まず、素子分離を行う。すなわち、Ｐ型シ
リコン基板１０を９００〜１０００℃で熱酸化し、パッ
ド酸化膜を形成する。次いで、ＣＶＤ法により窒化シリ
コン膜を形成する。つづいて、窒化シリコン膜上にレジ
ストパターンを形成する。このレジストパターンがこれ
から形成するトランジスタ形成領域を規定するパターン
となる。そして、レジストパターンをマスクとして窒化
シリコン膜をエッチングする。この時点でマスクとして
用いたレジストパターンが用済みとなるので、Ｏ₂ プラ
ズマ処理によってレジストを取り除く。その後、シリコ
ン基板１０を約１０００℃の水蒸気（Ｈ₂ Ｏ）雰囲気で
所定時間酸化する。そうすると、窒化シリコン膜で覆わ
れていない部分のシリコン基板１０の表面にＳｉＯ₂ 膜
が成長する。このＳｉＯ₂ 膜が、図２（ａ）に示すフィ
ールド酸化膜１１である。上記ＬＯＣＯＳ(loacal oxid
ation of silicon) 法によりフィールド酸化膜１１を形
成した後は、窒化シリコン膜は用済みとなるのでアッシ
ングされる。

【００２６】上記素子分離工程が終了すると、トンネル
酸化膜を形成する。すなわち、シリコン基板１０を９０
０〜１０００℃で熱酸化する。そうすると、ＳｉＯ₂ 膜
が成長し、図２（ｂ）に示すように、シリコン基板１０
上にトンネル酸化膜１３が形成される。上記トンネル酸
化膜形成工程が終了すると、図２（ｂ）に示すように、
フローティングゲートを形成する。すなわち、ＬＰＣＶ
Ｄ(low pressure chemical vapor deposition)法により
ポリシリコンを堆積し、このポリシリコンに対してリン
等の導電物質を高濃度にドープして、トンネル酸化膜１
３上にフローティングゲート１４を形成する。

【００２７】上記フローティングゲート形成工程が終了
すると、図２（ｂ）（ｃ）に示すように、キャパシタ絶
縁膜を形成する。すなわち、図２（ｂ）に示すように、
約８５０℃程度の熱酸化により、フローティングゲート
１４上にＳｉＯ₂ を成長させて酸化膜１５ａを形成す
る。つづいて、ＣＶＤ法によりＳｉ₃ Ｎ₄ を堆積させ
て、酸化膜１５ａ上に窒化膜１５ｂを形成する。さら
に、図２（ｃ）に示すように、スパッタリング、ＣＩＢ
(cluster ion beam)、ゾルゲル法等により、ＢＳＮ、Ｐ
ＺＴ、チタン酸ストロンチウム等の強誘電体を堆積し
て、窒化膜１５ｂ上に強誘電体膜１５ｃを形成する。こ
の時点で、ＦＮＯ構造を有するキャパシタ絶縁膜１５が
完成する。

【００２８】上記キャパシタ絶縁膜形成工程が終了する
と、図３（ａ）に示すように、コントロールゲートを形
成する。すなわち、ＬＰＣＶＤ法によりポリシリコンを
堆積し、このポリシリコンに対してリン等の導電物質を
高濃度にドープして、キャパシタ絶縁膜１５上にコント
ロールゲート１６を形成する。上記コントロールゲート
形成工程が終了すると、図３（ｂ）（ｃ）に示すよう
に、ソース領域およびドレイン領域を形成する。すなわ
ち、図３（ｂ）に示すように、コントロールゲート１６
の予め定める領域上にレジスト３０を塗布する。その
後、異性エッチングにより、レジスト３０からはみ出た
コントロールゲート１６、キャパシタ絶縁膜１５、フロ
ーティングゲート１４およびトンネル酸化膜１３の一部
を除去し、シリコン基板１０の表面を露出させる。次い
で、図３（ｃ）に示すように、レジスト３０および残存
したコントロールゲート１６、キャパシタ絶縁膜１５、
フローティングゲート１４、トンネル酸化膜１３をマス
クとして、インプラ(implantation)等により、Ｎ型の不
純物である、例えばリン等をシリコン基板１０にイオン
注入し、Ｎ型ソース領域１２ｂおよびＮ型ドレイン領域
１２ｃを自己整合的に形成する。

【００２９】上記ソース領域およびドレイン領域形成工
程が終了すると、図４（ａ）に示すように、層間絶縁膜
の形成およびメタライゼーションを行う。すなわち、Ｃ
ＶＤ法によりＢＰＳＧを堆積し、全面に層間絶縁膜１７
を形成する。そして、全面にレジストを塗布し、配線の
取り出し口にのみレジストに孔を開ける。次に、レジス
トをマスクとして、層間絶縁膜１７をＲＩＥ(reacitive
ion etching) によってエッチング除去し、コントロー
ルゲート１６およびソース領域１２ｂ、ドレイン領域１
２ｃ上にゲートコンタクトホール１８ａ、ソースコンタ
クトホール１８ｂおよびドレインコンタクトホール１８
ｃを開口する。つづけて、レジストを剥離した後、例え
ばスパッタリング等によりＡｌ等を堆積し、マスク合わ
せおよびＲＩＥを用いて、ゲート電極１９ａ、ソース電
極１９ｂおよびドレイン電極１９ｃを形成する。

【００３０】上記層間絶縁膜の形成およびメタライゼー
ションが終了すると、図４（ｂ）に示すように、パッシ
ベーション膜を形成する。すなわち、ＣＶＤ法によりＰ
ＳＧや窒化シリコン膜等を全面に堆積してパッシベーシ
ョン膜２０を形成する。ところで、図３（ａ）に示す工
程において、異方性エッチングにて強誘電体膜１５ｃを
切る際に、強誘電体膜１５ｃと、その下方の膜との選択
比がとれない場合には、一旦コントロールゲート１６を
ドライエッチングした後、強誘電体膜１５ｃをＨＣｌを
主成分とするウェットエッチングにより除去してから、
強誘電体膜１５ｃと、その下方の膜をエッチング除去す
ればよい。

【００３１】あるいは、図５および図６に示すように、
窒化膜を積んだ段階で１回目のエッチングを行い、次に
強誘電体膜を積んだ段階で２回目のエッチングを行い、
さらにコントロールゲートを積んだ段階で３回目のエッ
チングを行った後、イオン注入をしてもよい。すなわ
ち、図２（ａ）（ｂ）と同様にして窒化膜１５ｂまで積
んだ段階で、図５（ａ）に示すように、窒化膜１５ｂに
レジスト４１を塗布し、窒化膜１５ｂ、酸化膜１５ａ、
フローティングゲート１４およびトンネル酸化膜１３の
はみ出し部をエッチング除去して、シリコン基板１０を
露出させる。この状態で、図５（ｂ）に示すように、全
面に強誘電体膜１５ｃを積む。そして、図５（ｃ）に示
すように、強誘電体膜１５ｃ上にレジスト４２を塗布
し、強誘電体膜１５ｃのはみ出し部をエッチング除去し
て、シリコン基板１０を露出させる。さらに、図６
（ａ）に示すように、全面にコントロールゲート１６を
積む。そして、図６（ｂ）に示すように、コントロール
ゲート１６上にレジスト４３を塗布し、コントロールゲ
ート１６のはみ出し部をエッチング除去して、シリコン
基板１０を露出させる。その後の工程は、図３（ｃ）お
よび図４（ａ）（ｂ）と同様であるので、その説明を省
略する。

【００３２】上記製造工程において、キャパシタ絶縁膜
１５の最上層に強誘電体膜１５ｃを使用しているので、
スパッタリング、ＣＩＢ、ゾルゲル法等により、強誘電
体膜１５を窒化膜１５ｂ上に積み込むことができる。そ
のため、強誘電体膜１５を積む際には大きな熱ストレス
をかけなくて済み、サーマルパジットの低減の要請に応
えることができる。よって、さらなる素子の微細化に貢
献する。

【００３３】図７は不揮発性記憶素子における情報の書
込動作を示す図、図８は不揮発性記憶素子における情報
の消去動作を示す図、図９は不揮発性記憶素子における
情報の読出動作を示す図である。図７ないし図９を参照
しつつ、上記不揮発性記憶素子における情報の書き込
み、消去および読み出しの各動作について説明する。情
報の書き込みは、ソース領域１２ｂを接地電位としてお
き、コントロールゲート１６とドレイン領域１２ｃとの
間に正の高電界をかけることにより達成される。つま
り、コントロールゲート１６とドレイン領域１２ｃとの
間に正の高電界をかけると、ソース領域１２ｂ−ドレイ
ン領域１２ｃ間に飽和チャネル電流が流れる。その結
果、図７に示すように、ドレイン領域１２ｃの近傍のピ
ンチオフ領域(pinch off region)では、高電界により加
速されたエレクトロンがイオン化(impact ionization)
を起こし、ホットエレクトロンが発生する。このホット
エレクトロンは、トンネル酸化膜１３をＦＮトンネルし
てフローティングゲート１４内に注入される。これによ
り、情報の書き込み状態となる。このフローティングゲ
ート１４内に注入されたエレクトロンは、キャパシタ絶
縁膜１５によってフローティングゲート１４内に長時間
閉じ込められる。また、フローティングゲート１４内に
エレクトロンが蓄積されることによって、コントロール
ゲート１６のキャパシタ絶縁膜１５との界面付近には、
ホールが整列する。

【００３４】情報の消去は、ドレイン領域１３ｃを接地
電位としておき、コントロールゲート１６とソース領域
１２ｂとの間に正に高電界をかけることにより達成され
る。つまり、コントロールゲート１６とソース領域１２
ｂとの間に正に高電界をかけると、図８に示すように、
フローティングゲート１４内に蓄積されていたエレクト
ロンがソース領域１２ｂ内に引き抜かれる。これによ
り、情報の消去状態となる。

【００３５】ところで、フローティングゲート内にエレ
クトロンが蓄積されている状態と、蓄積されていない状
態とでは、不揮発性記憶素子のソース−ドレイン間を導
通させるための必要なゲート電圧が変化する。すなわ
ち、不揮発性記憶素子のソース−ドレイン間を導通させ
るためのしきい値電圧Ｖ_THは、フローティングゲート内
にエレクトロンを注入した状態で高いしきい値電圧Ｖ１
をとり、エレクトロンが未注入の状態では低いしきい値
Ｖ２をとる。このように、上記しきい値電圧Ｖ_THを２種
類に設定することで、「１」または「０」の二値データ
を不揮発性記憶素子に記憶させることができる。

【００３６】情報の読み出しは、ソース領域１２ｂを接
地電位としておき、ドレイン領域１２ｃにソース領域１
２ｂ−ドレイン領域１２ｃ間で電流を発生させ得る所定
の電圧を印加し、コントロールゲート１６に上記しきい
値電圧Ｖ１とＶ２の中間電圧であるセンス電圧を印加す
ることで達成される。つまり、フローティングゲート１
４内にエレクトロンが蓄積されている場合、コントロー
ルゲート１６のホールの影響は、図９（ａ）に示すよう
に、フローティングゲート１４内に蓄積されているエレ
クトロンで打ち消されてしまい、このホールの影響がシ
リコン基板１０の表面まで到達しない。そのため、ソー
ス領域１２ｂ−ドレイン領域１２ｃ間にチャネルが形成
されず、ドレイン領域１２ｃからソース領域１２ｂに電
流が流れない。一方、フローティングゲート１４内にエ
レクトロンが蓄積されていない場合には、図９（ｃ）に
示すように、コントロールゲート１６のホールの影響が
シリコン基板１０の表面まで及ぶ。そのため、ソース領
域１２ｂ−ドレイン領域１２ｃ間にチャネルが形成さ
れ、ドレイン領域１２ｃからソース領域１２ｂに電流が
流れる。この状態を図示しないデコーダおよびセンスア
ンプでセンシングすれば、不揮発性記憶素子に記憶され
ている情報が読み出される。

【００３７】なお、上記動作の説明においては、ホット
エレクトロン注入により情報の書き込みを行い、情報の
消去に際してはエレクトロンをソース側に抜く例につい
て説明したが、例えばゲート−基板間に高電圧をかけ、
ゲート−基板間にＦＮトンネル電流を発生させて、エレ
クトロンをバンド間トンネリング(band to band tunnel
ing)によりフローティングゲートに注入し、情報の消去
時にはゲート−基板間に書き込み時とは逆のバイアスを
かけ、エレクトロンをバンド間トンネリングにより基板
側に抜く等、その動作方法は種々考えられる。また、情
報の消去に際しては、紫外線を照射して、フローティン
グゲート内のエレクトロンを散逸させてもよい。

【００３８】ところで、上記不揮発性記憶素子において
は、キャパシタ絶縁膜の最上層に強誘電体膜を使用して
いるので、コントロールゲートに正の電界をかけても、
コントロールゲートからホールがキャパシタ絶縁膜の窒
化膜中に注入されず、窒化膜中でホールがフローティン
グゲートからのエレクトロンと再結合することはない。

【００３９】このように、キャパシタ絶縁膜の窒化膜中
において、フローティングゲートからのエレクトロン
と、コントロールゲートからのホールとが再結合しない
メカニズムを図１０に示す。図１０はＦＮＯ構造を有す
るキャパシタ絶縁膜のエネルギーバンド図である。図
中、Ｅ_FFはフローティングゲートのフェルミ準位、Ｅ_FC
はコントロールゲートのフェルミ準位、Ｂ_O は酸化膜の
ポテンシャル障壁、Ｂ_N は窒化膜のポテンシャル障壁、
Ｂ_F は強誘電体膜のポテンシャル障壁をそれぞれ示して
いる。

【００４０】図１０を参照して、コントロールゲートに
正の電界を加えると、電圧の大部分は比誘電率の低い酸
化膜にかかる。そのため、フローティングゲートのフェ
ルミ準位Ｅ_FFのみが所定の方向にずれる。その結果、酸
化膜のポテンシャル障壁Ｂ_Oのエレクトロンが通過する
幅Ｗ_O が狭くなる。これに伴って、フローティングゲー
ト内のエレクトロンが酸化膜をトンネルして、窒化膜中
に流入する。一方、強誘電体膜中の電界強度が非常に弱
い。そのため、強誘電体膜のポテンシャル障壁Ｂ_F のホ
ールが通過する幅Ｗ_F はあまり変化しない。その結果、
強誘電体膜のポテンシャル障壁Ｂ_F により、ホールの窒
化膜中への流入が阻止される。よって、窒化膜中におい
て、コントロールゲートからのホールと、フローティン
グゲートからのエレクトロンとが再結合することはな
く、リーク電流が発生しない。つまり、電荷保持特性が
よくなる。

【００４１】また、窒化膜中へのホールの注入は、強誘
電体膜で十分にブロックされるため、窒化膜に注入され
たホールによって酸化膜の電界を高めるといったことも
なくなる。したがって、酸化膜のポテンシャル障壁Ｂ_O
のエレクトロンが通過する幅Ｗ_O がより狭くなることも
なく、ＦＮトンネル電流Ｊ_o を必要以上に増加させない
で済む。よって、エレクトロンはフローティングゲート
内に効率よく蓄積される。つまり、素子の高速動作が可
能となる。

【００４２】さらに、前述したように、強誘電体膜を使
用することにより、電圧の大部分は比誘電率の低い酸化
膜にかかるため、プログラム電圧の低電圧化を図れる。
以上のことから、上記キャシタ絶縁膜の最上層に強誘電
体膜を使用した不揮発性記憶素子は、さらなる素子の高
性能化、微細化に適したものとなる。なお、本発明は上
記実施例に限定されるものではなく、本発明の範囲内で
多くの修正および変更を加え得ることは勿論である。

【００４３】例えば、上記実施例において、強誘電体膜
に代えて、例えばＴa₂Ｏ₅,ＢＳＴＯ等、誘電率が５０以
上の高誘電体膜を使用しても同様の効果を得ることがで
きる。また、Ｐ型シリコン基板に代えてＮ型シリコン基
板を使用してもよい。さらに、本発明のキャシタ構造を
ＤＲＡＭのキャパシタに適用してもよい。

【００４４】

【発明の効果】以上の説明から明らかな通り、本発明に
よると、電荷保持特性がよくなり、しかもサーマルパジ
ットの低減の要請に応えることができる。そのため、さ
らなる素子の高性能化、微細化に大きく貢献し得るとい
った優れた効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る不揮発性記憶素子の構
造を示す概略断面図である。

【図２】不揮発性記憶素子の製造方法を工程順に示す概
略断面図である。

【図３】図２につづく不揮発性記憶素子の製造方法を工
程順に示す概略断面図である。

【図４】図３につづく不揮発性記憶素子の製造方法を工
程順に示す概略断面図である。

【図５】不揮発性記憶素子に係る他の製造方法を工程順
に示す概略断面図である。

【図６】図５につづく不揮発性記憶素子に係る他の製造
方法を工程順に示す概略断面図である。

【図７】不揮発性記憶素子における情報の書込動作を示
す図である。

【図８】不揮発性記憶素子における情報の消去動作を示
す図である。

【図９】不揮発性記憶素子における情報の読出動作を示
す図である。

【図１０】ＦＮＯ構造を有するキャパシタ絶縁膜のエネ
ルギーバンド図である。

【図１１】従来の不揮発性記憶素子の構造を示す概略断
面図である。

【図１２】従来のＯＮＯ構造を有する不揮発性記憶素子
の構造を示す概略断面図である。

【図１３】ＯＮＯ構造を有するキャパシタ絶縁膜のエネ
ルギーバンド図である。

【符号の説明】

１０ シリコン基板 １２ａ チャネル領域 １２ｂ ソース領域 １２ｃ ドレイン領域 １３ トンネル酸化膜 １４ フローティングゲート １５ キャパシタ絶縁膜 １５ａ 酸化膜 １５ｂ 窒化膜 １５ｃ 強誘電体膜 １６ コントロールゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】電荷を注入したり、取り出したりすること
   で情報の記憶を行うものであって、 予め定める第１の導電型式をした半導体基板、 上記半導体基板の表面層に所定の間隔をあけて形成さ
   れ、上記第１の導電型式とは反対の第２の導電型式をし
   たソース領域およびドレイン領域、 上記ソース領域およびドレイン領域で挟まれるように生
   じるチャネル領域上に形成され、チャネル領域で発生し
   た電荷を通過させ得るトンネル絶縁膜、 上記トンネル絶縁膜上に形成され、トンネル絶縁膜を通
   過してきた電荷を蓄積するフローティングゲート、 上記フローティングゲート上に形成され、フローティン
   グゲートに注入された電荷を長時間閉じ込めておくため
   のものであって、酸化膜、窒化膜および高誘電体膜を順
   次積層したキャパシタ絶縁膜、ならびに上記キャパシタ
   絶縁膜上に形成され、所定の電圧が印加されるコントロ
   ールゲートを含むことを特徴とする不揮発性記憶素子。