JP3562715B2 - クロック再生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータ信号からクロックを抽出するクロック再生回路に関し、特にプルインレンジ、ジッタ特性等が入力信号のデータパタンに依存しない光受信機を実現するためのクロック再生回路に関するものである。
【０００２】
【従来の技術】
図８は従来のクロック再生回路の一例を示す図である（参考文献：C.R.Hogge,JR.,”A Self Correcting Clock Recovery Circuit”,Journal of Lightwave Tech.,vol.LT-3,No.6 1985,p1323)。
【０００３】
従来のクロック再生回路は、位相比較器２、ループフィルタ３、電圧制御発振器（以下、ＶＣＯと略記する）４、加算器１９から構成される。位相比較器２は位相差に比例した直流電圧成分を含む信号を出力する機能を有する。位相比較器には多くの構成が提案されているが、図８の構成が最も広く知られている。
【０００４】
入力データＤinはデータ入力端子１を経由してＤ型フリップフロップ（以下、Ｄ−ＦＦと略記する）９に入力される。また、ＶＣＯ４の出力信号はバッファ６を経由してＤ−ＦＦ９をトリガする。これにより入力データＤinがクロックＣＬＫによりリタイミングされた信号がＤ−ＦＦ９の出力に現れる。Ｄinとリタイミングされた信号とは排他的論理和ゲート（以下、ＥＸＯＲと略記する）１３の入力に接続される。ＥＸＯＲ１３はＤinとＣＬＫとの位相差に比例したパルス幅を持つ信号（位相比較信号１５）ＶＰを出力することになる。なお、ＥＸＯＲ１３は入力信号にエッジ（ハイレベルからローレベルへの遷移、またはローレベルからハイレベルヘの遷移）が生じた時にのみパルスを出力するので、ＶＰは位相差だけでなくエッジ密度にも比例した直流成分を持つ。
【０００５】
ＣＬＫの立ち上がりとＤinのエッジが一致する位相関係を基準（ゼロ）とした場合のＤinとＣＬＫとの位相差をφ（ラジアン）、入力信号Ｄinのエッジ密度係数（入力データＤinのエッジ数／クロックＣＬＫのエッジ数）をＤＦとすると、位相比較信号ＶＰの直流成分は、ハイレベルとローレベルの差電圧を単位電圧として、
ＶＰ＝φ・ＤＦ （１）
のように表される。ここで、０＜φ＜２πであり、０＜ＤＦ＜0.5である。
【０００６】
一方、Ｄ−ＦＦ９によりリタイミングされた信号はＤ−ＦＦ１０にも入力され、バッファ６の反転ＣＬＫ出力によりもう一度リタイミングされる。Ｄ−ＦＦ９の出力とＤ−ＦＦ１０の出力はＥＸＯＲ１４の入力に接続される。ＥＸＯＲ１４に入力される２信号はいずれもＶＣＯ４の出力によりリタイミングされているので、ＥＸＯＲ１４の出力（エッジ密度信号１６）ＶＥのパルス幅はＤinとＣＬＫとの位相差に無関係に一定（ＣＬＫのデューテイが正確に５０％である場合にはクロック周期の半分）となる。
【０００７】
ＥＸＯＲ１４はＥＸＯＲ１３と同様に入力信号にエッジが生じた時にのみパルスを出力するので、ＶＥはエッジ密度に比例した直流成分を持つ。ＣＬＫのデューテイが正確に５０％である場合、エッジ密度信号ＶＥの直流成分は、
ＶＥ＝π・ＤＦ （２）
のように表される。加算器１９は位相比較信号ＶＰとエッジ密度信号ＶＥとを入力し、その差の電圧を出力する。（１）、（２）式より加算器１９の出力ＶＰＥの直流成分は、
ＶＰＥ＝（φ−π）・ＤＦ （３）
のように表される。加算器１９の出力ＶＰＥはループフィルタ３を通過することにより帯域を制限された後、ＶＣＯ４に送出される。ＶＣＯ４の出力はクロック出力端子５に接続されると同時に、位相比較器２に戻されることにより、ＤinとＣＬＫとの間で位相同期が成立する。
【０００８】
ロック状態では、ＶＣＯ４はほぼ一定周波数で発振するため加算器１９の出力ＶＰＥの直流成分((３）式）はほぼ一定となる。この条件でエッジ密度係数ＤＦが変化すると、ＶＰＥを一定とするようにφが変化してロック状態を維持することになる。すなわち、φはＤＦによって変調を受けることになる。唯一、φがＤＦの影響を受けないのはφ＝πの場合である。φ＝πの場合でロック状態が実現している場合は、ＤＦが変化してもφはその値を変化することがない。
【０００９】
なお、リタイミングされたデータが必要な場合には、Ｄ−ＦＦ９の出力あるいはＤ−ＦＦ１０の出力を使用すれば良い。図８では、Ｄ−ＦＦ１０の出力をＤoutとしデータ出力端子３４に接続して外部に送出する構成としている。
【００１０】
図９は従来のクロック再生回路の動作を示す波形図である。入力端子１に与えられる(a)に示すＤin信号を(b)に示すＣＬＫ信号によりＤ−ＦＦ９によりリタイミングして(c)に示す信号１１を得、(a)に示すＤin信号とリタイミングされた(c)に示す信号からＥＸＯＲ１３により(f)に示す位相比較信号１５（＝ＶＰ）が得られる。また、リタイミングされた(c)に示す信号１１を(d)に示す反転ＣＬＫ信号によってＤ−ＦＦ１０によりさらにリタイミングして(e)に示す信号１２を得、こられの信号(c)と(e)からＥＸＯＲ１４により(g)に示すエッジ密度信号１６（＝ＶＥ）が得られる。(f)に示す位相比較信号と(g)に示すエッジ密度信号との差（＝ＶＰ−ＶＥ）が加算器１９の(h)に示す出力１７（＝ＶＰＥ）となる。
【００１１】
図９（Ｉ）はＣＬＫ信号の位相がＤin信号に対して進んでいる場合（０＜φ＜π）の動作であり、位相比較信号(f)のパルス幅はエッジ密度信号(g)のパルス幅よりも短く、加算器１９の出力ＶＰＥの直流成分は負となる。図９（III）はＣＬＫ信号の位相がＤin信号に対して遅れている場合（π＜φ＜２π）の動作であり、位相比較信号(f)のパルス幅はエッジ密度信号(g)のパルス幅よりも長く、加算器１９の出力ＶＰＥの直流成分は正となる。図９（II）はＣＬＫ信号とＤin信号との位相関係が最適の場合（φ＝π）の動作である。
【００１２】
最適な位相関係とは、Ｄ−ＦＦ９においてＣＬＫ信号の立ち上がりでＤin信号のちょうど中央を打ち抜く位相関係のことであり、Ｄ−ＦＦ９にとって最も位相余裕が大きい位相関係であるからである。この場合、位相比較信号(f)のパルス幅はエッジ密度信号(g)のパルス幅に一致しており、加算器１９の出力の直流成分はゼロとなる。これは（３）式においてφ＝πとした結果と一致する。
【００１３】
図１０は位相比較器２の位相比較特性（Ｄin−ＣＬＫの位相差φと、加算器１９の出力ＶＰＥの平均電圧との関係）である。入力データＤinのエッジ密度係数ＤＦを0.5と0.25の場合について示した。ＤＦの値は、Ｄinが０/１交番信号の場合に最高のＤＦ＝0.5となり、ＰＮ（疑似ノイズ）信号や通常のデータ伝送の場合にＤＦ＜0.5となる。
【００１４】
すでに説明したように、クロック再生回路の運用中（ロック時）には加算器１９の出力ＶＰＥの平均電圧はほぼ一定に保たれるので、運用中にＤＦの値が変化した場合、Ｄin−ＣＬＫの位相差φが影響を受けその値を変化させることになる。この時、Ｄin−ＣＬＫの位相差φそれ自身の値によってその影響の受け方の度合いが異なる。（II）に示すようにφがπに近い場合には、φはＤＦの値の変化による影響を受けにくく、φがπの場合には影響がなくなる。一方、φがπから大きく外れると大きな影響を受けることになる。すなわち、Ｄin−ＣＬＫの位相関係の最適点（II）は、Ｄ−ＦＦ９におけるＣＬＫによるＤin打ち抜きの位相余裕が最大である意味で最適であるのに加え、φがＤＦの影響を受けない唯一の位相関係である意味でも最適であると言うことができる。また、加算器１９の出力ＶＰＥの平均電圧も、ＤＦの影響を受けないのは、最適点（II）のみである。
【００１５】
図１１はＶＣＯ４の自走周波数と加算器１９の出力ＶＰＥの平均電圧との関係を示す図である。ロック状態での傾きが負であるが、これは同じビットレートに対して自走周波数が高い方向にシフトした場合に、加算器１９の出力ＶＰＥの平均電圧が低くなることによりロック状態を維持することを意味している。上述の通りＤＦの影響を受けない加算器１９の出力ＶＰＥの平均電圧はポイント（最適点（II））でしか存在しないため、ＤＦの影響を受けないＶＣＯ４の自走周波数もポイント（ロックレンジの中央）でしか存在しない。
【００１６】
【発明が解決しようとする課題】
以上説明したように、図８に示す従来のクロック再生回路では、位相比較特性がＤＦの影響を受けないＶＣＯ４の自走周波数は、ポイントでしか存在しない。仮にＶＣＯ４の自走周波数がこの最適点（II）よりも高い（Ｉ）となった場合を考える（図１１）。すると加算器１９の出力ＶＰＥの平均電圧はその値を下げることにより同期状態を維持する。この結果、図１０に（Ｉ）として示すように、Ｄin−ＣＬＫの位相差φはＤＦの値によって大きく変化を受けることになる。これは、Ｄ−ＦＦ９、Ｄ−ＦＦ１０の打ち抜きタイミングがＤＦにより大きく変調を受けることを意味する。
【００１７】
この結果、再生されるクロックＣoutの位相がＤＦによって変調されてしまうのに加え、リタイミングされた再生データＤoutの位相も同様にＤＦによって変調されてしまう。このように、ＤＦによりＣoutの位相やＤoutの位相が変調されると、ジッタの新たな発生や入力データＤinに含まれるジッタに対する耐力の低下の問題を引き起こす。また、ＤＦの違いによりロックレンジやプルインレンジがシフトするため、特定の範囲のＤＦに対してしか十分なプルインレンジが得られない。
【００１８】
以上の問題を回避するためには、ＶＣＯ４の自走周波数を最適点に調整しておく必要があり、かつＶＣＯ４の自走周波数が経年変化や環境変化（温度変化、電源電圧変動、入力データ振幅など）の影響を受けないように補償手段を備える必要がある。しかしながら、ＶＣＯの出荷時の個別調整は莫大な稼動を必要とするのに加え、ＶＣＯ４の自走周波数の経年変化を補償することは現実的には困難である。
【００１９】
さらに、ＶＣＯ４の自走周波数を最適点に調整しておいた場合であっても、図１０に示すように位相比較特性がＤＦ依存性を持つことは、位相同期回路のループ利得がＤＦ依存性を持つことを意味する。ループ利得は、ジッタ伝達などのジッタ特性に大きく影響を及ぼすため、システム要求を満足するように最適値に設計しておく必要がある。ループ利得の最適化設計を特定のＤＦに対して行うと、別のＤＦ値に対するループ利得が最適値から外れる結果となり、特定の範囲外のＤＦを持つデータが入力された場合に、ジッタ特性がシステム要求値を満足できない可能性が発生する。
【００２０】
本発明の目的は、位相比較特性が入力データパタンの影響を受けないようにして、エッジ密度係数の変化による性能劣化を抑えることができるようにしたクロック再生回路を提供することである。
【００２１】
【課題を解決するための手段】
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【００２２】
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【００２３】
このために第１の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力端子からの入力信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＶＰと前記入力信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＶＥとを出力する位相比較器と、前記位相比較器が基準となるエッジ密度の入力信号が入力された場合に出力するエッジ密度信号ＶＥと同じ直流成分をもつ基準エッジ密度信号ＶＥ０を発生する基準電圧発生器と、αを任意定数とし、前記位相比較信号ＶＰと前記エッジ密度信号ＶＥと前記基準エッジ密度信号ＶＥ０とを入力し、α（ＶＰ−ＶＥ)(ＶＥ０/ＶＥ）を出力する演算回路と、前記演算回路の出力信号から所定の帯域以下の成分を取り出し、前記電圧制御発振器に制御電圧として印加するループフィルタとを備え、前記電圧制御発振器の出力信号から再生クロックを得るよう構成した。
【００２４】
第２の発明は、第１の発明において、前記演算回路は、前記αを決める抵抗器群と、前記（ＶＰ−ＶＥ)(ＶＥ０/ＶＥ）の演算を行う差動増幅器及び乗算器とから構成されるようにした。
【００２５】
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【００２６】
削除
【００２７】
【発明の実施の形態】
本発明のクロック再生回路は、従来のクロック再生回路において減算を行う加算器を、除算を含む演算回路に置き換えることを最も主要な特徴とする。従来のクロック再生回路は加算器により位相比較信号ＶＰとエッジ密度信号ＶＥとの減算を行うことにより、加算器１９の出力ＶＰＥにおいて位相比較情報を取り出すのに対して、本発明のクロック再生回路は除算を含む演算回路により位相比較信号ＶＰとエッジ密度信号ＶＥとの除算を行うことにより、演算回路の出力においてエッジ密度情報を完全に相殺し位相比較情報のみを取り出すことが異なる。
【００２８】
従来のクロック再生回路では、Ｄin−ＣＬＫの位相差φがπの場合においてのみ、エッジ密度情報を完全に相殺できるのに対して、φがπから外れると加算器１９の出力ＶＰＥにエッジ密度係数ＤＦがリークしてしまう。このようなエッジ密度係数ＤＦのリークは、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化、ジッタ発生、ジッタ耐力劣化の原因となる。本発明はこのようなエッジ密度係数ＤＦの変化による性能劣化を抑えるためになされたものであり、除算を含む演算回路の適用により、Ｄin−ＣＬＫの位相差φがπから外れた場合においても演算回路の出力にエッジ密度係数がリークすることがない。
【００２９】
［第１の参考例］
図１は本発明の第１の参考例のクロック再生回路を示す図である。本参考例は、位相比較器２、ループフィルタ３、ＶＣＯ４、演算回路２０ａから構成される。位相比較器２は位相差に比例した直流電圧成分を含む信号を出力する機能を有する。入力データＤinはデータ入力端子１を経由してＤ−ＦＦ９に入力される。また、ＶＣＯ４の出力信号はバッファ６を経由してＤ−ＦＦ９をトリガする。
【００３０】
これにより入力データＤinがクロックＣＬＫによりリタイミングされた信号がＤ−ＦＦ９の出力に現れる。Ｄinとリタイミングされた信号とはＥＸＯＲ１３入力に接続される。ＥＸＯＲ１３はＤinとＣＬＫとの位相差に比例したパルス幅を持つ信号（位相比較信号１５）ＶＰを出力することになる。すでに述べたように、ＣＬＫの立ち上がりとＤinのエッジが一致する位相関係を基準（ゼロ）とした場合のＤinとＣＬＫとの位相差をφ（ラジアン）、入力信号のエッジ密度係数（入力データＤinのエッジ数／クロックＣＬＫのエッジ数）をＤＦとすると、位相比較信号ＶＰの直流成分は前記した（１）式で表される。
【００３１】
一方、Ｄ−ＦＦ９によりリタイミングされた信号はＤ−ＦＦ１０にも入力され、バッファ６の反転ＣＬＫ出力によりもう一度リタイミングされる。Ｄ−ＦＦ９の出力とＤ−ＦＦ１０の出力はＥＸＯＲ１４の入力に接続される。ＥＸＯＲ１４に入力される２信号はいずれもＶＣＯ４の出力によりリタイミングされているので、ＥＸＯＲ１４の出力（エッジ密度信号１６）ＶＥのパルス幅はＤinとＣＬＫとの位相差に無関係に一定（ＣＬＫのデューテイが正確に５０％である場合にはクロック周期の半分）となる。
【００３２】
ＥＸＯＲ１４はＥＸＯＲ１３と同様に入力信号にエッジが生じた時にのみパルスを出力するので、ＶＥはエッジ密度に比例した直流成分を持つ。ＣＬＫのデューテイが正確に５０％である場合、エッジ密度信号ＶＥの直流成分は前記した（２）式で表される。
【００３３】
演算回路２０ａは、位相比較器２の位相比較信号ＶＰ及びエッジ密度信号ＶＥを入力し、
ＶＰＥ＝α（ＶＰ−ＶＥ）/ＶＥ （４）
で表される直流成分を持つ信号ＶＰＥを出力する。ここで、αは任意定数である。位相比較較信号ＶＰは前記（１）式でされ、エッジ密度信号ＶＥは前記（２）式で表されるので、これらを代入すると（４）式は
ＶＰＥ＝（α/π)(φ−π） （５）
で表される。
【００３４】
すでに説明したように、従来のクロック再生回路においては、加算器１９の出力ＶＰＥにはエッジ密度係数ＤＦが含まれる((３）式）ため、位相差φがπから外れた場合には位相比較特性はＤＦの影響を受けていた。このようなエッジ密度情報のリークは、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化、ジッタ発生、ジッタ耐力劣化の原因となっていた。
【００３５】
これに対して、本参考例の演算回路２０ａの出力ＶＰＥにはＤＦが含まれない((５）式）ため、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はＤＦの影響を受けない。従って、演算回路２０ａの出力ＶＰＥにはエッジ密度情報のリークがないため、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化が抑圧され、ジッタ発生、ジッタ耐力劣化を防ぐことができる。
【００３６】
図２は位相比較器２の位相比較特性（Ｄin−ＣＬＫの位相差φと、演算回路２０ａの出力ＶＰＥの平均電圧との関係）である。入力データＤinのエッジ密度係数（ＤＦ）を0.5と0.25の場合について示した。クロック再生回路の運用中（ロック時）には演算回路２０ａの出力の平均電圧はほぼ一定に保たれるので、従来のクロック再生における位相比較特性（図１０）では、運用中にＤＦの値が変化した場合、Ｄin−ＣＬＫの位相差φが影響を受けその値を変化させていた。φがπから大きく外れるほど、大きな影響を受けていた。これに対して、本実施形態のクロック再生回路では、運用中にＤＦの値が変化しても、Ｄin−ＣＬＫの位相差φが影響を受けず一定であり、φがπから大きく外れた状態でクロック再生回路が同期状態を保っている場合であっても、影響を受けることはない。
【００３７】
すなわち、従来のクロック再生回路では、φがπ近くの値をとるようにＶＣＯ４の自走周波数を精度よく調整する必要があり、自走周波数をドリフトさせる温度変化や経年変化や電源電圧変動を抑える必要があったが、本参考例のクロック再生回路ではφがπから外れても性能劣化を引き起こさないため、ＶＣＯ４の自走周波数を精度よく調整する必要がなく、自走周波数をドリフトさせる温度変化や経年変化や電源電圧変動に対しても許容範囲を緩和させることが可能となるのである。
【００３８】
図３は本発明の第１の参考例における演算回路２０ａの１つの具体的な回路２０ｂを与えるものである。図３における演算回路２０ｂは、差動増幅器５ｌ、乗算器５２、抵抗値Ｒ１の抵抗器５３，５４、抵抗値Ｒ２の抵抗器５５，５６から構成されている。以降、演算回路２０ｂの入出力関係、すなわち位相比較信号ＶＰ、エッジ密度信号ＶＥ、演算回路２０ｂの出力ＶＰＥの関係を説明する。
【００３９】
比例係数をＫ（任意定数）とすると、乗算器５２の出力ＶＭは、
ＶＭ＝Ｋ・ＶＰＥ・ＶＥ （６）
で表される。一方、差動増幅器５ｌの正入力端子（＋）の電圧ＶＩＮＰは抵抗器５４と抵抗器５６の電圧分割により、
ＶＩＮＰ＝（ＶＥ−０)(Ｒ２/(Ｒｌ＋Ｒ２))＋０ （７）
で与えられる。また、差動増幅器５ｌの負入力端子（−）の電圧ＶＩＮＭは抵抗器５３と抵抗器５５の電圧分割により、
ＶＩＮＭ＝（ＶＰ−ＶＭ)(Ｒ２/(Ｒｌ＋Ｒ２))＋ＶＭ （８）
で与えられる。差動増幅器５ｌの利得が十分に大きいと仮定すると、閉ループ差動増幅器の入力間には仮想短絡（バーチャルショート）の性質が表れ、
ＶＩＮＰ＝ＶＩＮＭ （９）
となる。よって、（７），（８），（９）式より、乗算器５２の出力ＶＭは、
ＶＭ＝−（Ｒ２/Ｒ１)(ＶＰ−ＶＥ） （１０）
で表される。（６），（１０）式は同じノードの電圧を表すので一致する必要がある。この条件より、演算回路２０ｂの出力ＶＰＥは、
ＶＰＥ＝−（Ｒ２/Ｒ１)(１/Ｋ)(ＶＰ−ＶＥ）/ＶＥ （１１）
で与えられる。
【００４０】
（１１）式によって与えられる演算回路２０ｂの出力ＶＰＥの表式は、α＝−（Ｒ２/Ｒ１)(１/Ｋ)と定義すれば（４）式と一致する。すなわち、図３に示す演算回路２０ｂは本発明の第１の参考例における演算回路２０ａの実現例の一つとなっている。ここで、αの符号は上記の例では負になっているが、乗算器５２、差動増幅器５１の接続の極性、ＶＣＯ４の変調極性等により変化するものであるので、現実の回路においてはトータルとして位相同期が成立する極性を選べば良い。
【００４１】
なお、位相比較器２の構成は図１の構成に限られない。すなわち、Ｄ−ＦＦ１０を遅延回路で実現することもできるし（参考文献：C.R.Hogge,JR.,"A Self Correcting Clock Recovery Circuit",Journal of Lightwave Tech.,vol.LT-3,no.6,1985,p1323）、さらにその遅延回路にはＤ−ＦＦ９の出力の代わりにＤinを直接入力するようにしてもよい。また、ＥＸＯＲ１３、ＥＸＯＲ１４を論理積ゲート３５，３６に変更（参考文献：特開2000-68991）しバッファ３９を追加した位相比較器４０（図１２）を本発明の位相比較器として使用しても同様の効果が得られる。すなわち、図１２の位相比較器４０を使用したクロック再生回路においても、位相比較特性がＤＦの影響を受けないＶＣＯ４の自走周波数はポイントでしか存在しないという問題を有するが、この位相比較器４０を第１の参考例の位相比較器２として適用するすることで、ＤＦの影響を受けない位相比較特性を実現することができる。
【００４２】
［第１の実施形態］
図４は本発明の第１の実施の形態のクロック再生回路を示す図である。本実施の形態は位相比較器２、ループフィルタ３、ＶＣＯ４、演算回路２１ａ、基準電圧発生器５７ａから構成される。第１の参考例との違いは、基準電圧発生器５７ａを新たに設け、この出力ＶＥ０を演算回路２１ａに入力する点にある。
【００４３】
演算回路２１ａは、位相比較器２の位相比較信号ＶＰ及びエッジ密度信号ＶＥを入力し、
ＶＰＥ＝α（ＶＰ−ＶＥ)(ＶＥ０/ＶＥ） （１２）
で表される直流成分を持つ信号ＶＰＥを出力する。ここで、αは任意定数である。また、ＶＥ０は基準電圧発生器５７ａ出力であり、基準となるエッジ密度係数ＤＦ（例えばＤＦ＝0.5）の場合にエッジ密度信号ＶＥに含まれる直流成分と同じ直流成分を持つ信号であるとする。すなわち、基準となるエッジ密度係数をＤＦ＝ＤＦ０とすると、基準電圧発生器５７ａの出力は前記の（２）式より、
ＶＥＯ＝π・ＤＦ０ （１３）
で表される。位相比較信号ＶＰは前記の（１）式で表され、エッジ密度信号ＶＥは前記の（２）式で表されるので、これらと（１３）式を用いると（１２）式は位相差φ及び基準となるエッジ密度係数ＤＦ０の関数として、
ＶＰＥ＝（α・ＤＦ０)(φ−π） （１４）
で表される。
【００４４】
以上より、本実施形態の演算回路２１ａの出力ＶＰＥにはＤＦが含まれない((１４）式）ため、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はＤＦの影響を受けない。本発明の第１の実施の形態の位相比較特性は本発明の第１の参考例の位相比較特性（図２）と同じ形状の特性となる。従って、演算回路２１ａの出力ＶＰＥにはエッジ密度情報のリークがないため、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化が抑圧され、ジッタ発生、ジッタ耐力劣化を防ぐことができることになる。
【００４５】
図５は本発明の第１の実施の形態における演算回路２１ａ及び基準電圧発生器５７ａを具体化した演算回路２１ｂ及び基準電圧発生器５７ｂを与えるものである。図５における演算回路２１ｂは、差動増幅器５８、乗算器６４、抵抗値Ｒｌの抵抗器６０、６１、抵抗値Ｒ２の抵抗器６２、６３から構成されている。本実施形態の演算回路２１ｂは、第１の参考例の演算回路２０ｂ（図３）と比較して、乗算器６４が付加されている点が異なる。（１１）式に乗算器６４の付加分を反映させると、演算回路２１ｂ出力ＶＰＥは、
ＶＰＥ＝−(Ｒ２/Ｒｌ)(Ｋｂ/Ｋａ)(ＶＰ−ＶＥ)(ＶＥ０/ＶＥ） （１５）
で表されることが分かる。ここでは、乗算器５９の係数をＫａ、乗算器６４の係数をＫｂとした。（１５）式によって与えられる演算回路２１ｂの出力ＶＰＥの表式は、α＝−（Ｒ２/R1)(Ｋｂ／Ｋａ）と定義すれば（１２）式と一致する。すなわち、図５に示す演算回路２１ｂは本発明第１の実施の形態における演算回路２１ａの実現例の一つとなっている。
【００４６】
また、図５における基準電圧発生器５７ｂは、分周器７０、遅延回路７１、ＥＸＯＲ７２から構成されている。基準のエッジ密度係数ＤＦ０を0.5とする場合を例に説明する。この場合には、分周器７０の分周比を１/２とし、遅延回路７１の遅延時間をクロック周期の１/２に選択すればよい。こうすれば、分周器７０出力信号は０/１交番信号データ（ＤＦ＝0.5）となり、ＥＸＯＲ７２は、Ｄinを０/１交番信号とした場合にＥＸＯＲ１４が出力するエッジ密度信号ＶＥと同等の信号を出力する。また、基準のエッジ密度係数ＤＦ０を0.25とする場合は、分周器７０の分周比を１/４とし、遅延回路７１の遅延時間をクロック周期の１/２に選択すればよい。こうすれば、分周器７０出力信号は００１１の繰り返しパタン（ＤＦ＝0.25）となる。
【００４７】
この第１の実施の形態のクロック再生回路では、その演算回路２１ｂの出力ＶＰＥの表式((１５）式）の各分子分母が対称的に表現される特徴を有する。第１の参考例のクロック再生回路における演算回路２０ｂの出力ＶＰＥの表式((１１）式）は分子分母が対称的でないため、例えば乗算器５２の係数Ｋ等の回路定数が設計値からずれて製造された場合、ループ利得のずれを招く。これに対して第１の実施の形態のクロック再生回路では、回路定数の絶対精度の要求を緩和できる利点がある。これは製造・出荷時の調整コストの低減及び歩留り向上に効果がある。
【００４８】
［第２の参考例］
図６は本発明の第２の参考例のクロック再生回路を示す図である。本参考例は位相比較器２、ループフィルタ３、ＶＣＯ４、演算回路２２ａから構成される。演算回路２２ａは、位相比較器２の位相比較信号ＶＰ及びエッジ密度信号ＶＥを入力し、
ＶＰＥ＝α(ＶＰ/ＶＥ） （１６）
で表される直流成分を持つ信号ＶＰＥを出力する。ここで、αは任意定数である。位相比較信号ＶＰは前記の（１）式で表され、エッジ密度信号ＶＥは前記の（２）式で表されるので、これらを代入すると、（１６）式は、
ＶＰＥ＝α（φ/π） （１７）
で表される。以上より、本参考例の演算回路２２ａの出力ＶＰＥにはＤＦが含まれない((１７）式）ため、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はＤＦの影響を受けない。
【００４９】
本発明の第２の参考例の位相比較特性は、本発明の第１の参考例の位相比較特性（図２）と同じ形状の特性となる。従って、演算回路２２ａの出力ＶＰＥにはエッジ密度情報のリークがないため、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化が抑圧され、ジッタ発生、ジッタ耐力劣化を防ぐことができる。
【００５０】
図７は本発明第２の参考例における演算回路２２ａを具体化した演算回路２２ｂを与えるものである。図７における演算回路２２ｂは、差動増幅器６５、乗算器６６、抵抗値Ｒｌの抵抗器６７、抵抗値Ｒ２の抵抗器６９、抵抗値Ｒｃの抵抗器６８から構成されている。比例係数をＫ（任意定数）とすると、乗算器６６の出力ＶＭは、
ＶＭ＝Ｋ・ＶＰＥ・ＶＥ （１８）
で表される。一方、差動増幅器６５の正入力端子（＋）の電圧ＶＩＮＰは、抵抗器６８の抵抗値Ｒｃとして正入力端子の入力インピーダンスよりも十分小さい値を選ぶことにより、
ＶＩＮＰ＝０ （１９）
で与えられる。また、差動増幅器６５の負入力端子（−）の電圧ＶＩＮＭは抵抗器６７と抵抗器６９の電圧分割により、
ＶＩＮＭ＝(ＶＰ−ＶＭ)(Ｒ２/(Ｒｌ＋Ｒ２))＋ＶＭ （２０）
で与えられる。差動増幅器６５の利得が十分に大きいと仮定すると、閉ループ差動増幅器の入力間には仮想短絡（バーチャルショート）の性質が表れ、
ＶＩＮＰ＝ＶＩＮＭ （２１）
となる。よって、（１９），（２０），（２１）式より、乗算器６６の出力ＶＭは、
ＶＭ＝−（Ｒ２/Ｒ１)・ＶＰ （２２）
で表される。（１８），（２２）式は同じノードの電圧を表すので一致する必要がある。この条件より、演算回路２２ｂの出力ＶＰＥは、
ＶＰＥ＝−(Ｒ２/Ｒ１)(１/Ｋ)(ＶＰ/ＶＥ） （２３）
で与えられる。（２３）式によって与えられる演算回路２２ｂの出力ＶＰＥの表式はα＝−（Ｒ２/Ｒ１)(１/Ｋ)と定義すれば（１６）式と一致する。すなわち、図７に示す演算回路２２ｂは本発明第２の参考例における演算回路２２ａの実現例の一つとなっている。
【００５１】
第２の参考例のクロック再生回路は、従来のクロック再生回路における加算器を、除算を行う演算回路２２ｂに置き換えたことを特徴とし、第１の参考例、第１の実施の形態のクロック再生回路と比較してより簡単な回路で実現でき、部品点数が少なく小型化が図れる特徴を持つ。
【００５２】
【発明の効果】
本発明のクロック再生回路は、演算回路の出力においてエッジ密度情報を完全に相殺し位相比較情報のみを取出すことができる。この結果、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はエッジ密度（データパタンの種類、エッジ密度の時間的な揺らぎ）の影響を受けない効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の参考例のクロック再生回路の回路図である。
【図２】図１のクロック再生回路の位相比較器２の位相比較特性図である。
【図３】図１のクロック再生回路において演算回路２０ａを２０ｂとして具体化した回路図である。
【図４】本発明の第１の実施の形態のクロック再生回路の回路図である。
【図５】図４のクロック再生回路において演算回路２１ａ及び基準電圧発生器の５７ａを２１ｂ、５７ｂとして具体化した回路図である。
【図６】本発明の第２の参考例の形態のクロック再生回路の回路図である。
【図７】図６のクロック再生回路において演算回路２２ａを２２ｂとして具体化した回路図である。
【図８】従来のクロック再生回路の一例を示す回路図である。
【図９】図８の従来のクロック再生回路の動作を示す波形図である。
【図１０】図８の従来のクロック再生回路の位相比較器２の位相比較特性図である。
【図１１】図８の従来のクロック再生回路のＶＣＯ４の自走周波数と加算器１９の出力の平均電圧との関係を示す特性図である。
【図１２】図８の従来のクロック再生回路の別の位相比較器部分の構成例を示す回路図である。
【符号の説明】
１：データＤinの入力端子
２：位相比較器
３：ループフィルタ
４：ＶＣＯ（電圧制御発振器）
５：クロックＣＬＫの出力端子
６：バッファ
７：バッファ６の非反転出力
８：バッファ６の反転出力
９，１０：Ｄ−ＦＦ（Ｄ型フリップフロップ）
ｌｌ：Ｄ−ＦＦ９の出力
１２：Ｄ−ＦＦ１０の出力
１３，１４：ＥＸＯＲ（排他的論理和ゲート）
Ｉ５：ＥＸＯＲ１３の出力ＶＰ
１６：ＥＸＯＲ１４の出力ＶＥ
１７：加算器１９、演算回路２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂの出力ＶＰＥ
１８：ループフィルタ３の出力
１９：加算器
２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ：演算回路
３５，３６：論理積ゲート
３７：論理積ゲート３５の出力
３８：論理積ゲート３６の出力
３９：バッファ
４０：位相比較器
５ｌ：差動増幅器 ５２：乗算器
５３〜５６：抵抗器
５７ａ、５７ｂ：基準電圧発生器
５８：差動増幅器
５９：乗算器
６０〜６３：抵抗器
６４：乗算器
６５：差動増幅器
６６：乗算器
６７〜６９：抵抗器
７０：分周器
７１：遅延回路
７２：ＥＸＯＲ
【発明の属する技術分野】
本発明は、シリアルデータ信号からクロックを抽出するクロック再生回路に関し、特にプルインレンジ、ジッタ特性等が入力信号のデータパタンに依存しない光受信機を実現するためのクロック再生回路に関するものである。
【０００２】
【従来の技術】
図８は従来のクロック再生回路の一例を示す図である（参考文献：C.R.Hogge,JR.,”A Self Correcting Clock Recovery Circuit”,Journal of Lightwave Tech.,vol.LT-3,No.6 1985,p1323)。
【０００３】
従来のクロック再生回路は、位相比較器２、ループフィルタ３、電圧制御発振器（以下、ＶＣＯと略記する）４、加算器１９から構成される。位相比較器２は位相差に比例した直流電圧成分を含む信号を出力する機能を有する。位相比較器には多くの構成が提案されているが、図８の構成が最も広く知られている。
【０００４】
入力データＤinはデータ入力端子１を経由してＤ型フリップフロップ（以下、Ｄ−ＦＦと略記する）９に入力される。また、ＶＣＯ４の出力信号はバッファ６を経由してＤ−ＦＦ９をトリガする。これにより入力データＤinがクロックＣＬＫによりリタイミングされた信号がＤ−ＦＦ９の出力に現れる。Ｄinとリタイミングされた信号とは排他的論理和ゲート（以下、ＥＸＯＲと略記する）１３の入力に接続される。ＥＸＯＲ１３はＤinとＣＬＫとの位相差に比例したパルス幅を持つ信号（位相比較信号１５）ＶＰを出力することになる。なお、ＥＸＯＲ１３は入力信号にエッジ（ハイレベルからローレベルへの遷移、またはローレベルからハイレベルヘの遷移）が生じた時にのみパルスを出力するので、ＶＰは位相差だけでなくエッジ密度にも比例した直流成分を持つ。
【０００５】
ＣＬＫの立ち上がりとＤinのエッジが一致する位相関係を基準（ゼロ）とした場合のＤinとＣＬＫとの位相差をφ（ラジアン）、入力信号Ｄinのエッジ密度係数（入力データＤinのエッジ数／クロックＣＬＫのエッジ数）をＤＦとすると、位相比較信号ＶＰの直流成分は、ハイレベルとローレベルの差電圧を単位電圧として、
ＶＰ＝φ・ＤＦ （１）
のように表される。ここで、０＜φ＜２πであり、０＜ＤＦ＜0.5である。
【０００６】
一方、Ｄ−ＦＦ９によりリタイミングされた信号はＤ−ＦＦ１０にも入力され、バッファ６の反転ＣＬＫ出力によりもう一度リタイミングされる。Ｄ−ＦＦ９の出力とＤ−ＦＦ１０の出力はＥＸＯＲ１４の入力に接続される。ＥＸＯＲ１４に入力される２信号はいずれもＶＣＯ４の出力によりリタイミングされているので、ＥＸＯＲ１４の出力（エッジ密度信号１６）ＶＥのパルス幅はＤinとＣＬＫとの位相差に無関係に一定（ＣＬＫのデューテイが正確に５０％である場合にはクロック周期の半分）となる。
【０００７】
ＥＸＯＲ１４はＥＸＯＲ１３と同様に入力信号にエッジが生じた時にのみパルスを出力するので、ＶＥはエッジ密度に比例した直流成分を持つ。ＣＬＫのデューテイが正確に５０％である場合、エッジ密度信号ＶＥの直流成分は、
ＶＥ＝π・ＤＦ （２）
のように表される。加算器１９は位相比較信号ＶＰとエッジ密度信号ＶＥとを入力し、その差の電圧を出力する。（１）、（２）式より加算器１９の出力ＶＰＥの直流成分は、
ＶＰＥ＝（φ−π）・ＤＦ （３）
のように表される。加算器１９の出力ＶＰＥはループフィルタ３を通過することにより帯域を制限された後、ＶＣＯ４に送出される。ＶＣＯ４の出力はクロック出力端子５に接続されると同時に、位相比較器２に戻されることにより、ＤinとＣＬＫとの間で位相同期が成立する。
【０００８】
ロック状態では、ＶＣＯ４はほぼ一定周波数で発振するため加算器１９の出力ＶＰＥの直流成分((３）式）はほぼ一定となる。この条件でエッジ密度係数ＤＦが変化すると、ＶＰＥを一定とするようにφが変化してロック状態を維持することになる。すなわち、φはＤＦによって変調を受けることになる。唯一、φがＤＦの影響を受けないのはφ＝πの場合である。φ＝πの場合でロック状態が実現している場合は、ＤＦが変化してもφはその値を変化することがない。
【０００９】
なお、リタイミングされたデータが必要な場合には、Ｄ−ＦＦ９の出力あるいはＤ−ＦＦ１０の出力を使用すれば良い。図８では、Ｄ−ＦＦ１０の出力をＤoutとしデータ出力端子３４に接続して外部に送出する構成としている。
【００１０】
図９は従来のクロック再生回路の動作を示す波形図である。入力端子１に与えられる(a)に示すＤin信号を(b)に示すＣＬＫ信号によりＤ−ＦＦ９によりリタイミングして(c)に示す信号１１を得、(a)に示すＤin信号とリタイミングされた(c)に示す信号からＥＸＯＲ１３により(f)に示す位相比較信号１５（＝ＶＰ）が得られる。また、リタイミングされた(c)に示す信号１１を(d)に示す反転ＣＬＫ信号によってＤ−ＦＦ１０によりさらにリタイミングして(e)に示す信号１２を得、こられの信号(c)と(e)からＥＸＯＲ１４により(g)に示すエッジ密度信号１６（＝ＶＥ）が得られる。(f)に示す位相比較信号と(g)に示すエッジ密度信号との差（＝ＶＰ−ＶＥ）が加算器１９の(h)に示す出力１７（＝ＶＰＥ）となる。
【００１１】
図９（Ｉ）はＣＬＫ信号の位相がＤin信号に対して進んでいる場合（０＜φ＜π）の動作であり、位相比較信号(f)のパルス幅はエッジ密度信号(g)のパルス幅よりも短く、加算器１９の出力ＶＰＥの直流成分は負となる。図９（III）はＣＬＫ信号の位相がＤin信号に対して遅れている場合（π＜φ＜２π）の動作であり、位相比較信号(f)のパルス幅はエッジ密度信号(g)のパルス幅よりも長く、加算器１９の出力ＶＰＥの直流成分は正となる。図９（II）はＣＬＫ信号とＤin信号との位相関係が最適の場合（φ＝π）の動作である。
【００１２】
最適な位相関係とは、Ｄ−ＦＦ９においてＣＬＫ信号の立ち上がりでＤin信号のちょうど中央を打ち抜く位相関係のことであり、Ｄ−ＦＦ９にとって最も位相余裕が大きい位相関係であるからである。この場合、位相比較信号(f)のパルス幅はエッジ密度信号(g)のパルス幅に一致しており、加算器１９の出力の直流成分はゼロとなる。これは（３）式においてφ＝πとした結果と一致する。
【００１３】
図１０は位相比較器２の位相比較特性（Ｄin−ＣＬＫの位相差φと、加算器１９の出力ＶＰＥの平均電圧との関係）である。入力データＤinのエッジ密度係数ＤＦを0.5と0.25の場合について示した。ＤＦの値は、Ｄinが０/１交番信号の場合に最高のＤＦ＝0.5となり、ＰＮ（疑似ノイズ）信号や通常のデータ伝送の場合にＤＦ＜0.5となる。
【００１４】
すでに説明したように、クロック再生回路の運用中（ロック時）には加算器１９の出力ＶＰＥの平均電圧はほぼ一定に保たれるので、運用中にＤＦの値が変化した場合、Ｄin−ＣＬＫの位相差φが影響を受けその値を変化させることになる。この時、Ｄin−ＣＬＫの位相差φそれ自身の値によってその影響の受け方の度合いが異なる。（II）に示すようにφがπに近い場合には、φはＤＦの値の変化による影響を受けにくく、φがπの場合には影響がなくなる。一方、φがπから大きく外れると大きな影響を受けることになる。すなわち、Ｄin−ＣＬＫの位相関係の最適点（II）は、Ｄ−ＦＦ９におけるＣＬＫによるＤin打ち抜きの位相余裕が最大である意味で最適であるのに加え、φがＤＦの影響を受けない唯一の位相関係である意味でも最適であると言うことができる。また、加算器１９の出力ＶＰＥの平均電圧も、ＤＦの影響を受けないのは、最適点（II）のみである。
【００１５】
図１１はＶＣＯ４の自走周波数と加算器１９の出力ＶＰＥの平均電圧との関係を示す図である。ロック状態での傾きが負であるが、これは同じビットレートに対して自走周波数が高い方向にシフトした場合に、加算器１９の出力ＶＰＥの平均電圧が低くなることによりロック状態を維持することを意味している。上述の通りＤＦの影響を受けない加算器１９の出力ＶＰＥの平均電圧はポイント（最適点（II））でしか存在しないため、ＤＦの影響を受けないＶＣＯ４の自走周波数もポイント（ロックレンジの中央）でしか存在しない。
【００１６】
【発明が解決しようとする課題】
以上説明したように、図８に示す従来のクロック再生回路では、位相比較特性がＤＦの影響を受けないＶＣＯ４の自走周波数は、ポイントでしか存在しない。仮にＶＣＯ４の自走周波数がこの最適点（II）よりも高い（Ｉ）となった場合を考える（図１１）。すると加算器１９の出力ＶＰＥの平均電圧はその値を下げることにより同期状態を維持する。この結果、図１０に（Ｉ）として示すように、Ｄin−ＣＬＫの位相差φはＤＦの値によって大きく変化を受けることになる。これは、Ｄ−ＦＦ９、Ｄ−ＦＦ１０の打ち抜きタイミングがＤＦにより大きく変調を受けることを意味する。
【００１７】
この結果、再生されるクロックＣoutの位相がＤＦによって変調されてしまうのに加え、リタイミングされた再生データＤoutの位相も同様にＤＦによって変調されてしまう。このように、ＤＦによりＣoutの位相やＤoutの位相が変調されると、ジッタの新たな発生や入力データＤinに含まれるジッタに対する耐力の低下の問題を引き起こす。また、ＤＦの違いによりロックレンジやプルインレンジがシフトするため、特定の範囲のＤＦに対してしか十分なプルインレンジが得られない。
【００１８】
以上の問題を回避するためには、ＶＣＯ４の自走周波数を最適点に調整しておく必要があり、かつＶＣＯ４の自走周波数が経年変化や環境変化（温度変化、電源電圧変動、入力データ振幅など）の影響を受けないように補償手段を備える必要がある。しかしながら、ＶＣＯの出荷時の個別調整は莫大な稼動を必要とするのに加え、ＶＣＯ４の自走周波数の経年変化を補償することは現実的には困難である。
【００１９】
さらに、ＶＣＯ４の自走周波数を最適点に調整しておいた場合であっても、図１０に示すように位相比較特性がＤＦ依存性を持つことは、位相同期回路のループ利得がＤＦ依存性を持つことを意味する。ループ利得は、ジッタ伝達などのジッタ特性に大きく影響を及ぼすため、システム要求を満足するように最適値に設計しておく必要がある。ループ利得の最適化設計を特定のＤＦに対して行うと、別のＤＦ値に対するループ利得が最適値から外れる結果となり、特定の範囲外のＤＦを持つデータが入力された場合に、ジッタ特性がシステム要求値を満足できない可能性が発生する。
【００２０】
本発明の目的は、位相比較特性が入力データパタンの影響を受けないようにして、エッジ密度係数の変化による性能劣化を抑えることができるようにしたクロック再生回路を提供することである。
【００２１】
【課題を解決するための手段】
削除
【００２２】
削除
【００２３】
このために第１の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力端子からの入力信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＶＰと前記入力信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＶＥとを出力する位相比較器と、前記位相比較器が基準となるエッジ密度の入力信号が入力された場合に出力するエッジ密度信号ＶＥと同じ直流成分をもつ基準エッジ密度信号ＶＥ０を発生する基準電圧発生器と、αを任意定数とし、前記位相比較信号ＶＰと前記エッジ密度信号ＶＥと前記基準エッジ密度信号ＶＥ０とを入力し、α（ＶＰ−ＶＥ)(ＶＥ０/ＶＥ）を出力する演算回路と、前記演算回路の出力信号から所定の帯域以下の成分を取り出し、前記電圧制御発振器に制御電圧として印加するループフィルタとを備え、前記電圧制御発振器の出力信号から再生クロックを得るよう構成した。
【００２４】
第２の発明は、第１の発明において、前記演算回路は、前記αを決める抵抗器群と、前記（ＶＰ−ＶＥ)(ＶＥ０/ＶＥ）の演算を行う差動増幅器及び乗算器とから構成されるようにした。
【００２５】
削除
【００２６】
削除
【００２７】
【発明の実施の形態】
本発明のクロック再生回路は、従来のクロック再生回路において減算を行う加算器を、除算を含む演算回路に置き換えることを最も主要な特徴とする。従来のクロック再生回路は加算器により位相比較信号ＶＰとエッジ密度信号ＶＥとの減算を行うことにより、加算器１９の出力ＶＰＥにおいて位相比較情報を取り出すのに対して、本発明のクロック再生回路は除算を含む演算回路により位相比較信号ＶＰとエッジ密度信号ＶＥとの除算を行うことにより、演算回路の出力においてエッジ密度情報を完全に相殺し位相比較情報のみを取り出すことが異なる。
【００２８】
従来のクロック再生回路では、Ｄin−ＣＬＫの位相差φがπの場合においてのみ、エッジ密度情報を完全に相殺できるのに対して、φがπから外れると加算器１９の出力ＶＰＥにエッジ密度係数ＤＦがリークしてしまう。このようなエッジ密度係数ＤＦのリークは、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化、ジッタ発生、ジッタ耐力劣化の原因となる。本発明はこのようなエッジ密度係数ＤＦの変化による性能劣化を抑えるためになされたものであり、除算を含む演算回路の適用により、Ｄin−ＣＬＫの位相差φがπから外れた場合においても演算回路の出力にエッジ密度係数がリークすることがない。
【００２９】
［第１の参考例］
図１は本発明の第１の参考例のクロック再生回路を示す図である。本参考例は、位相比較器２、ループフィルタ３、ＶＣＯ４、演算回路２０ａから構成される。位相比較器２は位相差に比例した直流電圧成分を含む信号を出力する機能を有する。入力データＤinはデータ入力端子１を経由してＤ−ＦＦ９に入力される。また、ＶＣＯ４の出力信号はバッファ６を経由してＤ−ＦＦ９をトリガする。
【００３０】
これにより入力データＤinがクロックＣＬＫによりリタイミングされた信号がＤ−ＦＦ９の出力に現れる。Ｄinとリタイミングされた信号とはＥＸＯＲ１３入力に接続される。ＥＸＯＲ１３はＤinとＣＬＫとの位相差に比例したパルス幅を持つ信号（位相比較信号１５）ＶＰを出力することになる。すでに述べたように、ＣＬＫの立ち上がりとＤinのエッジが一致する位相関係を基準（ゼロ）とした場合のＤinとＣＬＫとの位相差をφ（ラジアン）、入力信号のエッジ密度係数（入力データＤinのエッジ数／クロックＣＬＫのエッジ数）をＤＦとすると、位相比較信号ＶＰの直流成分は前記した（１）式で表される。
【００３１】
一方、Ｄ−ＦＦ９によりリタイミングされた信号はＤ−ＦＦ１０にも入力され、バッファ６の反転ＣＬＫ出力によりもう一度リタイミングされる。Ｄ−ＦＦ９の出力とＤ−ＦＦ１０の出力はＥＸＯＲ１４の入力に接続される。ＥＸＯＲ１４に入力される２信号はいずれもＶＣＯ４の出力によりリタイミングされているので、ＥＸＯＲ１４の出力（エッジ密度信号１６）ＶＥのパルス幅はＤinとＣＬＫとの位相差に無関係に一定（ＣＬＫのデューテイが正確に５０％である場合にはクロック周期の半分）となる。
【００３２】
ＥＸＯＲ１４はＥＸＯＲ１３と同様に入力信号にエッジが生じた時にのみパルスを出力するので、ＶＥはエッジ密度に比例した直流成分を持つ。ＣＬＫのデューテイが正確に５０％である場合、エッジ密度信号ＶＥの直流成分は前記した（２）式で表される。
【００３３】
演算回路２０ａは、位相比較器２の位相比較信号ＶＰ及びエッジ密度信号ＶＥを入力し、
ＶＰＥ＝α（ＶＰ−ＶＥ）/ＶＥ （４）
で表される直流成分を持つ信号ＶＰＥを出力する。ここで、αは任意定数である。位相比較較信号ＶＰは前記（１）式でされ、エッジ密度信号ＶＥは前記（２）式で表されるので、これらを代入すると（４）式は
ＶＰＥ＝（α/π)(φ−π） （５）
で表される。
【００３４】
すでに説明したように、従来のクロック再生回路においては、加算器１９の出力ＶＰＥにはエッジ密度係数ＤＦが含まれる((３）式）ため、位相差φがπから外れた場合には位相比較特性はＤＦの影響を受けていた。このようなエッジ密度情報のリークは、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化、ジッタ発生、ジッタ耐力劣化の原因となっていた。
【００３５】
これに対して、本参考例の演算回路２０ａの出力ＶＰＥにはＤＦが含まれない((５）式）ため、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はＤＦの影響を受けない。従って、演算回路２０ａの出力ＶＰＥにはエッジ密度情報のリークがないため、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化が抑圧され、ジッタ発生、ジッタ耐力劣化を防ぐことができる。
【００３６】
図２は位相比較器２の位相比較特性（Ｄin−ＣＬＫの位相差φと、演算回路２０ａの出力ＶＰＥの平均電圧との関係）である。入力データＤinのエッジ密度係数（ＤＦ）を0.5と0.25の場合について示した。クロック再生回路の運用中（ロック時）には演算回路２０ａの出力の平均電圧はほぼ一定に保たれるので、従来のクロック再生における位相比較特性（図１０）では、運用中にＤＦの値が変化した場合、Ｄin−ＣＬＫの位相差φが影響を受けその値を変化させていた。φがπから大きく外れるほど、大きな影響を受けていた。これに対して、本実施形態のクロック再生回路では、運用中にＤＦの値が変化しても、Ｄin−ＣＬＫの位相差φが影響を受けず一定であり、φがπから大きく外れた状態でクロック再生回路が同期状態を保っている場合であっても、影響を受けることはない。
【００３７】
すなわち、従来のクロック再生回路では、φがπ近くの値をとるようにＶＣＯ４の自走周波数を精度よく調整する必要があり、自走周波数をドリフトさせる温度変化や経年変化や電源電圧変動を抑える必要があったが、本参考例のクロック再生回路ではφがπから外れても性能劣化を引き起こさないため、ＶＣＯ４の自走周波数を精度よく調整する必要がなく、自走周波数をドリフトさせる温度変化や経年変化や電源電圧変動に対しても許容範囲を緩和させることが可能となるのである。
【００３８】
図３は本発明の第１の参考例における演算回路２０ａの１つの具体的な回路２０ｂを与えるものである。図３における演算回路２０ｂは、差動増幅器５ｌ、乗算器５２、抵抗値Ｒ１の抵抗器５３，５４、抵抗値Ｒ２の抵抗器５５，５６から構成されている。以降、演算回路２０ｂの入出力関係、すなわち位相比較信号ＶＰ、エッジ密度信号ＶＥ、演算回路２０ｂの出力ＶＰＥの関係を説明する。
【００３９】
比例係数をＫ（任意定数）とすると、乗算器５２の出力ＶＭは、
ＶＭ＝Ｋ・ＶＰＥ・ＶＥ （６）
で表される。一方、差動増幅器５ｌの正入力端子（＋）の電圧ＶＩＮＰは抵抗器５４と抵抗器５６の電圧分割により、
ＶＩＮＰ＝（ＶＥ−０)(Ｒ２/(Ｒｌ＋Ｒ２))＋０ （７）
で与えられる。また、差動増幅器５ｌの負入力端子（−）の電圧ＶＩＮＭは抵抗器５３と抵抗器５５の電圧分割により、
ＶＩＮＭ＝（ＶＰ−ＶＭ)(Ｒ２/(Ｒｌ＋Ｒ２))＋ＶＭ （８）
で与えられる。差動増幅器５ｌの利得が十分に大きいと仮定すると、閉ループ差動増幅器の入力間には仮想短絡（バーチャルショート）の性質が表れ、
ＶＩＮＰ＝ＶＩＮＭ （９）
となる。よって、（７），（８），（９）式より、乗算器５２の出力ＶＭは、
ＶＭ＝−（Ｒ２/Ｒ１)(ＶＰ−ＶＥ） （１０）
で表される。（６），（１０）式は同じノードの電圧を表すので一致する必要がある。この条件より、演算回路２０ｂの出力ＶＰＥは、
ＶＰＥ＝−（Ｒ２/Ｒ１)(１/Ｋ)(ＶＰ−ＶＥ）/ＶＥ （１１）
で与えられる。
【００４０】
（１１）式によって与えられる演算回路２０ｂの出力ＶＰＥの表式は、α＝−（Ｒ２/Ｒ１)(１/Ｋ)と定義すれば（４）式と一致する。すなわち、図３に示す演算回路２０ｂは本発明の第１の参考例における演算回路２０ａの実現例の一つとなっている。ここで、αの符号は上記の例では負になっているが、乗算器５２、差動増幅器５１の接続の極性、ＶＣＯ４の変調極性等により変化するものであるので、現実の回路においてはトータルとして位相同期が成立する極性を選べば良い。
【００４１】
なお、位相比較器２の構成は図１の構成に限られない。すなわち、Ｄ−ＦＦ１０を遅延回路で実現することもできるし（参考文献：C.R.Hogge,JR.,"A Self Correcting Clock Recovery Circuit",Journal of Lightwave Tech.,vol.LT-3,no.6,1985,p1323）、さらにその遅延回路にはＤ−ＦＦ９の出力の代わりにＤinを直接入力するようにしてもよい。また、ＥＸＯＲ１３、ＥＸＯＲ１４を論理積ゲート３５，３６に変更（参考文献：特開2000-68991）しバッファ３９を追加した位相比較器４０（図１２）を本発明の位相比較器として使用しても同様の効果が得られる。すなわち、図１２の位相比較器４０を使用したクロック再生回路においても、位相比較特性がＤＦの影響を受けないＶＣＯ４の自走周波数はポイントでしか存在しないという問題を有するが、この位相比較器４０を第１の参考例の位相比較器２として適用するすることで、ＤＦの影響を受けない位相比較特性を実現することができる。
【００４２】
［第１の実施形態］
図４は本発明の第１の実施の形態のクロック再生回路を示す図である。本実施の形態は位相比較器２、ループフィルタ３、ＶＣＯ４、演算回路２１ａ、基準電圧発生器５７ａから構成される。第１の参考例との違いは、基準電圧発生器５７ａを新たに設け、この出力ＶＥ０を演算回路２１ａに入力する点にある。
【００４３】
演算回路２１ａは、位相比較器２の位相比較信号ＶＰ及びエッジ密度信号ＶＥを入力し、
ＶＰＥ＝α（ＶＰ−ＶＥ)(ＶＥ０/ＶＥ） （１２）
で表される直流成分を持つ信号ＶＰＥを出力する。ここで、αは任意定数である。また、ＶＥ０は基準電圧発生器５７ａ出力であり、基準となるエッジ密度係数ＤＦ（例えばＤＦ＝0.5）の場合にエッジ密度信号ＶＥに含まれる直流成分と同じ直流成分を持つ信号であるとする。すなわち、基準となるエッジ密度係数をＤＦ＝ＤＦ０とすると、基準電圧発生器５７ａの出力は前記の（２）式より、
ＶＥＯ＝π・ＤＦ０ （１３）
で表される。位相比較信号ＶＰは前記の（１）式で表され、エッジ密度信号ＶＥは前記の（２）式で表されるので、これらと（１３）式を用いると（１２）式は位相差φ及び基準となるエッジ密度係数ＤＦ０の関数として、
ＶＰＥ＝（α・ＤＦ０)(φ−π） （１４）
で表される。
【００４４】
以上より、本実施形態の演算回路２１ａの出力ＶＰＥにはＤＦが含まれない((１４）式）ため、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はＤＦの影響を受けない。本発明の第１の実施の形態の位相比較特性は本発明の第１の参考例の位相比較特性（図２）と同じ形状の特性となる。従って、演算回路２１ａの出力ＶＰＥにはエッジ密度情報のリークがないため、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化が抑圧され、ジッタ発生、ジッタ耐力劣化を防ぐことができることになる。
【００４５】
図５は本発明の第１の実施の形態における演算回路２１ａ及び基準電圧発生器５７ａを具体化した演算回路２１ｂ及び基準電圧発生器５７ｂを与えるものである。図５における演算回路２１ｂは、差動増幅器５８、乗算器６４、抵抗値Ｒｌの抵抗器６０、６１、抵抗値Ｒ２の抵抗器６２、６３から構成されている。本実施形態の演算回路２１ｂは、第１の参考例の演算回路２０ｂ（図３）と比較して、乗算器６４が付加されている点が異なる。（１１）式に乗算器６４の付加分を反映させると、演算回路２１ｂ出力ＶＰＥは、
ＶＰＥ＝−(Ｒ２/Ｒｌ)(Ｋｂ/Ｋａ)(ＶＰ−ＶＥ)(ＶＥ０/ＶＥ） （１５）
で表されることが分かる。ここでは、乗算器５９の係数をＫａ、乗算器６４の係数をＫｂとした。（１５）式によって与えられる演算回路２１ｂの出力ＶＰＥの表式は、α＝−（Ｒ２/R1)(Ｋｂ／Ｋａ）と定義すれば（１２）式と一致する。すなわち、図５に示す演算回路２１ｂは本発明第１の実施の形態における演算回路２１ａの実現例の一つとなっている。
【００４６】
また、図５における基準電圧発生器５７ｂは、分周器７０、遅延回路７１、ＥＸＯＲ７２から構成されている。基準のエッジ密度係数ＤＦ０を0.5とする場合を例に説明する。この場合には、分周器７０の分周比を１/２とし、遅延回路７１の遅延時間をクロック周期の１/２に選択すればよい。こうすれば、分周器７０出力信号は０/１交番信号データ（ＤＦ＝0.5）となり、ＥＸＯＲ７２は、Ｄinを０/１交番信号とした場合にＥＸＯＲ１４が出力するエッジ密度信号ＶＥと同等の信号を出力する。また、基準のエッジ密度係数ＤＦ０を0.25とする場合は、分周器７０の分周比を１/４とし、遅延回路７１の遅延時間をクロック周期の１/２に選択すればよい。こうすれば、分周器７０出力信号は００１１の繰り返しパタン（ＤＦ＝0.25）となる。
【００４７】
この第１の実施の形態のクロック再生回路では、その演算回路２１ｂの出力ＶＰＥの表式((１５）式）の各分子分母が対称的に表現される特徴を有する。第１の参考例のクロック再生回路における演算回路２０ｂの出力ＶＰＥの表式((１１）式）は分子分母が対称的でないため、例えば乗算器５２の係数Ｋ等の回路定数が設計値からずれて製造された場合、ループ利得のずれを招く。これに対して第１の実施の形態のクロック再生回路では、回路定数の絶対精度の要求を緩和できる利点がある。これは製造・出荷時の調整コストの低減及び歩留り向上に効果がある。
【００４８】
［第２の参考例］
図６は本発明の第２の参考例のクロック再生回路を示す図である。本参考例は位相比較器２、ループフィルタ３、ＶＣＯ４、演算回路２２ａから構成される。演算回路２２ａは、位相比較器２の位相比較信号ＶＰ及びエッジ密度信号ＶＥを入力し、
ＶＰＥ＝α(ＶＰ/ＶＥ） （１６）
で表される直流成分を持つ信号ＶＰＥを出力する。ここで、αは任意定数である。位相比較信号ＶＰは前記の（１）式で表され、エッジ密度信号ＶＥは前記の（２）式で表されるので、これらを代入すると、（１６）式は、
ＶＰＥ＝α（φ/π） （１７）
で表される。以上より、本参考例の演算回路２２ａの出力ＶＰＥにはＤＦが含まれない((１７）式）ため、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はＤＦの影響を受けない。
【００４９】
本発明の第２の参考例の位相比較特性は、本発明の第１の参考例の位相比較特性（図２）と同じ形状の特性となる。従って、演算回路２２ａの出力ＶＰＥにはエッジ密度情報のリークがないため、エッジ密度係数ＤＦの変化（データパタンの変化）によるロックレンジ及びプルインレンジの変化が抑圧され、ジッタ発生、ジッタ耐力劣化を防ぐことができる。
【００５０】
図７は本発明第２の参考例における演算回路２２ａを具体化した演算回路２２ｂを与えるものである。図７における演算回路２２ｂは、差動増幅器６５、乗算器６６、抵抗値Ｒｌの抵抗器６７、抵抗値Ｒ２の抵抗器６９、抵抗値Ｒｃの抵抗器６８から構成されている。比例係数をＫ（任意定数）とすると、乗算器６６の出力ＶＭは、
ＶＭ＝Ｋ・ＶＰＥ・ＶＥ （１８）
で表される。一方、差動増幅器６５の正入力端子（＋）の電圧ＶＩＮＰは、抵抗器６８の抵抗値Ｒｃとして正入力端子の入力インピーダンスよりも十分小さい値を選ぶことにより、
ＶＩＮＰ＝０ （１９）
で与えられる。また、差動増幅器６５の負入力端子（−）の電圧ＶＩＮＭは抵抗器６７と抵抗器６９の電圧分割により、
ＶＩＮＭ＝(ＶＰ−ＶＭ)(Ｒ２/(Ｒｌ＋Ｒ２))＋ＶＭ （２０）
で与えられる。差動増幅器６５の利得が十分に大きいと仮定すると、閉ループ差動増幅器の入力間には仮想短絡（バーチャルショート）の性質が表れ、
ＶＩＮＰ＝ＶＩＮＭ （２１）
となる。よって、（１９），（２０），（２１）式より、乗算器６６の出力ＶＭは、
ＶＭ＝−（Ｒ２/Ｒ１)・ＶＰ （２２）
で表される。（１８），（２２）式は同じノードの電圧を表すので一致する必要がある。この条件より、演算回路２２ｂの出力ＶＰＥは、
ＶＰＥ＝−(Ｒ２/Ｒ１)(１/Ｋ)(ＶＰ/ＶＥ） （２３）
で与えられる。（２３）式によって与えられる演算回路２２ｂの出力ＶＰＥの表式はα＝−（Ｒ２/Ｒ１)(１/Ｋ)と定義すれば（１６）式と一致する。すなわち、図７に示す演算回路２２ｂは本発明第２の参考例における演算回路２２ａの実現例の一つとなっている。
【００５１】
第２の参考例のクロック再生回路は、従来のクロック再生回路における加算器を、除算を行う演算回路２２ｂに置き換えたことを特徴とし、第１の参考例、第１の実施の形態のクロック再生回路と比較してより簡単な回路で実現でき、部品点数が少なく小型化が図れる特徴を持つ。
【００５２】
【発明の効果】
本発明のクロック再生回路は、演算回路の出力においてエッジ密度情報を完全に相殺し位相比較情報のみを取出すことができる。この結果、位相差φが０から２πまでのいずれの値をとった場合でも、位相比較特性はエッジ密度（データパタンの種類、エッジ密度の時間的な揺らぎ）の影響を受けない効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の参考例のクロック再生回路の回路図である。
【図２】図１のクロック再生回路の位相比較器２の位相比較特性図である。
【図３】図１のクロック再生回路において演算回路２０ａを２０ｂとして具体化した回路図である。
【図４】本発明の第１の実施の形態のクロック再生回路の回路図である。
【図５】図４のクロック再生回路において演算回路２１ａ及び基準電圧発生器の５７ａを２１ｂ、５７ｂとして具体化した回路図である。
【図６】本発明の第２の参考例の形態のクロック再生回路の回路図である。
【図７】図６のクロック再生回路において演算回路２２ａを２２ｂとして具体化した回路図である。
【図８】従来のクロック再生回路の一例を示す回路図である。
【図９】図８の従来のクロック再生回路の動作を示す波形図である。
【図１０】図８の従来のクロック再生回路の位相比較器２の位相比較特性図である。
【図１１】図８の従来のクロック再生回路のＶＣＯ４の自走周波数と加算器１９の出力の平均電圧との関係を示す特性図である。
【図１２】図８の従来のクロック再生回路の別の位相比較器部分の構成例を示す回路図である。
【符号の説明】
１：データＤinの入力端子
２：位相比較器
３：ループフィルタ
４：ＶＣＯ（電圧制御発振器）
５：クロックＣＬＫの出力端子
６：バッファ
７：バッファ６の非反転出力
８：バッファ６の反転出力
９，１０：Ｄ−ＦＦ（Ｄ型フリップフロップ）
ｌｌ：Ｄ−ＦＦ９の出力
１２：Ｄ−ＦＦ１０の出力
１３，１４：ＥＸＯＲ（排他的論理和ゲート）
Ｉ５：ＥＸＯＲ１３の出力ＶＰ
１６：ＥＸＯＲ１４の出力ＶＥ
１７：加算器１９、演算回路２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂの出力ＶＰＥ
１８：ループフィルタ３の出力
１９：加算器
２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ：演算回路
３５，３６：論理積ゲート
３７：論理積ゲート３５の出力
３８：論理積ゲート３６の出力
３９：バッファ
４０：位相比較器
５ｌ：差動増幅器 ５２：乗算器
５３〜５６：抵抗器
５７ａ、５７ｂ：基準電圧発生器
５８：差動増幅器
５９：乗算器
６０〜６３：抵抗器
６４：乗算器
６５：差動増幅器
６６：乗算器
６７〜６９：抵抗器
７０：分周器
７１：遅延回路
７２：ＥＸＯＲ
Claims (2)
- 電圧によって発振周波数を制御される電圧制御発振器と、
入力端子からの入力信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＶＰと、前記入力信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＶＥとを出力する位相比較器と、
前記位相比較器が基準となるエッジ密度の入力信号が入力された場合に出力するエッジ密度信号Ｖ Ｅ と同じ直流成分をもつ基準エッジ密度信号Ｖ Ｅ０ を発生する基準電圧発生器と、
αを任意定数とし、前記位相比較信号ＶＰと前記エッジ密度信号ＶＥと前記基準エッジ密度信号Ｖ Ｅ０ とを入力し、α（ＶＰ−ＶＥ)( Ｖ Ｅ０ / Ｖ Ｅ ）を出力する演算回路と、
前記演算回路の出力信号から所定の帯域以下の成分を取り出し、前記電圧制御発振器に制御電圧として印加するループフィルタとを備え、
前記電圧制御発振器の出力信号から再生クロックを得ることを特徴とするクロック再生回路。 - 前記演算回路は、前記αを決める抵抗器群と、前記（ＶＰ−ＶＥ)( Ｖ Ｅ０ / Ｖ Ｅ ）の演算を行う差動増幅器及び乗算器とから構成されることを特徴とする請求項１に記載のクロック再生回路。
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