JP6554956B2 - 位相検出回路および信号再生回路 - Google Patents

Description

本発明は、データ信号に対するクロック信号の位相を検出する位相検出回路、および位相検出回路を含む信号再生回路に係わる。

デジタル信号を受信する受信回路は、各データビットを正しいタイミングで識別することが要求される。このため、多くの受信回路は、受信信号からクロックおよびデータを再生する信号再生回路（ＣＤＲ：Clock Data Recovery）を備える。

図１は、信号再生回路の一例を示す。信号再生回路１は、図１（ａ）に示すように、位相検出器２、チャージポンプ３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５を備える。位相検出器２は、入力データ信号Dataに対してクロック信号CLKが遅れているのか進んでいるのかを表す位相検出信号PDを生成する。チャージポンプ３は、位相検出信号PDに対応する電流CPを出力する。ループフィルタ４は、チャージポンプ３から出力される電流CPを平均化して制御電圧を生成する。ＶＣＯ５は、ループフィルタ４により生成される制御電圧に応じた周波数のクロック信号CLKを生成する。

上記構成の信号再生回路において、入力データ信号に対してクロック信号が遅れているときは、位相検出器２は、たとえば、Ｈレベルの位相検出信号を出力する。この場合、ＶＣＯ５の発振周波数が高くなり、入力データ信号に対するクロック信号の位相が最適値に近づく。一方、入力データ信号に対してクロック信号が進んでいるときは、位相検出器２は、たとえば、Ｌレベルの位相検出信号を出力する。この場合、ＶＣＯ５の発振周波数が低くなり、入力データ信号に対するクロック信号の位相が最適値に近づく。

この結果、図１（ｂ）に示すように、クロック信号の立上りエッジが入力データ信号の各ビットの中心に調整される。そして、このようにして位相が調整されたクロック信号でデータ信号が再生される。このとき、データ信号のジッタも除去される。

関連する技術として、光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させる制御方法が提案されている（例えば、特許文献１）。識別回路の負荷を軽減して動作の高速化を図るタイミング自動調整識別回路が提案されている（例えば、特許文献２）。最適識別位相を自動的に調整して符号誤り率特性の劣化を防ぐ光中継器が提案されている（例えば、特許文献３）。位相／周波数検出の精度を向上させた位相ロックループが提案されている（例えば、特許文献４）。

特開２００３−２５８９２４号公報 特開平７−２４０７６２号公報 特開平７−３８５０５号公報 米国特許５６９４０８８

しかしながら、図１（ａ）に示す信号再生回路１においては、入力データ信号に対してクロック信号が遅れているのか進んでいるのかを表す位相検出信号のみに基づいてクロック信号の位相が調整される。このため、クロック信号の位相の最適化に要する時間が長くなることがある。例えば、クロック信号が大きく遅れている場合であっても、クロック信号が僅かに遅れている場合であっても、同様の位相検出信号が生成されるので、ＶＣＯ５の発振周波数の変化量は同じである。このため、クロック信号が大きく遅れている場合には、クロック信号の位相が最適化されるまでの時間が長くなる。一方、クロック信号が僅かに遅れている場合には、クロック信号の位相を調整する過程において、そのクロック信号の位相が最適点を越えてしまうことがある。

本発明の１つの側面に係わる目的は、信号再生回路において入力データ信号に対するクロック信号の位相を好適点に調整するために要する時間を短縮することである。

本発明の１つの態様の位相検出回路は、入力データ信号の遷移タイミングで第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、前記第１の位相検出信号および前記第２の位相検出信号に基づいて、前記入力データ信号に対する前記第１のクロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、を備える。

上述の態様によれば、信号再生回路において入力データ信号に対するクロック信号の位相を好適点に調整するために要する時間が短くなる。

信号再生回路の一例を示す図である。 第１の実施形態に係わる信号再生回路の一例を示す図である。 クロック位相が最適化されているときの位相検出回路の動作の一例を示す図である。 クロック位相が遅れているときの位相検出回路の動作の一例を示す図である。 クロック位相が進んでいるときの位相検出回路の動作の一例を示す図である。 クロック位相に対するチャージポンプ電流を示す図である。 図１（ａ）に示す信号再生回路において生成されるチャージポンプ電流を示す図である。 ジッタが付加されたデータ信号で得られる位相検出信号を示す図（その１）である。 ジッタが付加されたデータ信号で得られる位相検出信号を示す図（その２）である。 位相検出信号についてのシミュレーションの結果を示す図（その１）である。 位相検出信号についてのシミュレーションの結果を示す図（その２）である。 第１の実施形態の位相検出回路により生成されるチャージポンプ電流を示す図である。 第２の実施形態の位相検出回路の一例を示す図である。 第３の実施形態の位相検出回路の一例を示す図である。 第４の実施形態の位相検出回路の一例を示す図である。 第５の実施形態の位相検出回路の例を示す図である。 第６の実施形態の位相検出回路の一例を示す図である。 第６の実施形態の位相検出回路の動作の一例を示す図である。

＜第１の実施形態＞
図２は、本発明の第１の実施形態に係わる信号再生回路の一例を示す。第１の実施形態の信号再生回路１０は、図２に示すように、フリップフロップ１１、フリップフロップ１２、乗算回路１３、チャージポンプ１４、ループフィルタ１５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１６、遅延要素１７、データ再生回路１８を備える。そして、データ信号Data-inが信号再生回路１０に入力される。

なお、以下の記載では、信号（データ信号、クロック信号を含む）がＬレベルからＨレベルに遷移するタイミングを「立上りエッジ」と呼ぶことがある。また、信号がＨレベルからＬレベルに遷移するタイミングを「立下りエッジ」と呼ぶことがある。さらに、立上りエッジおよび立下りエッジを総称して「遷移エッジ」または「遷移タイミング」と呼ぶことがある。

フリップフロップ１１は、Ｄ型フリップフロップであり、Ｄ端子、Ｃ端子、Ｑ端子を備える。Ｄ端子には、ＶＣＯ１６により生成されるクロック信号CLK-Iが入力される。Ｃ端子には、データ信号Data-inが入力される。したがって、フリップフロップ１１は、データ信号Data-inの立上りエッジでクロック信号CLK-Iの状態（ＨまたはＬ）をサンプリングして保持する。そして、フリップフロップ１１は、Ｃ端子に次の立上りエッジが入力されるまで、保持している状態を表す信号をＱ端子を介して出力する。以下の記載では、フリップフロップ１１の出力信号を「位相検出信号PD-I」と呼ぶことがある。

フリップフロップ１２も、Ｄ型フリップフロップであり、Ｄ端子、Ｃ端子、Ｑ端子を備える。Ｄ端子には、クロック信号CLK-Qが入力される。クロック信号CLK-Iおよびクロック信号CLK-Qの周波数は互いに同じである。ただし、クロック信号CLK-Qの位相は、クロック信号CLK-Iとは異なっている。一例としては、クロック信号CLK-Iとクロック信号CLK-Qとの間の位相差は９０度である。Ｃ端子には、データ信号Data-inが入力される。したがって、フリップフロップ１２は、データ信号Data-inの立上りエッジでクロック信号CLK-Qの状態（ＨまたはＬ）をサンプリングして保持する。そして、フリップフロップ１２は、Ｃ端子に次の立上りエッジが入力されるまで、保持している状態を表す信号をＱ端子を介して出力する。以下の記載では、フリップフロップ１２の出力信号を「位相検出信号PD-Q」と呼ぶことがある。

乗算回路１３は、フリップフロップ１１から出力される位相検出信号PD-Iとフリップフロップ１２から出力される位相検出信号PD-Qとを掛け合わせる。チャージポンプ１４は、乗算回路１３の出力信号に対応するチャージポンプ電流CPを生成する。即ち、チャージポンプ電流CPは、位相検出信号PD-Iと位相検出信号PD-Qとの乗算の結果に依存する。ループフィルタ１５は、チャージポンプ１４から出力されるチャージポンプ電流CPを平均化して制御電圧を生成する。ＶＣＯ１６は、ループフィルタ１５により生成される制御電圧に応じた周波数のクロック信号CLK-Iを生成する。

遅延要素１７は、ＶＣＯ１６により生成されるクロック信号CLK-Iを遅延させることによりクロック信号CLK-Qを生成する。遅延要素１７の遅延時間は、クロック信号CLK-Iとクロック信号CLK-Qとの間の位相差に相当する。例えば、遅延要素１７の遅延時間は、クロック信号CLK-Iの１周期の４分の１である。なお、図２に示す実施例では、クロック信号CLK-Iを遅延させることによりクロック信号CLK-Qが生成されるが、本発明はこの構成に限定されるものではない。すなわち、クロック信号CLK-Qの位相は、クロック信号CLK-Iに対して進んでいても、遅れていても、最終的にPD-Q信号の極性を調整すればよい。

データ再生回路１８は、クロック信号CLK-Iでデータ信号Data-inを識別してデータを再生する。データ再生回路１８は、例えば、Ｄ型フリップフロップにより実現される。

なお、フリップフロップ１１、フリップフロップ１２、乗算回路１３、チャージポンプ１４は、データ信号の対するクロック信号CLK-Iの位相を検出する位相検出回路１９を構成する。ただし、位相検出回路１９は、チャージポンプ１４を含まなくてもよい。また、位相検出回路１９は、ループフィルタ１５を含んでもよい。

図３〜図５は、位相検出回路１９の動作の一例を示す。なお、データ信号Data-inは、フリップフロップ１１、１２のＣ端子に入力される。クロック信号CLK-Iは、フリップフロップ１１のＤ端子に入力される。クロック信号CLK-Qは、フリップフロップ１２のＤ端子に入力される。位相検出信号PD-Iは、フリップフロップ１１のＱ端子から出力される。位相検出信号PD-Qは、フリップフロップ１２のＱ端子から出力される。チャージポンプ電流CPは、チャージポンプ１４から出力される。ただし、図３〜図５に示すＣＰは、乗算回路１３の出力信号と等価である。

図３においては、データ信号Data-inに対してクロック信号CLK-Iの位相が最適化されている。すなわち、クロック信号CLK-Iの立上りエッジがデータ信号Data-inの各ビットの中心に調整されている。なお、以下の記載では、データ信号Data-inの１ビット時間を「２π」で表すことがある。この場合、データ信号Data-inの各ビットの中心は「π（１８０度）」で表される。

図４においては、データ信号Data-inに対してクロック信号CLK-Iが遅れている。具体的には、図４（ａ）においては、データ信号Data-inに対するクロック信号CLK-Iの遅れは大きい。図４（ｂ）においては、データ信号Data-inに対するクロック信号CLK-Iの遅れは小さい。

フリップフロップ１１から出力される位相検出信号PD-Iの状態は、ＨレベルまたはＬレベルである。ただし、位相検出信号PD-IのＨレベルは「＋１」を表し、位相検出信号PD-IのＬレベルは「−１」を表すものとする。フリップフロップ１２から出力される位相検出信号PD-Qの状態も、ＨレベルまたはＬレベルである。ただし、位相検出信号PD-QのＨレベルは「＋２」を表し、位相検出信号PD-QのＬレベルは「＋１」を表すものとする。

フリップフロップ１１は、データ信号Data-inの立上りエッジでクロック信号CLK-Iの状態をサンプリングし、その状態を表す位相検出信号PD-Iを出力する。したがって、クロック信号CLK-Iが遅れているときは、図４（ａ）および図４（ｂ）に示すように、クロック信号CLK-Iの遅れが大きいか小さいかにかかわらず、位相検出信号PD-Iの状態は「Ｈ（＋１）」である。

フリップフロップ１２は、データ信号Data-inの立上りエッジでクロック信号CLK-Qの状態をサンプリングし、その状態を表す位相検出信号PD-Qを出力する。ここで、クロック信号CLK-Iが遅れているときは、位相検出信号PD-Qの状態は、データ信号Data-inに対するクロック信号CLK-Iの遅れ量に依存する。すなわち、クロック信号CLK-Iの遅れが閾値よりも大きいときは、図４（ａ）に示すように、位相検出信号PD-Qの状態は「Ｈ（＋２）」である。一方、クロック信号CLK-Iの遅れが閾値よりも小さいときは、図４（ｂ）に示すように、位相検出信号PD-Qの状態は「Ｌ（＋１）」である。閾値は、クロック信号CLK-Iとクロック信号CLK-Qとの間の位相差に相当する。この実施例では、クロック信号CLK-Iとクロック信号CLK-Qとの間の位相差は９０度である。

チャージポンプ電流CPは、位相検出信号PD-Iと位相検出信号PD-Iとの乗算の結果を表す。すなわち、チャージポンプ電流CPは、下式で表される。
ＣＰ＝PD-I×PD-Q
したがって、クロック信号CLK-Iの遅れが閾値よりも大きいときは、図４（ａ）に示すように、チャージポンプ電流CPは「＋２」である。一方、クロック信号CLK-Iの遅れが閾値よりも小さいときは、図４（ｂ）に示すように、チャージポンプ電流CPは「＋１」である。

図５においては、データ信号Data-inに対してクロック信号CLK-Iが進んでいる。具体的には、図５（ａ）においては、データ信号Data-inに対するクロック信号CLK-Iの進みは小さい。図５（ｂ）においては、データ信号Data-inに対するクロック信号CLK-Iの進みは大きい。

フリップフロップ１１は、データ信号Data-inの立上りエッジでクロック信号CLK-Iの状態をサンプリングし、その状態を表す位相検出信号PD-Iを出力する。したがって、クロック信号CLK-Iが進んでいるときは、図５（ａ）および図５（ｂ）に示すように、クロック信号CLK-Iの遅れが大きいか小さいかにかかわらず、位相検出信号PD-Iの状態は「Ｌ（−１）」である。

フリップフロップ１２は、データ信号Data-inの立上りエッジでクロック信号CLK-Qの状態をサンプリングし、その状態を表す位相検出信号PD-Qを出力する。ここで、クロック信号CLK-Iが進んでいるときは、位相検出信号PD-Qの状態は、データ信号Data-inに対するクロック信号CLK-Iの進み量に依存する。すなわち、クロック信号CLK-Iの進みが閾値よりも大きいときは、図５（ｂ）に示すように、位相検出信号PD-Qの状態は「Ｈ（＋２）」である。一方、クロック信号CLK-Iの進みが閾値よりも小さいときは、図５（ａ）に示すように、位相検出信号PD-Qの状態は「Ｌ（＋１）」である。

チャージポンプ電流CPは、上述したように、位相検出信号PD-Iと位相検出信号PD-Iとの乗算の結果を表す。したがって、クロック信号CLK-Iの進みが閾値よりも大きいときは、図５（ｂ）に示すように、チャージポンプ電流CPは「−２」である。一方、クロック信号CLK-Iの進みが閾値よりも小さいときは、図５（ａ）に示すように、チャージポンプ電流CPは「−１」である。

このように、フリップフロップ１１により生成される位相検出信号PD-Iは、データ信号Data-inに対してクロック信号CLK-Iが遅れているのか進んでいるのかを表す。この実施例では、クロック信号CLK-Iが遅れているときは、図４に示すように、位相検出信号PD-Iは「Ｈ（＋１）」である。一方、クロック信号CLK-Iが進んでいるときは、図５に示すように、位相検出信号PD-Iは「Ｌ（−１）」である。

フリップフロップ１２により生成される位相検出信号PD-Qは、データ信号Data-inに対するクロック信号CLK-Iの位相ずれ量を表す。この実施例では、クロック信号CLK-Iの位相ずれ量が閾値よりも大きいときは、図４（ａ）および図５（ｂ）に示すように、位相検出信号PD-Qは「Ｈ（＋２）」である。一方、クロック信号CLK-Iの位相ずれ量が閾値よりも小さいときは、図４（ｂ）および図５（ａ）に示すように、位相検出信号PD-Qは「Ｌ（＋１）」である。

したがって、位相検出信号PD-I、PD-Qの乗算結果に基づいて生成されるチャージポンプ電流CPは、データ信号Data-inに対してクロック信号CLK-Iの位相が遅れているのか進んでいるのかを表すだけでなく、クロック信号CLK-Iの位相ずれ量も表す。

データ信号Data-inに対してクロック信号CLK-Iの位相が最適化されているときは、図３に示すように、データ信号Data-inの遷移タイミングとクロック信号CLK-Iの立上りエッジのタイミングとがほぼ一致する。このため、フリップフロップ１１においてデータ信号Data-inの立上りエッジでクロック信号CLK-Iの状態をサンプリングすると、「Ｈ（＋１）」が得られる確率と「Ｌ（−１）」が得られる確率とがほぼ一致する。したがって、図３においては、便宜上、位相検出信号PD-Iは「ゼロ」を表している。この結果、位相検出信号PD-I、PD-Qの乗算結果に基づいて生成されるチャージポンプ電流CPも「ゼロ」である。

図６は、クロック位相に対するチャージポンプ電流を示す。なお、図６（ａ）は、図２に示す第１の実施形態の位相検出回路１９により生成されるチャージポンプ電流CPを示す。なお、この実施例では、クロック信号CLK-Iとクロック信号CLK-Qとの間の位相差は９０度である。また、図６（ｂ）は、図１（ａ）に示す信号再生回路において生成されるチャージポンプ電流を示す。

データ信号Data-inに対してクロック信号CLK-Iの位相が遅れているときは、この実施例では、図６（ａ）に示すように、正のチャージポンプ電流CPが生成される。また、データ信号Data-inに対してクロック信号CLK-Iの位相が進んでいるときは、負のチャージポンプ電流CPが生成される。

チャージポンプ電流CPは、図２に示すＶＣＯ１６の発振周波数を制御する。ここで、例えば、正のチャージポンプ電流CPが生成されたときに発振周波数が高くなるようにＶＣＯ１６が制御され、負のチャージポンプ電流CPが生成されたときに発振周波数が低くなるようにＶＣＯ１６が制御されるものとする。この場合、クロック信号CLK-Iの位相が遅れているときは、正のチャージポンプ電流CPが生成されるので、発振周波数が高くなるようにＶＣＯ１６が制御される。この結果、クロック信号CLK-Iの位相が最適点に近づく。一方、クロック信号CLK-Iの位相が進んでいるときは、負のチャージポンプ電流CPが生成されるので、発振周波数が低くなるようにＶＣＯ１６が制御される。この結果、クロック信号CLK-Iの位相が最適点に近づく。

チャージポンプ電流CPの大きさ（すなわち、チャージポンプ電流のCP絶対値）は、第１の実施形態では、図６（ａ）に示すように、クロック信号CLK-Iの位相に依存する。具体的には、クロック信号CLK-Iの位相の遅れが９０度よりも小さいときは、チャージポンプ電流CPは約＋１５μＡであり、クロック信号CLK-Iの位相の遅れが９０度よりも大きいときは、チャージポンプ電流CPは約＋４０μＡである。同様に、クロック信号CLK-Iの位相の進みが９０度よりも小さいときは、チャージポンプ電流CPは約−１５μＡであり、クロック信号CLK-Iの位相の遅れが９０度よりも大きいときは、チャージポンプ電流CPは約−４０μＡである。

ここで、例えば、所定期間tだけチャージポンプ電流CPが１μＡ大きくなったときに、チャージポンプにより制御されるＶＣＯの制御電圧が変化し、ＶＣＯ１６の発振周波数が10kHzだけ高くなるものとする。この場合、図６（ａ）において、クロック信号CLK-Iの位相の遅れが９０度よりも小さいときは、所定期間tだけチャージポンプ電流CPが１５μＡ大きく制御され、発振周波数が約150kHz相当分高くなるようにＶＣＯ１６が制御される。また、クロック信号CLK-Iの位相の遅れが９０度よりも大きいときは、所定期間tだけチャージポンプ電流CPが４０μＡ大きく制御され、発振周波数が約400kHz相当分高くなるようにＶＣＯ１６が制御される。同様に、クロック信号CLK-Iの位相の進みが９０度よりも小さいときは、発振周波数が約150kHz相当分低くなるようにＶＣＯ１６が制御される。また、クロック信号CLK-Iの位相の進みが９０度よりも大きいときは、発振周波数が約400kHz相当分低くなるようにＶＣＯ１６が制御される。なお、上述の例は、チャージポンプ電流が所定期間ｔの間は一定であると仮定しているが、実際にはＶＣＯの制御電圧はチャージポンプ電流の累積量により制御されるため、ＶＣＯの発振周波数はチャージポンプ電流量の累積量制御となる。

このように、クロック信号CLK-Iの位相ずれが小さいときは、ＶＣＯ１６の発振周波数の変化量は小さい。したがって、チャージポンプ電流CPに基づいてＶＣＯ１６の発振周波数が制御されるときに、クロック信号CLK-Iの位相が遅れている状態から最適点を越えて進んでいる状態へ遷移してしまう過剰調整（あるいは、クロック信号CLK-Iの位相が進んでいる状態から最適点を越えて遅れている状態へ遷移してしまう過剰調整）が抑制される。このため、図２に示す信号再生回路１０の制御系において、クロック信号CLK-Iの位相が精度よく最適点に調整され得る。

また、クロック信号CLK-Iの位相ずれが大きいときは、ＶＣＯ１６の発振周波数の変化量は大きい。したがって、チャージポンプ電流CPに基づいてＶＣＯ１６の発振周波数が制御されるときに、短い時間で、クロック信号CLK-Iの位相が最適点に近づく。

これに対して、図１（ａ）に示す信号再生回路においては、位相検出信号は、データ信号に対してクロック信号が遅れているのか進んでいるのかのみを表す。すなわち、チャージポンプ電流は、データ信号に対してクロック信号が遅れているのか進んでいるのかのみを表す。図６（ｂ）に示す例では、クロック信号の位相が遅れているときは、その遅れ量にかかわらず、約＋２５μＡのチャージポンプ電流が生成される。また、クロック信号の位相が進んでいるときは、その進み量にかかわらず、約−２５μＡのチャージポンプ電流が生成される。したがって、図１（ａ）に示す信号再生回路においては、クロック信号の位相を最適点に近づける制御が困難である。

例えば、小さい位相ずれに対してＶＣＯの調整精度が高くなるように回路パラメータを決定すると、位相ずれが大きいときに調整時間が長くなる。一方、大きい位相ずれに対してＶＣＯの調整時間が短くなるように回路パラメータを決定すると、位相ずれが小さいときに調整精度が低くなる。

このように、第１の実施形態によれば、簡単な構成（フリップフロップ１１、１２、乗算回路１３、チャージポンプ１４）でクロック信号の位相ずれ方向および位相ずれ量を検出できる。すなわち、クロック信号を利用して入力データ信号を再生する信号再生回路において、短い時間で、及び／又は、精度よくクロック位相の調整することができる。

ところで、入力データ信号にはジッタが付加されていることがある。そして、入力データ信号のジッタが大きいときは、位相検出回路は、入力データ信号に対するクロック信号の位相を精度よく検出できないことがある。

例えば、図１（ａ）に示す信号再生回路においては、位相検出信号は、クロック信号が遅れているのか進んでいるのかのみを表す。このような信号再生回路に入力されるデータ信号のジッタが大きいときには、実際にはクロック信号の位相が遅れているにもかかわらず、クロック信号の位相が進んでいることを表す位相検出信号が生成されることがある。同様に、実際にはクロック信号の位相が進んでいるにもかかわらず、クロック信号の位相が遅れていることを表す位相検出信号が生成されることがある。そして、これらのケースでは、ＶＣＯの発振周波数が誤って制御されることになるので、入力データ信号を正しく再生できないことがある。

図７は、図１（ａ）に示す信号再生回路において生成されるチャージポンプ電流の一例を示す。特性Ａ、Ｂ、Ｃ、Ｄは、ジッタが0.06UI、0.18UI、0.34UI、0.56UIであるときのクロック位相に対するチャージポンプ電流を示している。なお、0.01UIは、データ信号の１ビット時間の１パーセントに相当する。

図１（ａ）に示す信号再生回路においては、チャージポンプ電流はジッタの大きさに強く依存する。このため、データ信号に対してクロックの位相を最適化する制御が困難である。たとえば、図７において特性Ａで表されるように、ジッタが小さいときは、クロックの位相が最適点から僅かにずれただけで大きなチャージポンプ電流が生成される。このため、ＶＣＯの発振周波数の変化量が大き過ぎてしまい、クロック位相の最適化が困難である。一方、図７において特性Ｄで表されるように、ジッタが大きいときは、クロックの位相が最適点から大きくずれても十分なチャージポンプ電流が生成されないことがある。このため、ＶＣＯの発振周波数の変化量が小さく、クロック位相の最適化に要する時間が長くなる。

第１の実施形態によれば、チャージポンプ電流の生成においてジッタの影響が抑制される。以下、ジッタの影響の抑制について記載する。

図８〜図９は、ジッタが付加されたデータ信号で得られる位相検出信号を示す。なお、図８は、クロック位相が最適化されているときにフリップフロップ１２により生成される位相検出信号PD-Qを示す。図９（ａ）、図９（ｂ）、図９（ｃ）は、それぞれ、クロック位相のずれが小さいとき、大きいとき、非常に大きいときにフリップフロップ１２により生成される位相検出信号PD-Qを示す。

図８〜図９において、遷移点分布は、データ信号Data-inの遷移エッジが現れるタイミングの分布を表す。すなわち、遷移点分布は、フリップフロップ１１、１２においてクロック信号を読み込むタイミングの分布を表す。なお、ジッタが小さいときは遷移点分布の幅は狭くなり、ジッタが大きいときは遷移点分布の幅は広くなる。ただし、遷移点分布のピークの位置は、ジッタの大きさには実質的に依存しない。

クロック位相が最適化されているときは、図８に示すように、遷移点分布は、クロック信号CLK-QがＬレベルである期間内に位置している。したがって、フリップフロップ１２により生成される位相検出信号PD-Qは、常に「Ｌ」である。

クロック位相のずれが小さいときは、図９（ａ）に示すように、遷移点分布の大部分はクロック信号CLK-QがＬレベルである期間内に位置しているが、遷移点分布の一部はクロック信号CLK-QがＨレベルである期間内に位置している。このため、図８に示すケースと比較して、位相検出信号PD-Qの平均値は高くなる。

クロック位相のずれが大きいときは、図９（ｂ）に示すように、遷移点分布の大部分はクロック信号CLK-QがＨレベルである期間内に位置し、遷移点分布の一部はクロック信号CLK-QがＬレベルである期間内に位置する。このため、図８および図９（ａ）に示すケースと比較して、位相検出信号PD-Qの平均値はさらに高くなる。

クロック位相のずれが非常に大きいときは、図９（ｃ）に示すように、遷移点分布は、クロック信号CLK-QがＨレベルである期間内に位置している。したがって、フリップフロップ１２により生成される位相検出信号PD-Qは、常に「Ｈ」である。すなわち、図８、図９（ａ）、図９（ｂ）に示すケースと比較して、位相検出信号PD-Qの平均値はさらに高くなる。

このように、データ信号Data-inにジッタが付加されている場合であっても、位相検出信号PD-Qの平均値は、データ信号Data-inに対するクロック信号CLK-Iの位相ずれ量を表す。なお、遷移点分布のピークの位置は、ジッタの大きさには実質的に依存しない。よって、位相検出信号PD-Qの平均値は、データ信号Data-inに付加されているジッタの大きさによらず、クロック信号CLK-Iの位相ずれ量を表すことができる。

図１０〜図１１は、ジッタが付加されたデータ信号で得られる位相検出信号についてのシミュレーションの結果を示す。図１０〜図１１に示すように、クロック位相のずれが小さいときは、クロック信号CLK-Qは、ほぼＬレベルである。また、クロック位相のずれが大きくなると、クロック信号CLK-Qは、ＬレベルおよびＨレベルが混在する状態となる。そして、クロック位相のずれが非常に大きくなると、クロック信号CLK-Qは、ほぼＨレベルである。

図１２は、図２に示す第１の実施形態の位相検出回路１９により生成されるチャージポンプ電流を示す。図７に示す例と同様に、図１２において、特性Ａ、Ｂ、Ｃ、Ｄは、ジッタが0.06UI、0.18UI、0.34UI、0.56UIであるときのクロック位相に対するチャージポンプ電流を示している。

図１２に示すように、第１の実施形態によれば、クロック信号の位相ずれとチャージポンプ電流CPとの関係は、ジッタの大きさの影響をさほど受けない。特に、クロック位相が９０〜２７０度の範囲（すなわち、最適点に対して±９０度の範囲）では、チャージポンプ電流CPは、ジッタ量の影響を受けることなく、位相ずれ量にほぼ比例している。すなわち、第１の実施形態によれば、クロック信号の位相ずれとチャージポンプ電流CPとの関係においてジッタの影響が抑制される。したがって、入力データ信号にジッタが付加されている場合であっても、そのデータ信号をサンプリングするクロック信号の位相が適切に調整され、データ信号が精度よく再生される。

＜第２の実施形態＞
図１３は、第２の実施形態の位相検出回路の一例を示す。第２の実施形態の位相検出回路２０は、フリップフロップ１１、１２、乗算回路１３、チャージポンプ１４、加算回路２１を備える。フリップフロップ１１、１２、乗算回路１３、チャージポンプ１４は、第１および第２の実施形態において実質的に同じである。

加算回路２１は、乗算回路１３の出力信号に位相検出信号PD-Iを加算する。即ち、加算回路２１の出力信号は「(PD-I)＋(PD-I)×(PD-Q)」である。そして、チャージポンプ１４は、加算回路２１の出力信号に対応するチャージポンプ電流CPを生成する。

第２の実施形態の位相検出回路２０においては、データ信号Data-inに対してクロック信号CLK-Iの位相が最適点の近くに制御されているときに、利得がゼロになることはない。すなわち、第１の実施形態では、図６（ａ）に示すように、クロック信号CLK-Iの位相が最適点の近くに制御されているときに、チャージポンプ電流CPがゼロに近い値となる。この場合、クロック位相の制御系が不安定になることがある。これに対して、第２の実施形態では、クロック位相の制御系が不安定になりにくい。

＜第３の実施形態＞
第１の実施形態では、乗算回路１３の出力信号がチャージポンプ１４に与えられる。また、第２の実施形態では、加算回路２１の出力信号がチャージポンプ１４に与えられる。これに対して、第３の実施形態では、乗算回路１３および加算回路２１の機能がチャージポンプ内で実現される。

図１４は、第３の実施形態の位相検出回路の一例を示す。第３の実施形態の位相検出回路３０は、図１４（ａ）に示すように、フリップフロップ１１、１２、チャージポンプ１４、バッファ回路３１を備える。バッファ回路３１は、フリップフロップ１２から出力される位相検出信号PD-Qを所定の利得で増幅して制御信号CP-CNTを生成する。そして、チャージポンプ１４は、フリップフロップ１１から出力される位相検出信号PD-I、バッファ回路から出力される制御信号CP-CNT、および所定のバイアス電圧DC-biasに応じてチャージポンプ電流CPを生成する。

図１４（ｂ）は、第３の実施形態の位相検出回路において使用されるチャージポンプ１４の一例を示す。第３の実施形態のチャージポンプ１４は、図１４（ｂ）に示すように、トランジスタＴ１〜Ｔ８を備える。

トランジスタＴ１、Ｔ２は、互いに電気的に並列に接続されている。そして、トランジスタＴ１、Ｔ２に対してトランジスタＴ５が電気的に接続されている。同様に、トランジスタＴ３、Ｔ４は、互いに電気的に並列に接続されている。そして、トランジスタＴ３、Ｔ４に対してトランジスタＴ６が電気的に接続されている。さらに、トランジスタＴ５、Ｔ６と所定の定電位（例えば、接地電位）との間にトランジスタＴ７、Ｔ８が設けられている。

上記構成のチャージポンプ１４において、トランジスタＴ１、Ｔ３のゲートに位相検出信号PD-Qから生成される制御信号CP-CNTが与えられる。トランジスタＴ２、Ｔ４のゲートにバイアス電圧DC-biasが与えられる。トランジスタＴ５、Ｔ６のゲートに位相検出信号PD-Iが与えられる。トランジスタＴ７のゲートに制御信号CP-CNTが与えられる。トランジスタＴ７のゲートにバイアス電圧DC-biasが与えられる。

上述のように、トランジスタＴ１、Ｔ３のゲートに制御信号CP-CNTが与えられので、トランジスタＴ１、Ｔ３を介してそれぞれ電流Ｉcntが流れる。よって、電流Ｉcntは、位相検出信号PD-Qで制御される。また、トランジスタＴ５、Ｔ６のゲートに位相検出信号PD-Iが与えられるので、トランジスタＴ５、Ｔ６を介して流れる電流はそれぞれ位相検出信号PD-Iにより制御される。この結果、「(PD-I)×(PD-Q)」に対応する電流が生成される。

更に、バイアス電圧DC-biasにより電流Ｉdcが生成される。そして、この電流Ｉdcも位相検出信号PD-Iにより制御される。したがって、チャージポンプ１４から下記のチャージポンプ電流が出力される。
Idc×(PD-I)＋Ｉcnt×{(PD-I)×(PD-Q)}
なお、(PD-I)と(PD-I)×(PD-Q)との加算比は、電流Ｉdcおよび電流Ｉcntにより制御することができる。

＜第４の実施形態＞
図１５は、第４の実施形態の位相検出回路の一例を示す。第４の実施形態の位相検出回路４０は、クロック信号の位相を検出する機能に加えて、クロック信号の周波数を検出する機能も備える。

位相検出回路４０は、フリップフロップ１１、１２、チャージポンプ１４、バッファ回路３１、フリップフロップ４１を備える。フリップフロップ４１のＤ端子には、フリップフロップ１２により生成される位相検出信号PD-Qが与えられる。また、フリップフロップ４１のＣ端子には、フリップフロップ１１により生成される位相検出信号PD-Iが与えられる。すなわち、フリップフロップ４１は、位相検出信号PD-Iで位相検出信号PD-Qをサンプリングし、クロック信号の周波数を表す周波数検出信号FDを出力する。なお、チャージポンプ１４は、クロック信号の位相に対応するチャージポンプ電流を生成する回路、およびクロック信号の周波数に対応するチャージポンプ電流を生成する回路を備える。

このように、第４の実施形態によれば、クロック信号の位相検出および周波数検出のためにフリップフロップ１１、１２などが共用されるので、回路サイズを削減することができる。なお、クロック信号の周波数を検出する回路は、例えば、米国特許５６９４０８８に記載されている。

＜第５の実施形態＞
図１６は、第５の実施形態の位相検出回路の例を示す。第５の実施形態の位相検出回路５０は、フリップフロップ１２により生成される位相検出信号PD-Qを平滑化する平滑化回路５１を備える。平滑化回路５１は、例えば、抵抗およびコンデンサを含むローパスフィルタにより実現される。なお、図１６（ａ）は、第３の実施形態の位相検出回路に平滑化回路５１を追加した構成を示している。また、図１６（ｂ）は、第４の実施形態の位相検出回路に平滑化回路５１を追加した構成を示している。

＜第６の実施形態＞
第１〜第５の実施形態では、互いに位相の異なる２個のクロック信号を利用してデータ信号に対するクロック位相が検出される。第６の実施形態では、互いに位相の異なる３個以上のクロック信号を利用してデータ信号に対するクロック位相が検出される。

図１７は、第６の実施形態の位相検出回路の一例を示す。第６の実施形態の位相検出回路６０は、フリップフロップ１１、１２、６１、乗算回路１３、６２、加算回路６３、チャージポンプ１４を備える。すなわち、図１７に示す実施例では、互いに位相の異なる３個のクロック信号を利用してデータ信号に対するクロック位相が検出される。

フリップフロップ１１、１２、６１のＣ端子には、それぞれデータ信号Data-inが与えられる。また、フリップフロップ１１、１２、６１のＤ端子には、それぞれクロック信号CLK-I、CLK-Q、CLK-Q2が与えられる。クロック信号CLK-I、CLK-Q、CLK-Q2の位相は、互いに異なっている。例えば、クロック信号CLK-Iに対してクロック信号CLK-Qの位相は９０度シフトしており、クロック信号CLK-Iに対してクロック信号CLK-Q2の位相は４５度シフトしている。すなわち、クロック信号CLK-I、CLK-Q2間の位相差は、クロック信号CLK-I、CLK-Q間の位相差の２分の１である。そして、フリップフロップ１１は、クロック信号CLK-Iをデータ信号Data-inでサンプリングして位相検出信号PD-Iを生成する。フリップフロップ１２は、クロック信号CLK-Qをデータ信号Data-inでサンプリングして位相検出信号PD-Qを生成する。フリップフロップ６１は、クロック信号CLK-Q2をデータ信号Data-inでサンプリングして位相検出信号PD-Q2を生成する。

乗算回路１２は、位相検出信号PD-Iと位相検出信号PD-Qとを掛け合わせる。乗算回路６２は、位相検出信号PD-Iと位相検出信号PD-Q2とを掛け合わせる。加算回路６３は、乗算回路１３の出力信号と乗算回路６２の出力信号との和を生成する。すなわち、加算回路６３の出力信号は、下式で表される。
(PD-I)×(PD-Q)＋(PD-I)×(PD-Q2)
そして、チャージポンプ１４は、加算回路６３の出力信号に対応するチャージポンプ電流を生成する。

図１８は、第６の実施形態の位相検出回路６０の動作の一例を示す。図１８（ａ）〜図１８（ｃ）において、縦方向の破線は、フリップフロップ１１、１２、６１におけるサンプリングタイミングを表す。位相検出信号PD-Iの状態は「Ｈ（＋１）」または「Ｌ（−１）」である。また、位相検出信号PD-Q、PD-Q2の状態は「Ｈ（＋２）」または「Ｌ（＋１）」である。なお、図１８に示す例では、データ信号Data-inに対してクロック信号CLK-Iの位相が遅れている。この場合、位相検出信号PD-Iの状態は「Ｈ（＋１）」である。

データ信号Data-inに対するクロック信号CLK-Iの遅れが小さいときは、図１８（ｃ）に示すように、位相検出信号PD-Q、PD-Q2はいずれも「Ｌ（＋１）」である。したがって、加算回路６３の出力信号「(PD-I)×(PD-Q)＋(PD-I)×(PD-Q2)」は「２」である。

データ信号Data-inに対するクロック信号CLK-Iの遅れが大きいときは、図１８（ｂ）に示すように、位相検出信号PD-Q、PD-Q2はそれぞれ「Ｌ（＋１）」「Ｈ（＋２）」である。したがって、加算回路６３の出力信号は「３」である。

データ信号Data-inに対するクロック信号CLK-Iの遅れが非常に大きいときは、図１８（ａ）に示すように、位相検出信号PD-Q、PD-Q2はそれぞれ「Ｈ（＋２）」「Ｈ（＋２）」である。したがって、加算回路６３の出力信号は「４」である。

チャージポンプ１４は、加算回路６３の出力信号に対応するチャージポンプ電流CPを生成する。そして、ＶＣＯ１５の発振周波数は、チャージポンプ電流CPに応じて制御される。すなわち、データ信号Data-inに対するクロック信号CLK-Iの位相は、チャージポンプ電流CPにより制御される。

このように、第６の実施形態においては、第１の実施形態等と比較して、位相ずれ量に対してチャージポンプ電流をより細かく制御することができる。この実施例では、位相ずれ量が４５度よりも小さいときのチャージポンプ電流は「２」であり、位相ずれ量が４５〜９０度であるときのチャージポンプ電流は「３」であり、位相ずれ量が９０度よりも大きいときのチャージポンプ電流は「４」である。したがって、データ信号をサンプリングするためのクロック信号の位相をさらに精度よく調整することができる。

＜他の実施形態＞
図２に示す実施例では、遅延要素１７を用いてクロック信号CLK-Iからクロック信号CLK-Qが生成されるが、本発明はこの構成に限定されるものではない。例えば、信号再生回路１０は、ＶＣＯ１５として４相ＶＣＯを備えるようにしてもよい。４相ＶＣＯは、互いに９０度ずつ位相の異なる４つの発振信号を生成する。各発振信号の周波数は、互いに同じであり、与えられる制御電圧により制御される。そして、４相ＶＣＯにより生成される４つの発振信号の中から選択される第１の発振信号がクロック信号CLK-Iとしてフリップフロップ１１のＤ端子に与えられる。また、第１の発振信号と位相が９０度異なる第２の発振信号がクロック信号CLK-Qとしてフリップフロップ１２のＤ端子に与えられる。

以上記載した各実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
入力データ信号の遷移タイミングで第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、
前記第１の位相検出信号および前記第２の位相検出信号に基づいて、前記入力データ信号に対する前記第１のクロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、
を備える位相検出回路。
（付記２）
前記第２のクロック信号の位相は、前記第１のクロック信号に対して９０度シフトしている
ことを特徴とする付記１に記載の位相検出回路。
（付記３）
前記第３の回路は、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせて前記第３の位相検出信号を生成する
ことを特徴とする付記１に記載の位相検出回路。
（付記４）
前記第３の回路は、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせた結果に前記第１の位相検出信号を加算して前記第３の位相検出信号を生成する
ことを特徴とする付記１に記載の位相検出回路。
（付記５）
前記第３の回路は、前記第１の位相検出信号と、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせた結果と、を所定の比で加算して前記第３の位相検出信号を生成する
ことを特徴とする付記１に記載の位相検出回路。
（付記６）
前記第３の回路は、前記第１の位相検出信号と、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせた結果と、を所定の比で加算した結果を表すチャージポンプ電流を生成するチャージポンプ回路を含み、
前記第３の位相検出信号は、前記チャージポンプ回路により生成されるチャージポンプ電流である
ことを特徴とする付記１に記載の位相検出回路。
（付記７）
前記第２の回路と前記第３の回路との間に設けられ、前記第２の位相検出信号を平滑化する平滑化回路をさらに備える
ことを特徴とする付記１に記載の位相検出回路。
（付記８）
前記第１のクロック信号を遅延させて前記第２のクロック信号を生成する遅延回路をさらに備える
ことを特徴とする付記１に記載の位相検出回路。
（付記９）
前記第３の位相検出信号に基づいて生成される制御電圧に対応する発振周波数で互いに９０度ずつ位相の異なる４つの発振信号を生成する４相電圧制御発信器をさらに備え、
前記４つの発振信号の中の１つが前記第１のクロック信号として使用され、前記４つの発振信号の中の他の１つが前記第２のクロック信号として使用される
ことを特徴とする付記１に記載の位相検出回路。
（付記１０）
入力データ信号の遷移タイミングでクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
互いに位相が異なりかつそれぞれ前記クロック信号とも位相が異なる複数の移相クロック信号をそれぞれ前記入力データ信号の遷移タイミングでサンプリングした結果を表す複数の第２の位相検出信号を生成する第２の回路と、
前記第１の位相検出信号および前記複数の第２の位相検出信号に基づいて、前記入力データ信号に対する前記第１のクロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、
を備える位相検出回路。
（付記１１）
制御信号に応じた発振周波数で第１のクロック信号を生成する発振器と、
前記第１のクロック信号で入力データ信号をサンプリングして再生するデータ再生回路と、
前記入力データ信号に対する前記第１のクロック信号の位相を検出する位相検出回路と、を備え、
前記位相検出回路は、
前記入力データ信号の遷移タイミングで前記第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、
前記第１の位相検出信号および前記第２の位相検出信号に基づいて前記制御信号を生成する第３の回路を有する
ことを特徴とする信号再生回路。

１０ 信号再生回路
１１、１２、６１ フリップフロップ（ＦＦ）
１３、６２ 乗算回路
１４ チャージポンプ
１５ ループフィルタ
１６ 電圧制御発振器（ＶＣＯ）
１７ 遅延要素
１８ データ再生回路
１９、２０、３０、４０、５０、６０ 位相検出回路
２１、６３ 加算回路
５１ 平滑化回路

Claims (7)

1. 入力データ信号の遷移タイミングで第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
   前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、
   前記第１の位相検出信号および前記第２の位相検出信号に基づいて、前記入力データ信号に対する前記第１のクロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、を備え、
   前記第３の回路は、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせて前記第３の位相検出信号を生成する
   ことを特徴とする位相検出回路。
2. 入力データ信号の遷移タイミングで第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
   前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、
   前記第１の位相検出信号および前記第２の位相検出信号に基づいて、前記入力データ信号に対する前記第１のクロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、を備え、
   前記第３の回路は、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせた結果に前記第１の位相検出信号を加算して前記第３の位相検出信号を生成する
   ことを特徴とする位相検出回路。
3. 入力データ信号の遷移タイミングで第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
   前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、
   前記第１の位相検出信号および前記第２の位相検出信号に基づいて、前記入力データ信号に対する前記第１のクロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、を備え、
   前記第３の回路は、前記第１の位相検出信号と、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせた結果と、を所定の比で加算して前記第３の位相検出信号を生成する
   ことを特徴とする位相検出回路。
4. 入力データ信号の遷移タイミングで第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
   前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、
   前記第１の位相検出信号および前記第２の位相検出信号に基づいて、前記入力データ信号に対する前記第１のクロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、を備え、
   前記第３の回路は、前記第１の位相検出信号と、前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせた結果と、を所定の比で加算した結果を表すチャージポンプ電流を生成するチャージポンプ回路を含み、
   前記第３の位相検出信号は、前記チャージポンプ回路により生成されるチャージポンプ電流である
   ことを特徴とする位相検出回路。
5. 前記第２のクロック信号の位相は、前記第１のクロック信号に対して９０度シフトしている
   ことを特徴とする請求項１〜４のいずれか１つに記載の位相検出回路。
6. 入力データ信号の遷移タイミングでクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
   互いに位相が異なりかつそれぞれ前記クロック信号とも位相が異なる複数の移相クロック信号をそれぞれ前記入力データ信号の遷移タイミングでサンプリングした結果を表す複数の第２の位相検出信号を生成する第２の回路と、
   前記第１の位相検出信号および前記複数の第２の位相検出信号に基づいて、前記入力データ信号に対する前記クロック信号の位相を表す第３の位相検出信号を生成する第３の回路と、を備え、
   前記第３の回路は、前記第１の位相検出信号と前記複数の第２の位相検出信号とをそれぞれ掛け合わせて複数の乗算結果信号を生成し、さらに、前記複数の乗算結果信号を互いに足し合わせて前記第３の位相検出信号を生成する
   ことを特徴とする位相検出回路。
7. 制御信号に応じた発振周波数で第１のクロック信号を生成する発振器と、
   前記第１のクロック信号で入力データ信号をサンプリングして再生するデータ再生回路と、
   前記入力データ信号に対する前記第１のクロック信号の位相を検出する位相検出回路と、を備え、
   前記位相検出回路は、
   前記入力データ信号の遷移タイミングで前記第１のクロック信号をサンプリングした結果を表す第１の位相検出信号を生成する第１の回路と、
   前記入力データ信号の遷移タイミングで前記第１のクロック信号と異なる位相を有する第２のクロック信号をサンプリングした結果を表す第２の位相検出信号を生成する第２の回路と、
   前記第１の位相検出信号と前記第２の位相検出信号とを掛け合わせた結果に基づいて前記制御信号を生成する第３の回路を有する
   ことを特徴とする信号再生回路。