JP3548535B2 - 半導体回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等に使用されるレベルシフトを行う半導体回路（レベルシフタ）に係わるものである。
【０００２】
【従来の技術】
従来、レベルシフタは、例えば、ＣＭＯＳ回路で構成すると、図７のブロック図に示される構成となる。
この図７で示されるレベルシフタは、基本構成例であり、「Ｈ」レベルの電圧レベルの変換、例えば外部から電源電圧として供給される電圧Ｖｃｃを、この電圧Ｖｃｃを昇圧回路により昇圧した昇圧電圧の電圧Ｖｐｐへ、電圧レベルの変換を行う回路であり、また、入力信号ＩＮの「Ｈ」レベルが電圧Ｖｃｃであり、「Ｌ」レベルが接地電位である。
【０００３】
トランジスタＰ１０１及びＰ１０２は、各々チャンネル幅Ｗｐ，チャンネル長Ｌのｐチャンネル型ＭＯＳ（金属／酸化膜／半導体）トランジスタであり、ソースが電源端子へ接続されている。
また、トランジスタＰ１０１及びＰ１０２は、基板が電源端子へ接続され、一方のトランジスタのゲートが他方のドレインへ接続されている。
すなわち、トランジスタＰ１０１のドレインがトランジスタＰ１０２のゲートに接続され、トランジスタＰ１０２のドレインがトランジスタＰ１０１のゲートに接続されている。
【０００４】
トランジスタＮ１０１及びＮ１０２は、各々チャンネル幅Ｗｎ，チャンネル長Ｌのｎチャンネル型ＭＯＳトランジスタであり、ソースが接地点（接地電圧の端子）へ接続されている。
ここで、トランジスタＮ１０１及びＮ１０２は、各々基板（あるいはウェル）も接地端子（接地点）へ接続されている。
【０００５】
また、トランジスタＮ１０１のゲートには入力信号ＩＮが入力され、トランジスタＮ１０２のゲートには、入力信号ＩＮがインバータＶ１０１により反転された信号ＩＮＢが入力されている。
そして、トランジスタＰ１０２のドレインとトランジスタＮ１０２のドレインとの接続点が端子ＴＯＵＴに接続され、トランジスタＰ１０１のドレインとトランジスタＮ１０１のドレインとの接続点が端子ＢＯＵＴに接続されている。
これにより、端子ＴＯＵＴからは入力信号ＩＮと同様の論理値のレベルが出力され、端子ＢＯＵＴからは入力信号ＩＮの論理値の反転されたレベルが出力される。
【０００６】
【発明が解決しようとする課題】
すなわち、入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ変化すると、トランジスタＮ１０２がオフ状態となり、トランジスタＮ１０１がオン状態となり、出力端子ＢＯＵＴの電圧が引き下げられるため、出力端子ＢＯＵＴからの出力信号が「Ｈ」レベルから「Ｌ」レベルへ変化する。
そして、出力端子ＢＯＵＴが「Ｌ」レベルへ遷移することにより、トランジスタＰ１０２がオン状態となり、出力端子ＴＯＵＴが「Ｌ」レベルから「Ｈ」レベルへ遷移する。
【０００７】
ここで、レベルシフタが「Ｈ」レベルを電圧Ｖｃｃの「Ｈ」から電圧Ｖｐｐへレベルシフトさせる場合のみの使用であれば、上述した図７のレベルシフタの構成で対応可能である。
しかしながら、フラッシュメモリ等のメモリセルトランジスタに電圧Ｖｐｐをかけて書き込みを行ったり、電圧Ｖｃｃレベルで読み出しを行ったりする場合があり、この２通りの電圧レベルにおいて、同様のスイッチング速度で動作するレベルシフタを設計することは非常に困難である。以下、この困難な理由を順次説明していく。
【０００８】
従来例のレベルシフタにおいて、電圧Ｖｐｐによる駆動の場合、電圧Ｖｐｐと接地電圧ＶＧＮＤとの間における、出力信号の電圧の遷移においては、ｐチャンネル型ＭＯＳトランジスタのゲート／ソース間電圧Ｖｇｓは、「Ｖｐｐ−Ｖｔｐ」となり、電圧Ｖｃｃによる駆動の場合、電圧Ｖｃｃと接地電圧ＶＧＮＤとの間における、出力信号の電圧遷移においては、ｐチャンネル型ＭＯＳトランジスタのゲート／ソース間電圧Ｖｇｓは「Ｖｃｃ−Ｖｔｐ」となる。
【０００９】
一方、入力信号レベルは常に電圧Ｖｃｃと接地電圧ＶＧＮＤ間であるから、ｎチャンネル型ＭＯＳトランジスタのゲート／ソース間電圧Ｖｇｓは、「Ｖｃｃ−Ｖｔｎ」となる。
ＭＯＳトランジスタの飽和領域のドレイン電流ＩＤは、よく知られている以下に示す
ＩＤ＝Ｋ・（Ｖ−Ｖｔ）^２・（Ｗ／Ｌ）
の式により求められる。
【００１０】
ここで、Ｋは半導体基板の移動度及び酸化膜の誘電率から求まる定数であり、ＷはＭＯＳトランジスタのチャンネル幅であり、ＬはＭＯＳトランジスタのチャンネル長である。
また、Ｖはトランジスタのゲート／ソース間に印加される電圧値を示し、Ｖｔは各ＭＯＳトランジスタのしきい値電圧の値を示している。
【００１１】
すなわち、レベルシフタの各トランジスタのトランジスタサイズ（チャンネル幅Ｗｐ，Ｗｎ）が電圧Ｖｐｐの動作に対応して設計されていると、電圧Ｖｃｃで駆動する場合（ゲート／ソース間電圧の差が小さくなるため）、上記ドレイン電流ＩＤを求める式に基づいて、電圧Ｖｐｐ時の動作に比較して大幅にｐチャンネル型ＭＯＳトランジスタの電流量が減少する。
【００１２】
したがって、ｎチャンネル型ＭＯＳトランジスタは、電圧Ｖｃｃ及び電圧Ｖｐｐの双方でゲート／ソース間電圧の変化が無く、流せる電流量が電圧Ｖｃｃと電圧Ｖｐｐとの動作時で変化しないため、電圧Ｖｃｃの動作時において、ｐチャンネル型ＭＯＳトランジスタからの電流量が減少するために、電圧Ｖｐｐの動作時に比較して出力の立ち上がりが遅くなる。
【００１３】
反対に、従来のレベルシフタには、Ｖｃｃ動作時に合わせて、各トランジスタを設計すると、Ｖｐｐ動作時にｎチャンネル型ＭＯＳトランジスタがｐチャンネル型ＭＯＳトランジスタに比べて十分な電流量の電流を流せないため、出力信号の電圧レベルが「Ｈ」レベルから「Ｌ」レベルとなる状態で、ｐチャンネル型ＭＯＳトランジスタが「Ｈ」レベルとしようとし、ｎチャンネル型ＭＯＳトランジスタが「Ｌ」レベルとしようとする状態となり、Ｌレベルへの遷移時間が長くなるので、貫通電流が流れる時間が長く持続し、消費電流が増加する欠点がある。
さらに、従来のレベルシフタには、ｎチャンネル型ＭＯＳトランジスタのチャンネル幅Ｗｎが十分な駆動能力を有する値でなければ、出力信号を「Ｌ（接地電圧）」レベルに引き下げることができず、入力信号ＩＮの遷移に対応して、出力端子ＴＯＵＴ，ＢＯＵＴからの出力信号の電圧レベルが完全に反転せずに、正常なレベル変換が行えなくなる問題がある。
【００１４】
例えば、図８及び図９に示す波形図は、従来例のレベルシフタを、電圧Ｖｐｐ／接地電圧ＶＧＮＤ間の動作（Ｖｐｐモード）に対してｎチャンネル型ＭＯＳトランジスタのチャンネル幅Ｗｎを大きく設定した場合の、入力信号ＩＮの電圧レベル変化に対する、出力端子ＴＯＵＴから出力される出力信号の電圧レベルの関係を示すＳＰＩＣＥのシュミレーション結果である。
ここで、シミュレーションに用いたレベルシフタの回路は、図１０に示す実際に使用する構成であり、図７のレベルシフタにスナップバック防止やホットエレクトロン耐性を向上させるために、ｐチャンネル型ＭＯＳトランジスタのトランジスタＰ１１１及びＰ１１２と、ｎチャンネル型ＭＯＳトランジスタのトランジスタＮ１１１〜Ｎ１１６とが付加されている。
【００１５】
しかしながら、図１０のレベルシフタの実質的な動作は、図７のレベルシフタにおいて説明した動作と同様である。
ここで、例えば、トランジスタＰ１０１及びＰ１０２はチャンネル幅Ｗｐ／チャンネル長Ｌが５．０（μｍ）／１．２（μｍ）で形成され、トランジスタＮ１０１及びＮ１０２はチャンネル幅Ｗｎ／チャンネル長Ｌが２４０（μｍ）／１．２（μｍ）で形成されている。
また、この図８及び図９において、横軸は時刻を示し、縦軸は入力信号ＩＮ及び出力信号の電圧レベルを示している。
また、図８では、図７のレベルシフタの電圧Ｖｃｃ（＝１．５Ｖ）／接地電圧ＶＧＮＤ（＝０Ｖ）間の動作を示しており、図９では、図７のレベルシフタの電圧Ｖｐｐ（＝１０．０Ｖ）／接地電圧ＶＧＮＤ（＝０Ｖ）間の動作を示している。
【００１６】
図９から分かるように、電圧Ｖｐｐ／接地電圧ＶＧＮＤ間の動作において、出力端子ＴＯＵＴ，ＢＯＵＴからの各々の出力信号の「Ｌ」レベルから「Ｈ」レベルへの遷移，及び「Ｈ」レベルから「Ｌ」レベルへの遷移のタイミングはそれほどは異なっていない。
しかしながら、電圧Ｖｃｃ／接地電圧ＶＧＮＤ間の動作において、図８で示されるように、出力端子ＴＯＵＴ，ＢＯＵＴからの各々の出力信号の「Ｌ」レベルから「Ｈ」レベルへの遷移，及び「Ｈ」レベルから「Ｌ」レベルへの遷移のタイミングは大きくずれている。
【００１７】
すなわち、電圧Ｖｐｐ−接地電圧ＶＧＮＤの動作に合わせて、ｎチャンネル型ＭＯＳトランジスタのチャンネル幅Ｗｎが大きく設計（設定）されており、このチャンネル幅Ｗｎに応じてドレイン容量が大きくなっているため、電圧Ｖｃｃ／接地電圧ＶＧＮＤ間の動作におけるｐチャンネル型ＭＯＳトランジスタの駆動能力が不十分な状態となっているのが分かる。
本発明はこのような背景の下になされたもので、ｎチャンネル型ＭＯＳトランジスタのチャンネル幅を大きくすることなく、電源電圧が電圧Ｖｃｃでも電圧Ｖｐｐでも出力信号のレベル遷移が高速に行われることが可能なレベルシフタを提供する事にある。
【００１８】
【課題を解決するための手段】
本発明のレベルシフタは、電源端子と接地点との間で、直列に接続されたｐチャンネル型ＭＯＳトランジスタ（トランジスタＰ１０１とトランジスタＰ１０３の並列接続，またはトランジスタＰ１０２とトランジスタＰ１０４との並列接続）とｎチャンネル型ＭＯＳトランジスタ（トランジスタＮ１０１またはＮ１０２）とが２組並列に介挿され、各々の組のｐチャンネル型ＭＯＳトランジスタのゲートが他方の組のトランジスタの接続点である出力端子（出力端子ＴＯＵＴまたはＢＯＵＴ）に接続され、一方の組のｎチャンネル型ＭＯＳトランジスタのゲートに入力される入力信号が反転されて他方の組のｎチャンネル型ＭＯＳトランジスタのゲートに入力される構成のレベルシフタであって、前記電源端子の電圧レベルに応じて前記ｐチャンネル型ＭＯＳトランジスタのチャンネル幅（合計チャンネル幅ＷＴ）が調整されることを特徴とする。
【００１９】
本発明のレベルシフタは、前記ｐチャンネル型ＭＯＳトランジスタが第１（トランジスタＰ１０１またはトランジスタＰ１０２）及び第２のｐチャンネル型ＭＯＳトランジスタ（トランジスタＰ１０３またはトランジスタＰ１０４から構成され、この第２のｐチャンネル型ＭＯＳトランジスタを前記第１のｐチャンネル型ＭＯＳトランジスタに並列に接続または非接続とすることにより、前記ｐチャンネル型ＭＯＳトランジスタのチャンネル幅を調整することを特徴とする。
本発明のレベルシフタは、前記第２のｐチャンネル型ＭＯＳトランジスタに直列に接続され、この第２のｐチャンネル型ＭＯＳトランジスタを電流経路とするか否かのスイッチングを行う第３のｐチャンネル型ＭＯＳ（Ｐ１０５またはＰ１０６）を具備することを特徴とする。
【００２０】
本発明のレベルシフタは、前記第３のｐチャンネル型ＭＯＳトランジスタのゲートに、前記電源電圧に応じて、この第３のｐチャンネル型ＭＯＳトランジスタをオン／オフする制御信号を出力する制御回路（ゲート制御回路２）を具備することを特徴とする。
本発明のレベルシフタは、前記制御回路が、前記電源電圧の電圧レベルが予め設定された電圧値を超えている場合、前記第３のｐチャンネル型ＭＯＳトランジスタをオフする制御信号を出力し、予め設定された電圧値を超えていない場合、前記第３のｐチャンネル型ＭＯＳトランジスタをオンする制御信号を出力することを特徴とする。
【００２１】
本発明の半導体記憶装置（フラッシュメモリ）は、上述した本発明のレベルシフタが用いられた列デコーダ（列デコーダ１０）を具備し、前記列デコーダが、格子状に配列された複数のメモリセル（メモリセル領域Ｍ）から、外部から与えられたアドレス信号に対応したメモリセル列（ビット線Ｂ１，Ｂ２，…，Ｂｎにドレインが接続されている複数のメモリセルＭＳ）を選択する選択信号（信号線Ｙ１，Ｙ２，…，Ｙｎへ出力されるスイッチ制御信号）を、メモりセル（メモリセルＭＳ）へのデータの書き込み，及びデータの読み出しの各々の動作に応じて、異なる電圧レベルで出力することを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の一実施形態によるレベルシフタ１の基本構成例を説明するブロック図である。
この図において、従来例の図７のレベルシフタと異なる構成は、新たにｐチャンネル型ＭＯＳトランジスタＰ１０３〜Ｐ１０６が追加された点にある。他の構成については、本発明と従来例とは同様である。
すなわち、本発明の図１のレベルシフタ１には、トランジスタＰ１０１と並列に、直列に接続したトランジスタＰ１０３及びＰ１０５が電源端子とトランジスタＮ１０１のドレインとの間に介挿されている。
【００２３】
また、同様に、レベルシフタ１には、トランジスタＰ１０２と並列に、直列に接続したトランジスタＰ１０４及びＰ１０６が電源端子とトランジスタＮ１０２のドレインとの間に介挿されている。
すなわち、従来例と同様に、電源端子と接地点（接地電圧の端子）との間において、直列に接続されたｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの２組（トランジスタＰ１０１及びＮ１０１の組と、トランジスタＰ１０２及びＮ１０１の組と）が並列に介挿されている。
【００２４】
ここで、従来例と異なる点は、トランジスタＰ１０１，Ｐ１０２各々と並列に、それぞれ直列に接続されたトランジスタＰ１０３，Ｐ１０５とトランジスタＰ１０４，Ｐ１０６とが接続され、ｐチャンネル型ＭＯＳトランジスタを構成している点である。
すなわち、トランジスタＰ１０５はトランジスタＰ１０３を、トランジスタＰ１０１と並列の電流経路とするためのスイッチング用であり、トランジスタＰ１０６はトランジスタＰ１０４をトランジスタＰ１０２と並列の電流経路とするためのスイッチング用である。
【００２５】
そして、上記各トランジスタのトランジスタサイズは、ゲート長が従来例のゲート長Ｌと同様であり、チャンネル幅が以下に示す値となっている。
トランジスタＰ１０１，Ｐ１０２のチャンネル幅は「Ｗｐ１」であり、トランジスタＰ１０３，Ｐ１０４のチャンネル幅は「Ｗｐ２」であり、トランジスタＰ１０５，Ｐ１０６のチャンネル幅は「Ｗｐ３」であり、トランジスタＮ１０１，Ｎ１０２のチャンネル幅は「Ｗｎ１」である。
【００２６】
また、トランジスタＰ１０３のゲートはトランジスタＰ１０１のゲートと共に共通の配線により、トランジスタＰ１０２のドレインへ接続され、トランジスタＰ１０４のゲートはトランジスタＰ１０２のゲートと共に共通の配線により、トランジスタＰ１０１のドレインへ接続されている。
さらに、トランジスタＰ１０５及びＰ１０６のゲートには、トランジスタＰ１０５及びＰ１０６のオン／オフを制御する制御信号ＬＳＣＮＴがゲート制御回路２から供給されている。
【００２７】
ゲート制御回路２には、図示しない電圧切換回路から、使用するモードに基づき、すなわちレベルシフタ１が電圧Ｖｃｃで駆動されるＶｃｃモードまたは電圧Ｖｐｐで駆動されるＶｐｐモードにより、外部から電源電圧として供給される電圧Ｖｃｃ，または図示しない昇圧回路が上記電圧Ｖｃｃを昇圧して出力する電圧Ｖｐｐのいずれか一方が、各々切り替えられて入力される。
また、ゲート制御回路２は、入力される電圧により出力信号が制御され、入力される電圧が電圧Ｖｃｃである場合、制御信号ＬＳＣＮＴを「Ｌ（接地電圧）」レベルで出力し、入力される電圧が電圧Ｖｃｃを超える場合、制御電圧ＬＳＣＮＴを「Ｈ（電圧Ｖｐｐ）」レベルで出力する。
【００２８】
次に、図１を参照し、一実施形態の動作例を説明する。
Ｖｐｐモードの場合、レベルシフタ１には、上記電圧切換回路から電圧Ｖｐｐが駆動電圧として入力される。
そして、ゲート制御回路２は、入力される電圧レベルが予め設定されている電圧Ｖｃｃの数値を超えているか否かの判定を行う。
このとき、ゲート制御回路２は、入力されている電圧レベルが電圧Ｖｐｐであるため、制御信号ＬＳＣＮＴを「Ｈ（電圧Ｖｐｐ）」レベルで出力する。
【００２９】
これにより、トランジスタＰ１０５及びＰ１０６は、ゲートに「Ｈ（電圧Ｖｐｐ）」レベルの制御信号ＬＳＣＮＴが入力されるため、オフ状態となる。
このため、Ｖｐｐモードにおける以下の動作は、新たに付加したトランジスタＰ１０５及びＰ１０６がオフ状態のため、すでに説明した従来例と同様である。
そして、入力信号ＩＮが「Ｈ（電圧Ｖｃｃ）」レベルで入力された状態のとき、トランジスタＮ１０１は、ゲートに「Ｈ」レベルの入力信号ＩＮが入力されるためオン状態であり、トランジスタＮ１０２は、ゲートに入力信号ＩＮの反転された信号ＩＮＢが「Ｌ」レベルで入力されるためオフ状態となっている。
【００３０】
このとき、トランジスタＰ１０１はオフ状態であり、電流が流れない状態となっており、一方、トランジスタＰ１０２はオン状態であり、電流が流れる状態となっている。
これにより、出力端子ＴＯＵＴが「Ｈ（電圧Ｖｐｐ）」に遷移し、出力端子ＢＯＵＴが「Ｌ」レベルに遷移する。
この結果、レベルシフタ１においては、出力端子ＢＯＵＴが「Ｌ」レベル、出力端子ＴＯＵＴが「Ｈ（電圧Ｖｐｐ）」レベルの出力信号を出力する電圧レベルとなる。
【００３１】
トランジスタＰ１０１及びトランジスタＮ１０１と、トランジスタＰ１０２及びトランジスタＮ１０２とは、Ｖｐｐモードの動作時において、各々流せる電流量のバランスが入力信号ＩＮの電圧Ｖｃｃ／接地電圧間における「Ｈ」レベル及び「Ｌ」レベルの変化に対応する様にチャンネル幅Ｗｎ１が設定されている。
すなわち、トランジスタＰ１０１及びＰ１０２のチャンネル幅Ｗｐ１を、モードＶｐｐにおける動作で各出力端子の電圧レベルを入力信号ＩＮの電圧レベルの変化に対応して遷移させる電流量を満足させる値で設計すれば良く、Ｖｃｃモードに対応させる必要がないため、従来例のチャンネル幅Ｗｐに比較してチャンネル幅Ｗｐ１を小さく設計することが可能となる。
【００３２】
これにより、上述したトランジスタＰ１０１及びＰ１０２のチャンネル幅Ｗｐ１を小さくした分、Ｎチャンネル型ＭＯＳトランジスタのトランジスタＮ１０１及びＮ１０２のチャンネル幅Ｗｎ１を、小さく設計できることとなる。
例えば、従来例の図１０におけるトランジスタＰ１０１及びＰ１０２のトランジスタサイズはチャンネル幅Ｗｐが５．０（μｍ），チャンネル長Ｌが１．２（μｍ）であり、トランジスタＮ１０１及びＮ１０２のトランジスタサイズはチャンネル幅Ｗｎが２４０（μｍ），チャンネル長Ｌが１．２（μｍ）である。
【００３３】
しかし、仮に、図１のトランジスタＰ１０１及びＰ１０２のトランジスタサイズを、チャンネル幅Ｗｐ１が２．５（μｍ），チャンネル長Ｌが１．２（μｍ）へと、すなわち、トランジスタＰ１０１及びＰ１０２のチャンネル幅Ｗｐ１を図１０における半分とすると、チャンネル幅が半分となったことにより、各ｐチャンネル型ＭＯＳトランジスタに流れる電流の電流量も半分となる。
このため、ｎチャンネル型ＭＯＳトランジスタの流す必要のある電流量も半分となるため、レベルシフタ１のトランジスタＮ１０１及びＮ１０２のトランジスタサイズを、図１０における従来例におけるトランジスタＮ１０１，Ｎ１０２の半分、すなわちチャンネル幅Ｗｎ１を１２０（μｍ），チャンネル長Ｌを１．２（μｍ）とすれば良い。
【００３４】
したがって、本発明のレベルシフタ１においては、Ｖｃｃモードでの動作に関係なく、レベルシフタ１のトランジスタサイズを設計できるため、トランジスタＰ１０１及びトランジスタＮ１０１と、トランジスタＰ１０２及びトランジスタＮ１０２との組み合わせにおいて、出力端子ＴＯＵＴ及びＢＯＵＴから出力される出力信号に対して、実際に必要とされる駆動能力の上記トランジスタサイズの設計が可能となる。
この結果、レベルシフタ１においては、ｎチャンネル型ＭＯＳトランジスタのトランジスタサイズを縮小しても、入力信号ＩＮの変化に対応して、出力端子ＴＯＵＴ及びＢＯＵＴからの出力信号の変化（特に、「Ｈ」レベルから「Ｌ」レベルへの遷移）の応答性を従来例と同様な速度で設計することが出来る。
【００３５】
一方、Ｖｃｃモードの場合、レベルシフタ１には、上記電圧切換回路から電圧Ｖｃｃが駆動電圧として入力される。
そして、ゲート制御回路２は、入力される電圧レベルが予め設定されている電圧Ｖｃｃの数値を超えているか否かの判定を行う。
このとき、ゲート制御回路２は、入力されている電圧レベルが電圧Ｖｃｃであり、電圧Ｖｃｃの数値を超えていないため、制御信号ＬＳＣＮＴを「Ｌ（接地電圧）」レベルで出力する。
【００３６】
これにより、トランジスタＰ１０５及びＰ１０６は、ゲートに「Ｌ」レベルの制御信号ＬＳＣＮＴが入力されるため、オン状態となる。
このため、Ｖｐｐモードにおける以下の動作は、新たに付加したトランジスタＰ１０５及びＰ１０６がオン状態のため、すでに説明した従来例と異なった動作となる。
すなわち、Ｖｃｃモードにおいて、トランジスタＰ１０５及びＰ１０６が常時オン状態となるため、トランジスタＰ１０３及びＰ１０４が、各々のゲートに入力される入力信号ＩＮの「Ｈ」／「Ｌ」レベルの状態に基づき、オン状態／オフ状態となることにより、トランジスタＰ１０３及びＰ１０５と、トランジスタＰ１０４及びＰ１０６とに電流が流れるか否かのスイッチング動作を行わせることが可能となる。
【００３７】
そして、入力信号ＩＮが「Ｈ（電圧Ｖｃｃ）」レベルで入力された状態のとき、トランジスタＮ１０１は、ゲートに「Ｈ」レベルの入力信号ＩＮが入力されるためオン状態であり、トランジスタＮ１０２は、ゲートに入力信号ＩＮの反転された信号ＩＮＢが「Ｌ」レベルで入力されるためオフ状態となっている。
このとき、トランジスタＰ１０１及びＰ１０３はオフ状態であり、電流が流れない状態となっており、一方、トランジスタＰ１０２及びＰ１０４はオン状態であり、双方のトランジスタＰ１０２，Ｐ１０４に各々流れる電流量を加算した電流量の電流が流れる状態となっている。
【００３８】
ここで、トランジスタＰ１０４に流れる電流は、トランジスタＰ１０４及びＰ１０６とのオン抵抗で決まる電流である。このため、トランジスタＰ１０４及びＰ１０６とを１つのトランジスタとして見たとき、このトランジスタの実質的なチャンネル幅である合成チャンネル幅Ｗｐ２３は、「Ｗｐ２・Ｗｐ３／（Ｗｐ２＋Ｗｐ３）」と求まる。
すなわち、Ｖｃｃモードにおいて、ｐチャンネル型ＭＯＳトランジスタは、トランジスタＰ１０２のチャンネル幅と、トランジスタＰ１０４及びＰ１０６の各々のチャンネル幅Ｗｐ２及びＷｐ３から求まる合成チャンネル幅Ｗｐ２３とを加算した合計チャンネル幅ＷＴに対応した電流を流すことが可能となる。
これにより、出力端子ＴＯＵＴが「Ｈ（電圧Ｖｃｃ）」に遷移し、出力端子ＢＯＵＴが「Ｌ」レベルに遷移する。
この結果、レベルシフタ１においては、出力端子ＢＯＵＴが「Ｌ」レベル、出力端子ＴＯＵＴが「Ｈ（電圧Ｖｃｃ）」レベルの出力信号を出力する電圧レベルとなる。
【００３９】
ここで、トランジスタＰ１０１，Ｐ１０３及びトランジスタＮ１０１と、トランジスタＰ１０２，Ｐ１０４及びトランジスタＮ１０２とは、Ｖｃｃモードの動作時において、各々流れる電流量のバランスが入力信号ＩＮの電圧Ｖｃｃ／接地電圧間における「Ｈ」レベル及び「Ｌ」レベルの変化に対応する様にチャンネル幅が設定されている。
このとき、トランジスタＰ１０１及びＰ１０３とトランジスタＰ１０２及びＰ１０４の各々のチャンネル幅Ｗｐ１，Ｗｐ２３を、モードＶｃｃにおける動作において、各々トランジスタＮ１０１，Ｎ１０２のチャンネル幅Ｗｎ１に対応させて設計すれば良く、Ｖｐｐモードの動作に対応させる必要がない。
【００４０】
このため、トランジスタＮ１０１のチャンネル幅Ｗｎ１に対応して、Ｖｃｃモードの動作時における電流量のバランスが取れるように、トランジスタＰ１０１のチャンネル幅Ｗｐ１と、トランジスタＰ１０３及びＰ１０５の直列接続による合成チャンネル幅Ｗｐ２３とを加算した合計チャンネル幅を設計すれば良い。
実際には、トランジスタＰ１０１のチャンネル幅は決定されているため、対応の取れる合成チャンネル幅Ｗｐ２３となるように、トランジスタＰ１０３及びＰ１０５の各々チャンネル幅Ｗｐ２，Ｗｐ３を設計する。
【００４１】
また、トランジスタＰ１０２のチャンネル幅Ｗｐ１と、トランジスタＰ１０４及びトランジスタＰ１０６の直列接続によるチャンネル幅Ｗｐ２３との合計チャンネル幅ＷＴも、上述したトランジスタＰ１０１及びＰ１０３の場合と同様に設計する。
このとき、トランジスタＰ１０５及びＰ１０６のチャンネル幅Ｗｐ３は、各々トランジスタＰ１０３，Ｐ１０４のチャンネル幅Ｗｐ２と等しいかまたは小さい値に設計する。
【００４２】
これにより、本発明のレベルシフタ１は、Ｖｃｃモード時において、トランジスタＰ１０５及びＰ１０６が常時オン状態となり、トランジスタＰ１０３，Ｐ１０４が各々出力端子ＴＯＵＴ，ＢＯＵＴに電流を供給するスイッチング動作を行うようになるため、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとのチャンネル幅を電流量（駆動能力）のバランスが取れるように設定することができ、出力信号の遷移速度をＶｃｃモードにおける動作に対応させることができ、入力信号ＩＮの変化に対応させて、上記各出力端子からの出力信号の遷移の速度を高速化することが可能である。
【００４３】
すなわち、本発明のレベルシフタ１は、ｎチャンネル型ＭＯＳトランジスタ（トランジスタＮ１０１，Ｎ１０２）のチャンネル幅Ｗｎ１に合わせて、Ｖｃｃモード時のみにおけるｐチャンネル型トランジスタ（Ｐ１０３，Ｐ１０４）のチャンネル幅を設定することが可能なため、「Ｌ」レベルから「Ｈ」レベルへの遷移の速度を向上させることができる。
【００４４】
上述してきたように、本発明のレベルシフタ１においては、Ｖｃｃモード時のみに用いるトランジスタパス（トランジスタＰ１０３及びＰ１０５と、トランジスタＰ１０４及びＰ１０６とで各々構成される電流経路）を設け、制御回路２が電源電圧として供給される電圧が電圧Ｖｃｃの場合、Ｖｃｃモードとし、制御信号ＬＳＣＮＴを「Ｌ」レベルとし、トランジスタパスをオン状態として、入力される電圧がＶｃｃを超える場合、Ｖｐｐモードとし、制御信号ＬＳＣＮＴを「Ｈ（電圧Ｖｐｐ）」レベルとして、トランジスタパスをオフ状態とし、ｐチャンネル型ＭＯＳトランジスタの合計チャンネル幅をモードに応じて調整している。
【００４５】
すなわち、Ｐチャンネル型ＭＯＳトランジスタの合計チャンネル幅ＷＴは、Ｖｃｃモード時において、トランジスタＰ１０１のチャンネル幅Ｗｐ１と、トランジスタＰ１０３及びＰ１０５の直列接続による合成チャンネル幅Ｗｐ２３とを加算した値「Ｗｐ１＋Ｗｐ２３」となり、Ｖｐｐモード時において、トランジスタＰ１０１のチャンネル幅Ｗｐ１そのものとなる。
【００４６】
このため、上述してきたように、レベルシフタ１は、Ｖｃｃモード時及びＶｐｐモード時において、各々の電源電圧の電圧レベルに応じて、ｐチャンネル型ＭＯＳトランジスタの合計チャンネル幅ＷＴを調整して動作させることが可能なため（すなわち、Ｖｃｃモード時にトランジスタＰ１０１（またはＰ１０２）の電流量に対して、トランジスタＰ１０３（またはＰ１０４）のチャンネル幅に対応した電流で電流量を補完することが可能なため）、各モード時の動作に対応して、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの電流量のバランスを調整することができ、Ｖｐｐモード時の動作に合わせて、ｎチャンネル型ＭＯＳトランジスタのチャンネル幅Ｗｎ１を大きく設計し、Ｖｃｃモード時の出力端子から出力される出力信号の電圧レベルの遷移の速度を低下させてしまうなどの従来の問題を解決し、２種類の異なった電圧で出力信号の遷移速度を満足させることができる。
【００４７】
次に、従来例の図８，図９のシミュレーションと比較するため、本発明のレベルシフタ１のＶｃｃモード及びＶｐｐモードにおけるシミュレーション結果を、各々図２，図３に示す。
また、シミュレーションに用いたレベルシフタの回路には、図４に示す実際に使用する構成であり、図１のレベルシフタ１にスナップバック防止やホットエレクトロン耐性を向上させるために、ｐチャンネル型ＭＯＳトランジスタのトランジスタＰ１１１及びＰ１１２と、ｎチャンネル型ＭＯＳトランジスタのトランジスタＮ１１１〜Ｎ１１６とが付加されている。
【００４８】
ここで、トランジスタＰ１０１のドレインとトランジスタＮ１０１との間に介挿されたトランジスタＰ１１１と、トランジスタＰ１０２のドレインとトランジスタＮ１０２との間に介挿されたトランジスタＰ１１２とは、スナップバック防止に設けられている。
トランジスタＰ１１１のゲートはトランジスタＮ１０１のゲートと接続され、トランジスタＰ１１２のゲートはトランジスタＮ１０２のゲートと接続されている。
【００４９】
また、トランジスタＰ１１１及びトランジスタＮ１０１の間に並列に介挿されたトランジスタＮ１１５，Ｎ１１３と、トランジスタＰ１１２及びトランジスタＮ１０２の間に並列に介挿されたトランジスタＮ１１６，Ｎ１１４とは、ホットエレクトロン防止用に設けられている。
【００５０】
トランジスタＮ１１３及びＮ１１４のゲートは電源端子に接続され、トランジスタＮ１１５のゲートはトランジスタＮ１０１のゲートと接続され、トランジスタＮ１１６のゲートはトランジスタＮ１０２のゲートと接続されている。
このとき、出力端子ＢＯＵＴは、トランジスタＰ１１１のドレインとトランジスタＮ１１３のドレインとの接続点と接続され、出力端子ＴＯＵＴは、トランジスタＰ１１２のドレインとトランジスタＮ１１４のドレインとの接続点と接続される。
【００５１】
さらに、トランジスタＮ１１３のソースとトランジスタＮ１０１のゲートとの間に介挿されたトランジスタＮ１１１と、トランジスタＮ１１４のソースとトランジスタＮ１０２のゲートとの間に介挿されたトランジスタＮ１１２とは、スナップバック防止に設けられている。
トランジスタＮ１１１のゲートはトランジスタＮ１０１のゲートに接続され、トランジスタＮ１１２のゲートはトランジスタＮ１０２のゲートに接続されている。
【００５２】
また、各トランジスタの近傍に書かれている数値、例えば、トランジスタＮ１０１の近傍に書かれている数値１３０／１．２は、チャンネル幅（μｍ）／チャンネル長（μｍ）を示している。
インバータＶ１０１は、ＣＭＯＳで構成されたインバータであり、ｐチャンネル型トランジスタ及びｎチャンネル型トランジスタのサイズ、すなわち、チャンネル幅（μｍ）／チャンネル長（μｍ）が各々「３．０／０．４４」，「２／０．３６」である。
【００５３】
しかしながら、図４のレベルシフタの実質的な動作は、図１のレベルシフタにおいて説明した動作と同様である。
ここで、例えば、トランジスタＰ１０１及びＰ１０２はチャンネル幅Ｗｐ１／チャンネル長Ｌが２．６（μｍ）／１．２（μｍ）で形成され、トランジスタＮ１０１及びＮ１０２はチャンネル幅Ｗｎ１／チャンネル長Ｌが１３０（μｍ）／１．２（μｍ）で形成されている。
【００５４】
また、この図２及び図３において、横軸は時刻を示し、縦軸は入力信号ＩＮ及び出力信号の電圧レベルを示している。
また、図２では、図４のレベルシフタの電圧Ｖｃｃ（＝１．５Ｖ）／接地電圧ＶＧＮＤ（＝０Ｖ）間の動作（Ｖｃｃモード）を示しており、図３では、図４のレベルシフタの電圧Ｖｐｐ（＝１０．０Ｖ）／接地電圧ＶＧＮＤ（＝０Ｖ）間の動作（Ｖｐｐモード）を示している。
【００５５】
図２及び図３から分かるように、Ｖｃｃモード時及びＶｐｐモード時のいずれの動作においても、出力端子ＴＯＵＴ，ＢＯＵＴからの各々の出力信号の「Ｌ」レベルから「Ｈ」レベルへの遷移，及び「Ｈ」レベルから「Ｌ」レベルへの遷移のタイミングはそれほどは異なっていない。
図８に示すように、従来のレベルシフタにおける電圧Ｖｃｃ／接地電圧ＶＧＮＤ間の動作において、出力端子ＴＯＵＴ，ＢＯＵＴからの各々の出力信号の「Ｌ」レベルから「Ｈ」レベルへの遷移，及び「Ｈ」レベルから「Ｌ」レベルへの遷移のタイミングは大きくずれている。
【００５６】
しかしながら、本願発明の図４におけるレベルシフタにおいては、Ｖｃｃモードにおける出力端子ＴＯＵＴからの出力信号の「Ｌ」レベルから「Ｈ（電圧Ｖｃｃ）」への遷移の速度が大幅に向上しており、Ｖｃｃモード，Ｖｐｐモードの各モード毎のｐチャンネル型ＭＯＳトランジスタの合計チャンネル幅ＷＴの調整が有効に働き、Ｖｐｐモード時及びＶｃｃモード時双方で、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの電流量のバランスが取れていることが分かる。
【００５７】
なお、図２及び図３のシミュレーションは、全て室温（Ｔｅｍｐ＝２５℃）で行われ、ｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型トランジスタの各々のしきい値Ｖｔｐ，Ｖｔｎを３種類に設定して行った。
図２及び図３の双方ともに、波線がしきい値が標準値に対して低い値（Ｖｔ＝Ｌｏｗ）の場合の結果であり、一転鎖線がしきい値が標準値（Ｖｔ＝Ｔｙｐ）の場合の結果であり、２点鎖線がしきい値が標準値に対し高い値（Ｖｔ＝Ｈｉｇｈ）の場合の結果を示している（すでに説明した図８及び図９も同様）。
【００５８】
次に、図５を用いて、本願発明のレベルシフタをフラッシュメモリに適用した場合の構成を説明する。
図５は、フラッシュメモリの読み出し及び書き込みに必要なブロックの構成のみを示した概念図である。
メモリセル領域Ｍには、格子状にメモリセルＭＳが複数配置されている。このメモリセルＭＳの構成は、領域Ｋに１つのメモリセルＭＳを拡大して示しているが、通常のＭＯＳトランジスタと異なる点として、フローティングゲートがゲート（コントロールゲート）とウェルとの間に絶縁膜を介して形成されていることが挙げられる。
このフローティングゲートに電荷を注入する（書き込む）ことにより、このメモリセルＭＳのトランジスタとしてのしきい値を変化させ、データの書き込みが行われる。
【００５９】
メモリセル領域Ｍの列単位に配列した各メモリセルＭＳのドレインは、列選択スイッチＹＳからの各々ビットラインＢ１，Ｂ２，…，Ｂｎに接続されている。また、メモリセル領域Ｍの行単位に配列した各メモリセルＭＳのゲートは、各々ワードラインＸ１，Ｘ２，…，Ｘｍに接続されている。
さらに、メモリセル領域Ｍの全てのメモリセルＭＳのソースは、共通に接続されソースの電圧を制御する図示しない制御回路へ接続され、ウェルも共通に接続され基板の電圧を制御する図示しない制御回路へ接続されている。
【００６０】
次に、メモリセルＭＳに対するデータの書き込みと読み出しとの動作の説明を行う。
説明を簡略化するため、メモリセルＭＳ１を対象として、書き込み及び読み出しの動作を説明する。
データの書き込み時におけるメモリセルＭＳの各部分の電圧は、例えば、ゲート電圧「９Ｖ」、ウェル電圧「０Ｖ」、ソース電圧「０Ｖ」、ドレイン電圧「６Ｖ」である。
また、データの読み出し時におけるメモリセルＭＳの各部分の電圧は、例えば、ゲート電圧「５Ｖ」、ウェル電圧「０Ｖ」、ソース電圧「０Ｖ」、ドレイン電圧「１Ｖ」である。
【００６１】
＜書き込み動作＞
書き込み回路１４は、書き込み電圧「６Ｖ」を出力する。このとき、読み出し回路１３の出力はフローティング状態となっている。
列デコーダ１０は、外部から入力されたアドレス信号により信号線Ｙ１を活性化し（信号線Ｙ１へ出力するスイッチ制御信号を「Ｈ」レベルとし）、列選択スイッチ回路ＹＳにおけるスイッチＳ１〜スイッチＳｎのうち、スイッチＳ１のみをオン状態とする。スイッチＳ１〜スイッチＳｎは、ｎチャンネル型ＭＯＳトランジスタである。
このとき、信号線Ｙ１（出力されるスイッチ制御信号）は、列デコーダ１０内部のレベルシフタにより、電圧Ｖｃｃ（例えば、１．５Ｖ）を図示しない昇圧回路で昇圧した電圧Ｖｐｐ（例えば、８Ｖ）の電圧レベルとされる。本発明のレベルシフタ１はこの列デコーダ１０内に用いられている。
【００６２】
また、行デコーダ１１は、外部から入力されるアドレス信号によりワード線Ｘ１を活性化し、メモリセルＭＳ１の行全てのメモリセルＭＳのゲートに書き込み電圧「９Ｖ」を与える。
これにより、スイッチＳ１を介して書き込み回路１４から流れる電流により、ビット線Ｂ１の電圧レベルが「６Ｖ」にチャージアップされ、メモリセルＭＳ１の列のメモリセルＭＳ全てのドレインに「６Ｖ」の電圧が印加される。
この結果、メモリセル領域Ｍの中のメモリセルＭＳのなかからメモリセルＭＳ１にのみ、ゲートに「９Ｖ」が印加され、ドレインに「６Ｖ」が印加され、メモリセルＭＳ１は書き込み状態となり、フローティングゲートに電荷が注入され、データの書き込みが行われる。
【００６３】
＜読み出し動作＞
読み出し回路１３は、内部のセンスアンプから読み出し電圧「１．０Ｖ」を出力する。このとき、書き込み回路１４の出力はフローティング状態となっている。
列デコーダ１０は、外部から入力されたアドレス信号により信号線Ｙ１を活性化し、列選択スイッチＹＳにおけるスイッチＳ１〜スイッチＳｎのうち、スイッチＳ１のみをオン状態とする。スイッチＳ１〜スイッチＳｎは、ｎチャンネル型ＭＯＳトランジスタである。
このとき、信号線Ｙ１は、列デコーダ１０内部のレベルシフタにより、外部から電源電圧として供給される電圧Ｖｃｃ（例えば、１．５Ｖ）の電圧レベルとされる。
【００６４】
また、行デコーダ１１は、外部から入力されるアドレス信号によりワード線Ｘ１を活性化し、メモリセルＭＳ１の行全てのメモリセルＭＳのゲートに読み出し電圧「５Ｖ」を与える。
これにより、スイッチＳ１を介して読み出し回路１３から流れる電流により、ビット線Ｂ１の電圧レベルが「１．０Ｖ」にチャージアップされ、メモリセルＭＳ１の列のメモリセルＭＳ全てのドレインに「１．０Ｖ」の電圧が印加される。
【００６５】
この結果、メモリセル領域Ｍの中のメモリセルＭＳのなかからメモリセルＭＳ１にのみ、ゲートに「５Ｖ」が印加され、ドレインに「１．０Ｖ」が印加され、メモリセルＭＳ１は読み出し状態となり、上記センスアンプはメモリセルＭＳ１に流れる電流量により、フローティングゲートに電荷が注入されているか否か、すなわちデータが書き込まれているか否かの判定が行われる。
【００６６】
上述したメモリセＭＳルに対する書き込み動作及び読み出し動作の各々が、前述したレベルシフタ１のＶｐｐモード，Ｖｃｃモードにそれぞれ対応している。
図５に示す列デコーダの構成を図６に示す。図６は列デコーダの回路構成において、スイッチＳ１のゲートに接続されている信号線Ｙ１に対応する構成のみを示したものである。
【００６７】
また、本発明によるレベルシフタ１の出力端子ＴＯＵＴはＣＭＯＳ構成のバッファ３０のゲートに接続されている。
そして、この信号線Ｙ１が活性化される状態は、アドレス信号が全て「Ｈ」レベルとなり、ＮＡＮＤ回路３１の出力する入力信号ＩＮが「Ｌ」レベルとなる状態である。
このとき、レベルシフタ１の出力端子ＴＯＵＴから出力信号が「Ｈ」レベルから「Ｈ」レベルに遷移し、信号線Ｙ１はバッファ３０により「Ｌ」レベルに遷移する。
【００６８】
そして、レベルシフタ１の出力端子から出力される出力信号の「Ｈ」レベルから「Ｌ」レベルの遷移、また「Ｌ」レベルから「Ｈ」レベルへの遷移に時間がかかると、すなわち波形がなまると、スイッチＳ１のスイッチングのタイミングが遅くなり、読み出し及び書き込みの動作を遅延させる原因となる。
本発明のレベルシフタ１は、Ｖｃｃモード及びＶｐｐモードの双方のモードにおいて、従来例に比較して出力端子ＴＯＵＴから出力される出力信号の遷移の時間が改善されているため、読み出し及び書き込みのいずれかの動作が遅延されると言う従来例の問題を防止することができる。
【００６９】
また、レベルシフタの出力信号の遷移に時間がかかると、出力信号の波形がなまり、レベルシフタの消費電力が増加するだけでなく、そのなまった出力信号がゲートに入力されることにより、バッファ３０が信号線Ｙ１に出力する出力信号の電圧レベルの変化の過渡状態の期間が長くなる。
このため、バッファ３０に貫通電流が流れる時間が増加し、バッファ３０の消費電力は大幅に増加することとなる。
しかしながら、本発明のレベルシフタ１は、従来例に比較して出力端子ＴＯＵＴから出力される出力信号の遷移の時間が改善されているため、バッファ３０の出力する出力信号の電圧レベルの遷移時間を減少させ、貫通電流による消費電力の増加を防止することが可能となる。
【００７０】
以上、本発明の一実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、応用例としてフラッシュメモリの列デコーダ１０に使用した場合を説明したが、フラッシュメモリの他の部分において、モード切り替えで２系統の電源電圧を用いるレベルシフタには当然利用することが可能である。
また、フラッシュメモリに限らず、高い電圧と、より低い電圧とを用いる回路でレベルシフトする電圧レベルを２系統で使用する場合、例えばＥＥＰＲＯＭ（電気的消去及び書き込み可能な読み出し専用メモリ）や、出力信号の「Ｈ」レベル側の電圧レベルを変更して用いるバッファ回路等に本発明は有効である。
【００７１】
【発明の効果】
本発明によれば、レベルシフタが、Ｖｃｃモード時及びＶｐｐモード時において、各々の電源電圧の電圧レベルに応じて、ｐチャンネル型ＭＯＳトランジスタの合計チャンネル幅ＷＴを調整して動作させることが可能なため、各モード時の動作に対応して、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの電流量のバランスを調整することができ、Ｖｐｐモード時の動作に合わせて、ｎチャンネル型ＭＯＳトランジスタのチャンネル幅Ｗｎ１を大きく設計し、Ｖｃｃモード時の出力端子から出力される出力信号の電圧レベルの遷移の速度を低下させてしまうなどの従来の問題を解決し、２種類の異なった電圧で出力信号の遷移速度を満足させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるレベルシフタ１の構成を示すブロック図である。
【図２】本発明の一実施形態によるレベルシフタの動作例（Ｖｃｃモード）を示すシミュレーション結果である。
【図３】本発明の一実施形態によるレベルシフタの動作例（Ｖｐｐモード）を示すシミュレーション結果である。
【図４】図２及び図３のシミュレーションに用いた本発明のレベルシフタの実用回路の構成例を示すブロック図である。
【図５】本発明のレベルシフタを利用したフラッシュメモリの読み出し及び書き込みに必要なブロックの構成のみを示した概念図である。
【図６】図５に用いられる列デコーダ１０の構成を説明するブロック図である。
【図７】従来例によるレベルシフタの構成を示すブロック図である。
【図８】従来例よるレベルシフタの動作例（Ｖｃｃモード）を示すシミュレーション結果である。
【図９】従来例によるレベルシフタの動作例（Ｖｐｐモード）を示すシミュレーション結果である。
【図１０】図８及び図９のシミュレーションに用いた従来例のレベルシフタの実用回路の構成例を示すブロック図である。
【符号の説明】
１ レベルシフタ
２ ゲート制御回路
１０ 列デコーダ
１１ 行デコーダ
１３ 読み出し回路
１４ 書き込み回路
３０ バッファ
３１ ＮＡＮＤ回路
Ｂ１，Ｂ２，Ｂｎ ビット線
Ｍ メモリセル領域
ＭＳ，ＭＳ１ メモリセル
Ｐ１０１，Ｐ１０２，Ｐ１０３，Ｐ１０４ トランジスタ
Ｐ１０５，Ｐ１０６，Ｐ１１１，Ｐ１１２ トランジスタ
Ｎ１０１，Ｎ１０２，Ｎ１１１，Ｎ１１２ トランジスタ
Ｎ１１３，Ｎ１１４，Ｎ１１５，Ｎ１１６ トランジスタ
Ｓ１，Ｓ２，Ｓｎ スイッチ
Ｖ１０１ インバータ
Ｙ１，Ｙ２，Ｙｎ 信号線
Ｘ１，Ｘ２，Ｘｍ ワード線
ＹＳ 列選択スイッチ回路

Claims (6)

1. 電源端子と接地端子との間で、直列に接続されたｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが２組並列に介挿され、各々の組のｐチャンネル型ＭＯＳトランジスタのゲートが他方の組のトランジスタの接続点である出力端子に接続され、一方の組のｎチャンネル型ＭＯＳトランジスタのゲートに入力される入力信号が反転されて他方の組のｎチャンネル型ＭＯＳトランジスタのゲートに入力される構成のレベルシフタであって、前記電源端子の電圧レベルに応じて前記ｐチャンネル型ＭＯＳトランジスタのチャンネル幅が調整されることを特徴とするレベルシフタ。
2. 前記ｐチャンネル型ＭＯＳトランジスタが第１及び第２のｐチャンネル型ＭＯＳトランジスタから構成され、この第２のｐチャンネル型ＭＯＳトランジスタを前記第１のｐチャンネル型ＭＯＳトランジスタに並列に接続または非接続とすることにより、前記ｐチャンネル型ＭＯＳトランジスタのチャンネル幅を調整することを特徴とする請求項１記載のレベルシフタ。
3. 前記第２のｐチャンネル型ＭＯＳトランジスタに直列に接続され、この第２のｐチャンネル型ＭＯＳトランジスタを電流経路とするか否かのスイッチングを行う第３のｐチャンネル型ＭＯＳを具備することを特徴とする請求項２記載のレベルシフタ。
4. 前記第３のｐチャンネル型ＭＯＳトランジスタのゲートに、前記電源電圧に応じて、この第３のｐチャンネル型ＭＯＳトランジスタをオン／オフする制御信号を出力する制御回路を具備することを特徴とする請求項３に記載のレベルシフタ。
5. 前記制御回路は前記電源電圧の電圧レベルが予め設定された電圧値を超えている場合、前記第３のｐチャンネル型ＭＯＳトランジスタをオフする制御信号を出力し、予め設定された電圧値を超えていない場合、前記第３のｐチャンネル型ＭＯＳトランジスタをオンする制御信号を出力することを特徴とする請求項４に記載のレベルシフタ。
6. 請求項１〜請求項５のいずれかに記載のレベルシフタが用いられた列デコーダを具備し、
   前記列デコーダが、格子状に配列された複数のメモリセルから、外部から与えられたアドレス信号に対応したメモリセル列を選択する選択信号を、メモりセルへのデータの書き込み，及びデータの読み出しの各々の動作に応じて、異なる電圧レベルで出力することを特徴とする半導体記憶装置。

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