JP3540589B2 - クロック逓倍回路 - Google Patents
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- 230000001186 cumulative effect Effects 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 22
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明はクロック逓倍回路に関し、特に、低周波数の入力クロック信号からジッタの少ない高周波数のクロック信号を生成する場合に好適なものである。
【０００２】
【従来の技術】
図１３は、従来のディジタルＰＬＬ回路の回路図である（特願平７−３４３１６７号及び特願平８−３５１０６２号参照）。
【０００３】
図１３のディジタルＰＬＬ回路は、基準クロック信号をＭ分周する１／Ｍデバイダ６８と、１／Ｍデバイダ６８の出力と１／Ｎデバイダ６９の出力とを周波数比較する周波数比較回路６１と、周波数比較回路６１からの情報に基づきリングオシレータのディレイ値を制御するディレイ制御回路６３と、ディレイ制御回路６３からの制御情報に基づきディレイ値を変更することができるディレイ可変回路６６とインバータ６７とからなるリングオシレータと、リングオシレータの出力クロック信号をＮ分周する１／Ｎデバイダ６９とにより構成されている。
【０００４】
周波数比較回路６１は、１／Ｍデバイダ６８及び１／Ｎデバイダ６９からの２つの入力クロック信号のパルス数をカウンタによりカウントし、カウント数の大小に基づき２つのクロック信号の周波数比較を行う。ディレイ制御回路６３は、周波数比較回路６１の情報に基づき、リングオシレータのＮ分周したクロック周波数が、基準クロック周波数をＭ分周したクロック周波数に等しくなるようにリングオシレータのディレイ値を制御する。
【０００５】
【発明が解決しようとする課題】
しかし、従来のディジタルＰＬＬ回路においては、逓倍数を大きくすることが困難であるという問題がある。
【０００６】
例えば、基準クロック信号の周波数を３２ＫＨｚ、ディジタルＰＬＬ出力クロック信号の周波数を３２ＭＨｚとして逓倍数を１０００倍にし、各デバイダ６１，６９の分周値Ｍ＝１，Ｎ＝１０００とする場合を考える。通常、周波数比較回路６１では、最低でも１０ビットのカウンタにより１０００カウントはカウントしなければ精度の良い周波数比較を行うことができない。一方、ディジタルＰＬＬ出力クロック信号のパルス数が１０００カウントされたときに、１／Ｎデバイダ６９から周波数比較回路６１への入力クロック信号のパルス数は１カウントされる。従って、ディジタルＰＬＬ出力クロック信号のパルス数が１０００×１０００＝１００００００カウントされたときにようやく１回の比較が可能となることになる。
【０００７】
このように大きなカウント値が周波数比較に必要とされることは、安定したディジタルＰＬＬ出力クロック信号を出力するのに大きな問題となる。即ち、リングオシレータの周波数は外部の電圧、温度等によって変動するので、１００００００カウントに１回程度しか周波数比較を行うことができない従来の回路構成では、応答速度が遅すぎてジッタが大きくなってしまうという問題がある。また、ＰＬＬ回路がロックするまでのロックインタイムには、最低でも周波数比較が数十回は必要なので、少なくとも数秒は要することとなり、許容できるレベルにないという問題もある。
【０００８】
本発明は上記問題点に鑑みてなされたもので、その目的は、低周波数の入力クロック信号から逓倍数の大きい高周波数のクロック信号の生成において、高速な周波数比較が可能でロックインタイムが短く、安定でジッタが小さい構成のクロック逓倍回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明に係るクロック逓倍回路の第１の構成によれば、
出力クロック信号のパルス数をカウントするカウンタと、
上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、
上記入力クロック信号の１周期ごとに、上記カウンタのカウント値と上記期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、
上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、
上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、
を備えたことを特徴とし、
この構成により、カウント値と期待値とを比較することとし、かつ、カウント値と期待値との比較の周期を従来のＰＬＬ回路における周波数比較の周期より大幅に短縮することができるので、ロックインタイムを大幅に短縮することができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００１０】
上記第１の構成において、カウンタは、入力クロック信号の１周期ごとにリセットされるものとするとよい。
【００１１】
本発明に係るクロック逓倍回路の第２の構成によれば、
出力クロック信号のパルス数をカウントするカウンタと、
入力クロック信号の１周期ごとに、上記カウンタのカウント値を取り込んで出力するレジスタと、
上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、上記入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、
上記入力クロック信号の１周期ごとに、上記期待値を累積加算した累積期待値を出力する累積期待値発生回路と、
上記レジスタから出力された上記カウント値と上記累積期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、
上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、
上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、
を備えたことを特徴とし、
この構成により、カウンタを比較器の比較周期ごとにリセットせずに、カウントアップし続け、カウント値についての期待値を、２回目の周波数比較のときには比較周期１周期分の期待値の２倍、３回目の周波数比較のときには比較周期１周期分の期待値の３倍、Ｌ回目の周波数比較のときには比較周期１周期分の期待値のＬ倍というように累積加算した累積期待値として、カウント値と累積期待値とを比較することとしたので、入力クロック信号の周期より十分長い周期Ｔでの周波数誤差を極めて小さくすることができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００１２】
上記第２の構成において、カウンタ、レジスタ及び累積期待値発生回路は、入力クロック信号の周期よりも長い所定周期ごとにリセットされるものとするとよい。
上記第１又は第２の構成において、比較回路は、減算回路であるものとするとよい。
【００１３】
上記出力クロック信号発生回路は、
信号伝搬経路として直列接続される段数を上記ディレイ制御信号に応じて選択的に変更可能な複数段のディレイ発生回路、及び、上記複数段のディレイ発生回路の前段又は後段に付加される個数を上記ディレイ制御信号に応じて選択的に変更可能な複数個の負荷容量を備えたディレイラインと、
上記ディレイラインの出力ノードと入力ノードとの間に接続されたインバータと、
からなるリングオシレータであるものとするとよい。
【００１４】
上記出力クロック信号発生回路は、
信号伝搬経路として直列接続される段数を上記ディレイ制御信号に応じて選択的に変更可能な複数段のディレイ発生回路、及び、上記複数段のディレイ発生回路の前段又は後段に付加される個数を上記ディレイ制御信号に応じて選択的に変更可能な複数個の負荷容量を備えたディレイラインと、
一方側入力に上記ディレイラインの出力ノードが接続され、他方側入力にイネーブル信号が入力され、かつ、出力ノードが上記ディレイラインの入力ノードに接続されたＮＡＮＤ論理回路と、
からなるリングオシレータであるものとするとよい。
【００１５】
【発明の実施の形態】
以下、本発明に係るクロック逓倍回路の実施の形態について、図面を参照しながら説明する。
【００１６】
図１は、本発明の第１の実施の形態に係るクロック逓倍回路のブロック図である。
【００１７】
本発明の第１の実施の形態に係るクロック逓倍回路は、リングオシレータの出力クロック信号のパルス数をカウントするカウンタ１１と、入力クロック信号の１周期あたりの出力クロック信号のパルス数についての期待値を発生する期待値発生回路１０と、カウンタ１１からのカウント値と期待値発生回路１０からの期待値とを比較する比較器１２と、比較器１２からの情報に基づきリングオシレータのディレイ値を制御するディレイ制御回路１３と、ディレイ制御回路１３からの制御信号によりディレイ値を変更することができるディレイライン１４とインバータ１５とからなるリングオシレータとにより構成されている。カウンタ１１及び比較器１２の動作は、入力クロック信号により制御される。
【００１８】
カウンタ１１は、入力クロック信号の１周期の間における出力クロック信号のパルス数をカウントする。
【００１９】
期待値発生回路１０は、入力クロック信号の１周期の間理想的な出力クロック信号のパルス数をカウントしたときのカウント値を、比較器１２に入力する期待値として発生する。例えば、周波数３２ＫＨｚの入力クロック信号から、周波数３２ＭＨｚの出力クロック信号を得たい場合には、（１／３２Ｋ）／（１／３２Ｍ）＝１０００の期待値をバイナリ・データで発生する。入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が変更される場合には、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数の設定を入力することにより、期待値を算出して発生させるようにする。また、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が常に一定である場合には、期待値発生回路１０は常に一定の期待値を発生するもので足りる。尚、期待値発生回路１０は、この回路が発生する期待値を外部信号により供給することができる場合は、特に設ける必要はない。
【００２０】
比較器１２は、入力クロック信号の周期ごとにカウンタのカウント値と期待値とを比較し、期待値の方が大きければＤＯＷＮ信号、期待値の方が小さければＵＰ信号をそれぞれ出力する。また、期待値とカウント値とが等しい場合には、ＤＯＷＮ信号もＵＰ信号も出力されない。カウンタ１１は、比較器１２で比較が行われると、直ちにリセットされ次のカウント動作に入る。
【００２１】
図２は、本発明に係るクロック逓倍回路におけるディレイラインの構成の一例を示したブロック図である。
【００２２】
図２に示したディレイラインは、直列接続された第１，第２のインバータ２１，２２と、第２のインバータ２２に直列接続され、２段ごとに接続段数の切替が可能な複数のインバータ２３，．．．，２４と、複数のインバータ２３，．．．，２４の接続段数を２段ごとに切り替えるマルチプレクサ２０と、第１のインバータ２１の出力側に接続され、付加される個数を変更することができる可変負荷容量Ｃn1〜Ｃnmと、第２のインバータ２２の出力側に接続され、付加される個数を変更することができる可変負荷容量Ｃnm+1〜Ｃnnとから構成されている。各負荷容量Ｃn1〜Ｃnnは、アナログスイッチによりキャパシタ２５を第１又は第２のインバータ２１，２２に対し接続又は切断することができるようになっている。
【００２３】
図２のディレイラインにおいては、マルチプレクサに入力される制御信号Ｅl1〜Ｅllにより直列接続されるインバータの段数を選択することにより、インバータ２段ごとの比較的大きな幅でのディレイ値の変更を行うことができる。また、制御信号Ｅn1〜Ｅnnにより、負荷容量Ｃn1〜Ｃnnのうち任意のものを選択的に接続することができる。即ち、制御信号Ｅn1〜Ｅnnのうち“１”になっている個数分の負荷容量が第１，第２のインバータ２１，２２に付加されるようになっている。付加される負荷容量の個数を変更することにより、数ｐｓから数十ｐｓ単位の微小な幅でのディレイ値の変更を行うことができる。
【００２４】
図３は、図２のディレイラインのディレイ特性を示すグラフである。横軸は付加される負荷容量の個数を、縦軸はディレイ値をそれぞれ示している。また、直列接続されるインバータの段数がパラメータとなっており、ＯＰ２はインバータ２段、ＯＰ４はインバータ４段、ＯＰ６はインバータ６段が直列接続されるように、制御信号Ｅl1〜Ｅllによる選択を行ったときのディレイ特性をそれぞれ示している。
【００２５】
図４は、本発明に係るクロック逓倍回路におけるディレイラインの構成の他の例を示したブロック図である。図４のディレイラインは、全体的な構成は図２のディレイラインと同様であるが、各負荷容量Ｃn1〜Ｃnnがトランジスタ１個でそれぞれ構成されている点が異なっている。各負荷容量Ｃn1〜Ｃnnを構成するトランジスタのオン・オフにより、第１又は第２のインバータ２１，２２に負荷される容量を制御し、これにより微小な幅でのディレイ値の変更を行うことができるようにしたものである。尚、マルチプレクサに入力される制御信号Ｅl1〜Ｅllにより直列接続されるインバータの段数を選択することにより、図２のディレイラインと同様に、インバータ２段ごとの比較的大きな幅でのディレイ値の変更を行うことができる。
【００２６】
尚、図２又は図４に示したディレイラインの構成は、第１の実施の形態の他、後述する各実施の形態についても共通のものである。
【００２７】
図１に示した本発明の第１の実施の形態に係るクロック逓倍回路においては、比較器１２からのＵＰ信号又はＤＯＷＮ信号に応じてディレイ制御回路１３が、リングオシレータを構成するディレイライン１４のディレイ値を制御するディレイ制御信号Ｅn1〜Ｅnn及びＥl1〜Ｅllを出力する。
【００２８】
比較器１２によるカウント値と期待値との比較の結果、期待値の方が小さければ、比較器１２からＵＰ信号が出力される。比較器１２からＵＰ信号が出力されたときには、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数を１個増加させることにより、第１又は第２のインバータ２１，２２に付加される負荷容量の個数が１個増加し、リングオシレータの出力クロック信号の周波数は低下する。その結果、入力クロック信号の次の周期後の比較では、カウンタ１１のカウント値が前回より小さくなる。比較器１２による比較の結果、期待値の方が小さければさらにＵＰ信号が出力され、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数をさらに１個増加させる。ディレイ制御信号Ｅn1〜Ｅnnの総てが“１”の状態である場合にはこれ以上負荷容量を付加することができないので、その場合には直列接続されるインバータの段数を２段増加させるようにディレイ制御信号Ｅl1〜Ｅllのアドレスを１アドレス増加させ、かつ、付加される負荷容量の個数を制御するディレイ制御信号Ｅn1〜Ｅnnを総て“０”の状態にする。このような動作を繰り返すうちに期待値とカウント値が一致するようになる。
【００２９】
一方、比較器１２によるカウント値と期待値との比較の結果、期待値の方が大きければ、比較器１２からＤＯＷＮ信号が出力される。比較器１２からＤＯＷＮ信号が出力されたときには、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数を１個減少させることにより、第１又は第２のインバータ２１，２２に付加される負荷容量の個数が１個減少し、リングオシレータの出力クロック信号の周波数は上昇する。その結果、入力クロック信号の次の周期後の比較では、カウンタ１１のカウント値が前回より大きくなる。比較器１２による比較の結果、期待値の方が大きければさらにＤＯＷＮ信号が出力され、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数をさらに１個減少させる。ディレイ制御信号Ｅn1〜Ｅnnの総てが“０”の状態である場合には付加されている負荷容量をこれ以上減少させることができないので、その場合には直列接続されるインバータの段数を２段減少させるようにディレイ制御信号Ｅl1〜Ｅllのアドレスを１アドレス減少させ、かつ、付加される負荷容量の個数を制御するディレイ制御信号Ｅn1〜Ｅnnを総て“１”の状態にする。このような動作を繰り返すうちに期待値とカウント値が一致するようになる。
【００３０】
従来のＰＬＬ回路においては、入力クロック信号の周波数とリングオシレータの出力信号の周波数とを入力クロック信号の約１０００周期ごとのタイミングで比較していたのに対し、本発明に係るクロック逓倍回路においては、リングオシレータの出力信号のパルス数とそのパルス数についての期待値とを入力クロック信号の１周期ごとのタイミングで比較することとしたので、ロックインタイムを約１０００分の１と大幅に短縮することができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００３１】
図５は、本発明の第１の実施の形態に係るクロック逓倍回路の変形例のブロック図である。この変形例は、第１の実施の形態においてリングオシレータを構成していたインバータ１５の変わりに２入力ＮＡＮＤ論理回路１６を用いている点のみが異なっている。２入力ＮＡＮＤ論理回路１６の一方側入力にはディレイライン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路１６の出力をディレイライン１４に入力することにより、リングオシレータを構成し、２入力ＮＡＮＤ論理回路１６の他方側入力にはイネーブル信号を入力する。そして、このクロック逓倍回路を使用するときにはイネーブル信号“１”を入力し、使用しないときにはイネーブル信号“０”を入力することにより、必要とされるときにのみ高周波数出力クロック信号を生成させるようにすることができる。
【００３２】
図６は、本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例のブロック図である。本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例は、図１に示した本発明の第１の実施の形態に係るクロック逓倍回路における比較器１２の代わりに減算器１７を用いている点のみが第１の実施の形態と異なっている。
【００３３】
図６に示す本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例においては、減算器１７における減算出力のＭＳＢ（Most Significant Bit：最上位ビット）は符号ビットであり、ＭＳＢが“１”であればカウント値より期待値の方が大きいことを示し、逆にＭＳＢが“０”であればカウント値より期待値の方が小さいことを示す。また、減算出力の総てが“０”であれば期待値とカウント値とが等しいことを示す。従って、減算出力のＭＳＢが“１”のときはＤＯＷＮ信号が出力され、減算出力のＭＳＢが“０”で減算出力のその他のビットのいずれかが“０”以外であれば、ＵＰ信号が出力され、また、減算出力の各ビットが総て“０”であればＤＯＷＮ信号もＵＰ信号も出力されないようにする。そして、減算器１７からＵＰ信号又はＤＯＷＮ信号が出力されたとき、減算結果（周波数誤差）の大きさに応じてディレイ値の更新量を変更することにより、さらにロックインタイムを短縮することが可能となる。
【００３４】
例えば、ディレイライン１４の負荷容量について１アドレスの更新に対して出力クロック信号のパルス数のカウント値が１／２カウントだけ変動するようにディレイライン１４を設計し、以下の表１に示すように、カウント誤差に応じてディレイ値を更新する更新アドレスを設定した場合を考える。
【００３５】
【表１】
また、この場合におけるカウント誤差を収束させる制御の一例を、以下の表２に示す。
【００３６】
【表２】
表２に示されるように、最初の比較でカウント誤差が１００あったとすると、図１に示した本発明の第１の実施の形態に係るクロック逓倍回路の構成では１００回の比較が必要とされるのに対し、図６に示した本発明の第２の実施の形態に係るクロック逓倍回路の構成では、表１に従った制御を行うことにより、カウント誤差が収束するまでの様子は表２に示した通りになり、２０回の比較でロックさせることができる。３２ＫＨｚの入力クロック信号で比較を行ったとすると、ロックインタイムは（１／３２Ｋ）×２０＝６２５μｓとなる。一方、従来のＰＬＬ回路の構成の場合のロックインタイムは１０００×（１／３２Ｋ）×１００＝３．１２５ｓであり、大幅にロックインタイムを短縮することができる。
【００３７】
図７は、本発明の第１の実施の形態に係るクロック逓倍回路の第３の変形例のブロック図である。この変形例は、図６の実施の形態においてリングオシレータを構成していたインバータ１５の変わりに２入力ＮＡＮＤ論理回路１６を用いている点のみが異なっている。２入力ＮＡＮＤ論理回路１６の一方側入力にはディレイライン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路１６の出力をディレイライン１４に入力することにより、リングオシレータを構成し、２入力ＮＡＮＤ論理回路１６の他方側入力にはイネーブル信号を入力する。そして、このクロック逓倍回路を使用するときにはイネーブル信号“１”を入力し、使用しないときにはイネーブル信号“０”を入力することにより、必要とされるときにのみ高周波数出力クロック信号を生成させるようにすることができる。
【００３８】
図８は、本発明の第２の実施の形態に係るクロック逓倍回路のブロック図である。
【００３９】
本発明の第２の実施の形態に係るクロック逓倍回路は、各ブロックに入力される入力クロック信号を発生するクロック発生回路３１と、リングオシレータの出力クロック信号のパルス数をカウントするＭビットカウンタ３２と、Ｍビットカウンタ３２のカウント値を入力クロック信号の周期ごとに取り込むＭビットレジスタ３３と、入力クロック信号の１周期あたりの出力クロック信号のパルス数についての期待値を発生する期待値発生回路３０と、入力クロック信号の周期ごとに、前回の周波数比較において出力した出力期待値に、期待値発生回路３０から入力された入力期待値を加算して出力する累積期待値発生回路３４と、Ｍビットレジスタから出力された累積カウント値と累積期待値発生回路の出力期待値とを比較するＭビット比較器３５と、Ｍビット比較器３５からの情報に応じてリングオシレータのディレイ値を制御するディレイ制御回路３６と、ディレイ制御回路３６からの制御信号によりディレイ値を変更することができるディレイライン３７とインバータ３８とからなるリングオシレータとから構成されている。
【００４０】
Ｍビットカウンタ３２は、入力クロック信号の１周期の間における出力クロック信号のパルス数をカウントする。Ｍビットレジスタ３３は、入力クロックの周期ごとにＭビットカウンタ３２のカウント値を取り込んで出力する。
【００４１】
本発明の第２の実施の形態に係るクロック逓倍回路が、図１に示した本発明の第１の実施の形態に係るクロック逓倍回路と異なる点は、入力クロック信号の１周期より十分長い周期Ｔの間、Ｍビットカウンタ３２のカウント値をリセットしないようにした点にある。第１の実施の形態においては、入力クロック信号の１周期ごとにカウンタ１１がリセットされたが、第２の実施の形態では入力クロック信号の１周期より十分長い周期ＴごとにＭビットカウンタ３２がリセットされる。尚、Ｍビットカウンタ３２がリセットされる十分長い周期Ｔは、クロック発生回路３１に入力されるリセット周期制御信号（周期Ｔ）により制御される。
【００４２】
従って、Ｍビットカウンタ３２がリセットされるまでの間、カウント値についての理想的な期待値は、２回目の周波数比較のときには１周期分の期待値の２倍、３回目の周波数比較のときには１周期分の期待値の３倍、Ｌ回目の周波数比較のときには１周期分の期待値のＬ倍と変化するので、期待値発生回路３０が発生した期待値を累積加算する累積期待値発生回路３４を設けている。
【００４３】
期待値発生回路３０は、入力クロック信号の１周期の間理想的な出力クロック信号のパルス数をカウントしたときのカウント値を、比較器１２に入力する期待値として発生する。例えば、周波数３２ＫＨｚの入力クロック信号から、周波数６４ＭＨｚの出力クロック信号を得たい場合には、（１／３２Ｋ）／（１／６４Ｍ）＝２０００の期待値をバイナリ・データで発生する。入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が変更される場合には、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数の設定を入力することにより、期待値を算出して発生させるようにする。また、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が常に一定である場合には、期待値発生回路１０は常に一定の期待値を発生するもので足りる。
【００４４】
図９は、累積期待値発生回路の構成の一例を示したブロック図である。
【００４５】
図８における累積期待値発生回路３４は、図９に示されるように、Ｍビットアダー４１とＭビットレジスタ４２とが環状に接続され、Ｍビットレジスタ４２から出力された前回の周波数比較における出力期待値と入力された入力期待値とをＭビットアダー４１に入力して加算し、加算の結果得られた累積期待値を入力クロック信号の周期ごとにＭビットレジスタ４２に取り込むように構成されている。ここで、Ｍビットアダー４１及びＭビットレジスタ４２のビット数Ｍは、Ｎビットの期待値をＬ回加算してもオーバーフローしないように設定することが必要である。尚、加算の回数Ｌ回は、十分長い周期Ｔに含まれる入力クロック信号の周期の数に等しい。
【００４６】
尚、期待値発生回路３０及び累積期待値発生回路３４は、累積期待値発生回路３４が発生する累積期待値を外部信号により供給することができる場合は、特に設ける必要はない。
【００４７】
次に、図８のＭビット比較器３５では、入力クロック信号の周期ごとに、Ｍビットレジスタ３３のカウント値と、累積期待値発生回路の出力期待値とを比較する。
【００４８】
図１０は、Ｍビット比較器を減算回路で構成した例を示したブロック図である。図１０に示されるように、この例では、図８におけるＭビット比較器３５としてＭビット減算器５１が用いられており、これにＭビットレジスタ３３のカウント値Ａと、累積期待値発生回路の出力期待値Ｂとが入力されるようになっている。
【００４９】
Ｍビット減算器５１の減算出力のＭＳＢは符号ビットであり、ＭＳＢが“１”であればカウント値より累積期待値の方が大きいことを示し、逆にＭＳＢが“０”であればカウント値より累積期待値の方が小さいことを示す。また、減算出力の総てが“０”であれば累積期待値とカウント値とが等しいことを示す。従って、減算出力のＭＳＢが“１”のときはＤＯＷＮ信号が出力され、減算出力のＭＳＢが“０”で減算出力のその他のビットのいずれかが“０”以外であれば、ＵＰ信号が出力され、また、減算出力の各ビットが総て“０”であればＤＯＷＮ信号もＵＰ信号も出力されないようにする。
【００５０】
Ｍビット比較器３５による比較の後、図８のディレイ制御回路３６ではＭビット比較器３５からの情報に応じてディレイライン３７のディレイ値を制御する。図１０のＭビット比較器３５、即ちＭビット減算器５１を用いた場合には、ＭＳＢに応じてディレイアドレスをＵＰするかＤＯＷＮするかを決定し、ディレイアドレスを更新するかどうかは誤差データの絶対値（減算出力の絶対値でＭＳＢ以外のビット）により制御する。例えば、前回の比較における誤差データを保持しておき、前回の誤差データの絶対値と今回の誤差データの絶対値とを比較し、誤差データの絶対値が小さくなっているときはディレイアドレスを保持し、誤差データの絶対値が等しいか又は大きくなっているときはディレイアドレスを更新するようにする。また、ディレイアドレスを更新する際の更新量は誤差データの絶対値に応じて決定される。例えば、以下の表３のようにするとよい。
【００５１】
【表３】
ディレイアドレスのうち容量アドレスの更新により次回のカウント値が１カウント変動するようにディレイラインを設計し、最初の比較でカウント誤差が５０あったとした場合における制御の一例を、以下の表４に示す。
【００５２】
【表４】
カウント誤差は１回ごとの比較で生じた誤差を示し、累積カウント誤差は各回のカウント誤差の累計である。表４において、２回目の比較までは累積カウント誤差が増加しているので、リングオシレータの出力クロック信号の方が周波数が高く位相誤差が増加しているといえる。このため、ディレイアドレスの更新を表３の制御に従って行っている。３回目の比較では累積カウント誤差が減少してリングオシレータの出力クロック信号の方が周波数が若干低くなっており、位相誤差に相当する累積カウント誤差が減少しているので、それ以降はディレイアドレスの更新は行なっていない。しかしながら、リングオシレータの出力クロック信号の周波数は若干低くなっているので、そのアドレスに固定することにより、１３回目の比較までは位相誤差に相当する累積カウント誤差は確実に減少している。１４回目、１５回目の比較では累積カウント誤差の絶対値が前回より増加しているので、アドレスの更新を表３の制御に従って行なっている。このように、累積カウント誤差の絶対値が減少していればディレイアドレスを保持し、累積カウント誤差が増加しているか又は等しければディレイアドレスを更新し、そのときの更新量は、ディレイ値の更新によるカウント数の補正値が累積カウント誤差より小さくなるようにすれば、確実に累積カウント誤差が０に収束するように動作させることができる。
【００５３】
以上のように、本発明の第２の実施の形態に係るクロック逓倍回路においては、カウンタを入力クロック信号の周期ごとにリセットせずに、カウントアップし続け、カウント値についての期待値を、２回目の周波数比較のときには入力クロック信号の１周期分の期待値の２倍、３回目の周波数比較のときには入力クロック信号の１周期分の期待値の３倍、Ｌ回目の周波数比較のときには入力クロック信号の１周期分の期待値のＬ倍というように累積加算した累積期待値とし、入力クロック信号の周期ごとにカウント値と累積期待値とを比較することとしたので、周波数比較１回当たりの周波数誤差は変わらないが、入力クロック信号の周期より十分長い周期Ｔでの周波数誤差を極めて小さくすることが可能となった。その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００５４】
図１１は、本発明の第２の実施の形態に係るクロック逓倍回路がロックするまでの累積カウント値の変化の様子を累積期待値との関係において示したグラフである。尚、表３及び表４に示した例の数値と一致するものではない。
【００５５】
図１１に示されるように、本発明の第２の実施の形態に係るクロック逓倍回路における出力クロック信号のパルス数のカウント値は、その累積期待値を軸とする減衰曲線を描いて変化し、最終的に累積期待値と一致するように収束してロックされる。
【００５６】
図１２は、本発明の第２の実施の形態に係るクロック逓倍回路の変形例のブロック図である。この変形例は、第２の実施の形態においてリングオシレータを構成していたインバータ３８の変わりに２入力ＮＡＮＤ論理回路３９を用いている点のみが異なっている。２入力ＮＡＮＤ論理回路３９の一方側入力にはディレイライン３７の出力を入力し、かつ、２入力ＮＡＮＤ論理回路３９の出力をディレイライン３７に入力することにより、リングオシレータを構成し、２入力ＮＡＮＤ論理回路３９の他方側入力にはイネーブル信号を入力する。そして、このクロック逓倍回路を使用するときにはイネーブル信号“１”を入力し、使用しないときにはイネーブル信号“０”を入力することにより、必要とされるときにのみ高周波数出力クロック信号を生成させるようにすることができる。
【００５７】
【発明の効果】
本発明に係るクロック逓倍回路の第１の構成によれば、出力クロック信号のパルス数をカウントするカウンタと、上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、上記入力クロック信号の１周期ごとに、上記カウンタのカウント値と上記期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、を備え、カウント値と期待値とを比較することとし、かつ、カウント値と期待値との比較の周期を従来のＰＬＬ回路における周波数比較の周期より大幅に短縮したので、ロックインタイムを大幅に短縮することができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。また、ディジタル回路であるので、低電圧でも回路の構成が容易であり、入力クロック信号の周波数が３２ＫＨｚ程度の低周波数でも安定に動作し、低電力化を図ることができる。
【００５８】
本発明に係るクロック逓倍回路の第２の構成によれば、出力クロック信号のパルス数をカウントするカウンタと、入力クロック信号の１周期ごとに、上記カウンタのカウント値を取り込んで出力するレジスタと、上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、上記入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、上記入力クロック信号の１周期ごとに、上記期待値を累積加算した累積期待値を出力する累積期待値発生回路と、上記レジスタから出力された上記カウント値と上記累積期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、を備え、カウンタを比較器の比較周期ごとにリセットせずに、カウントアップし続け、カウント値についての期待値を、２回目の周波数比較のときには比較周期１周期分の期待値の２倍、３回目の周波数比較のときには比較周期１周期分の期待値の３倍、Ｌ回目の周波数比較のときには比較周期１周期分の期待値のＬ倍というように累積加算した累積期待値として、カウント値と累積期待値とを比較することとしたので、入力クロック信号の周期より十分長い周期Ｔでの周波数誤差を極めて小さくすることができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００５９】
例えば、携帯電話の同期用クロックは７２０ｍｓ当たりの周波数誤差が１０ｐｐｍ以下でなければ同期をとることが困難であり、従来のクロック逓倍回路では実現することができなかったが、本発明に係るクロック逓倍回路を使用することにより、周波数誤差の許容限度が非常に小さい仕様でも容易に実現できるようになった。このことにより、電流の多く流れる高周波の発振回路が不要となり、低電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るクロック逓倍回路のブロック図。
【図２】本発明に係るクロック逓倍回路におけるディレイラインの構成の一例を示したブロック図。
【図３】図２のディレイラインのディレイ特性を示すグラフ。
【図４】本発明に係るクロック逓倍回路におけるディレイラインの構成の他の例を示したブロック図。
【図５】本発明の第１の実施の形態に係るクロック逓倍回路の変形例のブロック図。
【図６】本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例のブロック図。
【図７】本発明の第１の実施の形態に係るクロック逓倍回路の第３の変形例のブロック図。
【図８】本発明の第２の実施の形態に係るクロック逓倍回路のブロック図。
【図９】累積期待値発生回路の構成の一例を示したブロック図。
【図１０】Ｍビット比較器を減算回路で構成した例を示したブロック図。
【図１１】本発明の第２の実施の形態に係るクロック逓倍回路がロックするまでの累積カウント値の変化の様子を累積期待値との関係において示したグラフ。
【図１２】本発明の第２の実施の形態に係るクロック逓倍回路の変形例のブロック図。
【図１３】従来のディジタルＰＬＬ回路の回路図。
【符号の説明】
１０ 期待値発生回路
１１ カウンタ
１２ 比較器
１３，３６，６３ ディレイ制御回路
１４，３７ ディレイライン
１５，２１〜２４，３８，６７ インバータ
１６，３９ ＮＡＮＤ論理回路
１７ 減算器
２０ マルチプレクサ
２５ キャパシタ
２６ トランジスタ
３１ クロック発生回路
３２ Ｍビットカウンタ
３３ Ｍビットレジスタ
３４ 累積期待値発生回路
３５ Ｍビット比較器
４１ Ｍビットアダー
４２ Ｍビットレジスタ
５１ Ｍビット減算器
６１ 周波数比較回路
６６ ディレイ可変回路
６８，６９ デバイダ
【発明の属する技術分野】
本発明はクロック逓倍回路に関し、特に、低周波数の入力クロック信号からジッタの少ない高周波数のクロック信号を生成する場合に好適なものである。
【０００２】
【従来の技術】
図１３は、従来のディジタルＰＬＬ回路の回路図である（特願平７−３４３１６７号及び特願平８−３５１０６２号参照）。
【０００３】
図１３のディジタルＰＬＬ回路は、基準クロック信号をＭ分周する１／Ｍデバイダ６８と、１／Ｍデバイダ６８の出力と１／Ｎデバイダ６９の出力とを周波数比較する周波数比較回路６１と、周波数比較回路６１からの情報に基づきリングオシレータのディレイ値を制御するディレイ制御回路６３と、ディレイ制御回路６３からの制御情報に基づきディレイ値を変更することができるディレイ可変回路６６とインバータ６７とからなるリングオシレータと、リングオシレータの出力クロック信号をＮ分周する１／Ｎデバイダ６９とにより構成されている。
【０００４】
周波数比較回路６１は、１／Ｍデバイダ６８及び１／Ｎデバイダ６９からの２つの入力クロック信号のパルス数をカウンタによりカウントし、カウント数の大小に基づき２つのクロック信号の周波数比較を行う。ディレイ制御回路６３は、周波数比較回路６１の情報に基づき、リングオシレータのＮ分周したクロック周波数が、基準クロック周波数をＭ分周したクロック周波数に等しくなるようにリングオシレータのディレイ値を制御する。
【０００５】
【発明が解決しようとする課題】
しかし、従来のディジタルＰＬＬ回路においては、逓倍数を大きくすることが困難であるという問題がある。
【０００６】
例えば、基準クロック信号の周波数を３２ＫＨｚ、ディジタルＰＬＬ出力クロック信号の周波数を３２ＭＨｚとして逓倍数を１０００倍にし、各デバイダ６１，６９の分周値Ｍ＝１，Ｎ＝１０００とする場合を考える。通常、周波数比較回路６１では、最低でも１０ビットのカウンタにより１０００カウントはカウントしなければ精度の良い周波数比較を行うことができない。一方、ディジタルＰＬＬ出力クロック信号のパルス数が１０００カウントされたときに、１／Ｎデバイダ６９から周波数比較回路６１への入力クロック信号のパルス数は１カウントされる。従って、ディジタルＰＬＬ出力クロック信号のパルス数が１０００×１０００＝１００００００カウントされたときにようやく１回の比較が可能となることになる。
【０００７】
このように大きなカウント値が周波数比較に必要とされることは、安定したディジタルＰＬＬ出力クロック信号を出力するのに大きな問題となる。即ち、リングオシレータの周波数は外部の電圧、温度等によって変動するので、１００００００カウントに１回程度しか周波数比較を行うことができない従来の回路構成では、応答速度が遅すぎてジッタが大きくなってしまうという問題がある。また、ＰＬＬ回路がロックするまでのロックインタイムには、最低でも周波数比較が数十回は必要なので、少なくとも数秒は要することとなり、許容できるレベルにないという問題もある。
【０００８】
本発明は上記問題点に鑑みてなされたもので、その目的は、低周波数の入力クロック信号から逓倍数の大きい高周波数のクロック信号の生成において、高速な周波数比較が可能でロックインタイムが短く、安定でジッタが小さい構成のクロック逓倍回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明に係るクロック逓倍回路の第１の構成によれば、
出力クロック信号のパルス数をカウントするカウンタと、
上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、
上記入力クロック信号の１周期ごとに、上記カウンタのカウント値と上記期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、
上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、
上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、
を備えたことを特徴とし、
この構成により、カウント値と期待値とを比較することとし、かつ、カウント値と期待値との比較の周期を従来のＰＬＬ回路における周波数比較の周期より大幅に短縮することができるので、ロックインタイムを大幅に短縮することができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００１０】
上記第１の構成において、カウンタは、入力クロック信号の１周期ごとにリセットされるものとするとよい。
【００１１】
本発明に係るクロック逓倍回路の第２の構成によれば、
出力クロック信号のパルス数をカウントするカウンタと、
入力クロック信号の１周期ごとに、上記カウンタのカウント値を取り込んで出力するレジスタと、
上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、上記入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、
上記入力クロック信号の１周期ごとに、上記期待値を累積加算した累積期待値を出力する累積期待値発生回路と、
上記レジスタから出力された上記カウント値と上記累積期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、
上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、
上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、
を備えたことを特徴とし、
この構成により、カウンタを比較器の比較周期ごとにリセットせずに、カウントアップし続け、カウント値についての期待値を、２回目の周波数比較のときには比較周期１周期分の期待値の２倍、３回目の周波数比較のときには比較周期１周期分の期待値の３倍、Ｌ回目の周波数比較のときには比較周期１周期分の期待値のＬ倍というように累積加算した累積期待値として、カウント値と累積期待値とを比較することとしたので、入力クロック信号の周期より十分長い周期Ｔでの周波数誤差を極めて小さくすることができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００１２】
上記第２の構成において、カウンタ、レジスタ及び累積期待値発生回路は、入力クロック信号の周期よりも長い所定周期ごとにリセットされるものとするとよい。
上記第１又は第２の構成において、比較回路は、減算回路であるものとするとよい。
【００１３】
上記出力クロック信号発生回路は、
信号伝搬経路として直列接続される段数を上記ディレイ制御信号に応じて選択的に変更可能な複数段のディレイ発生回路、及び、上記複数段のディレイ発生回路の前段又は後段に付加される個数を上記ディレイ制御信号に応じて選択的に変更可能な複数個の負荷容量を備えたディレイラインと、
上記ディレイラインの出力ノードと入力ノードとの間に接続されたインバータと、
からなるリングオシレータであるものとするとよい。
【００１４】
上記出力クロック信号発生回路は、
信号伝搬経路として直列接続される段数を上記ディレイ制御信号に応じて選択的に変更可能な複数段のディレイ発生回路、及び、上記複数段のディレイ発生回路の前段又は後段に付加される個数を上記ディレイ制御信号に応じて選択的に変更可能な複数個の負荷容量を備えたディレイラインと、
一方側入力に上記ディレイラインの出力ノードが接続され、他方側入力にイネーブル信号が入力され、かつ、出力ノードが上記ディレイラインの入力ノードに接続されたＮＡＮＤ論理回路と、
からなるリングオシレータであるものとするとよい。
【００１５】
【発明の実施の形態】
以下、本発明に係るクロック逓倍回路の実施の形態について、図面を参照しながら説明する。
【００１６】
図１は、本発明の第１の実施の形態に係るクロック逓倍回路のブロック図である。
【００１７】
本発明の第１の実施の形態に係るクロック逓倍回路は、リングオシレータの出力クロック信号のパルス数をカウントするカウンタ１１と、入力クロック信号の１周期あたりの出力クロック信号のパルス数についての期待値を発生する期待値発生回路１０と、カウンタ１１からのカウント値と期待値発生回路１０からの期待値とを比較する比較器１２と、比較器１２からの情報に基づきリングオシレータのディレイ値を制御するディレイ制御回路１３と、ディレイ制御回路１３からの制御信号によりディレイ値を変更することができるディレイライン１４とインバータ１５とからなるリングオシレータとにより構成されている。カウンタ１１及び比較器１２の動作は、入力クロック信号により制御される。
【００１８】
カウンタ１１は、入力クロック信号の１周期の間における出力クロック信号のパルス数をカウントする。
【００１９】
期待値発生回路１０は、入力クロック信号の１周期の間理想的な出力クロック信号のパルス数をカウントしたときのカウント値を、比較器１２に入力する期待値として発生する。例えば、周波数３２ＫＨｚの入力クロック信号から、周波数３２ＭＨｚの出力クロック信号を得たい場合には、（１／３２Ｋ）／（１／３２Ｍ）＝１０００の期待値をバイナリ・データで発生する。入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が変更される場合には、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数の設定を入力することにより、期待値を算出して発生させるようにする。また、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が常に一定である場合には、期待値発生回路１０は常に一定の期待値を発生するもので足りる。尚、期待値発生回路１０は、この回路が発生する期待値を外部信号により供給することができる場合は、特に設ける必要はない。
【００２０】
比較器１２は、入力クロック信号の周期ごとにカウンタのカウント値と期待値とを比較し、期待値の方が大きければＤＯＷＮ信号、期待値の方が小さければＵＰ信号をそれぞれ出力する。また、期待値とカウント値とが等しい場合には、ＤＯＷＮ信号もＵＰ信号も出力されない。カウンタ１１は、比較器１２で比較が行われると、直ちにリセットされ次のカウント動作に入る。
【００２１】
図２は、本発明に係るクロック逓倍回路におけるディレイラインの構成の一例を示したブロック図である。
【００２２】
図２に示したディレイラインは、直列接続された第１，第２のインバータ２１，２２と、第２のインバータ２２に直列接続され、２段ごとに接続段数の切替が可能な複数のインバータ２３，．．．，２４と、複数のインバータ２３，．．．，２４の接続段数を２段ごとに切り替えるマルチプレクサ２０と、第１のインバータ２１の出力側に接続され、付加される個数を変更することができる可変負荷容量Ｃn1〜Ｃnmと、第２のインバータ２２の出力側に接続され、付加される個数を変更することができる可変負荷容量Ｃnm+1〜Ｃnnとから構成されている。各負荷容量Ｃn1〜Ｃnnは、アナログスイッチによりキャパシタ２５を第１又は第２のインバータ２１，２２に対し接続又は切断することができるようになっている。
【００２３】
図２のディレイラインにおいては、マルチプレクサに入力される制御信号Ｅl1〜Ｅllにより直列接続されるインバータの段数を選択することにより、インバータ２段ごとの比較的大きな幅でのディレイ値の変更を行うことができる。また、制御信号Ｅn1〜Ｅnnにより、負荷容量Ｃn1〜Ｃnnのうち任意のものを選択的に接続することができる。即ち、制御信号Ｅn1〜Ｅnnのうち“１”になっている個数分の負荷容量が第１，第２のインバータ２１，２２に付加されるようになっている。付加される負荷容量の個数を変更することにより、数ｐｓから数十ｐｓ単位の微小な幅でのディレイ値の変更を行うことができる。
【００２４】
図３は、図２のディレイラインのディレイ特性を示すグラフである。横軸は付加される負荷容量の個数を、縦軸はディレイ値をそれぞれ示している。また、直列接続されるインバータの段数がパラメータとなっており、ＯＰ２はインバータ２段、ＯＰ４はインバータ４段、ＯＰ６はインバータ６段が直列接続されるように、制御信号Ｅl1〜Ｅllによる選択を行ったときのディレイ特性をそれぞれ示している。
【００２５】
図４は、本発明に係るクロック逓倍回路におけるディレイラインの構成の他の例を示したブロック図である。図４のディレイラインは、全体的な構成は図２のディレイラインと同様であるが、各負荷容量Ｃn1〜Ｃnnがトランジスタ１個でそれぞれ構成されている点が異なっている。各負荷容量Ｃn1〜Ｃnnを構成するトランジスタのオン・オフにより、第１又は第２のインバータ２１，２２に負荷される容量を制御し、これにより微小な幅でのディレイ値の変更を行うことができるようにしたものである。尚、マルチプレクサに入力される制御信号Ｅl1〜Ｅllにより直列接続されるインバータの段数を選択することにより、図２のディレイラインと同様に、インバータ２段ごとの比較的大きな幅でのディレイ値の変更を行うことができる。
【００２６】
尚、図２又は図４に示したディレイラインの構成は、第１の実施の形態の他、後述する各実施の形態についても共通のものである。
【００２７】
図１に示した本発明の第１の実施の形態に係るクロック逓倍回路においては、比較器１２からのＵＰ信号又はＤＯＷＮ信号に応じてディレイ制御回路１３が、リングオシレータを構成するディレイライン１４のディレイ値を制御するディレイ制御信号Ｅn1〜Ｅnn及びＥl1〜Ｅllを出力する。
【００２８】
比較器１２によるカウント値と期待値との比較の結果、期待値の方が小さければ、比較器１２からＵＰ信号が出力される。比較器１２からＵＰ信号が出力されたときには、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数を１個増加させることにより、第１又は第２のインバータ２１，２２に付加される負荷容量の個数が１個増加し、リングオシレータの出力クロック信号の周波数は低下する。その結果、入力クロック信号の次の周期後の比較では、カウンタ１１のカウント値が前回より小さくなる。比較器１２による比較の結果、期待値の方が小さければさらにＵＰ信号が出力され、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数をさらに１個増加させる。ディレイ制御信号Ｅn1〜Ｅnnの総てが“１”の状態である場合にはこれ以上負荷容量を付加することができないので、その場合には直列接続されるインバータの段数を２段増加させるようにディレイ制御信号Ｅl1〜Ｅllのアドレスを１アドレス増加させ、かつ、付加される負荷容量の個数を制御するディレイ制御信号Ｅn1〜Ｅnnを総て“０”の状態にする。このような動作を繰り返すうちに期待値とカウント値が一致するようになる。
【００２９】
一方、比較器１２によるカウント値と期待値との比較の結果、期待値の方が大きければ、比較器１２からＤＯＷＮ信号が出力される。比較器１２からＤＯＷＮ信号が出力されたときには、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数を１個減少させることにより、第１又は第２のインバータ２１，２２に付加される負荷容量の個数が１個減少し、リングオシレータの出力クロック信号の周波数は上昇する。その結果、入力クロック信号の次の周期後の比較では、カウンタ１１のカウント値が前回より大きくなる。比較器１２による比較の結果、期待値の方が大きければさらにＤＯＷＮ信号が出力され、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態にある信号の個数をさらに１個減少させる。ディレイ制御信号Ｅn1〜Ｅnnの総てが“０”の状態である場合には付加されている負荷容量をこれ以上減少させることができないので、その場合には直列接続されるインバータの段数を２段減少させるようにディレイ制御信号Ｅl1〜Ｅllのアドレスを１アドレス減少させ、かつ、付加される負荷容量の個数を制御するディレイ制御信号Ｅn1〜Ｅnnを総て“１”の状態にする。このような動作を繰り返すうちに期待値とカウント値が一致するようになる。
【００３０】
従来のＰＬＬ回路においては、入力クロック信号の周波数とリングオシレータの出力信号の周波数とを入力クロック信号の約１０００周期ごとのタイミングで比較していたのに対し、本発明に係るクロック逓倍回路においては、リングオシレータの出力信号のパルス数とそのパルス数についての期待値とを入力クロック信号の１周期ごとのタイミングで比較することとしたので、ロックインタイムを約１０００分の１と大幅に短縮することができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００３１】
図５は、本発明の第１の実施の形態に係るクロック逓倍回路の変形例のブロック図である。この変形例は、第１の実施の形態においてリングオシレータを構成していたインバータ１５の変わりに２入力ＮＡＮＤ論理回路１６を用いている点のみが異なっている。２入力ＮＡＮＤ論理回路１６の一方側入力にはディレイライン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路１６の出力をディレイライン１４に入力することにより、リングオシレータを構成し、２入力ＮＡＮＤ論理回路１６の他方側入力にはイネーブル信号を入力する。そして、このクロック逓倍回路を使用するときにはイネーブル信号“１”を入力し、使用しないときにはイネーブル信号“０”を入力することにより、必要とされるときにのみ高周波数出力クロック信号を生成させるようにすることができる。
【００３２】
図６は、本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例のブロック図である。本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例は、図１に示した本発明の第１の実施の形態に係るクロック逓倍回路における比較器１２の代わりに減算器１７を用いている点のみが第１の実施の形態と異なっている。
【００３３】
図６に示す本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例においては、減算器１７における減算出力のＭＳＢ（Most Significant Bit：最上位ビット）は符号ビットであり、ＭＳＢが“１”であればカウント値より期待値の方が大きいことを示し、逆にＭＳＢが“０”であればカウント値より期待値の方が小さいことを示す。また、減算出力の総てが“０”であれば期待値とカウント値とが等しいことを示す。従って、減算出力のＭＳＢが“１”のときはＤＯＷＮ信号が出力され、減算出力のＭＳＢが“０”で減算出力のその他のビットのいずれかが“０”以外であれば、ＵＰ信号が出力され、また、減算出力の各ビットが総て“０”であればＤＯＷＮ信号もＵＰ信号も出力されないようにする。そして、減算器１７からＵＰ信号又はＤＯＷＮ信号が出力されたとき、減算結果（周波数誤差）の大きさに応じてディレイ値の更新量を変更することにより、さらにロックインタイムを短縮することが可能となる。
【００３４】
例えば、ディレイライン１４の負荷容量について１アドレスの更新に対して出力クロック信号のパルス数のカウント値が１／２カウントだけ変動するようにディレイライン１４を設計し、以下の表１に示すように、カウント誤差に応じてディレイ値を更新する更新アドレスを設定した場合を考える。
【００３５】
【表１】
【００３６】
【表２】
【００３７】
図７は、本発明の第１の実施の形態に係るクロック逓倍回路の第３の変形例のブロック図である。この変形例は、図６の実施の形態においてリングオシレータを構成していたインバータ１５の変わりに２入力ＮＡＮＤ論理回路１６を用いている点のみが異なっている。２入力ＮＡＮＤ論理回路１６の一方側入力にはディレイライン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路１６の出力をディレイライン１４に入力することにより、リングオシレータを構成し、２入力ＮＡＮＤ論理回路１６の他方側入力にはイネーブル信号を入力する。そして、このクロック逓倍回路を使用するときにはイネーブル信号“１”を入力し、使用しないときにはイネーブル信号“０”を入力することにより、必要とされるときにのみ高周波数出力クロック信号を生成させるようにすることができる。
【００３８】
図８は、本発明の第２の実施の形態に係るクロック逓倍回路のブロック図である。
【００３９】
本発明の第２の実施の形態に係るクロック逓倍回路は、各ブロックに入力される入力クロック信号を発生するクロック発生回路３１と、リングオシレータの出力クロック信号のパルス数をカウントするＭビットカウンタ３２と、Ｍビットカウンタ３２のカウント値を入力クロック信号の周期ごとに取り込むＭビットレジスタ３３と、入力クロック信号の１周期あたりの出力クロック信号のパルス数についての期待値を発生する期待値発生回路３０と、入力クロック信号の周期ごとに、前回の周波数比較において出力した出力期待値に、期待値発生回路３０から入力された入力期待値を加算して出力する累積期待値発生回路３４と、Ｍビットレジスタから出力された累積カウント値と累積期待値発生回路の出力期待値とを比較するＭビット比較器３５と、Ｍビット比較器３５からの情報に応じてリングオシレータのディレイ値を制御するディレイ制御回路３６と、ディレイ制御回路３６からの制御信号によりディレイ値を変更することができるディレイライン３７とインバータ３８とからなるリングオシレータとから構成されている。
【００４０】
Ｍビットカウンタ３２は、入力クロック信号の１周期の間における出力クロック信号のパルス数をカウントする。Ｍビットレジスタ３３は、入力クロックの周期ごとにＭビットカウンタ３２のカウント値を取り込んで出力する。
【００４１】
本発明の第２の実施の形態に係るクロック逓倍回路が、図１に示した本発明の第１の実施の形態に係るクロック逓倍回路と異なる点は、入力クロック信号の１周期より十分長い周期Ｔの間、Ｍビットカウンタ３２のカウント値をリセットしないようにした点にある。第１の実施の形態においては、入力クロック信号の１周期ごとにカウンタ１１がリセットされたが、第２の実施の形態では入力クロック信号の１周期より十分長い周期ＴごとにＭビットカウンタ３２がリセットされる。尚、Ｍビットカウンタ３２がリセットされる十分長い周期Ｔは、クロック発生回路３１に入力されるリセット周期制御信号（周期Ｔ）により制御される。
【００４２】
従って、Ｍビットカウンタ３２がリセットされるまでの間、カウント値についての理想的な期待値は、２回目の周波数比較のときには１周期分の期待値の２倍、３回目の周波数比較のときには１周期分の期待値の３倍、Ｌ回目の周波数比較のときには１周期分の期待値のＬ倍と変化するので、期待値発生回路３０が発生した期待値を累積加算する累積期待値発生回路３４を設けている。
【００４３】
期待値発生回路３０は、入力クロック信号の１周期の間理想的な出力クロック信号のパルス数をカウントしたときのカウント値を、比較器１２に入力する期待値として発生する。例えば、周波数３２ＫＨｚの入力クロック信号から、周波数６４ＭＨｚの出力クロック信号を得たい場合には、（１／３２Ｋ）／（１／６４Ｍ）＝２０００の期待値をバイナリ・データで発生する。入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が変更される場合には、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数の設定を入力することにより、期待値を算出して発生させるようにする。また、入力クロック信号の周波数及び得ようとする出力クロック信号の周波数が常に一定である場合には、期待値発生回路１０は常に一定の期待値を発生するもので足りる。
【００４４】
図９は、累積期待値発生回路の構成の一例を示したブロック図である。
【００４５】
図８における累積期待値発生回路３４は、図９に示されるように、Ｍビットアダー４１とＭビットレジスタ４２とが環状に接続され、Ｍビットレジスタ４２から出力された前回の周波数比較における出力期待値と入力された入力期待値とをＭビットアダー４１に入力して加算し、加算の結果得られた累積期待値を入力クロック信号の周期ごとにＭビットレジスタ４２に取り込むように構成されている。ここで、Ｍビットアダー４１及びＭビットレジスタ４２のビット数Ｍは、Ｎビットの期待値をＬ回加算してもオーバーフローしないように設定することが必要である。尚、加算の回数Ｌ回は、十分長い周期Ｔに含まれる入力クロック信号の周期の数に等しい。
【００４６】
尚、期待値発生回路３０及び累積期待値発生回路３４は、累積期待値発生回路３４が発生する累積期待値を外部信号により供給することができる場合は、特に設ける必要はない。
【００４７】
次に、図８のＭビット比較器３５では、入力クロック信号の周期ごとに、Ｍビットレジスタ３３のカウント値と、累積期待値発生回路の出力期待値とを比較する。
【００４８】
図１０は、Ｍビット比較器を減算回路で構成した例を示したブロック図である。図１０に示されるように、この例では、図８におけるＭビット比較器３５としてＭビット減算器５１が用いられており、これにＭビットレジスタ３３のカウント値Ａと、累積期待値発生回路の出力期待値Ｂとが入力されるようになっている。
【００４９】
Ｍビット減算器５１の減算出力のＭＳＢは符号ビットであり、ＭＳＢが“１”であればカウント値より累積期待値の方が大きいことを示し、逆にＭＳＢが“０”であればカウント値より累積期待値の方が小さいことを示す。また、減算出力の総てが“０”であれば累積期待値とカウント値とが等しいことを示す。従って、減算出力のＭＳＢが“１”のときはＤＯＷＮ信号が出力され、減算出力のＭＳＢが“０”で減算出力のその他のビットのいずれかが“０”以外であれば、ＵＰ信号が出力され、また、減算出力の各ビットが総て“０”であればＤＯＷＮ信号もＵＰ信号も出力されないようにする。
【００５０】
Ｍビット比較器３５による比較の後、図８のディレイ制御回路３６ではＭビット比較器３５からの情報に応じてディレイライン３７のディレイ値を制御する。図１０のＭビット比較器３５、即ちＭビット減算器５１を用いた場合には、ＭＳＢに応じてディレイアドレスをＵＰするかＤＯＷＮするかを決定し、ディレイアドレスを更新するかどうかは誤差データの絶対値（減算出力の絶対値でＭＳＢ以外のビット）により制御する。例えば、前回の比較における誤差データを保持しておき、前回の誤差データの絶対値と今回の誤差データの絶対値とを比較し、誤差データの絶対値が小さくなっているときはディレイアドレスを保持し、誤差データの絶対値が等しいか又は大きくなっているときはディレイアドレスを更新するようにする。また、ディレイアドレスを更新する際の更新量は誤差データの絶対値に応じて決定される。例えば、以下の表３のようにするとよい。
【００５１】
【表３】
【００５２】
【表４】
【００５３】
以上のように、本発明の第２の実施の形態に係るクロック逓倍回路においては、カウンタを入力クロック信号の周期ごとにリセットせずに、カウントアップし続け、カウント値についての期待値を、２回目の周波数比較のときには入力クロック信号の１周期分の期待値の２倍、３回目の周波数比較のときには入力クロック信号の１周期分の期待値の３倍、Ｌ回目の周波数比較のときには入力クロック信号の１周期分の期待値のＬ倍というように累積加算した累積期待値とし、入力クロック信号の周期ごとにカウント値と累積期待値とを比較することとしたので、周波数比較１回当たりの周波数誤差は変わらないが、入力クロック信号の周期より十分長い周期Ｔでの周波数誤差を極めて小さくすることが可能となった。その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００５４】
図１１は、本発明の第２の実施の形態に係るクロック逓倍回路がロックするまでの累積カウント値の変化の様子を累積期待値との関係において示したグラフである。尚、表３及び表４に示した例の数値と一致するものではない。
【００５５】
図１１に示されるように、本発明の第２の実施の形態に係るクロック逓倍回路における出力クロック信号のパルス数のカウント値は、その累積期待値を軸とする減衰曲線を描いて変化し、最終的に累積期待値と一致するように収束してロックされる。
【００５６】
図１２は、本発明の第２の実施の形態に係るクロック逓倍回路の変形例のブロック図である。この変形例は、第２の実施の形態においてリングオシレータを構成していたインバータ３８の変わりに２入力ＮＡＮＤ論理回路３９を用いている点のみが異なっている。２入力ＮＡＮＤ論理回路３９の一方側入力にはディレイライン３７の出力を入力し、かつ、２入力ＮＡＮＤ論理回路３９の出力をディレイライン３７に入力することにより、リングオシレータを構成し、２入力ＮＡＮＤ論理回路３９の他方側入力にはイネーブル信号を入力する。そして、このクロック逓倍回路を使用するときにはイネーブル信号“１”を入力し、使用しないときにはイネーブル信号“０”を入力することにより、必要とされるときにのみ高周波数出力クロック信号を生成させるようにすることができる。
【００５７】
【発明の効果】
本発明に係るクロック逓倍回路の第１の構成によれば、出力クロック信号のパルス数をカウントするカウンタと、上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、上記入力クロック信号の１周期ごとに、上記カウンタのカウント値と上記期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、を備え、カウント値と期待値とを比較することとし、かつ、カウント値と期待値との比較の周期を従来のＰＬＬ回路における周波数比較の周期より大幅に短縮したので、ロックインタイムを大幅に短縮することができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。また、ディジタル回路であるので、低電圧でも回路の構成が容易であり、入力クロック信号の周波数が３２ＫＨｚ程度の低周波数でも安定に動作し、低電力化を図ることができる。
【００５８】
本発明に係るクロック逓倍回路の第２の構成によれば、出力クロック信号のパルス数をカウントするカウンタと、入力クロック信号の１周期ごとに、上記カウンタのカウント値を取り込んで出力するレジスタと、上記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、上記入力クロック信号の１周期の間にカウントされると期待される上記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、上記入力クロック信号の１周期ごとに、上記期待値を累積加算した累積期待値を出力する累積期待値発生回路と、上記レジスタから出力された上記カウント値と上記累積期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、上記比較情報に応じて、上記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、上記ディレイ制御信号に応じて周波数を変更しながら上記出力クロック信号を発生する出力クロック信号発生回路と、を備え、カウンタを比較器の比較周期ごとにリセットせずに、カウントアップし続け、カウント値についての期待値を、２回目の周波数比較のときには比較周期１周期分の期待値の２倍、３回目の周波数比較のときには比較周期１周期分の期待値の３倍、Ｌ回目の周波数比較のときには比較周期１周期分の期待値のＬ倍というように累積加算した累積期待値として、カウント値と累積期待値とを比較することとしたので、入力クロック信号の周期より十分長い周期Ｔでの周波数誤差を極めて小さくすることができ、その結果、安定でジッタの少ない高周波数出力クロック信号を高速に生成することが可能となる。
【００５９】
例えば、携帯電話の同期用クロックは７２０ｍｓ当たりの周波数誤差が１０ｐｐｍ以下でなければ同期をとることが困難であり、従来のクロック逓倍回路では実現することができなかったが、本発明に係るクロック逓倍回路を使用することにより、周波数誤差の許容限度が非常に小さい仕様でも容易に実現できるようになった。このことにより、電流の多く流れる高周波の発振回路が不要となり、低電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るクロック逓倍回路のブロック図。
【図２】本発明に係るクロック逓倍回路におけるディレイラインの構成の一例を示したブロック図。
【図３】図２のディレイラインのディレイ特性を示すグラフ。
【図４】本発明に係るクロック逓倍回路におけるディレイラインの構成の他の例を示したブロック図。
【図５】本発明の第１の実施の形態に係るクロック逓倍回路の変形例のブロック図。
【図６】本発明の第１の実施の形態に係るクロック逓倍回路の第２の変形例のブロック図。
【図７】本発明の第１の実施の形態に係るクロック逓倍回路の第３の変形例のブロック図。
【図８】本発明の第２の実施の形態に係るクロック逓倍回路のブロック図。
【図９】累積期待値発生回路の構成の一例を示したブロック図。
【図１０】Ｍビット比較器を減算回路で構成した例を示したブロック図。
【図１１】本発明の第２の実施の形態に係るクロック逓倍回路がロックするまでの累積カウント値の変化の様子を累積期待値との関係において示したグラフ。
【図１２】本発明の第２の実施の形態に係るクロック逓倍回路の変形例のブロック図。
【図１３】従来のディジタルＰＬＬ回路の回路図。
【符号の説明】
１０ 期待値発生回路
１１ カウンタ
１２ 比較器
１３，３６，６３ ディレイ制御回路
１４，３７ ディレイライン
１５，２１〜２４，３８，６７ インバータ
１６，３９ ＮＡＮＤ論理回路
１７ 減算器
２０ マルチプレクサ
２５ キャパシタ
２６ トランジスタ
３１ クロック発生回路
３２ Ｍビットカウンタ
３３ Ｍビットレジスタ
３４ 累積期待値発生回路
３５ Ｍビット比較器
４１ Ｍビットアダー
４２ Ｍビットレジスタ
５１ Ｍビット減算器
６１ 周波数比較回路
６６ ディレイ可変回路
６８，６９ デバイダ
Claims (7)
- 出力クロック信号のパルス数をカウントするカウンタと、 前記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、入力クロック信号の１周期の間にカウントされると期待される前記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、
前記入力クロック信号の１周期ごとに、前記カウンタのカウント値と前記期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、
前記比較情報に応じて、前記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、
前記ディレイ制御信号に応じて周波数を変更しながら前記出力クロック信号を発生する出力クロック信号発生回路と、
を備えたことを特徴とするクロック逓倍回路。 - 前記カウンタは、前記入力クロック信号の１周期ごとにリセットされるものであることを特徴とする請求項１に記載のクロック逓倍回路。
- 出力クロック信号のパルス数をカウントするカウンタと、
入力クロック信号の１周期ごとに、前記カウンタのカウント値を取り込んで出力するレジスタと、
前記出力クロック信号の周波数が、得ようとする周波数になったと仮定したときに、前記入力クロック信号の１周期の間にカウントされると期待される前記出力クロック信号のパルス数の期待値を発生する期待値発生回路と、
前記入力クロック信号の１周期ごとに、前記期待値を累積加算した累積期待値を出力する累積期待値発生回路と、
前記レジスタから出力された前記カウント値と前記累積期待値とを比較し、その比較結果についての比較情報を出力する比較回路と、
前記比較情報に応じて、前記出力クロック信号の周波数の変更を指示するディレイ制御信号を発生するディレイ制御回路と、
前記ディレイ制御信号に応じて周波数を変更しながら前記出力クロック信号を発生する出力クロック信号発生回路と、
を備えたことを特徴とするクロック逓倍回路。 - 前記カウンタ、前記レジスタ及び前記累積期待値発生回路は、前記入力クロック信号の周期よりも長い所定周期ごとにリセットされるものであることを特徴とする請求項３に記載のクロック逓倍回路。
- 前記出力クロック信号発生回路は、
信号伝搬経路として直列接続される段数を前記ディレイ制御信号に応じて選択的に変更可能な複数段のディレイ発生回路、及び、前記複数段のディレイ発生回路の前段又は後段に付加される個数を前記ディレイ制御信号に応じて選択的に変更可能な複数個の負荷容量を備えたディレイラインと、
前記ディレイラインの出力ノードと入力ノードとの間に接続されたインバータと、
からなるリングオシレータであることを特徴とする請求項１乃至４のいずれかに記載のクロック逓倍回路。 - 前記出力クロック信号発生回路は、
信号伝搬経路として直列接続される段数を前記ディレイ制御信号に応じて選択的に変更可能な複数段のディレイ発生回路、及び、前記複数段のディレイ発生回路の前段又は後段に付加される個数を前記ディレイ制御信号に応じて選択的に変更可能な複数個の負荷容量を備えたディレイラインと、
一方側入力に前記ディレイラインの出力ノードが接続され、他方側入力にイネーブル信号が入力され、かつ、出力ノードが前記ディレイラインの入力ノードに接続されたＮＡＮＤ論理回路と、
からなるリングオシレータであることを特徴とする請求項１乃至４のいずれかに記載のクロック逓倍回路。 - 前記期待値発生回路を備える代わりに、前記期待値が外部からデータ信号として入力されることを特徴とする請求項１乃至６のいずれかに記載のクロック逓倍回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02126998A JP3540589B2 (ja) | 1998-02-02 | 1998-02-02 | クロック逓倍回路 |
| US09/241,379 US6265916B1 (en) | 1998-02-02 | 1999-02-02 | Clock multiplier circuit capable of generating a high frequency clock signal from a low frequency input clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02126998A JP3540589B2 (ja) | 1998-02-02 | 1998-02-02 | クロック逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220365A JPH11220365A (ja) | 1999-08-10 |
| JP3540589B2 true JP3540589B2 (ja) | 2004-07-07 |
Family
ID=12050407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02126998A Expired - Fee Related JP3540589B2 (ja) | 1998-02-02 | 1998-02-02 | クロック逓倍回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6265916B1 (ja) |
| JP (1) | JP3540589B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3586620B2 (ja) * | 2000-05-30 | 2004-11-10 | Ｎｅｃマイクロシステム株式会社 | 半導体装置 |
| US6868504B1 (en) * | 2000-08-31 | 2005-03-15 | Micron Technology, Inc. | Interleaved delay line for phase locked and delay locked loops |
| KR20040034985A (ko) * | 2002-10-18 | 2004-04-29 | 엘지전자 주식회사 | 클럭신호 생성회로 |
| KR100499305B1 (ko) * | 2002-10-18 | 2005-07-04 | 엘지전자 주식회사 | 이중 지연루프를 이용한 클럭신호의 듀티 팩터 보상회로 |
| JP2004166114A (ja) * | 2002-11-15 | 2004-06-10 | Renesas Technology Corp | クロック生成回路 |
| US6836166B2 (en) | 2003-01-08 | 2004-12-28 | Micron Technology, Inc. | Method and system for delay control in synchronization circuits |
| US6958658B2 (en) * | 2003-03-25 | 2005-10-25 | Intel Corporation | Circuit and method for generating a clock signal |
| US6960950B2 (en) * | 2003-03-25 | 2005-11-01 | Intel Corporation | Circuit and method for generating a clock signal |
| US6911872B2 (en) * | 2003-03-25 | 2005-06-28 | Intel Corporation | Circuit and method for generating a clock signal |
| JP2006060699A (ja) | 2004-08-23 | 2006-03-02 | Toshiba Corp | 信号処理装置 |
| JP2007219854A (ja) * | 2006-02-16 | 2007-08-30 | Fujitsu Ltd | 出力制御装置および記録媒体駆動装置用制御装置 |
| US7577231B2 (en) * | 2007-03-16 | 2009-08-18 | International Business Machines Corporation | Clock multiplier structure for fixed speed testing of integrated circuits |
| US7711078B2 (en) | 2007-06-01 | 2010-05-04 | Smsc Holdings Sarl | Frequency synchronization |
| US8073092B2 (en) * | 2008-06-19 | 2011-12-06 | Microchip Technology Incorporated | Automatic synchronization of an internal oscillator to an external frequency reference |
| JP5743573B2 (ja) * | 2011-01-28 | 2015-07-01 | キヤノン株式会社 | 画像形成装置及び画像形成方法 |
| US8611486B2 (en) * | 2011-04-08 | 2013-12-17 | Silicon Image, Inc. | Adjustment of clock signals regenerated from a data stream |
| US9996138B2 (en) * | 2015-09-04 | 2018-06-12 | Mediatek Inc. | Electronic system and related clock managing method |
| JP2019047209A (ja) * | 2017-08-30 | 2019-03-22 | 東芝メモリ株式会社 | 周波数ロック回路及びクロックデータリカバリ回路 |
| WO2020038542A1 (en) * | 2018-08-20 | 2020-02-27 | Renesas Electronics Corporation | Oscillator frequency adjustment |
| IL275511B2 (en) * | 2020-06-18 | 2023-11-01 | Capow Tech Ltd | High precision adaptive frequency component for wireless power systems |
| KR20230146858A (ko) * | 2022-04-13 | 2023-10-20 | 에스케이하이닉스 주식회사 | 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762852B2 (ja) * | 1992-07-30 | 1998-06-04 | 日本電気株式会社 | 周波数安定化回路 |
| JPH0795056A (ja) * | 1993-05-10 | 1995-04-07 | Internatl Business Mach Corp <Ibm> | 可変周波数基準クロック生成装置 |
| JP2788855B2 (ja) * | 1994-06-22 | 1998-08-20 | 日本電気株式会社 | Ｐｌｌ回路装置 |
| JP3607026B2 (ja) | 1995-12-28 | 2005-01-05 | 株式会社東芝 | ディジタルｐｌｌ回路 |
| US5710524A (en) * | 1996-04-09 | 1998-01-20 | Myson Technology, Inc. | Clock synthesizer for low EMI applications |
| JPH1139806A (ja) * | 1997-07-14 | 1999-02-12 | Oki Electric Ind Co Ltd | クロック逓倍回路 |
-
1998
- 1998-02-02 JP JP02126998A patent/JP3540589B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-02 US US09/241,379 patent/US6265916B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6265916B1 (en) | 2001-07-24 |
| JPH11220365A (ja) | 1999-08-10 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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