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JP3429426B2 - フィルタ回路 - Google Patents

フィルタ回路

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Publication number
JP3429426B2
JP3429426B2 JP07921397A JP7921397A JP3429426B2 JP 3429426 B2 JP3429426 B2 JP 3429426B2 JP 07921397 A JP07921397 A JP 07921397A JP 7921397 A JP7921397 A JP 7921397A JP 3429426 B2 JP3429426 B2 JP 3429426B2
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auxiliary
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Inventor
国梁 寿
暁凌 秦
一則 本橋
山本　　誠
直 高取
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株式会社鷹山
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Publication date
Application filed by 株式会社鷹山 filed Critical 株式会社鷹山
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Priority to EP98101319A priority patent/EP0855796A3/en
Priority to US09/014,264 priority patent/US6169771B1/en
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ型演算回
路により構成されたフィルタ回路に関する。
【０００２】
【従来の技術】従来より、アナログ入力信号を離散化し
て得た時系列の各サンプルデータに対して所定の係数を
乗算し加算してトランスバーサルフィルタを構成するこ
とは知られている。通常、この種のフィルタにおいて
は、サンプリングホールドされたアナログ信号を順次転
送することが行なわれており、この過程でアナログデー
タのホールド誤差が蓄積されることがあった。そこで、
本出願人は、このようなアナログデータのホールド誤差
を最小値に抑えるために、各乗算係数を巡回型シフトレ
ジスタに保持しておき、サンプリングしたアナログデー
タを転送する代わりに、該係数を循環させるようにした
フィルタ回路を提案している（特開平０６−１６４３２
０号公報）。
【０００３】図１０は、この提案されているフィルタ回
路の一構成例を示す図である。この図において、ＨＧ１
は入力端子Ｄinにそれぞれ接続されている８個のサンプ
ルホールド回路Ｈ1〜Ｈ8からなる第１のサンプルホール
ド回路群、ＨＧ２はマルチプレクサＭＵＸの出力Ｄ'in
にそれぞれ接続されている８個のサンプルホールド回路
Ｈ9〜Ｈ16からなる第２のサンプルホールド回路群であ
る。このように、この例においては合計１６個のサンプ
ルホールド回路Ｈ1〜Ｈ16を有している。これらサンプ
ルホールド回路Ｈ1〜Ｈ16は、所定のサンプリング信号
に応じて入力端子ＤinあるいはＤ'inから入力されるア
ナログ信号をサンプリングホールドし、次にサンプリン
グ信号が供給されるまで、該サンプリングされたデータ
を保持するようになされている。
【０００４】また、前記第１のサンプルホールド回路群
ＨＧ１と前記第２のサンプルホールド回路群ＨＧ２との
間にはマルチプレクサＭＵＸが介在されており、該マル
チプレクサＭＵＸにより、前記第２のサンプルホールド
回路群ＨＧ２の入力Ｄ'inとして、前記入力端子Ｄinと
後述するホールド回路Ｈoutの出力とを選択することが
できるようになされている。
【０００５】ＳＲは１６段の巡回型シフトレジスタであ
り、その各段Ａ1〜Ａ16には、前記サンプルホールド回
路Ｈ1〜Ｈ16にサンプルホールドされた各離散アナログ
入力信号と乗算される所定の係数ａ0〜ａ15が格納され
ている。そして、図示しないサンプリング信号と同期し
たシフトクロックにより、その記憶内容は順次循環され
るようになされている。
【０００６】Ｍ1〜Ｍ16はそれぞれ乗算回路であり、そ
れらの第１の入力端子には、それぞれ対応する前記サン
プルホールド回路Ｈ1〜Ｈ16からの離散化された信号が
入力されており、他方の入力端子には、それぞれ前記シ
フトレジスタＳＲの対応する段Ａ1〜Ａ16が接続されて
いる。これにより、各乗算回路Ｍ1〜Ｍ16においてそれ
ぞれサンプルホールド回路Ｈ1〜Ｈ16からの離散的なア
ナログ信号出力とシフトレジスタＳＲの各段Ａ1〜Ａ16
からのデジタルデータａ0〜ａ15との乗算が実行され
る。
【０００７】各乗算回路Ｍ1〜Ｍ16から出力される乗算
結果は加算回路ＡＤにおいて加算され、その総和がホー
ルド回路Ｈoutに出力される。このホールド回路Ｈoutの
出力はこのフィルタ回路の出力とされるとともに、前記
マルチプレクサＭＵＸの他方の入力とされている。
【０００８】このような構成のフィルタ回路において、
前記マルチプレクサＭＵＸが、前記入力端子Ｄinと前記
第２のサンプルホールド回路群ＨＧ２とを接続するよう
に設定されているときは次のように動作する。
【０００９】前記複数のサンプルホールド回路Ｈ1〜Ｈ
16はサンプリング周期毎に順次駆動され、入力端子Ｄin
から入力されるアナログ入力信号は順次サンプリングさ
れて当該サンプルホールド回路Ｈ1〜Ｈ16に保持され
る。すなわち、最初のサンプリングタイミングにおい
て、まずサンプルホールド回路Ｈ1が駆動され、その時
点の入力信号がサンプルホールド回路Ｈ1にサンプルホ
ールドされる。そして、次のサンプリングタイミングで
サンプルホールド回路Ｈ2が駆動され、その時点の入力
信号がサンプルホールド回路Ｈ2にサンプルホールドさ
れる。このようにして各サンプリングタイミングにおい
て入力信号がサンプルホールド回路Ｈ3〜Ｈ16に順次サ
ンプルホールドされていく。そして、サンプルホールド
回路Ｈ16にサンプリングデータが保持された後は、再び
前記サンプルホールド回路Ｈ1から順に入力信号のサン
プルホールドが行われる。このような動作を繰り返すこ
とにより、サンプルホールド回路間でデータを転送する
ことなく、必要な全ての時系列データを所定のタイミン
グでサンプルホールドすることができる。
【００１０】さて、このようにして入力端子Ｄinから入
力されるアナログ信号がサンプルホールド回路Ｈ1〜Ｈ
16に順次サンプルホールドされていき、１６個の時系列
データがサンプルホールド回路Ｈ1〜Ｈ16にサンプルホ
ールドされたとき、前述したように前記乗算回路Ｍ1〜
Ｍ16において前記シフトレジスタＳＲに格納されている
係数ａ0〜ａ15と前記各サンプルホールド回路Ｈ1〜Ｈ16
に格納されている時系列データとがそれぞれ乗算され
る。各乗算回路Ｍ1〜Ｍ16からの各乗算結果は加算回路
ＡＤにおいて加算され、該加算結果がホールド回路Ｈou
tに格納される。
【００１１】引き続く次のサンプリングタイミングにお
いて、前述のようにサンプルホールド回路Ｈ1に新しい
時系列データがサンプルホールドされる。このとき、前
記シフトレジスタＳＲに格納されている乗算係数は循環
シフトされ、この循環シフトされた乗算係数と前記各サ
ンプルホールド回路Ｈ1〜Ｈ16に格納されている時系列
データとが前述のように乗算される。
【００１２】図１１に、各サンプリングタイミングにお
けるサンプルホールド回路Ｈ1〜Ｈ16に保持されている
時系列データｘiと、シフトレジスタＳＲに格納されて
いる乗算係数ａ0〜ａ15の関係を示す。この図に示すよ
うに、新たに１個の時系列データがサンプリングされる
毎に、乗算係数ａ0〜ａ15は次段にシフトされ、最終段
の係数は初段に戻されている。これにより、通常の構成
のようにホールドした時系列データｘi自体をシフトす
ることと等価な演算を実行することが可能となり、ま
た、デジタルデータである乗算係数ａ0〜ａ15をシフト
しているため、サンプルホールドしたアナログデータを
転送することによるホールド誤差の発生を回避すること
ができる。
【００１３】このように、前記マルチプレクサが前記入
力端子Ｄin選択しているときには、このフィルタ回路は
次の式（１）で表わされる演算を実行することとなり、
いわゆるＦＩＲ型のフィルタとなる。
【数１】 ここで、Ｙ（ｔ）は出力、Ｘ（ｔ）は入力、ａiは係数
である。
【００１４】また、Ｄ'inとしてＨoutの出力が選択され
たときは、このフィルタ回路を用いて次の式（２）で表
わされる演算を実行することが可能となり、いわゆるＩ
ＩＲ型のフィルタとして動作させることができる。
【数２】 ここで、Ｙ（ｔ）は出力、Ｘ（ｔ）は入力、ａi、ｂiは
それぞれ前記係数である。なお、このときには、前記シ
フトレジスタＳＲを８段ずつの２つのシフトレジスタに
分割し、該分割された各シフトレジスタにそれぞれ前記
係数ａiおよびｂiを格納するようにする。
【００１５】このように、このフィルタ回路によれば、
ＭＵＸの切替によりＦＩＲ型とＩＩＲ型の２つのタイプ
のフィルタを実現することができ、特に、ＦＩＲ型の場
合には全てのサンプルホールド回路および乗算回路を活
用した比較的段数の多いフィルタを実現することができ
るものである。
【００１６】このようなフィルタ回路におけるサンプル
ホールド回路Ｈ1〜Ｈ16、乗算回路Ｍ1〜Ｍ16および加算
回路ＡＤとして、本出願人により提案されているアナロ
グ型の演算回路（ニューロ演算回路）を使用することに
より、より低消費電力かつ高速に動作させることができ
る。
【００１７】図１２を参照して、このニューロ演算回路
について説明する。図１２の（ａ）は、このニューロ演
算回路の基本構成を示す図である。この図において、Ｖ
1およびＶ2は入力端子、Ｖoは出力端子、ＩＮＶは反転
増幅器である。この反転増幅器ＩＮＶは、ＣＭＯＳイン
バータの出力がハイレベルからローレベルあるいはロー
レベルからハイレベルに遷移する部分を利用して、ＣＭ
ＯＳインバータを増幅器として使用しているものであ
り、奇数段、例えば図示するように３段直列に接続され
たＣＭＯＳインバータ９２、９３、９４により構成され
ている。なお、抵抗Ｒ１およびＲ２は増幅器のゲインを
制御するために、また、キャパシタンスＣgは位相調整
のためにそれぞれ設けられており、いずれも、この反転
増幅器ＩＮＶの発振を防止するために設けられている。
【００１８】さらに、前記入力端子Ｖ1と前記反転増幅
器ＩＮＶの入力側の点Ｂとの間には入力キャパシタンス
Ｃ1が直列に挿入されており、前記入力端子Ｖ2と前記点
Ｂとの間には入力キャパシタンスＣ2が直列に挿入され
ている。さらにまた、前記反転増幅器ＩＮＶの出力端子
Ｖoと入力側の点Ｂとの間にはフィードバックキャパシ
タンスＣfが接続されている。
【００１９】このように構成された回路において、前記
反転増幅器ＩＮＶの電圧増幅率は非常に大きいためこの
反転増幅器ＩＮＶの入力側の点Ｂにおける電圧はほぼ一
定の値となり、このＢ点の電圧をＶbとする。このと
き、Ｂ点は各キャパシタンスＣ1、Ｃ2、ＣfおよびＣＭ
ＯＳインバータ９２を構成するトランジスタのゲートに
接続された点であり、いずれの電源からもフローティン
グ状態にある。したがって、初期状態において、各キャ
パシタンスに蓄積されている電荷が０であるとすると、
入力電圧Ｖ1およびＶ2が印加された後においても、この
Ｂ点を基準としてみたときの各キャパシタンスに蓄積さ
れる電荷の総量は０となる。これにより、次の電荷保存
式が成立する。
【数３】
【００２０】ここで、各入力電圧Ｖ1およびＶ2をＢ点の
電圧Ｖbを基準とする電圧に置き換え、Ｖ(1)＝Ｖ1−Ｖ
b、Ｖ(2)＝Ｖ2−Ｖb、Ｖout＝Ｖo−Ｖbとすると、前記
式（３）より次の式（４）を導くことができる。
【数４】 すなわち、ニューロ演算回路からは、各入力電圧Ｖ(i)
に入力キャパシタンスＣiとフィードバックキャパシタ
ンスＣfとの比である係数（Ｃi／Ｃf）を乗算した電圧
の和の大きさを有し、極性が反転された出力電圧Ｖout
が出力されることとなる。
【００２１】また、上記においては２つの入力電圧が印
加される場合について説明したが、上記の関係は任意の
個数の電圧が入力される場合にも成立するものであり、
次式のように一般的に表わすことができる。
【数５】 なお、前記Ｂ点の電圧Ｖbは、通常、ダイナミックレン
ジを最大とするために、電源電圧Ｖddの１／２、すなわ
ち、Ｖb＝Ｖdd／２となるようになされている。
【００２２】なお、上記図１２の（ａ）に示した反転増
幅器ＩＮＶにおいては、抵抗Ｒ１およびＲ２を用いてる
ことによりＣＭＯＳインバータ９３のゲインを抑制し
て、発振を防止していたが、他の構成を採用することに
よっても、反転増幅器ＩＮＶの発振を防止することがで
きる。図１２の（ｂ）はこのような反転増幅器ＩＮＶの
構成の一例を示す図である。この図に示すように、この
反転増幅器ＩＮＶにおいては、最終段の一つ前の段のＣ
ＭＯＳインバータ９３の入出力間に抵抗Ｒとキャパシタ
ンスＣとの直列回路を接続している。この抵抗Ｒとキャ
パシタンスＣとの直列回路は、ＣＭＯＳインバータ９３
に対するネガティブフィードバック回路として動作し、
ＣＭＯＳインバータ９３の負荷となるため、反転増幅器
ＩＮＶのゲインを抑制することとなる。これにより、抵
抗Ｒ１およびＲ２による貫通電流が流れる前記図１２
（ａ）に示した場合と比較して、より消費電力の少ない
ニューロ演算回路を構成することが可能となる。
【００２３】このようなニューロ演算回路を使用したサ
ンプルホールド回路の構成例を図１３に示す。図１３に
おいて、Ｖinは入力電圧、ＳＷはサンプリングスイッチ
回路、Ｃinは前記反転増幅器ＩＮＶの入力に直列に接続
された入力キャパシタンス、Ｃfは前記フィードバック
キャパシタンス、Ｖoutは出力電圧である。なお、ここ
で、前記入力キャパシタンスＣinとフィードバックキャ
パシタンスＣfは同一の容量を有するものとされてい
る。また、前記サンプリングスイッチ回路ＳＷは例えば
ＭＯＳトランジスタを用いたスイッチ回路、例えばＣＭ
ＯＳトランスミッションゲートなどにより構成されてい
る。
【００２４】図１３から明らかなように、このサンプル
ホールド回路は前記図１２（ａ）に示したニューロ演算
回路において入力端子を一つだけとした場合に相当して
いる。また、入力キャパシタンスＣinの値とフィードバ
ックキャパシタンスＣfの値とは等しい値に設定されて
いるため、前記式（４）より、その出力電圧ＶoutはＶo
ut＝−Ｖinとなる。したがって、最初は前記サンプリン
グスイッチＳＷを閉成しておき、サンプリングタイミン
グにおいて該サンプリングスイッチＳＷを開放すること
により、該開放された時点における入力電圧の極性の反
転した電圧がこのサンプルホールド回路の出力端子から
出力され、次に前記サンプリングスイッチが閉成される
までその電圧が保持されることとなる。
【００２５】次に、前記ニューロ演算回路を使用した乗
算回路の構成例を図１４に示す。この図において、Ｖin
は入力電圧、Ｖrefは基準電位であり、Ｖref＝Ｖdd／２
＝Ｖbとされている。また、ＭＵＸ1〜ＭＵＸnはその第
１の入力端子が前記入力電圧Ｖinに接続され、その第２
の入力端子が前記基準電位Ｖrefに接続されたキャパシ
タンス切替用マルチプレクサであり、それらの出力端子
はそれぞれ入力キャパシタンスＣ1〜Ｃnに接続されてい
る。また、前記各キャパシタンス切替用マルチプレクサ
ＭＵＸ1〜ＭＵＸnにはそれぞれ制御信号ｄ1〜ｄnが印加
されており、この制御信号ｄi（ｉ＝１〜ｎ）の値が
「１」であるときに、前記第１の入力端子に印加されて
いる入力電圧Ｖinが選択されて対応する入力キャパシタ
ンスＣiに印加され、前記制御信号ｄiの値が「０」であ
るときには、前記基準電位Ｖref（＝Ｖｂ）が選択され
るようになされている。また、各入力キャパシタンスＣ
1〜Ｃnの他端は反転増幅器ＩＮＶの入力側の点Ｂに接続
されており、反転増幅器ＩＮＶの出力側と入力側との間
にはフィードバックキャパシタンスＣfが接続されてい
る。
【００２６】ここで、前記入力キャパシタンスＣ1〜Ｃn
の容量は、次の式（６）に示す関係を満たすように、す
なわち、各入力キャパシタンスＣ1〜Ｃnの容量の比が２
のべき乗となるようになされている。
【数６】
【００２７】したがって、この場合の電荷保存式は次の
式（７）のようになる。
【数７】 ここで、Ｖref＝Ｖbであるから、出力電圧Ｖoutは次の
式（８）で表される。
【数８】 すなわち、各ビットがそれぞれ制御信号ｄ1〜ｄnに対応
するｎビットの２進数と入力電圧Ｖinとの乗算結果が出
力電圧Ｖoutとして得られることとなる。
【００２８】したがって、この乗算回路を用い、前記図
１０のフィルタ回路におけるシフトレジスタＳＲの段Ａ
iに格納されている係数データを前記制御信号とし、前
記サンプルホールド回路Ｈiからの出力を前記入力電圧
Ｖinとして印加することにより、ｎビットのデジタル係
数と入力アナログ信号電圧との乗算を直接に行なうこと
ができる。
【００２９】次に、前述したニューロ演算回路を使用し
た加算回路の一構成例を図１５に示す。この図におい
て、ｐ1〜ｐ16およびｍ1〜ｍ16はそれぞれ入力端子、Ｃ
p1〜Ｃp16はそれぞれ前記入力端子ｐ1〜ｐ16に接続され
た入力キャパシタンス、Ｃm1〜Ｃm16はそれぞれ前記入
力端子ｍ1〜ｍ16に接続された入力キャパシタンスであ
る。なお、入力端子の数はこれに限られることはなく、
任意の個数とすることができる。
【００３０】また、ＩＮＶ１は第１の前述した反転増幅
器、ＩＮＶ２は第２の前述した反転増幅器、Ｂ1、Ｂ2は
それぞれ前記反転増幅器ＩＮＶ１およびＩＮＶ２の入力
側の点、Ｏ1は前記第１の反転増幅器ＩＮＶ１の出力側
の点、Ｃf1およびＣf2はそれぞれ前記反転増幅器ＩＮＶ
１およびＩＮＶ２のフィードバックキャパシタンス、Ｃ
cは前記第１の反転増幅器ＩＮＶ１の出力側Ｏ1と前記第
２の反転増幅器ＩＮＶ２の入力側Ｂ2との間に挿入され
た結合キャパシタンスである。また、前記キャパシタン
スＣp1〜Ｃp16、Ｃm1〜Ｃm16の容量は全て等しいものと
し、その容量をＣinとする。さらに、結合キャパシタン
スＣcの容量は前記フィードバックキャパシタンスＣf2
の容量と等しくされており、かつ、前記フィードバック
キャパシタンスＣf1とＣf2の容量も等しくされている。
すなわち、Ｃc＝Ｃf2＝Ｃf2とされている。
【００３１】このような構成において、前記入力端子ｐ
1〜ｐ16にそれぞれ印加される入力電圧の大きさをＶp1
〜Ｖp16であるとすると、第１の反転増幅器ＩＮＶ１の
出力側Ｏ1には、前記式（５）より、次の式（９）に示
す出力電圧Ｖo1が得られる。
【数９】
【００３２】また、前記入力端子ｍ1〜ｍ16に入力され
る各入力電圧をＶm1〜Ｖm16とすると、前記反転増幅器
ＩＮＶ２の出力端子には、次の式（１０）に示す出力電
圧Ｖoutが得られる。
【数１０】 すなわち、この加算回路の出力電圧Ｖoutは、入力端子
ｐ1〜ｐ16からの入力電圧Ｖp1〜Ｖp16を加算し、入力端
子ｍ1〜ｍ16から入力される入力電圧Ｖm1〜Ｖm16を減算
した電圧の（Ｃp1／Ｃf）倍の電圧となる。
【００３３】したがって、前記図１０に示したフィルタ
回路において、前記シフトレジスタＳＲの前記第ｉ番目
のサンプルホールド回路Ｈiの出力に対応する係数ａjが
正のときは、前記入力端子ｐiに当該乗算回路Ｍiの出
力、前記入力端子ｍiに基準電位Ｖref（＝Ｖb）を印加
し、前記係数ａjが負のときは、前記入力端子ｐiに基準
電位Ｖref、入力端子ｍiに当該乗算回路Ｍiの出力を印
加することにより、所望の加算結果を得ることができる
ものである。
【００３４】
【発明が解決しようとする課題】前述したようなニュー
ロ演算回路を使用することにより、高速かつ低消費電力
のフィルタ回路を構成することができる。しかしなが
ら、このニューロ演算回路のようなアナログ型演算回路
においては、動作中にインバータやキャパシタンスに電
荷残留が生じ、これによりオフセット電圧が発生して出
力精度が劣化するという問題点がある。
【００３５】そこで、本発明は、アナログ型演算回路を
使用するフィルタ回路において、電荷残留による出力精
度の劣化を防止することを目的としている。
【００３６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のフィルタ回路は、入力されるアナログ信号
を順次サンプルホールドする複数のサンプルホールド回
路と、各段に係数データが格納された巡回型シフトレジ
スタと、前記複数のサンプルホールド回路からの出力信
号と前記巡回型シフトレジスタからの係数データとの乗
算を行うアナログ型の複数の乗算回路と、前記各乗算回
路の出力の総和を算出するアナログ型の加算回路と、前
記サンプルホールド回路の機能を代替する補助サンプル
ホールド回路と、前記乗算回路の機能を代替する補助乗
算回路と、前記加算回路の機能を代替する補助加算回路
とを有し、前記複数のサンプルホールド回路、前記複数
の乗算回路および前記加算回路は、残留電荷による電圧
オフセットを解消させるためのリフレッシュ手段を有す
るものであり、前記サンプルホールド回路、前記乗算回
路および前記加算回路のリフレッシュ時には、リフレッ
シュが行われているサンプルホールド回路、乗算回路お
よび加算回路の代わりに、前記補助サンプルホールド回
路、前記補助乗算回路および前記補助加算回路を使用し
て演算処理を実行するようにしたものである。
【００３７】また、前記補助サンプルホールド回路は前
記複数のサンプルホールド回路に対して共通に設けられ
ており、前記補助乗算回路は前記複数の乗算回路に対し
て共通に設けられているものである。さらに、前記補助
サンプルホールド回路、前記補助乗算回路および前記補
助加算回路は、残留電荷による電圧オフセットを解消さ
せるためのリフレッシュ手段を有するものである。
【００３８】さらにまた、前記サンプルホールド回路、
前記乗算回路、前記加算回路、前記補助サンプルホール
ド回路、前記補助乗算回路および前記補助加算回路は、
いずれも、奇数段直列に接続されたＣＭＯＳインバータ
からなる反転増幅器と、該反転増幅器の入力側に接続さ
れた入力キャパシタンスと、該反転増幅器の入力側と出
力側との間に接続されたフィードバックキャパシタンス
とを有する構成となされており、前記リフレッシュ手段
は、前記フィードバックキャパシタンスを短絡するスイ
ッチ手段および前記入力キャパシタンスの入力側に基準
電位を印加する手段を有するようになされているもので
ある。
【００３９】さらにまた、前記サンプルホールド回路、
前記乗算回路、前記加算回路、前記補助サンプルホール
ド回路、前記補助乗算回路および前記補助加算回路は、
いずれも、奇数段直列に接続されたＣＭＯＳインバータ
からなる反転増幅器と、該反転増幅器の入力側に接続さ
れた入力キャパシタンスと、該反転増幅器の入力側と出
力側との間に接続されたフィードバックキャパシタンス
とを有する構成となされており、前記リフレッシュ手段
は、前記フィードバックキャパシタンスを短絡するスイ
ッチ手段と前記入力キャパシタンスの入力側および前記
フィードバックキャパシタンスの出力側に基準電位を印
加する手段とを有するようになされているものである。
【００４０】リフレッシュ手段を有しているので、残留
電荷によりオフセット電圧が生じて出力精度が劣化する
ことを防止することができる。また、複数個のサンプル
ホールド回路および乗算回路に対してそれぞれ共通に補
助サンプルホールド回路および補助乗算回路を設けてい
るので、サンプルホールド回路および乗算回路のリフレ
ッシュを通常の動作に影響を与えることなく順次実行す
ることができ、また、そのためのハードウエアの増加量
を最小限に押さえることができる。
【００４１】
【発明の実施の形態】図１は本発明のフィルタ回路の全
体構成を示すブロック図である。煩雑さを避けるため
に、前記図１０における構成要素と同一のものには同一
の記号を付して説明の重複を避けることとする。この図
において、Ｈsは信号入力端子Ｄinに接続されたサンプ
ルホールド回路、ＭＵＸsは前記シフトレジスタＳＲの
各段Ａ1〜Ａ16の出力を入力とし、制御信号ＣＴＬに応
じてそのうちの１つを選択して出力するマルチプレクサ
回路、Ｍsは前記サンプルホールド回路Ｈsの出力と前記
マルチプレクサ回路ＭＵＸsからの係数出力とを乗算す
る乗算回路である。ＡＤＤは前記乗算回路Ｍ1〜Ｍ16お
よびＭsからの出力が入力される加算器であり、後述す
るように、その内部には２つの加算回路が設けられてい
る。また、Ｈout1およびＨout2は前記加算器ＡＤＤの出
力に並列に接続された同一構成のホールド回路であり、
これら両ホールド回路Ｈout1およびＨout2の出力は、と
もに前記出力Ｄoutに接続されているとともに、前記マ
ルチプレクサＭＵＸの他方の入力とされている。なお、
これら以外の構成要素は前記図１０に示したものと同一
である。
【００４２】このように本発明のフィルタ回路において
は、前記図１０に示した従来のフィルタ回路と比較し
て、サンプルホールド回路Ｈsおよび乗算回路Ｍsが設け
られている点、加算器ＡＤＤの内部に２つの加算回路が
設けられている点、および、ホールド回路がＨout1およ
びＨout2の２重構成とされている点で相違している。ま
た、本発明のフィルタ回路においては、前記各サンプル
ホールド回路Ｈ1〜Ｈ16およびＨs、各ホールド回路Ｈou
t1およびＨout2、各乗算回路Ｍ1〜Ｍ16およびＭs、並び
に、加算器ＡＤＤ内の２つの加算回路は、後述するよう
に、いずれも、リフレッシュ可能な構成とされている。
【００４３】リフレッシュ可能とされた本発明のサンプ
ルホールド回路Ｈs、Ｈ1〜Ｈ16について説明する。前記
サンプルホールド回路Ｈsおよび各サンプルホールド回
路Ｈ1〜Ｈ16はいずれも同一の構成とされており、その
内部構成の一例を図２に示す。この図において、前記図
１３に示したサンプルホールド回路と同一の構成要素に
は同一の符号を付し、その説明は省略することとする。
この図に示すように、本発明のサンプルホールド回路に
おいては、前記入力キャパシタンスＣinに基準電位Ｖre
f（＝Ｖb）を入力電圧Ｖinとして印加するスイッチＳＷ
riが設けられているとともに、前記フィードバックキャ
パシタンスＣfを短絡するスイッチＳＷrが設けられてい
る。これらスイッチＳＷriとＳＷrは制御信号refにより
その導通非導通が制御されるようになされており、例え
ばこの信号refがハイレベルの時に導通されるようにな
されている。
【００４４】このように構成されたサンプルホールド回
路において、前記制御信号refがローレベルとされ、前
記スイッチＳＷriおよびＳＷrが開放されている通常時
には、前記図１３に示したサンプルホールド回路と同一
の動作が実行される。また、前記制御信号refがハイレ
ベルとされるリフレッシュ時には、前記スイッチＳＷri
とＳＷrがともに閉成されて、前記入力キャパシタンス
Ｃinの入力側に基準電位Ｖrefが印加され、フィードバ
ックキャパシタンスＣfは短絡される。これにより、前
記入力キャパシタンスＣinおよびフィードバックキャパ
シタンスＣfに蓄積された残留電荷を解消することがで
きるとともに、前記反転増幅器ＩＮＶの出力側からは基
準電位Ｖb（＝Ｖref）が出力される。
【００４５】図３に、前記リフレッシュ可能とされたサ
ンプルホールド回路Ｈs、Ｈ1〜Ｈ16の他の構成例を示
す。この図に示したサンプルホールド回路は、リフレッ
シュすることができるだけではなく、スリープモードと
することができるように構成されている。スリープモー
ド時には、反転増幅器ＩＮＶを飽和状態とすることによ
り、このサンプルホールド回路における電力消費を非常
に少なくすることができる。
【００４６】図３に示すように、このサンプルホールド
回路においては、前記入力キャパシタンスＣinの入力側
に、前述したスイッチＳＷinとＳＷriに加えて、前記入
力キャパシタンスＣinの入力側と接地との間の接続を制
御するスイッチＳＷsiが設けられている。また、前記フ
ィードバックキャパシタンスＣfの前記反転増幅器ＩＮ
Ｖの出力側の端子に、前記反転増幅器ＩＮＶの出力と前
記フィードバックキャパシタンスＣfの出力側との接続
を制御するためのスイッチＳＷf、前記フィードバック
キャパシタンスＣfの出力側の端子と基準電位Ｖrefとの
接続を制御するためのスイッチＳＷrf、および、前記フ
ィードバックキャパシタンスＣfの出力側の端子と接地
との接続を制御するためのスイッチＳＷsfが設けられて
いる。さらに、前記反転増幅器ＩＮＶの出力端子と入力
端子の間には、前記図２に記載したサンプルホールド回
路と同様に、スイッチＳＷrが設けられている。ここ
で、このスイッチＳＷrは前記スイッチＳＷriおよびＳ
Ｗrfと連動して開閉されるようになされている。また、
前記スイッチＳＷriと前記スイッチＳＷsiは択一的に閉
成され、前記スイッチＳＷrfと前記スイッチＳＷsfは択
一的に閉成されるようになされている。
【００４７】このように構成されたサンプルホールド回
路において、前記スイッチＳＷinおよびＳＷfが導通状
態とされ、前記スイッチＳＷri、ＳＷsi、ＳＷr、ＳＷr
f、ＳＷsfが開放状態とされる通常動作時には、前記図
１３に示したサンプルホールド回路と同様の動作を行
う。
【００４８】また、前記スイッチＳＷin、ＳＷf、ＳＷs
iおよびＳＷsfが開放され、前記スイッチＳＷri、ＳＷr
fおよびＳＷrが閉成されたときには、前記入力キャパシ
タンスＣinの入力側、前記フィードバックキャパシタン
スＣfの出力側に基準電位Ｖrefが印加され、前記反転増
幅器ＩＮＶの入力側と出力側とが短絡されるため、前記
入力キャパシタンスＣinおよびフィードバックキャパシ
タンスＣfに蓄積された残留電荷が解消され、リフレッ
シュが行われる。このとき、前記反転増幅器ＩＮＶの出
力は基準電位Ｖb（＝Ｖref）となる。
【００４９】さらに、前記スイッチＳＷin、ＳＷf、Ｓ
Ｗri、ＳＷr、ＳＷrfが開放され、前記スイッチＳＷsi
およびＳＷsfが閉成されたときは、このサンプルホール
ド回路はスリープ状態となる。このときは、前記反転増
幅器ＩＮＶはフィードバックキャパシタンスＣfが接続
されておらず入力が接地電位に接続されたＣＭＯＳイン
バータ回路となり、飽和状態で動作することとなる。し
たがって、各ＣＭＯＳインバータ回路における電力消費
は無視しうる程度となる。なお、前記スイッチＳＷsiを
接地に接続する代わりに、電源Ｖddに接続しても同様に
低消費電力のスリープ状態とすることができる。
【００５０】前記リフレッシュ可能とされたサンプルホ
ールド回路Ｈs、Ｈ1〜Ｈ16のさらに他の構成例を図４に
示す。この実施の形態のサンプルホールド回路は、前記
図３に示したサンプルホールド回路において、前記入力
キャパシタンスＣinの入力側と接地との間に接続されて
いたスリープモード用のスイッチＳＷsiを前記反転増幅
器ＩＮＶの入力側に直接接続するとともに、前記フィー
ドバックキャパシタンスＣfの出力側に設けられていた
スリープモード用のスイッチＳＷsfを省略して、その構
成を簡略にしたものである。
【００５１】このように構成されたサンプルホールド回
路において、通常動作時およびリフレッシュ時の動作
は、前述した図３の場合と同様である。また、スリープ
モード時には、前記スイッチＳＷsiが導通状態とされ、
前記反転増幅器ＩＮＶの入力が接地電位とされる。した
がって、前述の場合と同様に反転増幅器ＩＮＶは飽和状
態で動作することとなり、電力消費を無視することがで
きる程度とすることができる。このサンプルホールド回
路によれば、前記図３に示したサンプルホールド回路と
比較して、回路構成を単純化することができる。なお、
前記スイッチＳＷsiを電源電位に接続するようにしても
よい。
【００５２】以上説明したように、本発明におけるサン
プルホールド回路Ｈ1〜Ｈ16およびＨsはリフレッシュを
行なうための手段を有している。したがって、前記サン
プルホールド回路Ｈ1〜Ｈ16を所定周期毎に順次１つず
つリフレッシュし、そのリフレッシュされるサンプルホ
ールド回路の機能を前記サンプルホールド回路Ｈsによ
り代替させることができる。また、サンプルホールド回
路Ｈsは前記サンプルホールド回路Ｈ1〜Ｈ16のリフレッ
シュが行われていないときにリフレッシュすることがで
きる。
【００５３】なお、前記ホールド回路Ｈout1およびＨou
t2も前述した各サンプルホールド回路と同様の構成とさ
れており、それぞれの制御信号によりリフレッシュ可能
な構成とされている。したがって、このホールド回路を
交互に使用することにより、リフレッシュすることがで
きる。
【００５４】次に、前記乗算回路Ｍ1〜Ｍ16およびＭsの
内部構成の一例を図５に示す。この図において、前記図
１４に示した乗算回路と同一の構成要素には同一の番号
を付し、その詳細な説明は省略する。この図に示すよう
に、本発明の乗算回路においては、前記フィードバック
キャパシタンスＣfを短絡するためのスイッチＳＷrが設
けられており、該スイッチＳＷrには前述したと同様の
制御信号refが供給されている。また、前記キャパシタ
ンス切替用マルチプレクサＭＵＸ1〜ＭＵＸnに供給され
る制御信号がｄ1＊（反転ref）〜ｄn＊（反転ref）（こ
こで、＊は論理積を表わしている）とされている。した
がって、refがローレベルとされている通常動作時に
は、前記スイッチＳＷrは開放状態とされ、前記キャパ
シタンス切替用マルチプレクサＭＵＸ1〜ＭＵＸnは制御
信号ｄ1〜ｄnに応じて開閉制御される。したがってこの
場合には、前記図１４に示した乗算回路と同様にｎビッ
トのデジタル係数と入力アナログ電圧との乗算が行なわ
れることとなる。
【００５５】一方、制御信号refがハイレベルとされた
ときには、前記スイッチＳＷrが閉成されるとともに、
前記キャパシタンス切替用マルチプレクサＭＵＸ1〜Ｍ
ＵＸnが全て基準電位Ｖrefを選択するように切り替えら
れる。したがって、前記フィードバックキャパシタンス
Ｃfが短絡されその残留電荷が解消されるとともに、前
記キャパシタンスＣ1〜Ｃnの残留電荷も解消され、出力
端子Ｖｏｕｔからは基準電位Ｖref＝Ｖdd／２＝Ｖbが出
力されることとなる。
【００５６】なお、図５には、前記図２に示したサンプ
ルホールド回路の場合と同様の回路構成によるリフレッ
シュ手段を設けた例を示したが、前記図３および図４に
示した回路と同様に接地電位あるいは電源電位を入力す
るスイッチを設け、スリープモードを有する回路構成と
することもできる。
【００５７】このように本発明に使用されている乗算回
路Ｍ1〜Ｍ16およびＭsはいずれもリフレッシュを行なう
ことができるように構成されている。したがって、前記
乗算回路Ｍ1〜Ｍ16のいずれか１つの乗算回路の機能を
前記乗算回路Ｍsにより代替させるようにして、前記乗
算回路Ｍ1〜Ｍ16を順次リフレッシュしていくことがで
きる。また、乗算回路Ｍsも前記乗算回路Ｍ1〜Ｍ16のリ
フレッシュが一巡したときにリフレッシュすることがで
きる。
【００５８】次に、前記加算器ＡＤＤの内部構成の一例
を図６の（ａ）に示す。この図において、Ｘ1〜Ｘ16は
それぞれ前記乗算回路Ｍ1〜Ｍ16の出力が入力される入
力端子、Ｘsは前記乗算回路Ｍsの出力が入力される入力
端子、ＡＤ１およびＡＤ２は同一の構成を有する加算回
路、ＭＵＸは前記加算回路ＡＤ１あるいはＡＤ２の出力
を選択的に出力端子Outに出力するためのマルチプレク
サである。このような構成において、前記入力端子Ｘ1
〜Ｘ16およびＸsから入力される入力信号を前記第１の
加算回路ＡＤ１あるいは第２の加算回路ＡＤ２に選択的
に入力し、前記マルチプレクサＭＵＸを制御して、対応
する加算回路ＡＤ１あるいはＡＤ２の出力を出力端子Ou
tに出力するようになされている。したがって、加算回
路ＡＤ１とＡＤ２とを交互に使用するようにし、入力信
号が入力されていない方の加算回路をリフレッシュする
ことができる。
【００５９】図６の（ｂ）はこの加算器ＡＤＤと前記ホ
ールド回路Ｈout1およびＨout2とをひとまとめにして構
成した実施の形態を示す図である。この場合には、前記
ホールド回路Ｈout1およびＨout2をそれぞれ前記加算回
路ＡＤ１およびＡＤ２に直接接続し、ホールド回路Ｈou
t1およびＨout2の各出力を前記マルチプレクサＭＵＸに
入力するようにしている。そして、前記加算回路ＡＤ１
と前記ホールド回路Ｈout1の組と前記加算回路ＡＤ２と
前記ホールド回路Ｈout2の組とを交互に使用することに
より、使用されていない方の組の加算回路とホールド回
路とをリフレッシュすることができる。
【００６０】前記各加算回路ＡＤ１およびＡＤ２の内部
構成の一例を図７に示す。この加算回路ＡＤ１およびＡ
Ｄ２は前記図１５に示した加算回路にリフレッシュのた
めの手段を付加したものであり、前記図１５に示した加
算回路と同一の構成要素には同一の番号を付してその説
明に代える。ＭＵＸp1〜ＭＵＸp16は前記入力キャパシ
タンスＣp1〜Ｃp16の入力側にそれぞれ挿入されたマル
チプレクサであり、制御信号refに応じて、それぞれ対
応する入力端子ｐ1〜ｐ16からの入力電圧Ｖp1〜Ｖp16と
基準電位Ｖrefとのいずれかを選択して入力するための
ものである。また、ＭＵＸm1〜ＭＵＸm16は前記入力キ
ャパシタンスＣm1〜Ｃm16の入力側にそれぞれ挿入され
たマルチプレクサであり、制御信号refに応じて、それ
ぞれ対応する入力端子ｍ1〜ｍ16からの入力電圧Ｖm1〜
Ｖm16と基準電位Ｖrefとを選択するためのものである。
【００６１】また、入力端子ｐsおよびｍsは前記乗算回
路Ｍsに対応して設けられた入力端子であり、前記乗算
回路Ｍ1〜Ｍ16のうちのいずれかがリフレッシュされて
いるときにその機能を代替している乗算回路Ｍsからの
出力信号を入力するためのものである。そして、ＭＵＸ
psとＭＵＸmsは該入力端子ｐsおよびｍsに夫々対応して
設けられたマルチプレクサであり、ＣpsとＣmsはそれぞ
れ前記マルチプレクサＭＵＸpsとＭＵＸmsに接続された
入力キャパシタンスである。このマルチプレクサＭＵＸ
psとＭＵＸmsも、前記ＭＵＸp1〜ＭＵＸm16と同様に、
制御信号refに応じて対応する入力端子ｐsあるいはｍs
からの入力電圧と基準電位を選択するように構成されて
いる。
【００６２】さらに、第１の反転増幅器ＩＮＶ１におけ
るフィードバックキャパシタンスＣf1と並列にスイッチ
ＳＷr1が接続されており、第２の反転増幅器ＩＮＶ２に
おけるフィードバックキャパシタンスＣf2と並列にスイ
ッチＳＷr2が接続されている。これらのスイッチＳＷr1
およびＳＷr2は、いずれも、前記制御信号refにより導
通するように構成されている。
【００６３】さらにまた、第１の反転増幅器ＩＮＶ１の
出力端Ｏ1と結合キャパシタンスＣcとの間にマルチプレ
クサＭＵＸcが接続されており、該ＭＵＸcは基準電圧Ｖ
refと前記第１の反転増幅器ＩＮＶ１の出力とを選択的
に前記結合キャパシタンスＣcに入力できるようになさ
れている。このマルチプレクサＭＵＸcも前記マルチプ
レクサＭＵＸp1〜ＭＵＸmsと同様に、制御信号refに応
じて、基準電位Ｖrefと前記反転増幅器ＩＮＶ１の出力
とを選択するように構成されている。
【００６４】このように構成された加算回路ＡＤ１ある
いはＡＤ２において、制御信号refがローレベルとされ
ており、前記マルチプレクサＭＵＸp1〜ＭＵＸpsおよび
ＭＵＸm1〜ＭＵＸmsをそれぞれ対応する入力端子ｐ1〜
ｐsおよびｍ1〜ｍsを選択するように制御し、マルチプ
レクサＭＵＸcを第１の反転増幅器ＩＮＶ１の出力を選
択するように制御し、さらに、前記スイッチＳＷ1およ
びＳＷ2を開放状態とした通常動作時においては、前記
図１５に示した加算回路と同様に動作して、前記入力端
子ｐ1〜ｐsから入力される各入力電圧Ｖp1〜Ｖpsの和か
ら、前記入力端子ｍ1〜ｍsから入力される各入力電圧Ｖ
m1〜Ｖmsの和を減算した出力電圧が得られる。
【００６５】また、制御信号Ｖrefがハイレベルとされ
るリフレッシュ状態においては、前記マルチプレクサＭ
ＵＸp1〜ＭＵＸps、ＭＵＸm1〜ＭＵＸmsおよびＭＵＸc
がすべて基準電位Ｖrefを選択するように制御され、前
記スイッチＳＷ1およびＳＷ2が短絡状態とされることに
より、前述したサンプルホールド回路および乗算回路の
場合と同様にして、この加算回路のリフレッシュを行な
うことができる。
【００６６】リフレッシュ手段を設けた加算回路の他の
構成例を図８に示す。この加算回路は、前述した図３の
サンプルホールド回路と同様に構成されたスリープ動作
のための回路を有するものである。図示するように、こ
の加算回路は、前記図７に示した加算回路に、前記各マ
ルチプレクサＭＵＸp1〜ＭＵＸmsおよびＭＵＸcに前記
基準電位Ｖrefあるいは接地電位を選択的に供給するた
めのスイッチＳＷrs、前記フィードバックキャパシタン
スＣf1の出力側を前記反転増幅器ＩＮＶ１の出力側と前
記スイッチＳＷrsに選択的に接続するためのスイッチＳ
Ｗf1および前記フィードバックキャパシタンスＣf2の出
力側を前記反転増幅器ＩＮＶ２の出力側と前記スイッチ
ＳＷrsとに選択的に接続するためのスイッチＳＷf2が付
加されている。
【００６７】このように構成された加算回路において、
前記スイッチＳＷf1を反転増幅器ＩＮＶ１側、前記スイ
ッチＳＷf2を反転増幅器ＩＮＶ２側にそれぞれ接続し、
前記スイッチＳＷr1およびＳＷr2を開放状態とし、前記
マルチプレクサＭＵＸp1〜ＭＵＸpsおよびＭＵＸm1〜Ｍ
ＵＸmsをそれぞれ対応する入力端子ｐ1〜ｐsおよびｍ1
〜ｍsを選択するように制御し、マルチプレクサＭＵＸc
を第１の反転増幅器ＩＮＶ１の出力を選択するように制
御する通常動作時には、前記図１５に示した加算回路と
同様に動作する。
【００６８】また、前記スイッチＳＷrsを基準電位Ｖre
fを選択するように接続しておき、前記スイッチＳＷr1
およびＳＷr2を導通状態とし、前記スイッチＳＷf1およ
びＳＷf2を前記スイッチＳＷrs側に接続し、前記マルチ
プレクサＭＵＸp1〜ＭＵＸmsおよびＭＵＸcを前記スイ
ッチＳＷrsを選択するように制御したときには、前記各
入力キャパシタンスＣp1〜Ｃmsの入力側、前記結合キャ
パシタンスＣcの入力側および前記フィードバックキャ
パシタンスＣf1およびＣf2の出力側に基準電位Ｖrefが
印加され、また、前記反転増幅器ＩＮＶ１およびＩＮＶ
２の入出力は短絡されるため、各キャパシタンスに蓄積
されている残留電荷を解消し、リフレッシュを行うこと
ができる。
【００６９】さらに、前記スイッチＳＷrsを接地側に接
続し、前記スイッチＳＷr1およびＳＷr2を開放状態と
し、前記スイッチＳＷf1およびＳＷf2を前記スイッチＳ
Ｗrs側に接続し、前記マルチプレクサＭＵＸp1〜ＭＵＸ
msおよびＭＵＸcを前記スイッチＳＷrsを選択するよう
に制御したときには、前記各入力キャパシタンスＣp1〜
Ｃmsの入力側、前記結合キャパシタンスＣcの入力側お
よび前記フィードバックキャパシタンスＣf1およびＣf2
の出力側に接地電位が印加され、各反転増幅器ＩＮＶ１
およびＩＮＶ２は、接地電位が入力されるインバータと
なり、飽和領域で動作することとなる。したがって、消
費電力が無視しうるスリープモードとなる。
【００７０】なお、前記スイッチＳＷrsおいて、接地電
位の代わりに電源電位Ｖddを選択するようにしてもよ
い。この図８に示したように、基準電位Ｖrefおよび接
地電位への接続を共通に設けられたスイッチＳＷrsで行
うようにしたことにより、回路構成を簡単化することが
できる。また、前記図４に示したサンプルホールド回路
と同様の接続によりリフレッシュおよびスリープ動作を
行うように構成することもできる。このように、本発明
の加算回路ＡＤ１およびＡＤ２は、リフレッシュを行な
うことができるように構成されている。
【００７１】以上説明したように、本発明のフィルタ回
路においては、各サンプルホールド回路Ｈ1〜Ｈ16およ
びＨs、各ホールド回路Ｈout1およびＨout2、各乗算回
路Ｍ1〜Ｍ16およびＭs、並びに、加算器ＡＤＤ内の各加
算回路ＡＤ１およびＡＤ２は、いずれもリフレッシュ可
能な構成とされている。また、前記図１０に示した従来
技術のフィルタ回路の場合と比較して、サンプルホール
ド回路Ｈsおよび乗算回路Ｍsが設けられている点、加算
器ＡＤＤが加算回路ＡＤ１およびＡＤ２の２重構成とさ
れている点、および、ホールド回路がＨout1およびＨou
t2の２重構成とされている点で相違している。このた
め、各サンプルホールド回路、各乗算回路、加算回路お
よびホールド回路のリフレッシュを行なうことができ、
リフレッシュを行なっているときには、該リフレッシュ
が行なわれているサンプルホールド回路あるいは乗算回
路の代わりに前記サンプルホールド回路Ｈsおよび乗算
回路Ｍsを使用して演算処理を行なうことができるた
め、リフレッシュのために演算速度が犠牲となることは
ない。また、複数個（この実施の形態においては１６
個）のサンプルホールド回路Ｈ1〜Ｈ16に対して１つの
サンプルホールド回路Ｈsを設け、複数個（１６個）の
乗算回路Ｍ1〜Ｍ16に対して１つの乗算回路Ｍsを設ける
だけですむため、ハードウエアの増加量も最小で済み、
消費電力の増加量も少なくなる。
【００７２】このように、構成された本発明のフィルタ
回路におけるリフレッシュ動作のタイミングチャートを
図９に示す。なお、説明を簡略にするために、この図に
おいてはフィルタ回路は４段構成とされているものとし
て記載してある。すなわち、Ｈ1〜Ｈ4の４つのサンプリ
ングホールド回路とリフレッシュ用のサンプリングホー
ルド回路Ｈsが設けられており、Ｍ1〜Ｍ4の４つの乗算
回路とリフレッシュ用の乗算回路Ｍsが設けられている
フィルタ回路であるとして説明する。
【００７３】この図において、（１）、（３）、（５）
および（７）は、それぞれ、サンプルホールド回路Ｈ1
〜Ｈ4の動作タイミング、（９）はリフレッシュ用サン
プルホールド回路Ｍsの動作タイミングであり、ハイの
ときはサンプリング期間を、ローのときはホールド期間
を示している。また、ここで、斜線でハッチングされた
サンプリング期間は、本来、当該サンプルホールド回路
Ｈ1〜Ｈ4のいずれかによりサンプルホールドが行なわれ
るべき期間であるが、リフレッシュのために、その機能
をリフレッシュ用のサンプルホールド回路Ｈsが代替し
ている期間であること示している。すなわち、この期間
には、リフレッシュ用のサンプルホールド回路Ｈsにサ
ンプリングクロックが供給されて入力信号がサンプリン
グされることを示している。
【００７４】また、（２）、（４）、（６）および
（８）は、それぞれ、サンプルホールド回路Ｈ1〜Ｈ4お
よびＨsのリフレッシュのタイミングであり、ハイの期
間はリフレッシュ可能期間、ローのときはリフレッシュ
不可能期間を示している。すなわち、ハイの期間は当該
サンプルホールド回路にデータがホールドされていない
期間であり、この期間中において、前述したようにして
当該サンプルホールド回路のリフレッシュを行うことが
できる。
【００７５】さて、この図において、図中「１」で示し
たサンプリングタイミングにおいてサンプルホールド回
路Ｈ1が駆動され、入力信号は、サンプルホールド回路
Ｈ1にサンプルされる。以下同様に、サンプリングタイ
ミング２においてサンプルホールド回路Ｈ2、サンプリ
ングタイミング３においてサンプルホールド回路Ｈ3、
サンプリングタイミング４においてサンプルホールド回
路Ｈ4が駆動され、それぞれ対応する入力信号がサンプ
ルホールドされる。次に、サンプリングタイミング５に
おいては、本来、サンプルホールド回路Ｈ1が駆動され
るタイミングであるが、このとき、サンプルホールド回
路Ｈsが駆動され、入力信号は該サンプルホールド回路
Ｈsにサンプルホールドされる。
【００７６】このサンプリングタイミング５から次にサ
ンプルホールド回路Ｈ1が駆動されるサンプリングタイ
ミング９になるまでは、前記サンプルホールド回路Ｈ1
は入力データをサンプリングしないのであるから、この
サンプリングタイミング５〜８の間にこのサンプリング
ホールド回路Ｈ1に対してリフレッシュを行なうことが
できる。したがって、この期間内に図示しない制御回路
からリフレッシュを行うための制御信号（前記図２の回
路の場合には、前記スイッチＳＷ2およびＳＷ3を閉成す
る制御信号ref）が印加され、前述したようにしてこの
サンプルホールド回路のリフレッシュが行なわれる。
【００７７】このサンプリングタイミング５において、
前記マルチプレクサＭＵＸc（図１）に対して、前記巡
回型シフトレジスタＳＲのサンプルホールド回路Ｈ1に
対応する乗算係数を格納しているＡ1段の出力を選択す
る制御信号ＣＴＬが図示しない制御回路から印加され、
前記乗算回路Ｍsには前記サンプリングホールド回路Ｈs
の出力と前記巡回型シフトレジスタＳＲのＡ1段に格納
されている係数ａjが入力される。これにより、このタ
イミングにおいて、本来、乗算回路Ｍ1において実行さ
れるサンプルホールド回路Ｈ1の出力電圧と前記シフト
レジスタＳＲの第Ａ1段に格納されている乗数との乗算
が前記乗算回路Ｍsにおいて実行され、その結果が前記
加算器ＡＤＤに入力されることとなる。
【００７８】したがって、このサンプルホールド回路Ｈ
1がリフレッシュされるタイミング（５〜８のうちの任
意のタイミング）において、対応する乗算回路Ｍ1のリ
フレッシュも同時に行なうことができ、図示しない制御
回路から前記乗算回路Ｍ1に対してハイレベルの制御信
号refが印加される。これにより、乗算回路Ｍ1は前述の
ようにしてリフレッシュされることとなる。なお、この
とき乗算回路Ｍ1からの出力は基準電位Ｖrefとなり、前
記加算器ＡＤＤに対しては「０」の入力となるので、リ
フレッシュされている乗算回路の出力が加算器ＡＤＤの
出力に影響を与えることはない。
【００７９】さて、サンプリングタイミング６〜８にお
いては、図示するように、サンプルホールド回路Ｈ2〜
Ｈ4およびＨs、乗算回路Ｍ2〜Ｍ4およびＭsを使用し
て、順次サンプルホールドおよび乗算動作が行なわれ
る。そして、サンプルホールドタイミング９になると、
リフレッシュが終了したサンプルホールド回路Ｈ1およ
び乗算回路Ｍ1を使用して、通常通りの処理が行なわれ
ていく。
【００８０】そして、サンプルホールド回路Ｈ2が駆動
されるべきサンプリングタイミング１４において、サン
プリングホールド回路Ｈsが駆動され、前述の場合と同
様にして、サンプルホールド回路Ｈ2と乗算回路Ｍ2がリ
フレッシュされる。このようにして、順次サンプルホー
ルド回路Ｈ1〜Ｈ4および乗算回路Ｍ1〜Ｍ4のリフレッシ
ュが実行されていくこととなる。
【００８１】なお、図中（１０）に示すように、各サン
プルホールド回路Ｈ1〜Ｈ4および乗算回路Ｍ1〜Ｍ4が使
用されるタイミング９〜１３、１８〜２２等においては
サンプルホールド回路Ｈsおよび乗算回路Ｍsはリフレッ
シュ可能であるため、これらの期間内に前記サンプルホ
ールド回路Ｈsおよび乗算回路Ｍsをリフレッシュするこ
とができる。
【００８２】また、前記加算回路ＡＤ１およびＡＤ２
は、前記サンプルホールド回路Ｈ1〜Ｈ4および乗算回路
Ｍ1〜Ｍ4のリフレッシュが一巡するのに同期して、交互
に処理に使用するようにし、使用していない方の加算回
路（図４（ｂ）の場合には加算回路およびホールド回
路）をリフレッシュすることができる。
【００８３】なお、この例においては、サンプルホール
ド回路Ｈ1〜Ｈ4は、（２×４（＝フィルタの段数）＋
１）サンプリング周期毎にリフレッシュが行われるよう
になされているが、このリフレッシュの間隔はこれに限
られることはない。この周期を長くしたときには、リフ
レッシュの回数が少なくなり消費電力を減少させること
が可能となるが、アナログ型演算回路におけるリークに
よる残留電荷の大きさによって、その周期は制限される
こととなる。
【００８４】
【発明の効果】以上説明したように、本発明のフィルタ
回路はリフレッシュ手段を有しているので、アナログ型
演算回路における残留電荷による出力精度が劣化するこ
とを防止することができる。また、複数個のサンプルホ
ールド回路および乗算回路に対してそれぞれ共通に補助
サンプルホールド回路および補助乗算回路を設けている
ので、最小限のハードウエアの増加だけで、サンプルホ
ールド回路および乗算回路のリフレッシュを処理速度を
低下させることなく順次実行することが可能となる。
【図面の簡単な説明】
【図１】 本発明のフィルタ回路の全体構成を示すブロ
ック図である。
【図２】 本発明のフィルタ回路におけるサンプルホー
ルド回路の一構成例を示す図である。
【図３】 本発明のフィルタ回路におけるサンプルホー
ルド回路の他の構成例を示す図である。
【図４】 本発明のフィルタ回路におけるサンプルホー
ルド回路のさらに他の構成例を示す図である。
【図５】 本発明のフィルタ回路における乗算回路の構
成例を示す図である。
【図６】 本発明のフィルタ回路における加算器の構成
を示す図である。
【図７】 本発明のフィルタ回路における加算回路の一
構成例を示す図である。
【図８】 本発明のフィルタ回路における加算回路の他
の構成例を示す図である。
【図９】 本発明のフィルタ回路における動作タイミン
グを説明するための図である。
【図１０】 従来のフィルタ回路の構成を示すブロック
図である。
【図１１】 図１０のフィルタ回路の動作を説明するた
めの図表である。
【図１２】 ニューロ演算回路の構成を示す図である。
【図１３】 従来のフィルタ回路におけるサンプルホー
ルド回路の構成を示す図である。
【図１４】 従来のフィルタ回路における乗算回路の構
成を示す図である。
【図１５】 従来のフィルタ回路における加算回路の構
成を示す図である。
【符号の説明】
ＡＤ、ＡＤ１、ＡＤ２ 加算回路 Ｃ1〜Ｃn、Ｃc、Ｃｆ、Ｃf1、Ｃf2、Ｃｉｎ、Ｃp1〜Ｃ
ps、Ｃm1〜Ｃms キャパシタ Ｈ1〜Ｈ16、Ｈs サンプルホールド回路 Ｈout、Ｈout1、Ｈout2 ホールド回路 ＩＮＶ 反転増幅器 ＭＵＸ、ＭＵＸ1〜ＭＵＸn、ＭＵＸc、ＭＵＸs、ＭＵＸ
p1〜ＭＵＸps、ＭＵＸm1〜ＭＵＸms マルチプレクサ Ｍ1〜Ｍ16、Ｍs 乗算回路 ＳＲ シフトレジスタ ＳＷf、ＳＷf1、ＳＷf2、ＳＷin、ＳＷr、ＳＷr1、ＳＷ
r2、ＳＷrf、ＳＷri、ＳＷrs、ＳＷsi、ＳＷsf、 スイ
ッチ
フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (56)参考文献 特開 平６−164320（ＪＰ，Ａ) 特開 平８−327675（ＪＰ，Ａ) 特公 昭63−7686（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 15/00 - 21/00

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力されるアナログ信号を順次サンプル
    ホールドする複数のサンプルホールド回路と、 各段に係数データが格納された巡回型シフトレジスタ
    と、 前記複数のサンプルホールド回路からの出力信号と前記
    巡回型シフトレジスタからの係数データとの乗算を行う
    アナログ型の複数の乗算回路と、 前記各乗算回路の出力の総和を算出するアナログ型の加
    算回路と、 前記サンプルホールド回路の機能を代替する補助サンプ
    ルホールド回路と、 前記乗算回路の機能を代替する補助乗算回路と、 前記加算回路の機能を代替する補助加算回路とを有し、 前記複数のサンプルホールド回路、前記複数の乗算回路
    および前記加算回路は、残留電荷による電圧オフセット
    を解消させるためのリフレッシュ手段を有するものであ
    り、 前記サンプルホールド回路、前記乗算回路および前記加
    算回路のリフレッシュ時には、リフレッシュが行われて
    いるサンプルホールド回路、乗算回路および加算回路の
    代わりに、前記補助サンプルホールド回路、前記補助乗
    算回路および前記補助加算回路を使用して演算処理を実
    行するようにした ことを特徴とするフィルタ回路。
  2. 【請求項２】 前記補助サンプルホールド回路は前記複
    数のサンプルホールド回路に対して共通に設けられてお
    り、前記補助乗算回路は前記複数の乗算回路に対して共
    通に設けられていることを特徴とする前記請求項１に記
    載のフィルタ回路。
  3. 【請求項３】 前記補助サンプルホールド回路、前記補
    助乗算回路および前記補助加算回路は、残留電荷による
    電圧オフセットを解消させるためのリフレッシュ手段を
    有することを特徴とする前記請求項１あるいは２に記載
    のフィルタ回路。
  4. 【請求項４】 前記サンプルホールド回路、前記乗算回
    路、前記加算回路、前記補助サンプルホールド回路、前
    記補助乗算回路および前記補助加算回路は、いずれも、
    奇数段直列に接続されたＣＭＯＳインバータからなる反
    転増幅器と、該反転増幅器の入力側に接続された入力キ
    ャパシタンスと、該反転増幅器の入力側と出力側との間
    に接続されたフィードバックキャパシタンスとを有する
    構成となされており、 前記リフレッシュ手段は、前記フィードバックキャパシ
    タンスを短絡するスイッチ手段および前記入力キャパシ
    タンスの入力側に基準電位を印加する手段を有すること
    を特徴とする前記請求項１あるいは３に記載のフィルタ
    回路。
  5. 【請求項５】 前記サンプルホールド回路、前記乗算回
    路、前記加算回路、前記補助サンプルホールド回路、前
    記補助乗算回路および前記補助加算回路は、いずれも、
    奇数段直列に接続されたＣＭＯＳインバータからなる反
    転増幅器と、該反転増幅器の入力側に接続された入力キ
    ャパシタンスと、該反転増幅器の入力側と出力側との間
    に接続されたフィードバックキャパシタンスとを有する
    構成となされており、 前記リフレッシュ手段は、前記フィードバックキャパシ
    タンスを短絡するスイッチ手段と前記入力キャパシタン
    スの入力側および前記フィードバックキャパシタンスの
    出力側に基準電位を印加する手段とを有することを特徴
    とする前記請求項１あるいは３に記載のフィルタ回路。
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