JP2733720B2

JP2733720B2 - アナログ・サンプリング・システム

Info

Publication number: JP2733720B2
Application number: JP3276579A
Authority: JP
Inventors: チャールズ・エル・サックス; スティーブ・ケイ・サリバン; グリゴリー・コーガン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1990-09-27
Filing date: 1991-09-27
Publication date: 1998-03-30
Anticipated expiration: 2013-03-30
Also published as: EP0483945A1; DE69121516D1; JPH04305900A; DE69121516T2; EP0483945B1; US5144525A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高周波アナログ信号の
サンプリングに好適なアナログ・サンプリング・システ
ムに関する。

【０００２】

【従来技術及び発明が解決しようとする課題】高速のＦ
ＩＳＯ（ファスト・イン・スロー・アウト／高速サンプ
リング低速出力）サンプリング・システムがサクス（Sa
xe）の米国特許第４２７１４８８号（対応日本出願：特
開昭５５−１４６６９９号「高速サンプリング装置」）
に記載されている。この特許公報の第１図に示されたマ
トリクス状のメモリ配列１０では、複数のサンプル・ホ
ールド素子１２を用いてアナログ・バス１４からのアナ
ログ信号をサンプリングしている。各サンプル・ホール
ド素子は、Ｘシフト・レジスタ２２及びＹシフト・レジ
スタ２４からのデジタル・コマンドにより選択される。
この信号サンプリング・システムでは比較的高速のサン
プリング動作を実行できるが、最大動作速度は、Ｘ及び
Ｙのシフト・レジスタのデータをシフトする際のクロッ
ク周波数により制限される。よって、この最大動作速度
はシフト・レジスタの設計とそれに使用されるサンプル
・ホールド素子の信号遅延とにより総合的に決まる。サ
ンプリング動作をもっと高速に実行したいという要望は
増大する一方なので、上述のＸ及びＹのシフト・レジス
タに起因する制限はもはや許容出来るものではない。

【０００３】従って、本発明の目的は、シフト・レジス
タの最高クロック周波数によってサンプリング速度が制
限を受けないと共に、アナログ・バスの静電容量を小さ
くしてサンプリング速度を改善し、アナログ補足セル及
びアナログ・メモリ配列を複数組設けてアナログ信号の
転送速度を改善したアナログ・サンプリング・システム
の実現にある。

【０００４】

【課題を解決するための手段】本願の第１発明によるア
ナログ・サンプリング・システムは、特に図２８に示す
実施例に関連し、アナログ・バス１２に結合されたアナ
ログ入力端と、アナログ出力端と、タップ付き遅延線２
２からストローブ信号を受けるデジタル入力端とを夫々
有し、アナログ・バスの信号を捕捉し蓄積する複数のア
ナログ捕捉セル１１０を含む１行のアナログ捕捉行１０
８を具えている。アナログ・メモリ配列１１２は、複数
の列及び行にわたって配列された複数のアナログ・メモ
リ・セル１１４を含み、これらアナログ・メモリ・セル
の各々がアナログ入力端及びデジタル入力端を有する。
列の各々がこの列におけるアナログ・メモリ・セルの各
々のアナログ入力端に結合すると共に対応するアナログ
捕捉セルのアナログ出力端に結合した列入力端を有し、
上記行の各々が上記行における上記アナログ・メモリ・
セルの各々の上記デジタル入力端に結合した行入力端を
有する。アナログ・メモリ・セルは、アナログ捕捉セル
が捕捉した信号を受けて蓄積する。シフト・レジスタ１
８は、クロック信号を受ける入力端を有すると共に、ア
ナログ・メモリ配列の複数の行入力端に、シフトされた
出力信号を夫々供給する複数のシフト出力端を有する。
かかる第１発明によれば、アナログ・バスに結合するア
ナログ捕捉セルの数を大幅に減らして、このアナログ・
バスの静電容量を低くできるので、アナログ・サンプリ
ング・システムの帯域幅を改善できる。よって、サンプ
リング速度を高速にできる。また、本願の第２発明によ
るアナログ・サンプリング・システムは、特に、図２９
に示す実施例に関連し、第１発明の構成を２つ組み合わ
せたものである。この構成により、アナログ捕捉セルか
らアナログ・メモリ・セルにアナログ・データを転送す
る際の速度を改善して、サンプリング速度を更に高速に
できる。

【０００５】

【実施例】図１は、本発明のアナログ・サンプリング・
システムの原理を示すブロック図である。このアナログ
・サンプリング・システム１０は、サンプリングすべき
信号を受けるアナログ・バス１２を有する。アナログ・
メモリ配列１４には複数のアナログ捕捉セル１６がマト
リクス状に配列されており、これらにアナログ・バス１
２上の信号を捕捉及び蓄積する。各捕捉セル１６は、ア
ナログ・バス１２に接続されたアナログ入力端を有し、
その外に第１及び第２デジタル入力端も有する。これら
アナログ捕捉セル１６は複数の列及び行に配列されてお
り、各列のＣ１〜ＣＮで表された列入力端がその列の各
アナログ捕捉セル１６の第１デジタル入力端に接続され
ている。また、各行のＲ１〜ＲＮで表された行入力端が
その行の各アナログ捕捉セル１６の第２デジタル入力端
に接続されている。このアナログ・サンプリング・シス
テムには更にクロック信号２０を受けるシフト・レジス
タ１８が設けられ、このシフト・レジスタの複数の出力
端子は、アナログ・メモリ配列１４の行入力端Ｒ１〜Ｒ
Ｎに夫々接続されている。タップ付き遅延線２２も設け
られており、その複数の出力端子は、アナログ・メモリ
配列の列入力端Ｃ１〜ＣＮに夫々接続されている。

【０００６】図２は、アナログ・サンプリング・システ
ム１０の個々の捕捉セル１６の更に詳細な図である。各
捕捉セル１６はアナログ・バス１２にドレインが接続さ
れたＮチャンネルＦＥＴ（電界効果トランジスタ）２６
を含んでいる。このＦＥＴ２６のゲートに出力端が接続
されたアンド・ゲート２４の第１入力端３２は列ライン
に接続され、第２入力端３４は行ラインに接続されてい
る。キャパシタ３０の如き蓄積素子がＦＥＴ２６のソー
スに接続されている。このキャパシタ３０に蓄積された
捕捉信号は蓄積端子２８から取り出される。図２には別
の実施例として捕捉セル１６Ａも示している。この場合
の捕捉セル１６Ａは、アンド・ゲート２４の代わりにナ
ンド・ゲート２４Ａを含み、ＮチャンネルＦＥＴ２６の
代わりにＰチャンネルＦＥＴ２６Ａを含んでいる。その
他回路接続及び入出力の構成は捕捉セル１６の場合と同
様である。

【０００７】被サンプリング信号が捕捉セル１６内のＮ
チャンネルＦＥＴ２６のドレインにアナログ・バス１２
を介して供給される。ＦＥＴ２６のゲートが活性になる
とＦＥＴ２６が導通してドレイン・ソース間に低インピ
ーダンス経路が形成されるので、アナログ・バス１２の
信号はドレインからソースに送られキャパシタ３０を充
電する。ＦＥＴ２６のゲートが不活性となるとＦＥＴは
非導通となりドレイン・ソース間は高インピーダンスと
なる。その後、蓄積端子２８のあるキャパシタ３０にア
ナログ信号電圧が蓄積され、アナログ・バス１２の信号
のそれ以上の変化から絶縁される。

【０００８】捕捉セル１６のＦＥＴ２６は、デジタル入
力端３２及び３４並びにアンド・ゲート２４の論理状態
に応じて導通又は非導通の状態に切り換わる。適当な極
性のパルスが入力端３２又は３４の一方に供給される
と、ＦＥＴ２６は短い期間だけ導通する。この点は、正
確な瞬時値をサンプリングする為と、同時に導通してい
る多くの捕捉セル１６がアナログ・バス１２の負荷にな
らないようにする為に望ましいことであろう。しかし、
ある場合には入力端３２及び３４に供給される論理信号
のエッジのみに応じてパルスを発生することが望ましい
こともある。従って、そのような場合に好適な別の実施
例としてアナログ捕捉セル１６Ｂを図３に示している。
この図３の捕捉セルでは、図２のアンド・ゲート２４を
３入力のアンド・ゲート２４Ｂに置換している。入力端
３２はアンド・ゲート２４Ｂの入力端ｂに直接接続され
ると共に入力端ｃには３つの直列接続されたインバータ
２５を介して間接的に接続される。図４は図３の捕捉セ
ル１６Ｂの動作を示すタイミング図である。入力端３４
からの信号により入力端ａが高レベルに維持されてお
り、かつ入力端３２に入力信号の立ち上がりエッジが供
給された場合、遅延された立ち下がりエッジの信号がア
ンド・ゲートの入力端ｃに供給される。アンド・ゲート
の出力端ｄの信号は、３つの直列接続されたインバータ
２５による遅延時間で決まるパルス幅を有するパルス信
号となる。出力端ｄの狭パルスによりアナログ捕捉セル
１６Ｂがアナログ・バス１２の信号をサンプリングする
時間間隔が決まるのであって、この出力端ｄのパルス
は、入力端３２の信号エッジに応じて発生する。

【０００９】従って、これら捕捉セル１６を適当な制御
論理入力端を備えた２次元のアナログ・メモリ配列で置
換しても良い。このような置換をしても、捕捉セル１６
に蓄積された捕捉すべきアナログ信号を２次元配列上で
各行の左から右へシフトさせ、各列の上から下へシフト
させることが出来る。図１に戻り、行入力ラインＲ１〜
ＲＮ上の行論理信号は、クロック発生器２０に接続され
たシフト・レジスタ１８から供給される。各行ライン
は、シフト・レジスタ１８をクロック・パルスがシフト
させるにつれて、１クロック期間の間隔で選択的に活性
化される。クロック入力ラインＣ１〜ＣＮ上のクロック
論理信号は、タップ付き遅延線２２から供給される。遅
延線２２は、タップから捕捉セル１６の各々に伝播エッ
ジ信号を供給する。タップ付き遅延線２２の伝播遅延は
５００ピコ秒より短く出来るので、アナログ・バス１２
上のアナログ信号を毎秒１ギガ・サンプルを超える速度
で捕捉することが可能となる。

【００１０】図５は、タッブ付き遅延線の一実施例の構
成を示す回路図である。このタップ付き遅延線２２Ａ
は、直列接続された複数の緩衝段４２を含んでいる。各
緩衝段は入力端を有し、その出力端は次段の入力端に接
続されている。第１緩衝段の入力端は、クロック信号４
４を受け、緩衝段の各出力Ｓ１〜ＳＮは、図６に示す如
きストローブ出力を発生する。これらストローブ出力
は、簡略に示した捕捉セル３６の行に供給される。捕捉
セル３６は、キャパシタ４０とアナログ・バス１２に接
続されたＦＥＴ３８を含んでいる。クロック信号４４の
立下がりエッジが各緩衝段４２を伝播し、各捕捉セル３
６が順番にアナログ・バス１２の信号をサンプリングし
ていく。後続のストローブ信号間の遅延は、各緩衝段４
２の伝播遅延によって決まる。

【００１１】ストローブ信号Ｓ１〜ＳＮをタップ付き遅
延線の複数の異なる実施例により発生しても良い。（な
お、Ｓ１〜ＳＮは、ストローブ信号自体、又はストロー
ブ信号が発生する出力端を表す。）図７は、直列接続さ
れた複数の第１インバータ段４６を含むタッブ付き遅延
線２２Ｂを用いた他の実施例の回路図である。第１イン
バータ段の入力端にクロック信号４４が供給され、直列
接続されたこれらインバータ段の各出力端は、一連の奇
数端子（Ｓ１′，Ｓ３′，・・・）及び偶数端子（Ｓ
２′，Ｓ４′，・・・）を構成している。これら奇数端
子は一連の緩衝段４２の入力端に夫々接続され、偶数端
Ｔは、一連の第２インバータ段４７の入力端に夫々接続
されている。緩衝段４２及び第２インバータ段４７の各
出力は、捕捉セル３６へのストローブ信号となる。

【００１２】図８は、直列接続された複数の第１緩衝段
４２を含むタップ付き遅延線２２Ｃを示している。クロ
ック信号４４が第１緩衝段４２の入力端に供給される。
緩衝段４２の各出力端は、Ｎ個の第２緩衝段４３に接続
された中間接続点を構成している。第２緩衝段４３の出
力は、捕捉セル３６へのストローブ信号となる。第２緩
衝段４３の遅延により、順次遅延量が増加した適当なス
トローブ・タイミングが得られる。従って、Ｎ個の第２
緩衝段４３の第１段の遅延は、所定の最少遅延量に等し
く、第２緩衝段４３の第２段の遅延量は、第１段の最初
遅延量より長くなっており、後続の緩衝段４３の遅延量
は順次増加し、最後の第Ｎ段の遅延は所定の最大遅延量
になっている。

【００１３】図９は、順次遅延量が増加するタップ付き
遅延線２２Ｄの回路図である。この実施例では、図８の
タップ付き遅延線２２Ｃの順次増加する遅延量は、分散
ＲＣ回路網によって得られる。この遅延線２２Ｄは、直
列接続された複数の緩衝段４２を含んでいる。第１緩衝
段の入力端にクロック信号４４が供給され、緩衝段４２
の各出力端は、中間接続点になっている。各中間接続点
は、Ｎ個の出力端Ｓ１′〜ＳＮ′を有する第２タップ付
き遅延線の入力端に順番に接続されている。これらＮ個
の出力端は、第２緩衝段５０の入力端に夫々接続されて
いる。これら第２緩衝段５０の出力は、捕捉セル３６へ
のストローブ出力Ｓ１〜ＳＮを発生する。第２タップ付
き遅延線のＮ個の出力端Ｓ１′〜ＳＮ′の出力信号の遅
延量は、所定の最少値及び最大値の間に等分布するよう
に設定されている。図９に示すように、第２タップ付き
遅延線は、ＲＣ低域通過フィルタ部４８を複数個カスケ
ード接続したものである。１つの低域通過フィルタ部４
８の遅延量が最少遅延量を決める。第２タップ付き遅延
線の最大遅延量は、使用されている低域通過フィルタ部
４８の数によって決まる。

【００１４】図１０は、図９のタップ付き遅延線２２Ｄ
の動作の一部分を説明する為のタイミング図である。入
力クロック信号４４は立下がりエッジとして表してあ
り、このエッジ信号が第２遅延線の低域通過フィルタ部
４８を伝播していく。よって、信号エッジは遅延される
と共にフィルタ処理されて出力端Ｓ１′〜Ｓ３′に出力
される。これら出力端の信号は更に第２緩衝段５０によ
り処理される。各緩衝段５０としてシュミット・トリガ
緩衝段を用いることが望ましい。このようにして、端子
Ｓ１〜ＳＮにおける各ストローブ信号は、伝播クロック
信号の急峻なエッジが再生されると共に各ストローブ信
号間の適当な遅延が維持されている。

【００１５】図１１は、タップ付き遅延線の他の構成の
回路図である。この回路は、クロック入力信号が無く、
伝播エッジ信号を発生するリング発振器型タップ付き遅
延線２２Ｅを含んでいる。タップ付き遅延線２２Ｅは、
奇数個の直列接続されたインバータ段４６を含んでい
る。インバータの数を奇数とするのは、１個のインバー
タ段４６の遅延に関連する周波数で発振するクロック信
号を発生する為である。各インバータ段４６の出力端は
次段の入力端に直列接続されている。最後のインバータ
段４６の出力端は、第１インバータ段の入力端に接続さ
れており、インバータ段４６の発振リングを構成してい
る。インバータ段４６の少なくとも１個の出力が、捕捉
セル３６へのストローブ信号を供給する。タップ付き遅
延線２２Ａ〜２２Ｅにおいて、アナログ信号の捕捉は、
遅延タップの左から右へ向かって順番に実行される。リ
ング発振器の各インバータ段４６は、伝播クロック信号
のエッジを反転するので、アナログ信号のサンプリング
も他のインバータ段４６毎に順次実行される。図１３
は、アナログ信号の捕捉順序を示すタイミング図であ
る。アナログ信号は、端子Ｓ２のストローブ信号エッジ
に対応する時点で最初に捕捉され、以下Ｓ４、Ｓ１、Ｓ
３及びＳ５のストローブ信号エッジの時点で順次捕捉さ
れる。図１１の遅延線２２Ｅには５つのインバータ段４
６が存在するので、上述の捕捉サイクルは、１クロック
・サイクル毎に１回繰り返される。

【００１６】図１１のリング発振器２２Ｅは、アナログ
・メモリ配列と共に用いることにより、サンプリングパ
ルスを発生し、図３に示した捕捉セル内の個々のインバ
ータ段を不要にすることも出来る。図１２は、拡張型リ
ング発振器を構成するタップ付き遅延線２２Ｅを含む実
施例であり、立上がりエッジ及び立下がりエッジを発生
して、捕捉セル１６Ｂ内のＦＥＴのゲートにパルスを供
給する。例えば、第１インバータ段４６の入力と第３イ
ンバータ段４６の出力とをメモリ配列の第１列内の各捕
捉セル１６Ｂのアンド・ゲートで組み合わせている。立
上がりエッジ及び立下がりエッジの論理積がとられ、捕
捉セル１６Ｂをイネーブルする狭パルスを発生し、僅か
の期間のみアナログ・バス１２上の信号を捕捉する。

【００１７】上述の遅延線の１つのタップからの遅延を
極めて短くするように構成出来るが、上述の遅延線２２
Ａ〜２２Ｅに関連する１つの問題点は、遅延線全体の遅
延時間を正確に制御出来ないということである。この問
題点の理由は、図１において遅延線２２全体の遅延がシ
フト・レジスタ１８を駆動するクロックの１サイクル期
間と正確に等しくなければならないという点にある。サ
ンプリング期間全体を通じて入力信号を規則正しい間隔
でサンプリングする為には、捕捉セル配列の第１行につ
いてのサンプリング動作が、次の行がシフト・レジスタ
によりイネーブルされる際に完了している必要がある。
従って、正確なサンプリングを達成する為には、図１の
アナログ・サンプリング・システム１０に、タップ付き
遅延線２２の全遅延時間を１クロック・サイクル期間に
等しく調整する手段を更に設ける必要がある。この課題
を達成する方法の１つは、遅延調整電圧入力を使用する
ことである。タップ付き遅延線２２の遅延は、遅延調整
電圧入力の値に比例しているからである。

【００１８】図１４〜図１８は、タップ付き遅延線２２
の遅延を調整する為の異なる５つの実施例を示してい
る。図５において、タップ付き遅延線２２Ａは、直列接
続された複数の緩衝増幅器４２を含んでいる。図１４で
は、遅延調整電圧入力端を有する緩衝増幅器６２Ａを詳
細に示している。緩衝増幅器６２Ａは、図５の各緩衝増
幅器４２を置換して遅延線の全遅延を調整可能にするの
に好適である。この緩衝増幅器６２Ａは、遅延調整電圧
入力端Ｖ（delay）を有するインバータ段を含んでい
る。この遅延調整可能型のインバータ段は、Ｐチャンネ
ルＦＥＴ５４を含み、このＦＥＴのゲートは入力端とし
て、ドレインは出力端として用いられる。Ｐチャンネル
ＦＥＴ５４のソースは、電圧源ＶＤＤに接続されてい
る。第１ＮチャンネルＦＥＴ５６のゲートが入力端ＩＮ
に接続され、ドレインが出力端に接続されている。第２
ＮチャンネルＦＥＴ６０のゲートが、遅延調整電圧入力
端Ｖ（delay）に接続され、ドレインが第１Ｎチャンネ
ルＦＥＴ５６のソースに接続されている。ＦＥＴ５４及
び５６の相互接続された両ドレインは、インバータ段５
２の入力端に接続されており、このインバータ段５２の
出力端から緩衝増幅器６２Ａの非反転出力が発生する。

【００１９】図１５は、他の実施例である可調整型緩衝
増幅器６２Ｂを詳細に示している。可調整型インバータ
段は、第１ＰチャンネルＦＥＴ５４を含み、そのゲート
は入力端を構成し、ドレインは出力端を構成する。Ｎチ
ャンネルＦＥＴ５６のゲートも入力端に接続され、その
ドレインも出力端に接続されている。第２Ｐチャンネル
ＦＥＴ５８のゲートは、遅延調整電圧入力端Ｖ（dela
y）に接続され、ソースは電圧源ＶＤＤに接続され、ド
レインは第１ＰチャンネルＦＥＴ５４のソースに接続さ
れている。図１４の実施例と同様に、ＦＥＴ５４、５６
及び５８の可調整型インバータ段の出力端は、非調整型
のインバータ段５２の入力端に接続され、このインバー
タ５２の出力端から非反転出力が発生する。図１４及び
図１５の実施例では、遅延調整電圧Ｖ（delay）がＦＥ
Ｔの高インピーダンスのゲートを駆動するので、この調
整電圧によって流れる電流は僅かであることに留意する
ことが大切である。

【００２０】別の実施例として、図１６で可調整型緩衝
増幅器６２Ｃの構成を示している。より簡単な設計の場
合、可調整型インバータ段には１個のＰチャンネルＦＥ
Ｔ５４と１個のＮチャンネルＦＥＴ５６を備える。Ｐチ
ャンネルＦＥＴ５４のゲートは入力端ＩＮに、そのドレ
インは出力端に、そのソースは遅延調整電圧Ｖ（dela
y）に夫々接続されている。ＮチャンネルＦＥＴ５６の
ゲートは入力端ＩＮに、そのドレインは出力端に夫々接
続されている。上述の２つの実施例と同様に、非調整型
インバータ段５２は、非反転出力を発生する。しかし、
上述の実施例とは違い、遅延調整電圧によって流れる電
流の大きさを考慮する必要がある。図１６の構成を採用
した場合には、遅延調整電圧Ｖ（delay）の供給源に
は、ＦＥＴに流れる電流値と遅延線に使用されているＦ
ＥＴの総数との積に相当する十分な電流容量が必要にな
る。遅延調整電圧Ｖ（delay）の値がＶＤＤ−Ｖtp（Ｐ
チャンネルＦＥＴのしきい値）より小さくなると、非調
整インバータ段５２に直流電流が流れ、総電力量が増加
する。

【００２１】図１７は、他の実施例である遅延可調整型
緩衝増幅器６２Ｄを詳細に示している。この増幅器では
２つの非調整型インバータ段５２を接続点５５で直列接
続し、ＰチャンネルＦＥＴ５１の非線形電圧可調整型キ
ャパシタを設けている。ＦＥＴ５１のドレイン及びソー
スは、共にインバータ段５２の接続点５５に接続されて
いる。遅延調整電圧入力Ｖ（delay）によりＦＥＴ５１
のゲート電圧が変調されると、ＦＥＴ５１の静電容量が
変化する。この結果、可調整型緩衝増幅器６２Ｄの総遅
延量が変化する。

【００２２】図１８は、可調整型シュミット・トリガ緩
衝増幅器６２Ｅの実施例を示している。この緩衝増幅器
６２Ｅは、遅延調整電圧入力Ｖ（delay）を有するイン
バータ段を含んでいる。この遅延可調整型インバータ段
のＰチャンネルＦＥＴ５４では、ゲートが入力端であ
り、ドレインが出力端となる。このＦＥＴ５４のソース
は遅延調整電圧入力Ｖ（delay）に接続されている。第
１ＮチャンネルＦＥＴ５６のゲートは、入力端ＩＮに接
続され、ドレインは出力端に接続されている。第２Ｎチ
ャンネルＦＥＴ６０のゲートも入力端に接続され、ドレ
インは第１ＮチャンネルＦＥＴ５６のソースに接続され
ている。ＦＥＴ５４及び５６の相互接続されたドレイン
は、非調整型インバータ５２の入力端に接続され、この
インバータの出力端から緩衝増幅器６２Ｅの非反転出力
が得られる。ＦＥＴ５６のドレインからＦＥＴ６０のド
レインへの帰還は、ＦＥＴ５３により行われる。

【００２３】遅延調整電圧を緩衝増幅器ひいては全遅延
線に印加すると、各遅延線のタイミング特性を求める必
要がなくなる。従って、本発明のアナログ・サンプリン
グ・システムが集積回路上に形成されると、遅延調整電
圧を用いて遅延時間値をシフト・レジスタで用いている
クロック信号によって決まる所望の一定値に調整するこ
とが出来る。遅延線のタイミングを制御する為に、トラ
ンジスタの温度を変化させたり、遅延線の内部接続点を
調整したりする如き他の構成を用いても良い。また、種
々の遅延量を有する緩衝増幅器又はインバータ間の切り
換えを行うマルチプレクサを用いても良い。

【００２４】上述のように、遅延線のタイミングは測定
され、遅延線の総遅延時間と１クロック・サイクルとの
誤差は、各緩衝増幅器に供給される遅延調整電圧により
補正される。図１９の実施例では、一列の緩衝増幅器６
２の第１段の入力端にクロック信号が供給されている。
この緩衝増幅器の列の遅延時間を適当に設定すると、ク
ロック信号の立上がりエッジが入力端に到達するのと以
前のクロック信号の立上がりエッジが最終段の出力端を
通過するのとが正確に同時に起こる。最終緩衝段の出力
とクロック信号が一致検出器６４に供給される。一致検
出器６４は、何れの信号が先に到達したかを判断し、遅
延調整電圧Ｖ（delay）を適宜変化させてタイミング誤
差を補正する。図１９では、一致検出器６４は、タップ
付き遅延線（緩衝段６２）を通過したクロック信号４４
を受ける第１入力端Ａと、クロック信号４４を直接受け
る第２入力端Ｂとを有している。また、出力端から発生
する遅延調整電圧Ｖ（delay）は、第１及び第２入力端
に夫々受ける遅延クロック信号及び直接クロック信号間
の時間差に比例している。この出力調整電圧Ｖ（dela
y）はタップ付き遅延線の緩衝段の遅延電圧入力端に供
給され、遅延線の遅延時間を調整してタイミング誤差を
補正する。

【００２５】図２０は、図１９の遅延線の信号のタイミ
ング図である。クロック信号４４の電圧波形と、緩衝段
の出力端Ｓ１〜ＳＮの電圧波形に関して、タイミングが
適正な場合、緩衝段の遅延が過剰な場合、及び緩衝段の
遅延が不足している場合を夫々示している。遅延線のタ
イミング関係が適正な場合には、一致検出器の入力端Ｂ
に到達するクロック信号ＣＬＯＣＫの立上がりエッジと
入力端Ａに到達する１サイクル前のクロック信号の立上
がりエッジＳＮとの時点が同じになっている。図のＣＬ
ＯＣＫとＳＮとのタイミング関係に留意されたい。緩衝
段の遅延が過剰な場合には、遅延線の出力クロック信号
ＳＮは期間Ｔ１だけ遅く入力端Ａに到達する。緩衝段の
遅延が不足している場合には、期間Ｔ２だけ早くクロッ
ク信号ＳＮが一致検出器の入力端Ａに到達する。

【００２６】図２１は、図１９の一致検出器６４の構成
を更に詳細に示している。Ｄ型フリップ・フロップ６６
は入力端Ａとして機能するＤ入力端と、入力端Ｂとして
機能するクロック入力端とを有する。アップ／ダウン・
カウンタ６８のアップ／ダウン入力端ＵＰ／ＤＯＷＮは
Ｄフリップ・フロップ６６のＱ出力端に接続され、その
クロック入力端は、フリップ・フロップ６６の入力端Ｂ
に接続されている。デジタル・アナログ変換器ＤＡＣ７
０の入力端はアップ／ダウン・カウンタ６８の出力端に
接続され、その出力端から遅延調整電圧Ｖ（delay）を
出力する。一致検出器の出力となるＤＡＣ７０の出力
は、遅延線の各遅延調整入力端に供給される。この実施
例では、Ｄ型フリップ・フロップ６６がクロックされる
と、クロック４４の立上がりエッジの時点における最終
緩衝段６２の出力の状態が捕捉される。最終緩衝段の出
力の状態が論理「０」の場合には緩衝段６２の列による
遅延が過剰、即ち遅いことになる。反対に、最終緩衝段
６２の出力の状態が論理「１」の場合には、緩衝段６２
の列による遅延が不足、即ち早いことを意味する。Ｄ型
フリップ・フロップ６６が論理「０」を捕捉すると、カ
ウンタ６８の計数値がデクリメントされ、逆の場合には
カウンタ６８の計数値がインクリメントされる。従っ
て、カウンタ６８の出力がＤＡＣ７０によってアナログ
電圧に変換され、適当な遅延調整電圧Ｖ（delay）が得
られる。

【００２７】図２２は、図１９の一致検出器６４の他の
実施例を示している。ＮチャンネルＦＥＴ７０のドレイ
ンは入力端Ａであり、そのゲートは入力端Ｂである。第
１キャパシタ７２がＮチャンネルＦＥＴ７０のソースに
接続されている。第２キャパシタ７６は、一致検出器の
出力端７８に接続されており、ここから遅延調整電圧Ｖ
（delay）が出力される。電子スイッチ７４が第１及び
第２キャパシタ７４及び７６の間に接続されている。こ
のスイッチ７４は、通常遮断されているが、スイッチ端
子Ｃのクロック信号の各クロック・サイクル後に導通さ
れる。入力端Ａに遅延クロック信号のエッジが入力端Ｂ
の直接クロック信号より以前に到達すると、第１キャパ
シタ７２は僅かに充電される。入力端Ｂにクロック・エ
ッジが到達した後第２キャパシタ７６は電子スイッチ７
４を介してキャパシタ７２と一時的に接続される。電子
スイッチ７４が導通している期間中、キャパシタ７２及
び７６間で電荷が共有され、遅延調整電圧Ｖ（delay）
の値が少しだけ変化する。

【００２８】図２３は、図２２の一致検出器の実施例を
更に詳細に示している。電子スイッチ７４は、Ｎチャン
ネルＦＥＴ７３とＰチャンネルＦＥＴ７５との並列接続
で構成されている。ＰチャンネルＦＥＴ７１がＮチャン
ネルＦＥＴ７０と並列に接続されている。理想的な性能
を達成する為に、遅延調整電圧Ｖ（delay）を電圧ＶＤ
Ｄに近似させる場合にはこれらＰチャンネルＦＥＴが必
要となろう。

【００２９】図２２のスイッチで切り替えられるキャパ
シタ回路では、揺動、即ち遅延調整量が過剰の場合と不
足の場合の間のＶ（ｄｅｌａｙ）の変動を招くこともあ
る。各遅延変化量を非常に小さくすることによってタイ
ミング誤差を低減することが出来る。また、捕捉セルの
蓄積容量として的確な静電容量を選択することにより、
Ｖ（ｄｅｌａｙ）の電圧変化を十分小さく抑制出来るの
で、全緩衝段の伝播遅延の変化量を十分に小さくするこ
とが出来る。

【００３０】アナログ・サンプリング・システムにおい
ては、広範囲に亘ってサンプリング速度を変化させるこ
とが望ましいことがある。サンプリング速度を変化させ
る簡単な方法の１つは、タップ付き遅延線を構成してい
る緩衝段の伝播遅延時間を変化させることである。しか
し、各緩衝段の伝播遅延を増加するとタイミング誤差も
増加してしまう。タイミング誤差を増加させないで済む
別の方法は、アナログ捕捉セルの入力端に論理イネーブ
ル入力を追加することである。図２４は、イネーブル入
力端８０を含むアナログ捕捉セル８８の実施例を示して
いる。このイネーブル入力端８０に供給される信号に応
じて、捕捉セル８８が信号を捕捉し、端子２８のキャパ
シタ３０に蓄積するのを選択的にディセーブルする。３
入力のアンド・ゲート８２は、列入力端Ｃ３２、行入力
端Ｒ３４及びイネーブル入力端８０を有する。後述する
ように、所望の実効サンプリング速度に応じて入力クロ
ック信号の所定のサイクル数期間だけ捕捉セルをディセ
ーブルしても良い。

【００３１】図２５は、イネーブル入力端を有する１１
個の捕捉セルで構成されたアナログ・メモリ配列９０の
実施例を示している。上述のように、タップ付き遅延線
２２がストローブ出力を行９０の列入力端Ｃ１〜Ｃ１１
に供給する。列入力端Ｒ１は、シフト・レジスタ（図示
せず）からの入力信号を受ける。第２のシフト・レジス
タ９２は、クロック信号に応じて一定のビット・パター
ンをそのシフト・レジスタ出力Ｅ１〜Ｅ１１にシフトさ
せることにより、各捕捉セル８８のイネーブル入力端Ｅ
Ｎを選択的にイネーブル又はディセーブルする。

【００３２】最高速度で入力信号を捕捉するとき、全て
の捕捉セル８８が常時イネーブル状態となる。最高捕捉
速度の半分の速度で捕捉動作を実行するときには、タッ
プ付き遅延線２２をクロック・エッジが１回通過する期
間中偶数番目の捕捉セルを全てイネーブル状態とする。
次のエッジ通過期間中には、奇数番目の捕捉セルを全て
イネーブル状態にする。この動作モードでは、捕捉セル
８８の全てにデータがサンプリングされる為に２クロッ
ク・サイクル期間が必要になるので、データのサンプリ
ング速度は、最高速度の半分となる。上述の最高速度の
半分の速度でサンプリング動作を実行するには、第２の
シフト・レジスタ９２に「１」及び「０」の論理パター
ンを交互にプリロードしなければならない。図２６は、
このシフト・レジスタにプリロードされる論理パターン
を種々のサンプリング速度について示したものである。
シフト・レジスタ９２に全て論理「１」をプリロードし
た場合、タップ付き遅延線２２をクロックエッジが通過
する毎に捕捉セル８８の全てがイネーブルされる。この
結果、図２６の一番上に示すように最高サンプリング速
度で動作する。その他最高速度の２分の１、５分の１及
び１０分の１の場合のプリロード論理パターン並びにそ
の後のクロックによりシフトされたパターンも示してい
る（１０分の１の例では一部省略している）。

【００３３】図２７は、捕捉セルにより一旦サンプリン
グされたアナログ・データを随意に読み出す為の読出回
路の実施例を示している。この読出回路は、対応する捕
捉セルのキャパシタに夫々入力端が接続された複数の緩
衝段９４を含んでいる。マルチプレクサ１０２の複数の
入力端は緩衝段１００を介して緩衝段９４の出力端に接
続されている。マルチプレクサ１０２の出力端１０４
は、直列アナログ・データを出力する。動作を説明する
と、１行の緩衝段９４がイネーブル入力端９６を介して
イネーブルされる。列ライン１０１の電圧がマルチプレ
クサ１０２によって順次選択される。第１行のデータが
読み出された後、次の行の捕捉セルを用いて同じ処理を
繰り返し、元のサンプリング波形を表す直列データ列を
完全に再生する。

【００３４】図１のアナログ・サンプリング・システム
１０では、蓄積可能なサンプル数は、各捕捉セル１６が
蓄積エレメントを１つしか持っていないので、捕捉セル
の数で決まっていた。より多数のサンプルをサンプリン
グする為には、捕捉セルの数を増加する必要がある。し
かし、捕捉セルの数を増加することは、アナログ・バス
１２の静電容量を増加することになる。これは、高周波
信号をアナログ・バス１２に供給するのに要するエネル
ギーが静電容量の増加につれて増える結果、アナログ・
サンプリング・システムの帯域幅を大幅に制限すること
になるので不都合である。

【００３５】図２８は、本発明の好適な実施例であっ
て、アナログ・バス１２の静電容量を低減するように構
成したアナログ・サンプリング・システム１０６の実施
例を示している。このアナログ・サンプリング・システ
ム１０６は、Ｎ個のアナログ捕捉セル１１０の行１０８
を含み、この行１０８によってアナログ・バス１２の信
号を捕捉し蓄積する。各捕捉セル１１０は、アナログ・
バス１２に接続されたアナログ入力端、アナログ出力端
及びデジタル入力端Ｃ１〜ＣＮを有する。アナログ・メ
モリ配列１１２は、アナログ捕捉セル１１０によって捕
捉された信号を受けて蓄積するアナログ・メモリ・セル
１１４を含んでいる。各メモリ・セル１１４は、アナロ
グ入力端及びデジタル入力端を有し、これら複数のアナ
ログ・メモリ・セル１１４は複数の行及び列を構成する
ように配列されている。各列の各メモリ・セル１１４の
アナログ入力端に接続された列入力端は、緩衝段１１６
を介して対応するアナログ捕捉セル１１０のアナログ出
力端にも接続されている。各行の行入力端Ｒ１〜ＲＮ
は、その行の各メモリ・セルのデジタル入力端に接続さ
れている。シフト・レジスタ１８の入力端は、クロック
信号をクロック発生器２０から受け、複数のシフト・レ
ジスタ出力端がアナログ・メモリ配列１１２の行入力端
Ｒ１〜ＲＮに夫々接続されている。タップ付き遅延線２
２の複数のストローブ出力端は、アナログ捕捉セル１０
８のデジ入力端Ｃ１〜ＣＮに夫々接続されている。

【００３６】アナログ・バス１２の静電容量を低減する
為に、図２８のアナログ・サンプリング・システム１０
６の蓄積サンプル数を捕捉セルの数より多くするように
構成しても良い。アナログ・バス１２上の信号は最初に
アナログ捕捉セル１０８によって捕捉される。列１０８
に蓄積されたアナログ情報は、その後メモリ配列１１２
のメモリ・セル１１４の第１行に転送される。次のサン
プリング・サイクルで捕捉したアナログ情報もメモリ配
列１１２の列に順次転送される。以上の過程は全メモリ
配列１１２の内容が一杯になるまで実行される。なお、
アナログ・サンプリング・システム１０６は、アナログ
・バス上の静電容量を低減しているが、捕捉セル１１０
からメモリ・セル１１４へアナログ・データを低速で転
送しているのでサンプリング速度が制限されるかも知れ
ない。

【００３７】図２９は、上述の欠点を克服した低静電容
量型アナログ・サンプリング・システムの他の実施例を
示している。アナログ信号の第１の部分が第１アナログ
捕捉セル行１０８Ａによって先ず捕捉される。この第１
アナログ捕捉セル行１０８Ａに捕捉されたアナログ情報
は、第１アナログ・メモリ配列１１２Ａのメモリ・セル
の第１行に転送される。この転送が実行されている間に
アナログ信号の第２の部分が第２アナログ捕捉セル行１
０８Ｂに捕捉される。この第２アナログ捕捉セル行１０
８Ｂの最後の捕捉セルがアナログ信号を捕捉するとき、
第１アナログ捕捉セル行１０８Ａの新しいアナログ信号
の捕捉が開始される。一方、第２捕捉セル行１０８Ｂに
捕捉されたデータは第２アナログ・メモリ配列１１２Ｂ
に転送される。上述の実施例と同様に、単一のタップ付
き遅延線により端子Ｃ１〜ＣＮを介してストローブ信号
が第１及び第２アナログ捕捉セル行１０８Ａ及び１０８
Ｂに供給される。これらＣ１〜ＣＮのストローブ信号並
びにシフト・レジスタ１８Ａ及び１８Ｂからの行入力信
号Ｒ１〜Ｒ８のタイミングを適切に調整することによ
り、一定の速度でアナログ入力信号をサンプリングする
ことが出来る。このときのサンプリング速度は、アナロ
グ捕捉セル行１０８Ａ及び１０８Ｂからアナログ・メモ
リ配列１１２Ａ及び１１２Ｂへの低速転送速度とは無関
係になる。

【００３８】図３０は、図２８及び図２９のアナログ・
サンプリング・システム１０６及び１２０を採用するの
に好適な別の読出システムの実施例を示している。アナ
ログ情報がメモリ配列１１２に書き込まれたとき、プリ
チャージ・トランジスタ９２が非導通となる。メモリ配
列１１２のメモリ・セル１１４に蓄積された情報を読み
出す為に、先ずプリチャージ入力端から立上がりパルス
を供給することにより列ライン１０１を充電する。その
後、１つの適当な行入力信号によって１つの行ラインが
イネーブルされる。これにより、各メモリ・セル１１４
のキャパシタが順次メモリ・セルＦＥＴを介して列ライ
ン１０１に接続される。列ライン１０１の電圧値は、そ
のプリチャージ電圧値と各メモリ・セル１１４のキャパ
シタ電圧値の間の値となる。この電圧値は、メモリ・セ
ル・キャパシタ、列ライン寄生容量９８及びこれらの容
量に蓄えられていた電荷の初期値の相対的大きさによっ
て決まる。メモリ・セル・キャパシタと列ライン寄生容
量との間で共有する電荷によって列ライン１０１の電圧
値が決定される。列ライン１０１の電圧レベルは、緩衝
増幅器１００及びマルチプレクサ１０２を介して直列ア
ナログ・データとして出力端子１０４から出力される。

【００３９】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。

【００４０】

【発明の効果】上述の如く、本発明によれば、アナログ
信号をサンプリングする際のストローブ信号をシフト・
レジスタの代わりにタップ付き遅延線を用いて発生する
ので、サンプリング速度をシフト・レジスタの最高クロ
ック周波数に制限を受けずに高速にできる。特に、図２
８に関連した本願の第１発明によれば、複数のアナログ
・メモリ・セルを有するアナログ・メモリ配列とは別
に、複数のアナログ捕捉セルを有する１行のみのアナロ
グ捕捉行を設けているので、アナログ・バスに結合する
アナログ捕捉セルの数を大幅に減らして、このアナログ
・バスの静電容量を低くできる。よって、アナログ・サ
ンプリング・システムの帯域幅を改善して、サンプリン
グ速度を高速にできる。さらに、図２９に関連した本願
の第２発明によれば、第１発明の構成を２つ組み合わせ
たので、第１発明と共通の効果を有する他に、第１アナ
ログ捕捉セル行から第１アナログ・メモリ配列への信号
の転送と、第２アナログ捕捉セル行から第２アナログ・
メモリ配列への信号の転送とを交互に実行できる。よっ
て、アナログ捕捉セルからアナログ・メモリ・セルにア
ナログ信号を転送する際の速度を改善でき、サンプリン
グ速度を更に高速にできる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】図１のアナログ捕捉セルの実施例を示す図であ
る。

【図３】アナログ捕捉セルの他の実施例の構成を示す図
である。

【図４】図３の動作を説明する為のタイミング図であ
る。

【図５】タップ付き遅延線の一実施例の構成を示す図で
ある。

【図６】図５の遅延線の動作を説明する為のタイミング
図である。

【図７】遅延線の他の実施例の構成の一部分を示す図で
ある。

【図８】遅延線の更に他の実施例の構成の一部分を示す
図である。

【図９】順次遅延量が増加するタップ付き遅延線を用い
た他の実施例の構成の一部分を示す図である。

【図１０】図９の実施例の動作を説明する為のタイミン
グ図である。

【図１１】リング発振器型タップ付き遅延線を用いた場
合の構成の一部分を示す図である。

【図１２】リング発振器型タップ付き遅延線を用いた更
に他の実施例の構成の一部分を示す図である。

【図１３】図１１のタップ付き遅延線の動作を説明する
為のタイミング図である。

【図１４】タップ付き遅延線に用いられる可変遅延回路
の一実施例を示す図である。

【図１５】タップ付き遅延線に用いられる可変遅延回路
の他の実施例を示す図である。

【図１６】タップ付き遅延線に用いられる可変遅延回路
の他の実施例を示す図である。

【図１７】タップ付き遅延線に用いられる可変遅延回路
の他の実施例を示す図である。

【図１８】タップ付き遅延線に用いられる可変遅延回路
の他の実施例を示す図である。

【図１９】遅延調整電圧を補正する為のタップ付き遅延
線の一実施例を示す図である。

【図２０】図１９の動作を説明する為のタイミング図で
ある。

【図２１】一致検出器の一実施例を示す図である。

【図２２】一致検出器の他の実施例を示す図である。

【図２３】一致検出器の他の実施例を示す図である。

【図２４】イネーブル入力端を有するアナログ捕捉セル
の一実施例を示す図である。

【図２５】イネーブル入力端を有するアナログ捕捉セル
行の構成を示すブロック図である。

【図２６】図２５の動作を説明する為のシフト・レジス
タの内容を示す図である。

【図２７】読出し回路の一実施例を示す図である。

【図２８】本発明のアナログ・サンプリング・システム
の好適な実施例を示す図である。

【図２９】本発明のアナログ・サンプリング・システム
の他の実施例を示す図である。

【図３０】読出し回路の他の実施例を含むシステムの構
成を示す図である。

【符号の説明】

１２アナログ・バス１４アナログ・メモリ配列１６アナログ捕捉セル１８シフト・レジスタ２２タップ付き遅延線

フロントページの続き (72)発明者スティーブ・ケイ・サリバンアメリカ合衆国オレゴン州97006 ビーバートンノース・ウエストワンハンドレッド・アンド・エイティースアベニュー 1135 (72)発明者グリゴリー・コーガンアメリカ合衆国オレゴン州97221 ポートランドタラ・コート 5621 (56)参考文献特開昭55−146699（ＪＰ，Ａ) 特公昭45−16179（ＪＰ，Ｂ１)

Claims

(57)【特許請求の範囲】

【請求項１】アナログ・バスと、該アナログ・バスに
結合されたアナログ入力端、アナログ出力端及びデジタ
ル入力端を夫々有し、上記アナログ・バスの信号を捕捉
し蓄積する複数のアナログ捕捉セルを含む１行のアナロ
グ捕捉行と、複数の列及び行にわたって配列された複数のアナログ・
メモリ・セルを含み、該アナログ・メモリ・セルの各々
がアナログ入力端及びデジタル入力端を有し、上記列の
各々が上記列における上記アナログ・メモリ・セルの各
々の上記アナログ入力端に結合すると共に対応する上記
アナログ捕捉セルの上記アナログ出力端に結合した列入
力端を有し、上記行の各々が上記行における上記アナロ
グ・メモリ・セルの各々の上記デジタル入力端に結合し
た行入力端を有し、上記アナログ捕捉セルが捕捉した上
記信号を上記アナログ・メモリ・セルが受けて蓄積する
アナログ・メモリ配列と、クロック信号を受ける入力端を有すると共に、上記アナ
ログ・メモリ配列の複数の上記行入力端に、シフトされ
た出力信号を夫々供給する複数のシフト出力端を有する
シフト・レジスタと、複数の上記アナログ捕捉セルの上記デジタル入力端に、
伝搬遅延した信号エッジを供給する複数のストローブ出
力端を有するタップ付き遅延線とを具えたアナログ・サ
ンプリング・システム。
【請求項２】アナログ・バスと、該アナログ・バスに結合されたアナログ入力端、アナロ
グ出力端及びデジタル入力端を夫々有し、上記アナログ
・バスの信号の第１部分を捕捉し蓄積する複数のアナロ
グ捕捉セルを含む１行の第１アナログ捕捉行と、複数の列及び行にわたって配列された複数のアナログ・
メモリ・セルを含み、該アナログ・メモリ・セルの各々
がアナログ入力端及びデジタル入力端を有し、上記列の
各々が上記列における上記アナログ・メモリ・セルの各
々の上記アナログ入力端に結合すると共に上記第１アナ
ログ捕捉行の対応する上記アナログ捕捉セルの上記アナ
ログ出力端に結合した列入力端を有し、上記行の各々が
上記行における上記アナログ・メモリ・セルの各々の上
記デジタル入力端に結合した行入力端を有し、上記第１
アナログ捕捉行の上記アナログ捕捉セルが捕捉した上記
信号の第１部分を上記アナログ・メモリ・セルが受けて
蓄積する第１アナログ・メモリ配列と、クロック信号を受ける入力端を有すると共に、上記第１
アナログ・メモリ配列の複数の上記行入力端に、シフト
された出力信号を夫々供給する複数のシフト出力端を有
する第１シフト・レジスタと、上記アナログ・バスに結合されたアナログ入力端、アナ
ログ出力端及びデジタル入力端を夫々有し、上記アナロ
グ・バスの上記信号の第２部分を捕捉し蓄積する複数の
アナログ捕捉セルを含む１行の第２アナログ捕捉行と、複数の列及び行にわたって配列された複数のアナログ・
メモリ・セルを含み、該アナログ・メモリ・セルの各々
がアナログ入力端及びデジタル入力端を有し、上記列の
各々が上記列における上記アナログ・メモリ・セルの各
々の上記アナログ入力端に結合すると共に上記第２アナ
ログ捕捉行の対応する上記アナログ捕捉セルの上記アナ
ログ出力端に結合した列入力端を有し、上記行の各々が
上記行における上記アナログ・メモリ・セルの各々の上
記デジタル入力端に結合した行入力端を有し、上記第２
アナログ捕捉行の上記アナログ捕捉セルが捕捉した上記
信号の第２部分を上記アナログ・メモリ・セルが受けて
蓄積する第２アナログ・メモリ配列と、クロック信号を受ける入力端を有すると共に、上記第２
アナログ・メモリ配列の複数の上記行入力端に、シフト
された出力信号を夫々供給する複数のシフト出力端を有
する第２シフト・レジスタと、上記第１及び第２アナログ捕捉行の各々における複数の
上記アナログ捕捉セルの上記デジタル入力端に、伝搬遅
延した信号エッジを供給する複数のストローブ出力端を
有するタップ付き遅延線とを具えたアナログ・サンプリ
ング・システム。