JP3408463B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910052721 tungsten Inorganic materials 0.000 claims description 94
- 239000010937 tungsten Substances 0.000 claims description 94
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 66
- 239000010936 titanium Substances 0.000 claims description 61
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 59
- 229910052719 titanium Inorganic materials 0.000 claims description 59
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 40
- 238000004544 sputter deposition Methods 0.000 description 45
- 239000002245 particle Substances 0.000 description 30
- 239000007789 gas Substances 0.000 description 24
- 239000011229 interlayer Substances 0.000 description 24
- 239000010410 layer Substances 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000005546 reactive sputtering Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000000460 chlorine Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
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- C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Description
【０００１】
【発明の属する技術分野】本発明は、エッチバック法に
よるタングステンプラグ形成プロセスを含む半導体装置
の製造方法に関する。
よるタングステンプラグ形成プロセスを含む半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年における半導体装置の微細化・集積
化に伴い、素子や配線の間の電気的接続をとるためのコ
ンタクトホールやヴィアホールについても一層微細化が
進み、また、そのアスペク比も大きくなる傾向にある。
コンタクトホール等のアスペクト比が大きくなると、ホ
ールの埋め込み材料として、良好な埋め込み性を示す金
属材料を選択することが重要となる。従来から配線層と
して多用されているアルミニウムを用いてのコンタクト
ホール埋め込みは一般に困難である。また、近年、配線
材料として注目されている銅を用いての埋め込みについ
ても、良好な埋め込み性を実現するには、多くの技術的
課題をクリアーする必要がある。以上のような事情か
ら、コンタクトホール等の埋め込み材料として、タング
ステンを用いる方法が広く利用されている。
化に伴い、素子や配線の間の電気的接続をとるためのコ
ンタクトホールやヴィアホールについても一層微細化が
進み、また、そのアスペク比も大きくなる傾向にある。
コンタクトホール等のアスペクト比が大きくなると、ホ
ールの埋め込み材料として、良好な埋め込み性を示す金
属材料を選択することが重要となる。従来から配線層と
して多用されているアルミニウムを用いてのコンタクト
ホール埋め込みは一般に困難である。また、近年、配線
材料として注目されている銅を用いての埋め込みについ
ても、良好な埋め込み性を実現するには、多くの技術的
課題をクリアーする必要がある。以上のような事情か
ら、コンタクトホール等の埋め込み材料として、タング
ステンを用いる方法が広く利用されている。
【０００３】タングステンを用いる方法の一つに選択Ｗ
−ＣＶＤ法がある。これは、コンタクトホール底部に露
出したシリコン上にのみタングステンを選択的にデポジ
ットする方法である。この方法を用いる場合は、選択的
なデポジットを再現性良く実現することが重要となる
が、現状では必ずしも充分な技術水準には至っていな
い。また、選択Ｗ−ＣＶＤ法を、種々の深さのコンタク
トホールを備える半導体装置の製造プロセスに適用した
場合、深いコンタクトホールを埋め込むと浅いコンタク
トホールがオーバーグロウス（成長過多）状態になり、
その部分のみをエッチバックする必要が生じ、工程が煩
雑化しやすい。
−ＣＶＤ法がある。これは、コンタクトホール底部に露
出したシリコン上にのみタングステンを選択的にデポジ
ットする方法である。この方法を用いる場合は、選択的
なデポジットを再現性良く実現することが重要となる
が、現状では必ずしも充分な技術水準には至っていな
い。また、選択Ｗ−ＣＶＤ法を、種々の深さのコンタク
トホールを備える半導体装置の製造プロセスに適用した
場合、深いコンタクトホールを埋め込むと浅いコンタク
トホールがオーバーグロウス（成長過多）状態になり、
その部分のみをエッチバックする必要が生じ、工程が煩
雑化しやすい。
【０００４】以上のことから、タングステンを用いたコ
ンタクトホール等の埋め込み技術として、ブランケット
Ｗ−ＣＶＤ法が広く利用されている。ブランケットＷ−
ＣＶＤ法とは、コンタクトホールが形成されている絶縁
膜全面にタングステン層を形成したあとにタングステン
層をエッチバックして絶縁膜上のタングステン層を除去
することにより、コンタクトホール内にタングステンプ
ラグを残す方法である。以下、ブランケットＷ−ＣＶＤ
法を利用してコンタクトホールにタングステンプラグを
形成する技術を図３〜４を参照して説明する。
ンタクトホール等の埋め込み技術として、ブランケット
Ｗ−ＣＶＤ法が広く利用されている。ブランケットＷ−
ＣＶＤ法とは、コンタクトホールが形成されている絶縁
膜全面にタングステン層を形成したあとにタングステン
層をエッチバックして絶縁膜上のタングステン層を除去
することにより、コンタクトホール内にタングステンプ
ラグを残す方法である。以下、ブランケットＷ−ＣＶＤ
法を利用してコンタクトホールにタングステンプラグを
形成する技術を図３〜４を参照して説明する。
【０００５】まず、不純物拡散層１１を有するシリコン
基板１上にＳｉＯ2からなる層間絶縁膜２を形成した
後、不純物拡散層１１に達するコンタクトホール２０を
形成する（図３（ａ））。
基板１上にＳｉＯ2からなる層間絶縁膜２を形成した
後、不純物拡散層１１に達するコンタクトホール２０を
形成する（図３（ａ））。
【０００６】つづいてスパッタリング法を用い、層間絶
縁膜２の全面にチタン膜３を成膜する（図３（ｂ））。
チタン膜３の膜厚は２０〜５０ｎｍ程度とする。成膜は
通常のスパッタリング法により行う。図１０は、一般的
なスパッタリング装置の概略構造を示す図である。被処
理対象となる半導体基板３２は、基板ホルダ３１上に保
持され、ターゲット３５と平行に配置されている。ター
ゲット３５には直流電源３４が接続されており、ターゲ
ット３５の背面（半導体基板３２の対向面と反対側の
面）にはマグネット３３が配設されている。ターゲット
３５に電圧が印加されることによりターゲットからスパ
ッタ粒子３７が放出する。通常のスパッタリング法を用
いた場合、スパッタ粒子３７は多重散乱により様々な方
向から半導体基板３２に入射する。すなわち、図１０に
おけるスパッタ粒子３２は等方性である。
縁膜２の全面にチタン膜３を成膜する（図３（ｂ））。
チタン膜３の膜厚は２０〜５０ｎｍ程度とする。成膜は
通常のスパッタリング法により行う。図１０は、一般的
なスパッタリング装置の概略構造を示す図である。被処
理対象となる半導体基板３２は、基板ホルダ３１上に保
持され、ターゲット３５と平行に配置されている。ター
ゲット３５には直流電源３４が接続されており、ターゲ
ット３５の背面（半導体基板３２の対向面と反対側の
面）にはマグネット３３が配設されている。ターゲット
３５に電圧が印加されることによりターゲットからスパ
ッタ粒子３７が放出する。通常のスパッタリング法を用
いた場合、スパッタ粒子３７は多重散乱により様々な方
向から半導体基板３２に入射する。すなわち、図１０に
おけるスパッタ粒子３２は等方性である。
【０００７】上記装置を用い等方性スパッタリング法に
よりチタン膜を形成した後、リアクティブ・スパッタリ
ング法を用い、全面に窒化チタン膜４を形成する（図３
（ｃ））。リアクティブ・スパッタリング法は、Ｔｉタ
ーゲットを使用し、スパッタ粒子が半導体基板に到達す
るまでの間に窒素と反応させることによって行う。窒化
チタン膜４の膜厚は２０〜５０ｎｍ程度とする。
よりチタン膜を形成した後、リアクティブ・スパッタリ
ング法を用い、全面に窒化チタン膜４を形成する（図３
（ｃ））。リアクティブ・スパッタリング法は、Ｔｉタ
ーゲットを使用し、スパッタ粒子が半導体基板に到達す
るまでの間に窒素と反応させることによって行う。窒化
チタン膜４の膜厚は２０〜５０ｎｍ程度とする。
【０００８】以上のようにして形成したチタン膜３およ
び窒化チタン膜４からなる積層膜は、次工程で成膜され
るタングステン膜と層間絶縁膜との間の密着性を向上さ
せる役割を果たす。上記積層膜を成膜後、密着性を向上
させるため、通常、ランプアニールが行われる。ランプ
アニールは、たとえば６５０℃、３０秒の熱処理条件と
する。これにより、チタン膜３と層間絶縁膜２との界面
において各膜の構成材料が反応し、密着性が向上する。
び窒化チタン膜４からなる積層膜は、次工程で成膜され
るタングステン膜と層間絶縁膜との間の密着性を向上さ
せる役割を果たす。上記積層膜を成膜後、密着性を向上
させるため、通常、ランプアニールが行われる。ランプ
アニールは、たとえば６５０℃、３０秒の熱処理条件と
する。これにより、チタン膜３と層間絶縁膜２との界面
において各膜の構成材料が反応し、密着性が向上する。
【０００９】つづいて、タングステン層５を成膜する
（図３（ｄ））。成膜時の原料ガスは、たとえばＷＦ6
を含むガスを用いる。この成膜により、コンタクトホー
ル内部はタングステンで埋め込まれる。次いでタングス
テンのエッチバックを行うことにより、コンタクトホー
ル外部のタングステン膜５を除去し、コンタクトホール
にのみタングステン膜５を残す。これをタングステンプ
ラグと呼ぶ。エッチバックに際しては、一般に、フッ素
含有ガスが用いられる。例えば、ＳＦ6を用いたプラズ
マエッチング法が用いられる。その後、塩素系ガスを用
い、窒化チタン膜４およびチタン膜３を除去する（図４
（ａ））。次いで全面にアルミニウム膜を含む配線膜を
形成後、エッチングによりパターニングを行い、タング
ステン膜５の上部にアルミニウム配線６を形成する。以
上のようにしてタングステンプラグを含む半導体装置が
完成する。（図４（ｂ））。
（図３（ｄ））。成膜時の原料ガスは、たとえばＷＦ6
を含むガスを用いる。この成膜により、コンタクトホー
ル内部はタングステンで埋め込まれる。次いでタングス
テンのエッチバックを行うことにより、コンタクトホー
ル外部のタングステン膜５を除去し、コンタクトホール
にのみタングステン膜５を残す。これをタングステンプ
ラグと呼ぶ。エッチバックに際しては、一般に、フッ素
含有ガスが用いられる。例えば、ＳＦ6を用いたプラズ
マエッチング法が用いられる。その後、塩素系ガスを用
い、窒化チタン膜４およびチタン膜３を除去する（図４
（ａ））。次いで全面にアルミニウム膜を含む配線膜を
形成後、エッチングによりパターニングを行い、タング
ステン膜５の上部にアルミニウム配線６を形成する。以
上のようにしてタングステンプラグを含む半導体装置が
完成する。（図４（ｂ））。
【００１０】しかしながら上記の方法を用いた場合、図
４（ａ）に示すようにタングステン膜５上部に窪み（リ
セス）が生じ、種々の問題を引き起こすこととなる。こ
のようなリセスが生じる理由は、タングステン膜５、窒
化チタン膜４およびチタン膜３をエッチバックする際、
コンタクトホール外部における上記膜の残渣の発生を防
止するため一定程度のオーバーエッチングを行う必要が
あり、このときにコンタクトホールに埋め込まれたタン
グステン膜の上部がエッチングされることによる。
４（ａ）に示すようにタングステン膜５上部に窪み（リ
セス）が生じ、種々の問題を引き起こすこととなる。こ
のようなリセスが生じる理由は、タングステン膜５、窒
化チタン膜４およびチタン膜３をエッチバックする際、
コンタクトホール外部における上記膜の残渣の発生を防
止するため一定程度のオーバーエッチングを行う必要が
あり、このときにコンタクトホールに埋め込まれたタン
グステン膜の上部がエッチングされることによる。
【００１１】タングステン膜上部にリセスが生じると、
いわゆるプラグロスが増大し、アルミニウム等からなる
上部配線を形成した際、段差被覆性が悪くなる。図４
（ｂ）はこの様子を示すものであり、リセス発生箇所の
上部において、アルミ配線６に凹みが生じている。この
ような形態になると、上部配線の抵抗が増大する上、上
部配線材料のマイグレーションが起こりやすくなる。ま
た、上部配線の上部にさらに層間絶縁膜を形成し、この
層間絶縁膜にヴィアホールを形成する際、上部配線が損
傷を受けやすくなる。すなわち、ヴィアホール底部まで
層間絶縁膜を除去しようとすると、ホール底部に露出す
る上部配線が損傷を受ける場合がある。なお、ヴィアホ
ール底部まで層間絶縁膜を除去しないと、コンタクト抵
抗が大きくなる。
いわゆるプラグロスが増大し、アルミニウム等からなる
上部配線を形成した際、段差被覆性が悪くなる。図４
（ｂ）はこの様子を示すものであり、リセス発生箇所の
上部において、アルミ配線６に凹みが生じている。この
ような形態になると、上部配線の抵抗が増大する上、上
部配線材料のマイグレーションが起こりやすくなる。ま
た、上部配線の上部にさらに層間絶縁膜を形成し、この
層間絶縁膜にヴィアホールを形成する際、上部配線が損
傷を受けやすくなる。すなわち、ヴィアホール底部まで
層間絶縁膜を除去しようとすると、ホール底部に露出す
る上部配線が損傷を受ける場合がある。なお、ヴィアホ
ール底部まで層間絶縁膜を除去しないと、コンタクト抵
抗が大きくなる。
【００１２】このようなプラグロスの問題を解決するこ
とを目的とする技術が特開平９−３２１１４１号公報に
開示されている。当該公報には、密着膜の窒化チタン膜
の膜厚を１００〜２００ｎｍと厚くし、これによりタン
グステンプラグのプラグロスを防止する技術が示されて
いる。この技術について、以下、図５〜６を参照して説
明する。
とを目的とする技術が特開平９−３２１１４１号公報に
開示されている。当該公報には、密着膜の窒化チタン膜
の膜厚を１００〜２００ｎｍと厚くし、これによりタン
グステンプラグのプラグロスを防止する技術が示されて
いる。この技術について、以下、図５〜６を参照して説
明する。
【００１３】まず図５のように、不純物拡散層１１を有
するシリコン基板１上にＳｉＯ2からなる層間絶縁膜２
を形成した後、不純物拡散層１１に達するコンタクトホ
ール２０を形成する（図５（ａ））。
するシリコン基板１上にＳｉＯ2からなる層間絶縁膜２
を形成した後、不純物拡散層１１に達するコンタクトホ
ール２０を形成する（図５（ａ））。
【００１４】つづいてスパッタリング法を用い、層間絶
縁膜２の全面に膜厚３０ｎｍのチタン膜３を成膜した後
（図５（ｂ））、リアクティブ・スパッタリング法を用
い、層間絶縁膜２の全面に膜厚１５０〜２００ｎｍの窒
化チタン膜４を形成する（図５（ｃ））。以上の成膜
は、等方性スパッタリング法による。
縁膜２の全面に膜厚３０ｎｍのチタン膜３を成膜した後
（図５（ｂ））、リアクティブ・スパッタリング法を用
い、層間絶縁膜２の全面に膜厚１５０〜２００ｎｍの窒
化チタン膜４を形成する（図５（ｃ））。以上の成膜
は、等方性スパッタリング法による。
【００１５】成膜終了後、全面にタングステン膜５を形
成し、コンタクトホール内をタングステンにより埋め込
む（図５（ｄ））。つづいてタングステン膜５をエッチ
バックする。エッチングガスとして、ＳＦ6ガスおよび
Ａｒガスの混合ガスを用いる。エッチングは、窒化チタ
ン膜４の表面が露出するまで行う（図６（ａ））。
成し、コンタクトホール内をタングステンにより埋め込
む（図５（ｄ））。つづいてタングステン膜５をエッチ
バックする。エッチングガスとして、ＳＦ6ガスおよび
Ａｒガスの混合ガスを用いる。エッチングは、窒化チタ
ン膜４の表面が露出するまで行う（図６（ａ））。
【００１６】次に、窒化チタン膜４およびチタン膜３
（以下、「密着膜」と称する）をエッチングする。この
エッチングは２段階に分けて行う。まず第１のステップ
として、タングステン膜５に対する密着膜のエッチング
選択比が大きくなるような、スパッタ性の低い、すなわ
ち反応性の強いＲＩＥ（Reactive Ion Etching）法によ
り密着膜をエッチングする。これにより、タングステン
膜５の表面が窒化チタン膜４の表面から突出した形態と
なる（図６（ｂ））。つづいて第２のステップとして、
第１のステップによるＲＩＥ法よりもスパッタ性の高
い、すなわち反応性の低いＲＩＥ法により密着膜をエッ
チングする。このときのエッチング条件は、例えば、Ｃ
ｌ2ガスおよびＡｒガスの流量比率を１：３０とし、高
周波電力を４５０Ｗとする。これにより層間絶縁膜２上
の密着膜が除去され、タングステンプラグが形成される
（図６（ｃ））。その後、全面にアルミニウム膜を含む
配線膜を形成し、エッチングによりパターニングを行
い、タングステン膜５の上部にアルミニウム配線６を形
成する。以上のようにしてタングステンプラグを含む半
導体装置が完成する。（図６（ｄ））。この方法によれ
ば、図６（ｂ）のようにタングステンプラグを突出させ
ることができるので、プラグロスを防止できるとされて
いる。
（以下、「密着膜」と称する）をエッチングする。この
エッチングは２段階に分けて行う。まず第１のステップ
として、タングステン膜５に対する密着膜のエッチング
選択比が大きくなるような、スパッタ性の低い、すなわ
ち反応性の強いＲＩＥ（Reactive Ion Etching）法によ
り密着膜をエッチングする。これにより、タングステン
膜５の表面が窒化チタン膜４の表面から突出した形態と
なる（図６（ｂ））。つづいて第２のステップとして、
第１のステップによるＲＩＥ法よりもスパッタ性の高
い、すなわち反応性の低いＲＩＥ法により密着膜をエッ
チングする。このときのエッチング条件は、例えば、Ｃ
ｌ2ガスおよびＡｒガスの流量比率を１：３０とし、高
周波電力を４５０Ｗとする。これにより層間絶縁膜２上
の密着膜が除去され、タングステンプラグが形成される
（図６（ｃ））。その後、全面にアルミニウム膜を含む
配線膜を形成し、エッチングによりパターニングを行
い、タングステン膜５の上部にアルミニウム配線６を形
成する。以上のようにしてタングステンプラグを含む半
導体装置が完成する。（図６（ｄ））。この方法によれ
ば、図６（ｂ）のようにタングステンプラグを突出させ
ることができるので、プラグロスを防止できるとされて
いる。
【００１７】しかしながら上記公報記載の技術は以下の
ような課題を有していた。
ような課題を有していた。
【００１８】第一の課題は、タングステンの埋め込み不
良が生じやすくなることである。ホールの底部や内壁に
厚膜の窒化チタン膜が形成されると、ホール内の大部分
が窒化チタン膜４で埋まってしまい、きわめて狭いスペ
ースにタングステンを埋め込まなければならなくなる。
このため、特にホール径が狭い場合、タングステンの埋
め込み不良が生じやすくなる（図９（ａ））。窒化チタ
ン膜の形成は、通常、反応性スパッタリング法やＣＶＤ
法により行われるが、これらの成膜方法を用いた場合、
成膜の形態は等方性となる。したがって、ホール内部に
おける成膜性の低下を考慮したとしても、ホールの内壁
にも厚膜の窒化チタン膜が形成されることとなり、上記
のような埋め込み不良が生じやすくなるのである。ま
た、等方性スパッタリング法等による窒化チタン膜の成
膜では、ホールの上部において窒化チタン膜４がオーバ
ーハング形状に形成されやすく（図９（ｂ））、この場
合、後の工程におけるタングステンの埋め込みがより困
難となる。近年においてはホールの微細化が進み、０．
３μｍ以下の径のホールが用いられるようになってき
た。このような微細化されたホールの埋め込みにおいて
は、上記埋め込み不良の問題が一層顕著となる。たとえ
ば、上記公報に示されている膜厚１００〜２００ｎｍの
窒化チタン膜を形成する方法を、０．３μｍ（３００ｎ
ｍ）以下のホールの埋め込みに適用した場合、ホールの
大部分が窒化チタン膜で埋め込まれてしまい、タングス
テンの成膜が特に困難となる。
良が生じやすくなることである。ホールの底部や内壁に
厚膜の窒化チタン膜が形成されると、ホール内の大部分
が窒化チタン膜４で埋まってしまい、きわめて狭いスペ
ースにタングステンを埋め込まなければならなくなる。
このため、特にホール径が狭い場合、タングステンの埋
め込み不良が生じやすくなる（図９（ａ））。窒化チタ
ン膜の形成は、通常、反応性スパッタリング法やＣＶＤ
法により行われるが、これらの成膜方法を用いた場合、
成膜の形態は等方性となる。したがって、ホール内部に
おける成膜性の低下を考慮したとしても、ホールの内壁
にも厚膜の窒化チタン膜が形成されることとなり、上記
のような埋め込み不良が生じやすくなるのである。ま
た、等方性スパッタリング法等による窒化チタン膜の成
膜では、ホールの上部において窒化チタン膜４がオーバ
ーハング形状に形成されやすく（図９（ｂ））、この場
合、後の工程におけるタングステンの埋め込みがより困
難となる。近年においてはホールの微細化が進み、０．
３μｍ以下の径のホールが用いられるようになってき
た。このような微細化されたホールの埋め込みにおいて
は、上記埋め込み不良の問題が一層顕著となる。たとえ
ば、上記公報に示されている膜厚１００〜２００ｎｍの
窒化チタン膜を形成する方法を、０．３μｍ（３００ｎ
ｍ）以下のホールの埋め込みに適用した場合、ホールの
大部分が窒化チタン膜で埋め込まれてしまい、タングス
テンの成膜が特に困難となる。
【００１９】第二の課題は、プラグ抵抗が増大すること
である。上述したように、上記公報記載の技術において
は、窒化チタン膜の膜厚を厚くしているため、これに伴
いコンタクトホール内壁の窒化チタン膜の膜厚も厚くな
る。窒化チタン膜はタングステンよりも高抵抗であるた
め、プラグ抵抗が著しく上昇することとなるのである。
である。上述したように、上記公報記載の技術において
は、窒化チタン膜の膜厚を厚くしているため、これに伴
いコンタクトホール内壁の窒化チタン膜の膜厚も厚くな
る。窒化チタン膜はタングステンよりも高抵抗であるた
め、プラグ抵抗が著しく上昇することとなるのである。
【００２０】第三の課題は、窒化チタン膜頂部が落ち込
み、いわゆるトレンチング（ガウジング）が発生するこ
とである。一般に、タングステンプラグ形成プロセスに
おいてコンタクトホール外部のチタン系密着膜をエッチ
ングする工程が必要となるが、このとき、コンタクトホ
ール内の密着膜上部がエッチングされ、凹みが生じる。
これをトレンチングと呼ぶ。密着膜の膜厚が薄い場合は
トレンチングの影響は比較的小さいが、密着膜の膜厚が
厚いと、その後の上部配線層の形成工程に悪影響を及ぼ
す。上記公報記載の方法では、不可避的にコンタクトホ
ール内壁に形成される窒化チタン膜の膜厚が厚くなる。
このため、エッチバックを行った際に窒化チタン膜上部
がエッチングされると、コンタクトホール内壁とタング
ステン膜との間に比較的大きいトレンチングが発生する
こととなる（図６（ｃ））。したがって、この上にアル
ミニウム等からなる配線層を形成すると配線層に凹みが
生じ（図６（ｄ））、配線抵抗の増大およびエレクトロ
マイグレーション耐性の低下を引き起こすこととなる。
上記公報では、このようなトレンチングの問題を防止す
るため、エッチングを２段階に分けて密着膜を除去して
いる。しかしながら、この方法では工程が煩雑化する
上、密着膜が厚いため、トレンチングの影響は充分に排
除することは困難である。特に、コンタクトホール径が
たとえば０．３μｍ以下と小さくなった場合、トレンチ
ングの影響が相対的に増大し、上部配線層の形成に悪影
響を与えやすい。
み、いわゆるトレンチング（ガウジング）が発生するこ
とである。一般に、タングステンプラグ形成プロセスに
おいてコンタクトホール外部のチタン系密着膜をエッチ
ングする工程が必要となるが、このとき、コンタクトホ
ール内の密着膜上部がエッチングされ、凹みが生じる。
これをトレンチングと呼ぶ。密着膜の膜厚が薄い場合は
トレンチングの影響は比較的小さいが、密着膜の膜厚が
厚いと、その後の上部配線層の形成工程に悪影響を及ぼ
す。上記公報記載の方法では、不可避的にコンタクトホ
ール内壁に形成される窒化チタン膜の膜厚が厚くなる。
このため、エッチバックを行った際に窒化チタン膜上部
がエッチングされると、コンタクトホール内壁とタング
ステン膜との間に比較的大きいトレンチングが発生する
こととなる（図６（ｃ））。したがって、この上にアル
ミニウム等からなる配線層を形成すると配線層に凹みが
生じ（図６（ｄ））、配線抵抗の増大およびエレクトロ
マイグレーション耐性の低下を引き起こすこととなる。
上記公報では、このようなトレンチングの問題を防止す
るため、エッチングを２段階に分けて密着膜を除去して
いる。しかしながら、この方法では工程が煩雑化する
上、密着膜が厚いため、トレンチングの影響は充分に排
除することは困難である。特に、コンタクトホール径が
たとえば０．３μｍ以下と小さくなった場合、トレンチ
ングの影響が相対的に増大し、上部配線層の形成に悪影
響を与えやすい。
【００２１】
【発明が解決しようとする課題】本発明は上記課題を解
決するためになされたものであり、ホール内の埋め込み
性の低下、プラグの抵抗上昇、およびトレンチングの発
生を招くことなく、タングステンプラグのプラグロスを
防止することを目的とする。
決するためになされたものであり、ホール内の埋め込み
性の低下、プラグの抵抗上昇、およびトレンチングの発
生を招くことなく、タングステンプラグのプラグロスを
防止することを目的とする。
【００２２】
【課題を解決するための手段】上記課題を解決する本発
明によれば、半導体基板上に絶縁膜を形成し、該絶縁膜
に凹部を形成する工程と、スパッタ粒子が半導体基板に
対して垂直方向から入射する様に方向付けられた異方性
スパッタリング法を用い、前記絶縁膜上に膜厚１００ｎ
ｍ以上のチタン膜を形成する工程と、該チタン膜上に窒
化チタン膜を形成する工程と、該窒化チタン膜上にタン
グステン膜を形成する工程と、第１のエッチングにより
前記タングステン膜をエッチバックし、前記凹部にのみ
タングステン膜を残す工程と、第２のエッチングにより
前記凹部の外部に形成されたチタン膜および窒化チタン
膜を除去し、タングステン膜を突出させる工程と、該タ
ングステン膜の上部に導電膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法が提供される。
明によれば、半導体基板上に絶縁膜を形成し、該絶縁膜
に凹部を形成する工程と、スパッタ粒子が半導体基板に
対して垂直方向から入射する様に方向付けられた異方性
スパッタリング法を用い、前記絶縁膜上に膜厚１００ｎ
ｍ以上のチタン膜を形成する工程と、該チタン膜上に窒
化チタン膜を形成する工程と、該窒化チタン膜上にタン
グステン膜を形成する工程と、第１のエッチングにより
前記タングステン膜をエッチバックし、前記凹部にのみ
タングステン膜を残す工程と、第２のエッチングにより
前記凹部の外部に形成されたチタン膜および窒化チタン
膜を除去し、タングステン膜を突出させる工程と、該タ
ングステン膜の上部に導電膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法が提供される。
【００２３】上記半導体装置の製造方法は、チタン膜
を、異方性スパッタリング法を用い、絶縁膜上において
膜厚が１００ｎｍ以上となるように成膜している。この
ため、凹部の内壁に厚膜のチタン膜が形成されるのを防
止しつつ、凹部の外部の領域においてチタン膜を厚膜で
形成することができる。したがって、凹部の外部に形成
されたチタン膜および窒化チタン膜を除去する第２のエ
ッチングを行うことにより、タングステン膜の突出した
形態とすることができ、プラグロスを効果的に防止でき
る一方、ホール内の埋め込み性も良好に維持される。
を、異方性スパッタリング法を用い、絶縁膜上において
膜厚が１００ｎｍ以上となるように成膜している。この
ため、凹部の内壁に厚膜のチタン膜が形成されるのを防
止しつつ、凹部の外部の領域においてチタン膜を厚膜で
形成することができる。したがって、凹部の外部に形成
されたチタン膜および窒化チタン膜を除去する第２のエ
ッチングを行うことにより、タングステン膜の突出した
形態とすることができ、プラグロスを効果的に防止でき
る一方、ホール内の埋め込み性も良好に維持される。
【００２４】
【発明の実施の形態】（第１の実施形態）本発明の好ま
しい実施の形態について、図面を参照して説明する。
しい実施の形態について、図面を参照して説明する。
【００２５】まず図１のように、不純物拡散層１１を有
するシリコン基板１上にＳｉＯ2からなる層間絶縁膜２
を形成した後、不純物拡散層１１に達するコンタクトホ
ール２０を形成する（図１（ａ））。コンタクトホール
は、たとえば、アスペクト比６、内径０．２μｍ、深さ
１．２μｍとする。
するシリコン基板１上にＳｉＯ2からなる層間絶縁膜２
を形成した後、不純物拡散層１１に達するコンタクトホ
ール２０を形成する（図１（ａ））。コンタクトホール
は、たとえば、アスペクト比６、内径０．２μｍ、深さ
１．２μｍとする。
【００２６】つづいて層間絶縁膜２の全面にチタン膜３
を形成する（図１（ｂ））。チタン膜３の膜厚は、コン
タクトホール２０外部の平坦化部分において１００ｎｍ
以上、好ましくは１５０ｎｍ以上とする。膜厚の上限は
コンタクトホールの径等を考慮して適宜設定されるが、
たとえば、３００ｎｍ以下、好ましくは２５０ｎｍ以下
とする。このようにすることによって、後の工程でタン
グステン膜を図２（ｂ）のように充分に突出させること
ができ、リセス発生を防止し、プラグロスの問題を解決
することができる。チタン膜の膜厚が薄すぎるとリセス
発生の防止効果が充分に得られない。また、コンタクト
ホール内壁に付着するチタン膜が薄くなりすぎてバリア
効果が低下することがある。一方、膜厚が厚すぎるとタ
ングステンの埋め込みが困難になる場合がある。
を形成する（図１（ｂ））。チタン膜３の膜厚は、コン
タクトホール２０外部の平坦化部分において１００ｎｍ
以上、好ましくは１５０ｎｍ以上とする。膜厚の上限は
コンタクトホールの径等を考慮して適宜設定されるが、
たとえば、３００ｎｍ以下、好ましくは２５０ｎｍ以下
とする。このようにすることによって、後の工程でタン
グステン膜を図２（ｂ）のように充分に突出させること
ができ、リセス発生を防止し、プラグロスの問題を解決
することができる。チタン膜の膜厚が薄すぎるとリセス
発生の防止効果が充分に得られない。また、コンタクト
ホール内壁に付着するチタン膜が薄くなりすぎてバリア
効果が低下することがある。一方、膜厚が厚すぎるとタ
ングステンの埋め込みが困難になる場合がある。
【００２７】チタン膜の成膜は、ターゲットから放出さ
れたスパッタ粒子が半導体基板に対して垂直方向から入
射する様に方向付けられた異方性スパッタリング法によ
り行う。異方性スパッタリング法を用いた場合、スパッ
タ粒子の垂直入射成分が多いため、ホール内壁に付着す
るスパッタ粒子が減少し、ホール内壁の膜厚が薄くな
る。すなわち、コンタクトホール外部の平坦部では膜厚
を厚くする一方、ホール内壁においては膜厚を薄くする
ことができる。本発明においては、コンタクトホール外
部においてチタン膜の膜厚を通常よりも厚くしている。
したがって、ホール内壁の膜厚は、ホール外部の膜厚よ
りも薄くする必要がある。これらが同等の膜厚であると
チタン膜厚の堆積によりホールの開口径が狭くなり、後
の工程でタングステン膜の埋め込み不良やコンタクト抵
抗の上昇を招く。本発明ではこのような弊害を解消する
ことができる。また、異方性スパッタリング法を用いる
ため、チタン膜形成の際にホール上部にオーバーハング
形状が生じることを防止できる。このため、その後のタ
ングステン膜によるホールの埋め込みを良好に行うこと
ができる。
れたスパッタ粒子が半導体基板に対して垂直方向から入
射する様に方向付けられた異方性スパッタリング法によ
り行う。異方性スパッタリング法を用いた場合、スパッ
タ粒子の垂直入射成分が多いため、ホール内壁に付着す
るスパッタ粒子が減少し、ホール内壁の膜厚が薄くな
る。すなわち、コンタクトホール外部の平坦部では膜厚
を厚くする一方、ホール内壁においては膜厚を薄くする
ことができる。本発明においては、コンタクトホール外
部においてチタン膜の膜厚を通常よりも厚くしている。
したがって、ホール内壁の膜厚は、ホール外部の膜厚よ
りも薄くする必要がある。これらが同等の膜厚であると
チタン膜厚の堆積によりホールの開口径が狭くなり、後
の工程でタングステン膜の埋め込み不良やコンタクト抵
抗の上昇を招く。本発明ではこのような弊害を解消する
ことができる。また、異方性スパッタリング法を用いる
ため、チタン膜形成の際にホール上部にオーバーハング
形状が生じることを防止できる。このため、その後のタ
ングステン膜によるホールの埋め込みを良好に行うこと
ができる。
【００２８】異方性スパッタリング法の具体的方法とし
て、コリメートスパッタ法、ロングスロースパッタ法、
イオンメタルプラズマ法等を挙げることができる。これ
らのうち、アスペクト比５を超えるコンタクトホールや
ヴィアホールでは、イオンメタルプラズマ法が特に好ま
しい。イオンメタルプラズマ法を用いた場合、ホール内
壁のチタン膜厚とホール外部のチタン膜の膜厚の差を特
に大きくすることができ、本発明のプロセスを実施する
のに好適だからである。また、イオンメタルプラズマ法
を用いれば、他のスパッタ法を採用した場合に比べ、ス
パッタ効率が向上するという利点も得られる。本実施形
態では、イオンメタルプラズマ法を用いる例について説
明する。
て、コリメートスパッタ法、ロングスロースパッタ法、
イオンメタルプラズマ法等を挙げることができる。これ
らのうち、アスペクト比５を超えるコンタクトホールや
ヴィアホールでは、イオンメタルプラズマ法が特に好ま
しい。イオンメタルプラズマ法を用いた場合、ホール内
壁のチタン膜厚とホール外部のチタン膜の膜厚の差を特
に大きくすることができ、本発明のプロセスを実施する
のに好適だからである。また、イオンメタルプラズマ法
を用いれば、他のスパッタ法を採用した場合に比べ、ス
パッタ効率が向上するという利点も得られる。本実施形
態では、イオンメタルプラズマ法を用いる例について説
明する。
【００２９】イオンメタルプラズマ法とは高密度プラズ
マによる物理的気相堆積法の一種であり、ＲＦエネルギ
ーで駆動されるコイルをチャンバ内に配置し、これによ
り、ターゲットから放出されたスパッタ粒子をイオン化
するものである。図１１はイオンメタルプラズマ法を行
うプラズマ装置の断面模式図である。被処理対象となる
半導体基板３２は、基板ホルダ３１上に保持され、ター
ゲット３５と平行に配置されている。ターゲット３５に
は直流電源３４が接続されており、基板ホルダ３１は接
地されている。ターゲット３５の背面（半導体基板３０
の対向面と反対側の面）にはマグネット３３が配設され
ている。コイル３６は半導体基板３２とターゲット３５
の間に配置され、ＲＦ電源（不図示）と接続している。
マによる物理的気相堆積法の一種であり、ＲＦエネルギ
ーで駆動されるコイルをチャンバ内に配置し、これによ
り、ターゲットから放出されたスパッタ粒子をイオン化
するものである。図１１はイオンメタルプラズマ法を行
うプラズマ装置の断面模式図である。被処理対象となる
半導体基板３２は、基板ホルダ３１上に保持され、ター
ゲット３５と平行に配置されている。ターゲット３５に
は直流電源３４が接続されており、基板ホルダ３１は接
地されている。ターゲット３５の背面（半導体基板３０
の対向面と反対側の面）にはマグネット３３が配設され
ている。コイル３６は半導体基板３２とターゲット３５
の間に配置され、ＲＦ電源（不図示）と接続している。
【００３０】電圧の印加によりターゲット３５からスパ
ッタ粒子が発生するが、このスパッタ粒子は、コイル３
６によって生成される高密度誘導結合ＲＦプラズマによ
りイオン化される。イオン化されたスパッタ粒子は、そ
の後、ターゲット３５と基板ホルダー３１との間に印加
されたバイアスによる電界の影響を受け半導体基板３２
に対して垂直方向から入射する。このようにイオンメタ
ルプラズマ法においては、スパッタ粒子をイオン化し、
その運動方向を電界により制御することによって異方性
スパッタリングが行われる。イオンメタルプラズマ法の
具体的条件として、たとえば以下の条件を採用すること
ができる。 圧力：２０mtorr 基板温度：１５０℃ ＤＣパワー：２．３ｋＷ コイル部のＲＦ電源：２．８ｋＷ 以上のようにイオンメタルプラズマ法を用いてチタン膜
３を成膜した後、その上に窒化チタン膜４を形成する
（図１（ｃ））。窒化チタン膜４は、プラグ材料である
タングステンと、不純物拡散層１１や層間絶縁膜２中の
シリコンとの間の反応を防止するバリアメタルであり、
かつタングステンの密着膜となる。窒化チタン膜４は、
たとえば、リアクティブ・スパッタリング法により形成
する。リアクティブ・スパッタリング法は、Ｔｉターゲ
ットを使用し、スパッタ粒子が半導体基板に到達するま
での間に窒素と反応させることによって行う。
ッタ粒子が発生するが、このスパッタ粒子は、コイル３
６によって生成される高密度誘導結合ＲＦプラズマによ
りイオン化される。イオン化されたスパッタ粒子は、そ
の後、ターゲット３５と基板ホルダー３１との間に印加
されたバイアスによる電界の影響を受け半導体基板３２
に対して垂直方向から入射する。このようにイオンメタ
ルプラズマ法においては、スパッタ粒子をイオン化し、
その運動方向を電界により制御することによって異方性
スパッタリングが行われる。イオンメタルプラズマ法の
具体的条件として、たとえば以下の条件を採用すること
ができる。 圧力：２０mtorr 基板温度：１５０℃ ＤＣパワー：２．３ｋＷ コイル部のＲＦ電源：２．８ｋＷ 以上のようにイオンメタルプラズマ法を用いてチタン膜
３を成膜した後、その上に窒化チタン膜４を形成する
（図１（ｃ））。窒化チタン膜４は、プラグ材料である
タングステンと、不純物拡散層１１や層間絶縁膜２中の
シリコンとの間の反応を防止するバリアメタルであり、
かつタングステンの密着膜となる。窒化チタン膜４は、
たとえば、リアクティブ・スパッタリング法により形成
する。リアクティブ・スパッタリング法は、Ｔｉターゲ
ットを使用し、スパッタ粒子が半導体基板に到達するま
での間に窒素と反応させることによって行う。
【００３１】次に、ランプアニール装置を用い、たとえ
ば６５０℃、３０秒間のランプアニールを行う。これに
より、チタン膜３と層間絶縁膜２との間の界面における
反応が促進され、両者の間の密着性が向上する。
ば６５０℃、３０秒間のランプアニールを行う。これに
より、チタン膜３と層間絶縁膜２との間の界面における
反応が促進され、両者の間の密着性が向上する。
【００３２】つづいて、ＣＶＤ法により全面にタングス
テン膜５を成膜する（図１（ｄ））。たとえば、原料ガ
スはＷＦ6を含む混合ガスとし、成膜温度は４００℃、
成膜圧力は６torrとする。その後、タングステン膜５を
エッチバックする。このとき、窒化チタン膜４に比べ、
タングステン膜５がより選択的にエッチングされるエッ
チング条件を選択することが好ましく、エッチングガス
としては、フッ素を含有する反応ガスが好適に用いられ
る。たとえば、以下のような条件のプラズマエッチング
により、エッチバックを行うことが好ましい。 ガス系：ＳＦ6／Ａｒ＝１１０／９０ｓｃｃｍ 圧力：２８０ｍｔｏｒｒ ＲＦパワー：６００Ｗ この条件で、コンタクトホール外部の領域で窒化チタン
膜４が露出するまでエッチバックを行う（図２
（ａ））。このとき、コンタクトホール外部におけるチ
タン膜３および窒化チタン膜４の残渣の発生を防止する
ため、一定程度オーバーエッチングを行う必要があり、
このためタングステン膜５の上部でリセスが生じる。
テン膜５を成膜する（図１（ｄ））。たとえば、原料ガ
スはＷＦ6を含む混合ガスとし、成膜温度は４００℃、
成膜圧力は６torrとする。その後、タングステン膜５を
エッチバックする。このとき、窒化チタン膜４に比べ、
タングステン膜５がより選択的にエッチングされるエッ
チング条件を選択することが好ましく、エッチングガス
としては、フッ素を含有する反応ガスが好適に用いられ
る。たとえば、以下のような条件のプラズマエッチング
により、エッチバックを行うことが好ましい。 ガス系：ＳＦ6／Ａｒ＝１１０／９０ｓｃｃｍ 圧力：２８０ｍｔｏｒｒ ＲＦパワー：６００Ｗ この条件で、コンタクトホール外部の領域で窒化チタン
膜４が露出するまでエッチバックを行う（図２
（ａ））。このとき、コンタクトホール外部におけるチ
タン膜３および窒化チタン膜４の残渣の発生を防止する
ため、一定程度オーバーエッチングを行う必要があり、
このためタングステン膜５の上部でリセスが生じる。
【００３３】上記エッチングの終了後、タングステンに
比べ窒化チタン膜４およびチタン膜３がより選択的にエ
ッチングされる条件を用い、さらにエッチングを行う。
このエッチングにより、コンタクトホール外部の窒化チ
タン膜４およびチタン膜３を除去する。このエッチング
により、図２（ｂ）のようにタングステン膜５が突出し
た形態とする。このような形態にするため、層間絶縁膜
２上に堆積されるチタン膜３と窒化チタン膜４の積層膜
厚は、タングステン膜５をオーバーエッチングしたとき
プラグ上部に生ずる窪み量と同等またはそれ以上とする
ことが望ましい。上記エッチングに際しては、窒化チタ
ン膜４等をより選択的にエッチングするため、エッチン
グガスとして塩素含有ガスを用いることが好ましい。た
とえば、以下のような条件でエッチングを行う。 ガス系：Ｃｌ2／Ａｒ＝１０／３０ｓｃｃｍ 圧力：２００ｍｔｏｒｒ ＲＦパワー：３００Ｗ 次いで全面にアルミニウム膜を含む配線膜を形成後、エ
ッチングによりパターニングを行い、タングステン膜５
の上部にアルミニウム配線６を形成する（図２
（ｃ））。以上のようにしてタングステンプラグを含む
半導体装置が完成する。本実施形態のプロセスによれ
ば、チタン膜３を通常よりも厚く形成しているため、図
２（ｂ）のようにタングステン膜を突出させることがで
き、タングステンプラグのプラグロスを防止することが
できる。また、チタン膜の成膜を異方性スパッタリング
法を用いて形成しているため、チタン膜を厚く成膜して
もコンタクトホールの内部の埋め込み不良や抵抗上昇を
招くことがない。
比べ窒化チタン膜４およびチタン膜３がより選択的にエ
ッチングされる条件を用い、さらにエッチングを行う。
このエッチングにより、コンタクトホール外部の窒化チ
タン膜４およびチタン膜３を除去する。このエッチング
により、図２（ｂ）のようにタングステン膜５が突出し
た形態とする。このような形態にするため、層間絶縁膜
２上に堆積されるチタン膜３と窒化チタン膜４の積層膜
厚は、タングステン膜５をオーバーエッチングしたとき
プラグ上部に生ずる窪み量と同等またはそれ以上とする
ことが望ましい。上記エッチングに際しては、窒化チタ
ン膜４等をより選択的にエッチングするため、エッチン
グガスとして塩素含有ガスを用いることが好ましい。た
とえば、以下のような条件でエッチングを行う。 ガス系：Ｃｌ2／Ａｒ＝１０／３０ｓｃｃｍ 圧力：２００ｍｔｏｒｒ ＲＦパワー：３００Ｗ 次いで全面にアルミニウム膜を含む配線膜を形成後、エ
ッチングによりパターニングを行い、タングステン膜５
の上部にアルミニウム配線６を形成する（図２
（ｃ））。以上のようにしてタングステンプラグを含む
半導体装置が完成する。本実施形態のプロセスによれ
ば、チタン膜３を通常よりも厚く形成しているため、図
２（ｂ）のようにタングステン膜を突出させることがで
き、タングステンプラグのプラグロスを防止することが
できる。また、チタン膜の成膜を異方性スパッタリング
法を用いて形成しているため、チタン膜を厚く成膜して
もコンタクトホールの内部の埋め込み不良や抵抗上昇を
招くことがない。
【００３４】（第２の実施形態）次に本発明をヴィアホ
ール形成プロセスに適用した例を示す。
ール形成プロセスに適用した例を示す。
【００３５】まず、アルミニウムを配線材料とする下層
配線９を層間絶縁膜７上に形成した後、その上にＳｉＯ
2からなる層間絶縁膜８を形成する。次いで下層配線９
に達するヴィアホール２１を形成する（図７（ａ））。
ヴィアホール２１は、たとえば、アスペクト比５、内径
０．２μｍ、深さ１μｍとする。
配線９を層間絶縁膜７上に形成した後、その上にＳｉＯ
2からなる層間絶縁膜８を形成する。次いで下層配線９
に達するヴィアホール２１を形成する（図７（ａ））。
ヴィアホール２１は、たとえば、アスペクト比５、内径
０．２μｍ、深さ１μｍとする。
【００３６】つづいて層間絶縁膜８の全面にチタン膜３
を形成する（図７（ｂ））。チタン膜の膜厚は、ヴィア
ホール２１外部の平坦化部分において１００ｎｍ以上と
し、好ましくは１５０ｎｍ以上とする。また、チタン膜
の膜厚の上限は、ヴィアホールの径等を考慮して適宜設
定されるが、たとえば、３００ｎｍ以下、好ましくは２
５０ｎｍ以下とする。このようにすることによって、後
の工程でタングステン膜を好適に突出させることがで
き、タングステンプラグのリセスの発生を防止すること
ができる。チタン膜の膜厚が薄すぎるとリセス発生の防
止効果が充分に得られない。また、ヴィアホール内壁に
付着するチタン膜が薄くなりすぎてバリア効果が低下す
ることがある。一方、膜厚が厚すぎるとタングステンの
埋め込みが困難になる場合がある。
を形成する（図７（ｂ））。チタン膜の膜厚は、ヴィア
ホール２１外部の平坦化部分において１００ｎｍ以上と
し、好ましくは１５０ｎｍ以上とする。また、チタン膜
の膜厚の上限は、ヴィアホールの径等を考慮して適宜設
定されるが、たとえば、３００ｎｍ以下、好ましくは２
５０ｎｍ以下とする。このようにすることによって、後
の工程でタングステン膜を好適に突出させることがで
き、タングステンプラグのリセスの発生を防止すること
ができる。チタン膜の膜厚が薄すぎるとリセス発生の防
止効果が充分に得られない。また、ヴィアホール内壁に
付着するチタン膜が薄くなりすぎてバリア効果が低下す
ることがある。一方、膜厚が厚すぎるとタングステンの
埋め込みが困難になる場合がある。
【００３７】チタン膜の成膜は、ターゲットから放出さ
れたスパッタ粒子が半導体基板に対して垂直方向から入
射する様に方向付けられた異方性スパッタリング法によ
り行う。本実施形態ではチタン膜３を、コリメートスパ
ッタ法を用いて成膜した例について説明する。図１２は
コリメートスパッタ法を実施するためのスパッタ装置の
模式図である。半導体基板３２が基板ホルダー３１に保
持され、ターゲット３５と平行に配置されている。ター
ゲット３５には直流電源３４が接続されており、また、
ターゲット３５の半導体基板３２に面している側と反対
側にはマグネット３３が配されている。電圧印加により
ターゲット３５からスパッタ粒子３７が放出する。ここ
で、ターゲット３３と基板３１の間にはコリメータ３８
と呼ばれる遮蔽板が配置されており、これにより、ター
ゲット３５から放出されたスパッタ粒子３７のうち、基
板３１に対してほぼ垂直入射するもののみが選択的に通
過するようになっている。これにより、スパッタ粒子３
９が半導体基板３２に対して垂直入射し、異方性スパッ
タリングが行われる。
れたスパッタ粒子が半導体基板に対して垂直方向から入
射する様に方向付けられた異方性スパッタリング法によ
り行う。本実施形態ではチタン膜３を、コリメートスパ
ッタ法を用いて成膜した例について説明する。図１２は
コリメートスパッタ法を実施するためのスパッタ装置の
模式図である。半導体基板３２が基板ホルダー３１に保
持され、ターゲット３５と平行に配置されている。ター
ゲット３５には直流電源３４が接続されており、また、
ターゲット３５の半導体基板３２に面している側と反対
側にはマグネット３３が配されている。電圧印加により
ターゲット３５からスパッタ粒子３７が放出する。ここ
で、ターゲット３３と基板３１の間にはコリメータ３８
と呼ばれる遮蔽板が配置されており、これにより、ター
ゲット３５から放出されたスパッタ粒子３７のうち、基
板３１に対してほぼ垂直入射するもののみが選択的に通
過するようになっている。これにより、スパッタ粒子３
９が半導体基板３２に対して垂直入射し、異方性スパッ
タリングが行われる。
【００３８】コリメートスパッタ法の具体的条件は、た
とえば以下のようにする。 コリメータのアスペクト比：２ 圧力：２mtorr 基板温度：２００℃ ＤＣパワー：１．５ｋＷ 以上のように異方性スパッタリング法を用いてチタン膜
３を成膜した後、その上に窒化チタン膜４を形成し（図
７（ｃ））、次いでランプアニールを行う。さらに、Ｃ
ＶＤ法により全面にタングステン膜５を成膜する（図７
（ｄ））。原料ガスはＷＦ6を含む混合ガスとする。
とえば以下のようにする。 コリメータのアスペクト比：２ 圧力：２mtorr 基板温度：２００℃ ＤＣパワー：１．５ｋＷ 以上のように異方性スパッタリング法を用いてチタン膜
３を成膜した後、その上に窒化チタン膜４を形成し（図
７（ｃ））、次いでランプアニールを行う。さらに、Ｃ
ＶＤ法により全面にタングステン膜５を成膜する（図７
（ｄ））。原料ガスはＷＦ6を含む混合ガスとする。
【００３９】その後、タングステン膜５をエッチバック
する。このとき、窒化チタン膜４に比べ、タングステン
膜５がより選択的にエッチングされるエッチング条件を
選択することが好ましく、エッチングガスとしては、フ
ッ素を含有する反応ガスが好適に用いられる。エッチバ
ックはヴィアホール外部の領域で窒化チタン膜４が露出
するまで行う（図８（ａ））。窒化チタン膜４露出後、
タングステンに比べ窒化チタン膜４およびチタン膜３が
より選択的にエッチングされる条件を用い、さらにエッ
チングを続行する。これにより、ヴィアホール外部の窒
化チタン膜４およびチタン膜３を除去する。このエッチ
ングにより、図８（ｂ）のようにタングステン膜５が突
出した形態とする。このような形態にするため、層間絶
縁膜２上に堆積されるチタン膜３と窒化チタン膜４の積
層膜厚は、タングステン膜５をオーバーエッチングした
ときプラグ上部に生ずる窪み量と同等またはそれ以上と
することが望ましい。上記エッチングに際しては、窒化
チタン膜４等をより選択的にエッチングするため、エッ
チングガスとして塩素含有ガスを用いることが好まし
い。
する。このとき、窒化チタン膜４に比べ、タングステン
膜５がより選択的にエッチングされるエッチング条件を
選択することが好ましく、エッチングガスとしては、フ
ッ素を含有する反応ガスが好適に用いられる。エッチバ
ックはヴィアホール外部の領域で窒化チタン膜４が露出
するまで行う（図８（ａ））。窒化チタン膜４露出後、
タングステンに比べ窒化チタン膜４およびチタン膜３が
より選択的にエッチングされる条件を用い、さらにエッ
チングを続行する。これにより、ヴィアホール外部の窒
化チタン膜４およびチタン膜３を除去する。このエッチ
ングにより、図８（ｂ）のようにタングステン膜５が突
出した形態とする。このような形態にするため、層間絶
縁膜２上に堆積されるチタン膜３と窒化チタン膜４の積
層膜厚は、タングステン膜５をオーバーエッチングした
ときプラグ上部に生ずる窪み量と同等またはそれ以上と
することが望ましい。上記エッチングに際しては、窒化
チタン膜４等をより選択的にエッチングするため、エッ
チングガスとして塩素含有ガスを用いることが好まし
い。
【００４０】次いで全面にアルミニウム膜を含む配線膜
を形成後、エッチングによりパターニングを行い、タン
グステン膜５の上部に上部配線１０を形成する（図８
（ｃ））。以上のようにしてタングステンプラグを含む
半導体装置が完成する。
を形成後、エッチングによりパターニングを行い、タン
グステン膜５の上部に上部配線１０を形成する（図８
（ｃ））。以上のようにしてタングステンプラグを含む
半導体装置が完成する。
【００４１】本実施形態のプロセスによれば、チタン膜
３を通常よりも厚く形成しているため、図８（ｂ）のよ
うにタングステン膜を突出させることができ、タングス
テンプラグのプラグロスを防止することができる。ま
た、チタン膜の成膜を異方性スパッタリング法を用いて
形成しているため、チタン膜を厚く成膜してもヴィアホ
ールの内部の埋め込み不良や抵抗上昇を招くことがな
い。
３を通常よりも厚く形成しているため、図８（ｂ）のよ
うにタングステン膜を突出させることができ、タングス
テンプラグのプラグロスを防止することができる。ま
た、チタン膜の成膜を異方性スパッタリング法を用いて
形成しているため、チタン膜を厚く成膜してもヴィアホ
ールの内部の埋め込み不良や抵抗上昇を招くことがな
い。
【００４２】（第３の実施形態）第１、第２の実施形態
において、チタン成膜の成膜方法をロングスロースパッ
タ法に代えることもできる。図１３はコリメートスパッ
タ法を実施するためのスパッタ装置の模式図である。装
置の構成は通常のスパッタ装置とほぼ同様である。半導
体基板３２が基板ホルダー３１に保持され、ターゲット
３５と平行に配置されている。ターゲット３５には直流
電源３４が接続されており、また、ターゲット３５の半
導体基板３２に面している側と反対側にはマグネット３
３が配されている。電圧印加によりターゲット３５から
スパッタ粒子３９が放出する。通常スパッタ法は２．０
〜１０．０ｍＴｏｒｒ程度の圧力で行うが、この方法は
たとえば１．０ｍＴｏｒｒ以下の低圧の下でスパッタを
行い、さらにターゲット３５と基板３２の距離を通常の
スパッタ法の約３〜６倍程度として行う。低圧であるた
めスパッタ粒子の速度が小さく、平均自由行程は長くな
る。したがってターゲット３５から放出されたスパッタ
粒子３９は多重散乱されることなく直進する。さらにタ
ーゲット３５と基板３２の間の距離が長いため、ターゲ
ット３５から斜め方向に放出されたスパッタ粒子は装置
３０の側壁に付着する。このため、基板に対して入射す
るスパッタ粒子はほとんどが垂直入射粒子のみとなり、
その結果、半導体基板３２に対して垂直入射する異方性
スパッタ粒子を選択的に堆積させることができるのであ
る。
において、チタン成膜の成膜方法をロングスロースパッ
タ法に代えることもできる。図１３はコリメートスパッ
タ法を実施するためのスパッタ装置の模式図である。装
置の構成は通常のスパッタ装置とほぼ同様である。半導
体基板３２が基板ホルダー３１に保持され、ターゲット
３５と平行に配置されている。ターゲット３５には直流
電源３４が接続されており、また、ターゲット３５の半
導体基板３２に面している側と反対側にはマグネット３
３が配されている。電圧印加によりターゲット３５から
スパッタ粒子３９が放出する。通常スパッタ法は２．０
〜１０．０ｍＴｏｒｒ程度の圧力で行うが、この方法は
たとえば１．０ｍＴｏｒｒ以下の低圧の下でスパッタを
行い、さらにターゲット３５と基板３２の距離を通常の
スパッタ法の約３〜６倍程度として行う。低圧であるた
めスパッタ粒子の速度が小さく、平均自由行程は長くな
る。したがってターゲット３５から放出されたスパッタ
粒子３９は多重散乱されることなく直進する。さらにタ
ーゲット３５と基板３２の間の距離が長いため、ターゲ
ット３５から斜め方向に放出されたスパッタ粒子は装置
３０の側壁に付着する。このため、基板に対して入射す
るスパッタ粒子はほとんどが垂直入射粒子のみとなり、
その結果、半導体基板３２に対して垂直入射する異方性
スパッタ粒子を選択的に堆積させることができるのであ
る。
【００４３】上記実施の形態１〜３においては、ホール
径０．３μｍ以下の例について説明した。本発明はこの
ようなホール径に限定されるものではないが、ホール
（凹部）の径が０．３μｍ以下、特に０．２５μｍ以下
の半導体装置に適用した場合、一層顕著な効果を発揮す
る。このような微細化されたホールのプラグ形成プロセ
スでは、プラグ材料であるタングステンの成膜不良が起
こりやすく、一方、成膜性を良好にしようとするとバリ
アメタル膜の設計等の自由度が制限されることとなるた
め、プラグロスの防止と良好な成膜性を両立させること
が特に困難となるからである。
径０．３μｍ以下の例について説明した。本発明はこの
ようなホール径に限定されるものではないが、ホール
（凹部）の径が０．３μｍ以下、特に０．２５μｍ以下
の半導体装置に適用した場合、一層顕著な効果を発揮す
る。このような微細化されたホールのプラグ形成プロセ
スでは、プラグ材料であるタングステンの成膜不良が起
こりやすく、一方、成膜性を良好にしようとするとバリ
アメタル膜の設計等の自由度が制限されることとなるた
め、プラグロスの防止と良好な成膜性を両立させること
が特に困難となるからである。
【００４４】
【発明の効果】以上説明したように本発明によれば、タ
ングステンプラグの密着膜であるチタン膜の成膜に際
し、成膜方法としてイオンメタルプラズマ法等の異方性
スパッタリング法を採用し、かつ、膜厚を１００ｎｍ以
上と厚くしている。このため、密着膜を除去した際、タ
ングステン膜が突出した形態となる。これにより、ホー
ル内の埋め込み性の低下、プラグの抵抗上昇、およびト
レンチングの発生を招くことなく、タングステンプラグ
のプラグロスを防止することができる。
ングステンプラグの密着膜であるチタン膜の成膜に際
し、成膜方法としてイオンメタルプラズマ法等の異方性
スパッタリング法を採用し、かつ、膜厚を１００ｎｍ以
上と厚くしている。このため、密着膜を除去した際、タ
ングステン膜が突出した形態となる。これにより、ホー
ル内の埋め込み性の低下、プラグの抵抗上昇、およびト
レンチングの発生を招くことなく、タングステンプラグ
のプラグロスを防止することができる。
【図１】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図３】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図４】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図５】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図７】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図８】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図９】従来の半導体装置の製造方法における課題を説
明するための図である。
明するための図である。
【図１０】通常の等方性スパッタリングを行うためのス
パッタ装置の模式図である。
パッタ装置の模式図である。
【図１１】イオンメタルプラズマ法を行うためのスパッ
タ装置の模式図である。
タ装置の模式図である。
【図１２】コリメートスパッタ法を行うためのスパッタ
装置の模式図である。
装置の模式図である。
【図１３】ロングスロースパッタ法を行うためのスパッ
タ装置の模式図である。
タ装置の模式図である。
１ 半導体基板
２ 層間絶縁膜
３ チタン膜
４ 窒化チタン膜
５ タングステン膜
６ アルミ配線
７ 層間絶縁膜
８ 層間絶縁膜
９ 下層配線
１０ 上層配線
１１ 不純物拡散層
２０ コンタクトホール
２１ ヴィアホール
３０ チャンバ
３１ 基板ホルダー
３２ 半導体基板
３３ マグネット
３４ 直流電源
３５ ターゲット
３６ コイル
３７ スパッタ粒子
３８ スパッタ粒子
３９ スパッタ粒子
フロントページの続き
(56)参考文献 特開 平10−65004（ＪＰ，Ａ)
特開 平５−326517（ＪＰ，Ａ)
特開 平10−312973（ＪＰ，Ａ)
特開 平４−142062（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
H01L 21/768
H01L 21/3065
Claims (3)
- 【請求項１】 半導体基板上の絶縁膜に設ける凹部内に
埋め込み形成されたタングステンプラグを具えた半導体
装置の製造方法であって、 半導体基板上に絶縁膜を形成し、該絶縁膜に前記凹部を
形成する工程と、 前記絶縁膜の上面および凹部の内壁を被覆するチタン膜
を、 前記凹部内壁に形成される膜厚と比較して、該凹部の外
部に形成される膜厚を厚くしつつ、前記絶縁膜上に形成
される膜厚を１００ｎｍ以上として、該被覆チタン膜を
形成する工程と、 さらに、該チタン膜上に窒化チタン膜を積層形成し、積
層膜に作製する工程と、 前記窒化チタン膜上にタングステン膜を形成し、前記凹
部内を埋め込むとともに、前記絶縁膜上を覆うタングス
テン膜に作製する工程と、 前記タングステン膜をエッチングし、絶縁膜の上面部に
おいて、前記窒化チタン膜が露出するまで、タングステ
ン膜をエッチバックする工程と、 前記窒化チタン膜とチタン膜とからなる積層膜をエッチ
ングし、絶縁膜の上面部において、該絶縁膜の上面が露
出するとともに、前記凹部内を埋め込むタングステン膜
の上面が、前記露出される絶縁膜の上面位置より突出す
る形態に積層膜をエッチバックする工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記タングステン膜をエッチバックする
工程では、 タングステン膜のエッチング条件として、前記窒化チタ
ン膜と比べて、該タングステン膜がより選択的にエッチ
ングされる条件を選択することを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記積層膜をエッチバックする工程で
は、 前記積層膜を構成する窒化チタン膜とチタン膜のエッチ
ング条件として、前記タングステン膜と比べて、該窒化
チタン膜およびチタン膜がより選択的にエッチングされ
る条件を選択することを特徴とする請求項１に記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23050099A JP3408463B2 (ja) | 1999-08-17 | 1999-08-17 | 半導体装置の製造方法 |
| KR1020000047157A KR20010030091A (ko) | 1999-08-17 | 2000-08-16 | 반도체 장치의 제조방법 |
| US10/060,569 US6610597B2 (en) | 1999-08-17 | 2002-01-29 | Method of fabricating a semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23050099A JP3408463B2 (ja) | 1999-08-17 | 1999-08-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053026A JP2001053026A (ja) | 2001-02-23 |
| JP3408463B2 true JP3408463B2 (ja) | 2003-05-19 |
Family
ID=16908751
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23050099A Expired - Lifetime JP3408463B2 (ja) | 1999-08-17 | 1999-08-17 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3408463B2 (ja) |
| KR (1) | KR20010030091A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1999
- 1999-08-17 JP JP23050099A patent/JP3408463B2/ja not_active Expired - Lifetime
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2000
- 2000-08-16 KR KR1020000047157A patent/KR20010030091A/ko not_active Application Discontinuation
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2002
- 2002-01-29 US US10/060,569 patent/US6610597B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020081850A1 (en) | 2002-06-27 |
| US6610597B2 (en) | 2003-08-26 |
| JP2001053026A (ja) | 2001-02-23 |
| KR20010030091A (ko) | 2001-04-16 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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