JP4623712B2 - 階調電圧選択回路、ドライバ回路、液晶駆動回路、液晶表示装置 - Google Patents
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Description
液晶駆動回路は、m個(mは2以上の整数)のゲートドライバ回路102−1〜102−mと、n個(nは2以上の整数)のソースドライバ回路103−1〜103−nと、電源回路104とを具備している。
表示部101は、(m×n)個の画素110を備えている。(m×n)個の画素110の各々は、画素電極111と、画素電極111に対向する対向電極112と、そのドレインが画素電極111に接続された薄膜トランジスタ(Thin Film Transister:TFT)113とを備えている。
電源回路104は、直列接続された複数の抵抗素子を備えている。電源回路104は、外部電圧と接地電圧とを複数の抵抗素子により分圧し、X個(例示;X=9)の異なる基準電圧を生成する。X個の基準電圧は、n個のソースドライバ回路103−1〜103−nに供給される。
ソースドライバ回路103−1〜103−nは、それぞれ信号線106−1〜106−nを介して表示部101に接続されている。信号線106−j(j=1、2、…、n)は、n列のうちの第j列に属するm個の画素110の薄膜トランジスタ113のソースに接続されている。ソースドライバ回路103−1〜103−nには、それぞれ、電源回路104からX個の基準電圧が供給される。また、ソースドライバ回路103−1〜103−nには、1水平期間において、それぞれ、外部からソース制御信号108と表示用データD1〜Dnとが供給される。表示用データD1〜Dnはデジタル階調データである。ソースドライバ回路103−jは、電源回路104からのX個の基準電圧と、外部からのソース制御信号108とに基づいて、表示用データDjに応じた階調電圧を表示部1に信号線106−jを介して出力する。
第i行目、第j列目の画素110の薄膜トランジスタ113は、ゲート線105−iに走査電圧が印加され、信号線106−jに階調電圧が印加されたとき、その画素110の画素電極111と対向電極112との間に階調電圧を印加する。
ソースドライバ回路103−1〜103−mのラッチ回路123は、ソースドライバ回路103−1〜103−mのデータレジスタ102の出力を同タイミングでラッチする。
ソースドライバ回路103−jのレベルシフタ124は、ソースドライバ回路103−jのラッチ回路123の出力のレベル変換を行う。
ソースドライバ回路103−jの直列抵抗分圧回路127は、直列接続された複数の抵抗素子を備えている。この直列抵抗分圧回路127は、電源回路104からのX個の基準電圧を複数の抵抗素子により分圧し、Y個(Y>X)の異なる電圧を生成する。
ソースドライバ回路103−jの階調電圧選択回路125は、ソースドライバ回路103−jの直列抵抗分圧回路127により生成されたY個の電圧と、ソースドライバ回路103−jのレベルシフタ124の出力(表示用データDj)とに基づいて、Z個(Z>Y)の出力階調電圧を生成する。この階調電圧選択回路125は、Z個の出力階調電圧のうち、表示用データDjに応じた出力階調電圧を選択する。ソースドライバ回路103−jのバッファアンプ126は、ソースドライバ回路103−jの階調電圧選択回路125により選択された出力階調電圧を信号線106−jに出力する。
ここで、上記のXを9とし、X個の基準電圧を基準電圧V0〜V8として表すものとする。また、直列抵抗分圧回路127が備える複数の抵抗素子を、直列接続された抵抗素子R0〜R15として表すものとする。
抵抗素子R0〜R15の両端子のうちの一方の端子には、それぞれノードT0〜T15が接続されている。抵抗素子R0〜R15の他方の端子には、それぞれノードT1〜T16が接続されている。ノードT1〜T16のうち、偶数番目のノードT0、T2、T4、T6、T8、T10、T12、T14、T16には、それぞれ基準電圧V0〜V8が印加されている。
第1のスイッチング部131は、MOSトランジスタであるY個のスイッチS00〜S16を含んでいる。スイッチS00〜S16の一端には、それぞれノードT0〜T16が接続されている。スイッチS00、S02、S04、S06、S08、S10、S12、S14、S16の他端には、ノードTaが接続されている。スイッチS01、S03、S05、S07、S09、S11、S13、S15の他端には、ノードTeが接続されている。
階調電圧制御部130は、出力階調電圧V00’〜V63’のうち、表示用データDjに応じた出力階調電圧を選択するために、図4に示されるような制御を第1のスイッチング部131、第2のスイッチング部133に対して行なう。
このとき、スイッチS00は、制御信号に応じてオンし、ノードT0に印加された階調電圧を選択する。スイッチS00により選択された階調電圧は、ノードTaに印加される。
また、スイッチS01は、制御信号に応じてオンし、ノードT1に印加された階調電圧を選択する。スイッチS01により選択された階調電圧は、ノードTeに印加される。
中間階調電圧生成部132は、ノードTaに印加された階調電圧と、ノードTeに印加された階調電圧との間の階調電圧を4等分に分圧して3個の中間階調電圧を生成する。3個の中間階調電圧は、それぞれノードTb、Tc、Tdに印加される。
スイッチSaは、制御信号に応じてオンし、ノードTaに印加された階調電圧を出力階調電圧V00’として出力する。出力階調電圧V00’はノードToutに印加され、バッファアンプ126に供給される。
このとき、スイッチS00は、制御信号に応じてオンし、ノードT0に印加された階調電圧を選択する。スイッチS00により選択された階調電圧はノードTaに印加される。
また、スイッチS01は、制御信号に応じてオンし、ノードT1に印加された階調電圧を選択する。スイッチS01により選択された階調電圧はノードTeに印加される。
中間階調電圧生成部132は、ノードTaに印加された階調電圧と、ノードTeに印加された階調電圧との間の階調電圧を4等分に分圧して3個の中間階調電圧を生成する。3個の中間階調電圧は、それぞれノードTb、Tc、Tdに印加される。
スイッチSbは、制御信号に応じてオンし、ノードTbに印加された中間階調電圧を出力階調電圧V01’として出力する。出力階調電圧V01’はノードToutに印加され、バッファアンプ126に供給される。
ソースドライバ回路の出力数(ソースドライバ回路103−1〜103−n)は、近年では解像度の増大により、数百以上である。即ち、上記nが数百以上の値である。ソースドライバ回路103−1〜103−nが同時に同じ出力階調電圧を選択する場合を考慮すると、中間階調電圧生成部132に流れる電流の誤差を抑えるためには、中間階調電圧生成部132の抵抗素子Ra、Rb、Rc、Rdの抵抗値として、数メガオーム以上の非常に高い値が必要となる。
前記液晶駆動回路は、複数のドライバ回路(3−1〜3−n)と、基準電圧を発生する電源回路(4)とを具備している。
前記複数のドライバ回路の各々(3−j)(j=1、2、…、n)は、第1表示用データ又は第2表示用データが供給される階調電圧選択回路(25)と、前記基準電圧を分圧して複数の階調電圧を生成し、前記階調電圧選択回路(25)に供給する直列抵抗分圧回路(27)とを具備している。
本発明の階調電圧選択回路(25)は、複数の階調電圧に対応付けられた複数の階調選択MOSトランジスタ群(31;SS0〜SS16)と、直列接続されたM個(Mは、1以上の整数)の中間階調電圧生成MOSトランジスタ群(32;SSa、SSb)と、スイッチング部(33;S2〜S4)と、第1表示用データに応じて第1制御信号を供給し、第2表示用データに応じて第2制御信号を供給する制御部(30)とを具備している。
前記第1制御信号又は前記第2制御信号に応じて、第1階調選択MOSトランジスタ群(SS0)は、第1階調電圧(Va)を選択し、第2階調選択MOSトランジスタ群(SS1)は、前記第1階調電圧(Va)の次の第2階調電圧(Vb)を選択する。
前記第1階調選択MOSトランジスタ群(SS0)と前記M個の中間階調電圧生成MOSトランジスタ群(SSa、SSb)と前記第2階調選択MOSトランジスタ群(SS1)は、前記第2制御信号に応じて、前記第1階調電圧(Va)と前記第2階調電圧(Vb)との間の階調電圧を(M+2)個に分圧して(M+1)個の中間階調電圧を生成する。
前記スイッチング部(S2〜S4)は、前記第1制御信号に応じて、前記第1階調選択MOSトランジスタ群(SS0)により選択された前記第1階調電圧(Va)を表示部(1)に出力し、前記第2制御信号に応じて、前記(M+1)個の中間階調電圧のうちの1つを選択して前記表示部(1)に出力する。
前記(M+1)個の中間階調電圧は、前記第1階調選択MOSトランジスタ群(SS0)と前記M個の中間階調電圧生成MOSトランジスタ群(SSa、SSb)と前記第2階調選択MOSトランジスタ群(SS1)のオン抵抗により決定される。
本発明では、階調電圧選択回路(25)において、前記第1階調選択MOSトランジスタ群(SS0)と前記M個の中間階調電圧生成MOSトランジスタ群(SSa、SSb)と前記第2階調選択MOSトランジスタ群(SS1)が、前記第2制御信号に応じて、前記第1階調電圧と前記第2階調電圧との間の階調電圧を(M+2)等分に分圧して前記(M+1)個の中間階調電圧を生成する。このとき、前記第1階調選択MOSトランジスタ群(SS0)と前記M個の中間階調電圧生成MOSトランジスタ群(SSa、SSb)と前記第2階調選択MOSトランジスタ群(SS1)のオン抵抗により数メガオーム以上の高抵抗を得ることができる。即ち、本発明では、前記階調電圧選択回路(25)において、数メガオーム以上の抵抗値を有する抵抗素子を用いずに、上記のオン抵抗により数メガオーム以上の高抵抗を得ることができる。このため、各出力階調電圧の電圧レベルが変動しない。
前記M個の中間階調電圧生成MOSトランジスタ群(SSa、SSb)のうちの制御用中間階調電圧生成MOSトランジスタ群(SSa)のJ個(Jは、1≦J≦Nを満たす整数)のMOSトランジスタには、前記第2制御信号が供給される。
前記制御用中間階調電圧生成MOSトランジスタ群(SSa)の(N−J)個のMOSトランジスタには、常時オンするための第3制御信号が供給される。
前記M個の中間階調電圧生成MOSトランジスタ群(SSa、SSb)のうち、前記制御用中間階調電圧生成MOSトランジスタ群(SSa)以外の中間階調電圧生成MOSトランジスタ群(SSb)の前記N個のMOSトランジスタには、前記第3制御信号が供給される。
前記制御部(30)は、前記第1表示用データに応じて前記第1制御信号を前記第1階調選択MOSトランジスタ群(SS0)と、前記第2階調選択MOSトランジスタ群(SS1)と、前記(M+1)個のスイッチのうちの第1スイッチ(S2)とに供給する。
前記第1スイッチ(S2)は、前記第1制御信号に応じて、前記第1階調選択MOSトランジスタ群(SS0)により選択された前記第1階調電圧(Va)を前記表示部(1)に出力ノード(Tout)を介して出力する。
前記制御部(30)は、前記第2表示用データに応じて前記第2制御信号を前記第1階調選択MOSトランジスタ群(SS0)と、前記第2階調選択MOSトランジスタ群(SS1)と、前記制御用中間階調電圧生成MOSトランジスタ群(SSa)の前記J個のMOSトランジスタと、前記(M+1)個のスイッチのうちの第Iスイッチ{Iは、1≦I≦(M+1)を満たす整数}(S2〜S4のいずれか)とに供給する。
前記第Iスイッチは、前記第2制御信号に応じて、前記(M+1)個の中間階調電圧のうちの第I中間階調電圧を前記表示部(1)に前記出力ノード(Tout)を介して出力する。
前記抵抗部(Rss0、Rss1、Rssa、Rssb)は、前記第1階調選択MOSトランジスタ群(SS0)に直列接続された第1抵抗素子(Rss0)と、前記第2階調選択MOSトランジスタ群(SS1)に直列接続された第2抵抗素子(Rss1)と、前記M個の中間階調電圧生成MOSトランジスタ群(SSa、SSb)とそれぞれ交互に接続されたM個の抵抗素子(Rssa、Rssb)とを含んでいる。
前記(M+1)個の中間階調電圧は、前記オン抵抗と前記抵抗部(Rss0、Rss1、Rssa、Rssb)の抵抗とにより決定される。
前記制御部(30)は、前記第1制御信号又は前記第2制御信号を出力するときに、パルス信号である第4制御信号を前記プリチャージ用スイッチング部(SW11)に供給する。
前記プリチャージ用スイッチング部(SW11)は、前記第4制御信号に応じて、前記出力ノード(Tout)に供給される電圧を前記第1階調電圧(Va)にプリチャージする。
前記第1スイッチ(S2)は、前記第1制御信号に応じて、前記第1階調電圧(Va)を前記出力ノード(Tout)に供給し、前記出力ノード(Tout)には、前記第1階調電圧(Va)がプリチャージされた後に前記第1スイッチ(S2)からの前記第1階調電圧(Va)が供給される。
前記第Iスイッチは、前記第2制御信号に応じて、前記第I中間階調電圧を前記出力ノード(Tout)に供給し、前記出力ノード(Tout)には、前記第1階調電圧(Va)がプリチャージされた後に前記第Iスイッチからの前記第I中間階調電圧が供給される。
また、本発明の階調電圧選択回路、ドライバ回路、液晶駆動回路、液晶表示装置によれば、回路規模を小さくすることができるため、液晶駆動回路を搭載するチップのチップサイズを小さくすることができ、薄型のニーズに対応する。
図5は、本発明の第1実施形態による液晶表示装置の構成を示す。第1実施形態による液晶表示装置は、チップ上に設けられた液晶駆動回路と、液晶パネルである表示部1とを具備している。
液晶駆動回路は、m個(mは2以上の整数)のゲートドライバ回路2−1〜2−mと、n個(nは2以上の整数)のソースドライバ回路3−1〜3−nと、電源回路4とを具備している。
表示部1は、(m×n)個の画素10を備えている。(m×n)個の画素10の各々は、画素電極11と、画素電極11に対向する対向電極12と、そのドレインが画素電極11に接続された薄膜トランジスタ(Thin Film Transister:TFT)13とを備えている。
電源回路4は、直列接続された複数の抵抗素子を備えている。電源回路4は、外部電圧と接地電圧とを複数の抵抗素子により分圧し、X個(例示;X=9)の異なる基準電圧を生成する。X個の基準電圧は、n個のソースドライバ回路3−1〜3−nに供給される。
ソースドライバ回路3−1〜3−nは、それぞれ信号線6−1〜6−nを介して表示部1に接続されている。信号線6−j(j=1、2、…、n)は、n列のうちの第j列に属するm個の画素10の薄膜トランジスタ13のソースに接続されている。ソースドライバ回路3−1〜3−nには、それぞれ、電源回路4からX個の基準電圧が供給される。また、ソースドライバ回路3−1〜3−nには、1水平期間において、それぞれ、外部からソース制御信号8と表示用データD1〜Dnとが供給される。表示用データD1〜Dnはデジタル階調データである。ソースドライバ回路3−jは、電源回路4からのX個の基準電圧と、外部からのソース制御信号8とに基づいて、表示用データDjに応じた階調電圧を表示部1に信号線6−jを介して出力する。
第i行目、第j列目の画素10の薄膜トランジスタ13は、ゲート線5−iに走査電圧が印加され、信号線6−jに階調電圧が印加されたとき、その画素10の画素電極11と対向電極12との間に階調電圧を印加する。
ソースドライバ回路3−1〜3−mのラッチ回路23は、ソースドライバ回路3−1〜3−mのデータレジスタ2の出力を同タイミングでラッチする。
ソースドライバ回路3−jのレベルシフタ24は、ソースドライバ回路3−jのラッチ回路23の出力のレベル変換を行う。
ソースドライバ回路3−jの直列抵抗分圧回路27は、直列接続された複数の抵抗素子を備えている。この直列抵抗分圧回路27は、電源回路4からのX個の基準電圧を複数の抵抗素子により分圧し、Y個(Y>X)の異なる階調電圧を生成する。
ソースドライバ回路3−jの階調電圧選択回路25は、ソースドライバ回路3−jの直列抵抗分圧回路27により生成されたY個の階調電圧と、ソースドライバ回路3−jのレベルシフタ24の出力(表示用データDj)とに基づいて、Z個(Z>Y)の出力階調電圧を生成する。この階調電圧選択回路25は、Z個の出力階調電圧のうち、表示用データDjに応じた出力階調電圧を選択する。ソースドライバ回路3−jのバッファアンプ26は、ソースドライバ回路3−jの階調電圧選択回路25により選択された出力階調電圧を信号線6−jに出力する。
M個の中間階調電圧生成MOSトランジスタ群のうちの少なくとも1つは制御用中間階調電圧生成MOSトランジスタ群である。制御用中間階調電圧生成MOSトランジスタ群のJ個(Jは、1≦J≦Nを満たす整数)のMOSトランジスタには、第2制御信号が階調電圧制御部30から供給される。
制御用中間階調電圧生成MOSトランジスタ群の(N−J)個のMOSトランジスタには、常時オンするための第3制御信号が供給される。M個の中間階調電圧生成MOSトランジスタ群のうち、制御用中間階調電圧生成MOSトランジスタ群以外の中間階調電圧生成MOSトランジスタ群のN個のMOSトランジスタには、第3制御信号が供給される。
このとき、第1制御信号に応じて、第1階調選択MOSトランジスタ群は、Y個の階調電圧のうちの第1階調電圧を選択し、第2階調選択MOSトランジスタ群は、Y個の階調電圧のうち、第1階調電圧の次の第2階調電圧を選択する。第1スイッチは、第1制御信号に応じて、第1階調選択MOSトランジスタ群により選択された第1階調電圧を出力する。第1スイッチにより出力された第1階調電圧は、上記のZ個の出力階調電圧のうちの1つの出力階調電圧としてバッファアンプ26に出力される。
このとき、第2制御信号に応じて、第1階調選択MOSトランジスタ群は、Y個の階調電圧のうちの第1階調電圧を選択し、第2階調選択MOSトランジスタ群は、Y個の階調電圧のうち、第1階調電圧の次の第2階調電圧を選択する。また、制御用中間階調電圧生成MOSトランジスタ群のJ個のMOSトランジスタに第2制御信号が供給されたとき、第1階調選択MOSトランジスタ群とM個の中間階調電圧生成MOSトランジスタ群と第2階調選択MOSトランジスタ群とがこの順に接続される。このとき、第1階調選択MOSトランジスタ群とM個の中間階調電圧生成MOSトランジスタ群と第2階調選択MOSトランジスタ群は、第2制御信号に応じて、第1階調電圧と第2階調電圧との間の階調電圧を(M+2)等分に分圧して(M+1)個の中間階調電圧を生成する。この(M+1)個の中間階調電圧は、第1階調選択MOSトランジスタ群とM個の中間階調電圧生成MOSトランジスタ群と第2階調選択MOSトランジスタ群のオン抵抗により決定される。第Iスイッチは、第2制御信号に応じて、(M+1)個の中間階調電圧のうちの第I中間階調電圧を選択して出力する。第Iスイッチにより出力された第I中間階調電圧は、上記のZ個の出力階調電圧のうちの1つの出力階調電圧としてバッファアンプ26に出力される。
本発明の液晶表示装置の階調電圧選択回路25では、第1階調選択MOSトランジスタ群とM個の中間階調電圧生成MOSトランジスタ群と第2階調選択MOSトランジスタ群が、第2制御信号に応じて、第1階調電圧と第2階調電圧との間の階調電圧を(M+2)等分に分圧して(M+1)個の中間階調電圧を生成する。このとき、第1階調選択MOSトランジスタ群とM個の中間階調電圧生成MOSトランジスタ群と第2階調選択MOSトランジスタ群のオン抵抗により数メガオーム以上の高抵抗を得ることができる。このため、各出力階調電圧の電圧レベルが変動しない。
このように、本発明の液晶表示装置では、回路規模を小さくすることができるため、液晶駆動回路を搭載するチップのチップサイズを小さくすることができ、薄型のニーズに対応できる。
また、本発明の液晶表示装置では、第1階調選択MOSトランジスタ群、M個の中間階調電圧生成MOSトランジスタ群、第2階調選択MOSトランジスタ群を構成するMOSトランジスタの上層のポリ配線による抵抗(ポリ抵抗)を使って上記のオン抵抗を生成する。このため、Mがいくつであっても、MOSトランジスタ自体の面積は増えない。そのポリ抵抗は、例えば300kΩ程度である。
ここで、上記のXを9とし、X個の基準電圧を基準電圧V0〜V8として表すものとする。また、直列抵抗分圧回路27が備える複数の抵抗素子を、直列接続された抵抗素子R0〜R15として表すものとする。
抵抗素子R0〜R15の両端子のうちの一方の端子には、それぞれノードT0〜T15が接続されている。抵抗素子R0〜R15の他方の端子には、それぞれノードT1〜T16が接続されている。ノードT1〜T16のうち、偶数番目のノードT0、T2、T4、T6、T8、T10、T12、T14、T16には、それぞれ基準電圧V0〜V8が印加(供給)されている。
階調選択MOSトランジスタ群SS0〜SS16の1段目のMOSトランジスタには、それぞれノードT0〜T16が接続されている。階調選択MOSトランジスタ群SS0、SS2、SS4、SS6、SS8、SS10、SS12、SS14、SS16の最終段目のMOSトランジスタには、ノードTaが接続されている。階調選択MOSトランジスタ群SS1、SS3、SS5、SS7、SS9、SS11、SS13、SS15の最終段目のMOSトランジスタには、ノードTcが接続されている。
ここで、上記のMを2とし、中間階調電圧生成部32のM個の中間階調電圧生成MOSトランジスタ群を中間階調電圧生成MOSトランジスタ群SSa、SSbとして表すものとする。
中間階調電圧生成MOSトランジスタ群SSa、SSbの1段目のMOSトランジスタには、それぞれノードTa、Tbが接続されている。中間階調電圧生成MOSトランジスタ群SSa、SSbの最終段目のMOSトランジスタには、それぞれノードTb、Tcが接続されている。
また、上記の制御用中間階調電圧生成MOSトランジスタ群を中間階調電圧生成MOSトランジスタ群SSaとする。
また、上記のJを1とし、中間階調電圧生成MOSトランジスタ群SSaのJ個のMOSトランジスタをスイッチS1、又は、MOSトランジスタS1と称する。
また、中間階調電圧生成MOSトランジスタ群SSaの(N−J)個のMOSトランジスタを中間階調電圧生成MOSトランジスタ群SSa’と称する。
スイッチS2、S3、S4の一端には、それぞれノードTa、Tb、Tcが接続されている。スイッチS2、S3、S4の他端には、出力ノードToutを介してバッファアンプ26が接続されている。
階調電圧制御部30は、出力階調電圧V00’〜V63’のうち、表示用データDjに応じた出力階調電圧を選択するために、図8に示されるような制御を階調選択部31、中間階調電圧生成部32、スイッチング部33に対して行なう。
ここで、階調選択部31の階調選択MOSトランジスタ群SS0〜SS16と、中間階調電圧生成部32の中間階調電圧生成MOSトランジスタ群SSa(中間階調電圧生成MOSトランジスタ群SSa’、スイッチS1)、SSbのN個のMOSトランジスタは、P型MOSトランジスタであるものとする。また、説明を簡単にするために、スイッチング部33のスイッチS2、S3、S4(MOSトランジスタ)は、P型MOSトランジスタであるものとする。この場合、階調電圧制御部30は、表示用データに応じて第1制御信号又は第2制御信号を低レベルにして出力する。
また、中間階調電圧生成MOSトランジスタ群SSa’には、P型MOSトランジスタを常時オンするための制御信号として、電源電圧VSSが供給される。また、中間階調電圧生成MOSトランジスタ群SSbのN個のMOSトランジスタのゲートには、電源電圧VSSが供給される。
この場合、階調選択MOSトランジスタ群SSy0は、第1制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy1は、第1制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第2階調電圧)を選択する。
スイッチS2は、第1制御信号に応じてオンし、ノードTaに印加された階調電圧Vn1である階調電圧Vaを出力階調電圧Vx0’として出力する。出力階調電圧Vx0’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、階調選択MOSトランジスタ群SSy0は、第2制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy1は、第2制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第2階調電圧)を選択する。
スイッチS1は、第2制御信号に応じてオンする。このとき、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成部32(中間階調電圧生成MOSトランジスタ群SSa、SSb)は、第2制御信号に応じて、ノードTy0に印加された階調電圧Vaと、ノードTy1に印加された階調電圧Vbとの間の階調電圧を4等分{(Va+Vb)/4}に分圧して3個の中間階調電圧Vn1、Vn2、Vn3を生成する。3個の中間階調電圧Vn1、Vn2、Vn3は、それぞれ、上記の第1中間階調電圧、第2中間階調電圧、第3中間階調電圧に対応し、それぞれノードTa、Tb、Tcに印加される。図10に示されるように、この中間階調電圧Vn1、Vn2、Vn3は、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成MOSトランジスタ群SSa、SSbのオン抵抗により決定される。
スイッチS2は、第2制御信号に応じてオンし、ノードTaに印加された中間階調電圧Vn1を出力階調電圧Vx1’として出力する。出力階調電圧Vx1’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、スイッチS3は、第2制御信号に応じてオンし、ノードTbに印加された中間階調電圧Vn2を出力階調電圧Vx2’として出力する。出力階調電圧Vx2’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、スイッチS4は、第2制御信号に応じてオンし、ノードTcに印加された中間階調電圧Vn3を出力階調電圧Vx3’として出力する。出力階調電圧Vx3’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、階調選択MOSトランジスタ群SSy1は、第1制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy0は、第1制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第2階調電圧)を選択する。
スイッチS4は、第1制御信号に応じてオンし、ノードTcに印加された階調電圧Vn3である階調電圧Vbを出力階調電圧Vx4’として出力する。出力階調電圧Vx4’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、階調選択MOSトランジスタ群SSy1は、第2制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy0は、第2制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第2階調電圧)を選択する。
スイッチS1は、第2制御信号に応じてオンする。このとき、階調選択MOSトランジスタ群SSy1、SSy0と中間階調電圧生成部32(中間階調電圧生成MOSトランジスタ群SSa、SSb)は、第2制御信号に応じて、ノードTy1に印加された階調電圧Vbと、ノードTy0に印加された階調電圧Vaとの間の階調電圧を4等分{(Va+Vb)/4}に分圧して3個の中間階調電圧Vn1、Vn2、Vn3を生成する。3個の中間階調電圧Vn1、Vn2、Vn3は、それぞれ、上記の第3中間階調電圧、第2中間階調電圧、第1中間階調電圧に対応し、それぞれノードTa、Tb、Tcに印加される。図10に示されるように、この中間階調電圧Vn1、Vn2、Vn3は、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成MOSトランジスタ群SSa、SSbのオン抵抗により決定される。
スイッチS4は、第2制御信号に応じてオンし、ノードTcに印加された中間階調電圧Vn3を出力階調電圧Vx5’として出力する。出力階調電圧Vx5’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、スイッチS3は、第2制御信号に応じてオンし、ノードTbに印加された中間階調電圧Vn2を出力階調電圧Vx6’として出力する。出力階調電圧Vx6’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、スイッチS3は、第2制御信号に応じてオンし、ノードTaに印加された中間階調電圧Vn1を出力階調電圧Vx7’として出力する。出力階調電圧Vx7’は出力ノードToutに印加され、バッファアンプ26に供給される。
本発明の液晶表示装置の階調電圧選択回路25では、階調選択MOSトランジスタ群SSy0と中間階調電圧生成MOSトランジスタ群SSa、SSbと階調選択MOSトランジスタ群SSy1が、第2制御信号に応じて、第1階調電圧と第2階調電圧との間の階調電圧を4等分に分圧して3個の中間階調電圧を生成する。このとき、階調選択MOSトランジスタ群SSy0と中間階調電圧生成MOSトランジスタ群SSa、SSbと階調選択MOSトランジスタ群SSy1のオン抵抗により数メガオーム以上の高抵抗を得ることができる。このため、各出力階調電圧V00’〜V63’の電圧レベルが変動しない。
また、本発明の液晶表示装置によれば、回路規模を小さくすることができるため、液晶駆動回路を搭載するチップのチップサイズを小さくすることができ、薄型のニーズに対応できる。
階調選択部31の階調選択MOSトランジスタ群SS0〜SS16と、中間階調電圧生成部32の中間階調電圧生成MOSトランジスタ群SSa(中間階調電圧生成MOSトランジスタ群SSa’、スイッチS1)、SSbのN個のMOSトランジスタは、N型MOSトランジスタでもよい。また、説明を簡単にするために、スイッチング部33のスイッチS2、S3、S4(MOSトランジスタ)は、N型MOSトランジスタであるものとする。この場合、階調電圧制御部30は、表示用データに応じて第1制御信号又は第2制御信号を高レベルにして出力する。
また、中間階調電圧生成MOSトランジスタ群SSa’には、N型MOSトランジスタを常時オンするための制御信号として、電源電圧VDDが供給される。また、中間階調電圧生成MOSトランジスタ群SSbのN個のMOSトランジスタのゲートには、電源電圧VDDが供給される。
本発明の第2実施形態による液晶表示装置では、第1実施形態と重複する説明を省略する。
第2実施形態における階調電圧選択回路25でも、第1実施形態と同様に、階調選択MOSトランジスタ群SSy0、SSy1、M個の中間階調電圧生成MOSトランジスタ群を構成するMOSトランジスタの上層のポリ配線による抵抗(ポリ抵抗)を使って上記のオン抵抗を生成する。このため、Mを2から4とした場合でも、MOSトランジスタ自体の面積は増えない。そのポリ抵抗は、第1実施形態と同様に、例えば300kΩ程度である。
本発明の第3実施形態による液晶表示装置では、第1実施形態、第2実施形態と重複する説明を省略する。
ここで、上記のMを2とし、階調電圧選択回路25の構成について、図12を用いて具体的に説明する。
この場合、上記の第1抵抗素子を抵抗素子Rss0として表し、上記の第2抵抗素子を抵抗素子Rss1として表し、上記のM個の抵抗素子を抵抗素子Rssa、Rssbとして表すものとする。また、第1実施形態と同様に、中間階調電圧生成部32のM個の中間階調電圧生成MOSトランジスタ群を中間階調電圧生成MOSトランジスタ群SSa、SSbとして表し、スイッチング部33の(M+1)個のスイッチを、MOSトランジスタであるスイッチS2、S3、S4として表すものとする。
抵抗素子Rss1は、階調選択MOSトランジスタ群SSy1に直列接続されている。例えば、階調選択MOSトランジスタ群SSy1の1段目のMOSトランジスタには、ノードTy1が接続され、階調選択MOSトランジスタ群SSy1の最終段目のMOSトランジスタには、抵抗素子Rss1の両端のうちの一端が接続され、抵抗素子Rss1の他端には、ノードTcが接続されている。
M個の抵抗素子は、M個の中間階調電圧生成MOSトランジスタ群とそれぞれ交互に接続されている。例えば、中間階調電圧生成MOSトランジスタ群SSaの1段目のMOSトランジスタには、ノードTaが接続され、中間階調電圧生成MOSトランジスタ群SSaの最終段目のMOSトランジスタには、抵抗素子Rssaの両端のうちの一端が接続され、抵抗素子Rssaの他端には、ノードTbが接続されている。中間階調電圧生成MOSトランジスタ群SSbの1段目のMOSトランジスタには、ノードTbが接続され、中間階調電圧生成MOSトランジスタ群SSbの最終段目のMOSトランジスタには、抵抗素子Rssbの両端のうちの一端が接続され、抵抗素子Rssbの他端には、ノードTcが接続されている。
スイッチS2の両端のうちの一端には、ノードTaが接続され、スイッチS2の他端には、出力ノードToutが接続されている。スイッチS3の両端のうちの一端には、ノードTbが接続され、スイッチS3の他端には、出力ノードToutが接続されている。スイッチS4の両端のうちの一端には、ノードTcが接続され、スイッチS4の他端には、出力ノードToutが接続されている。
この場合、階調選択MOSトランジスタ群SSy0は、第2制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy1は、第2制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第2階調電圧)を選択する。
スイッチS1は、第2制御信号に応じてオンする。このとき、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成部32(中間階調電圧生成MOSトランジスタ群SSa、SSb)は、第2制御信号に応じて、ノードTy0に印加された階調電圧Vaと、ノードTy1に印加された階調電圧Vbとの間の階調電圧を4等分{(Va+Vb)/4}に分圧して3個の中間階調電圧Vn1、Vn2、Vn3を生成する。3個の中間階調電圧Vn1、Vn2、Vn3は、それぞれノードTa、Tb、Tcに印加される。この中間階調電圧Vn1、Vn2、Vn3は、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成MOSトランジスタ群SSa、SSbのオン抵抗と、抵抗素子Rss0、Rss1、Rssa、Rssbの抵抗とにより決定される。
スイッチS2は、第2制御信号に応じてオンし、ノードTaに印加された中間階調電圧Vn1を出力階調電圧Vx1’として出力する。出力階調電圧Vx1’は出力ノードToutに印加され、バッファアンプ26に供給される。
この場合、階調選択MOSトランジスタ群SSy1は、第2制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy0は、第2制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第2階調電圧)を選択する。
スイッチS1は、第2制御信号に応じてオンする。このとき、階調選択MOSトランジスタ群SSy1、SSy0と中間階調電圧生成部32(中間階調電圧生成MOSトランジスタ群SSa、SSb)は、第2制御信号に応じて、ノードTy1に印加された階調電圧Vbと、ノードTy0に印加された階調電圧Vaとの間の階調電圧を4等分{(Va+Vb)/4}に分圧して3個の中間階調電圧Vn1、Vn2、Vn3を生成する。3個の中間階調電圧Vn1、Vn2、Vn3は、それぞれノードTa、Tb、Tcに印加される。この中間階調電圧Vn1、Vn2、Vn3は、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成MOSトランジスタ群SSa、SSbのオン抵抗と、抵抗素子Rss0、Rss1、Rssa、Rssbの抵抗とにより決定される。
スイッチS4は、第2制御信号に応じてオンし、ノードTcに印加された中間階調電圧Vn3を出力階調電圧Vx5’として出力する。出力階調電圧Vx5’は出力ノードToutに印加され、バッファアンプ26に供給される。
本発明の第4実施形態による液晶表示装置では、第3実施形態と重複する説明を省略する。
ここで、上記のMを2とし、階調電圧選択回路25の構成について、図13を用いて具体的に説明する。
この場合、第1プリチャージ用スイッチをプリチャージ用スイッチSW11、第2プリチャージ用スイッチをプリチャージ用スイッチSW12として表すものとする。また、第3実施形態と同様に、上記の第1抵抗素子を抵抗素子Rss0として表し、上記の第2抵抗素子を抵抗素子Rss1として表し、上記のM個の抵抗素子を抵抗素子Rssa、Rssbとして表すものとする。また、第3実施形態と同様に、中間階調電圧生成部32のM個の中間階調電圧生成MOSトランジスタ群を中間階調電圧生成MOSトランジスタ群SSa、SSbとして表し、スイッチング部33の(M+1)個のスイッチを、MOSトランジスタであるスイッチS2、S3、S4として表すものとする。
プリチャージ用スイッチSW12は、直列接続された階調選択MOSトランジスタ群SSy1と抵抗素子Rss1とスイッチS4とに対して、並列接続されている。例えば、階調選択MOSトランジスタ群SSy1の1段目のMOSトランジスタには、ノードTy1が接続され、階調選択MOSトランジスタ群SSy1の最終段目のMOSトランジスタには、抵抗素子Rss1の両端のうちの一端が接続され、抵抗素子Rss1の他端には、ノードTcが接続されている。スイッチS4の両端のうちの一端には、ノードTcが接続され、スイッチS4の他端には、出力ノードToutが接続されている。プリチャージ用スイッチSW12の両端のうちの一端には、階調選択MOSトランジスタ群SSy1の1段目のMOSトランジスタが接続され、プリチャージ用スイッチSW12の他端には、スイッチS4の他端が接続されている。
この場合、階調選択MOSトランジスタ群SSy0は、第1制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy1は、第1制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第2階調電圧)を選択する。
プリチャージ用スイッチSW11は、パルス信号の立上りに応じてオンする。このとき、出力ノードToutに供給される電圧が階調電圧Vaにプリチャージされる。
スイッチS2は、第2制御信号に応じてオンする。
プリチャージ用スイッチSW11は、パルス信号の立下りに応じてオフする。このとき、スイッチS2は、第1制御信号に応じてオンしているため、ノードTaに印加された階調電圧Vn1である階調電圧Vaを出力する。出力ノードToutには、階調電圧Vaがプリチャージされた後に、スイッチS2からの階調電圧Vaが出力階調電圧Vx0’(所望の階調電圧)として供給され、出力階調電圧Vx0’がバッファアンプ26に供給される。
この場合、階調選択MOSトランジスタ群SSy0は、第2制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy1は、第2制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第2階調電圧)を選択する。
プリチャージ用スイッチSW11は、パルス信号の立上りに応じてオンする。このとき、出力ノードToutに供給される電圧が階調電圧Vaにプリチャージされる(図14参照)。
スイッチS1は、第2制御信号に応じてオンする。このとき、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成部32(中間階調電圧生成MOSトランジスタ群SSa、SSb)は、第2制御信号に応じて、ノードTy0に印加された階調電圧Vaと、ノードTy1に印加された階調電圧Vbとの間の階調電圧を4等分{(Va+Vb)/4}に分圧して3個の中間階調電圧Vn1、Vn2、Vn3を生成する。3個の中間階調電圧Vn1、Vn2、Vn3は、それぞれノードTa、Tb、Tcに印加される。この中間階調電圧Vn1、Vn2、Vn3は、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成MOSトランジスタ群SSa、SSbのオン抵抗と、抵抗素子Rss0、Rss1、Rssa、Rssbの抵抗とにより決定される。
スイッチS2は、第2制御信号に応じてオンする。
プリチャージ用スイッチSW11は、パルス信号の立下りに応じてオフする。このとき、スイッチS2は、第2制御信号に応じてオンしているため、ノードTaに印加された中間階調電圧Vn1を出力する。出力ノードToutには、階調電圧Vaがプリチャージされた後に、スイッチS2からの中間階調電圧Vn1が出力階調電圧Vx1’(所望の階調電圧)として供給され、出力階調電圧Vx1’がバッファアンプ26に供給される(図14参照)。
この場合、階調選択MOSトランジスタ群SSy1は、第1制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy0は、第1制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第2階調電圧)を選択する。
プリチャージ用スイッチSW12は、パルス信号の立上りに応じてオンする。このとき、出力ノードToutに供給される電圧が階調電圧Vbにプリチャージされる。
スイッチS4は、第1制御信号に応じてオンする。
プリチャージ用スイッチSW12は、パルス信号の立下りに応じてオフする。このとき、スイッチS4は、第2制御信号に応じてオンしているため、ノードTcに印加された階調電圧Vn3である階調電圧Vbを出力する。出力ノードToutには、階調電圧Vbがプリチャージされた後に、スイッチS4からの階調電圧Vbが出力階調電圧Vx4’(所望の階調電圧)として供給され、出力階調電圧Vx4’がバッファアンプ26に供給される。
この場合、階調選択MOSトランジスタ群SSy1は、第2制御信号に応じてオンし、ノードTy1に印加された階調電圧Vb(第1階調電圧)を選択する。また、階調選択MOSトランジスタ群SSy0は、第2制御信号に応じてオンし、ノードTy0に印加された階調電圧Va(第2階調電圧)を選択する。
プリチャージ用スイッチSW12は、パルス信号の立上りに応じてオンする。このとき、出力ノードToutに供給される電圧が階調電圧Vbにプリチャージされる。
スイッチS1は、第2制御信号に応じてオンする。このとき、階調選択MOSトランジスタ群SSy1、SSy0と中間階調電圧生成部32(中間階調電圧生成MOSトランジスタ群SSa、SSb)は、第2制御信号に応じて、ノードTy1に印加された階調電圧Vbと、ノードTy0に印加された階調電圧Vaとの間の階調電圧を4等分{(Va+Vb)/4}に分圧して3個の中間階調電圧Vn1、Vn2、Vn3を生成する。3個の中間階調電圧Vn1、Vn2、Vn3は、それぞれノードTa、Tb、Tcに印加される。この中間階調電圧Vn1、Vn2、Vn3は、階調選択MOSトランジスタ群SSy0、SSy1と中間階調電圧生成MOSトランジスタ群SSa、SSbのオン抵抗と、抵抗素子Rss0、Rss1、Rssa、Rssbの抵抗とにより決定される。
スイッチS4は、第2制御信号に応じてオンする。
プリチャージ用スイッチSW12は、パルス信号の立下りに応じてオフする。このとき、スイッチS4は、第2制御信号に応じてオンしているため、ノードTcに印加された中間階調電圧Vn3を出力する。出力ノードToutには、階調電圧Vbがプリチャージされた後に、スイッチS4からの中間階調電圧Vn3が出力階調電圧Vx5’(所望の階調電圧)として供給され、出力階調電圧Vx5’がバッファアンプ26に供給される。
2−1〜2−m ゲートドライバ回路
3−1〜3−n ソースドライバ回路
4 電源回路
5−1〜5−m ゲート線
6−1〜6−n
7 ゲート制御信号
8 ソース制御信号
10 画素
11 画素電極
12 対向電極
13 薄膜トランジスタ
21 シフトレジスタ
22 データレジスタ
23 ラッチ回路
24 ラッチ回路
25 階調電圧選択回路
26 バッファアンプ
27 直列抵抗分圧回路
28 シフトパルス
29 転送クロック
30 階調電圧制御部
31 階調選択部
SS0〜S16 階調選択MOSトランジスタ群
32 中間階調電圧生成部
SSa、SSb 中間階調電圧生成MOSトランジスタ群
S1 スイッチ
33 スイッチング部
S2〜S4 スイッチ
Rss0、Rss1、Rssa、Rssb 抵抗素子
SW11、SW12 プリチャージ用スイッチ
Claims (5)
- 基準電圧を分圧して複数の階調電圧を生成する直列抵抗分圧回路に並列に設けられ、MOS(Metal−Oxide−Semiconductor)トランジスタのオン抵抗により前記直列抵抗分圧回路の抵抗値よりも高い抵抗値を得るための階調電圧選択回路であって、
前記複数の階調電圧に対応付けられ、制御信号に応じてオンする複数の階調選択MOSトランジスタ群と、
前記複数の階調選択MOSトランジスタ群のうちの偶数番目の階調選択MOSトランジスタ群が接続された第1ノードと奇数番目の階調選択MOSトランジスタ群が接続された第2ノードとの間に直列接続され、前記制御信号に応じてオンするM個(Mは、1以上の整数)の中間階調電圧生成MOSトランジスタ群と、
各々が表示部に出力ノードを介して接続され、前記第1ノードに接続された第1スイッチと、前記M個の中間階調電圧生成MOSトランジスタ群にノードを介して接続された第2〜Mスイッチと、前記第2ノードに接続された第(M+1)スイッチとを含み、前記制御信号に応じてオンする(M+1)個のスイッチと、
制御部と、
オン抵抗の誤差を低減するための抵抗部と
を具備し、
前記M個の中間階調電圧生成MOSトランジスタ群の各々は、直列接続されたN個(Nは2以上の整数)のMOSトランジスタから構成され、
前記M個の中間階調電圧生成MOSトランジスタ群のうちの少なくとも1つの中間階調電圧生成MOSトランジスタ群を制御用中間階調電圧生成MOSトランジスタ群としたとき、前記制御用中間階調電圧生成MOSトランジスタ群は、J個(Jは、1≦J≦Nを満たす整数)のMOSトランジスタと、前記制御信号が常時供給される(N−J)個のMOSトランジスタとから構成され、
前記M個の中間階調電圧生成MOSトランジスタ群のうちの前記制御用中間階調電圧生成MOSトランジスタ群以外の中間階調電圧生成MOSトランジスタ群が構成する前記N個のMOSトランジスタには、前記制御信号が常時供給され、
前記抵抗部は、前記偶数番目の階調選択MOSトランジスタ群に直列接続された抵抗素子と、前記奇数番目の階調選択MOSトランジスタ群に直列接続された抵抗素子と、前記M個の中間階調電圧生成MOSトランジスタ群にそれぞれ直列接続されたM個の抵抗素子とを含み、
前記制御部は、供給される第1表示用データが前記複数の階調電圧のうちの1つの階調電圧として第1又は2階調電圧を表しているとき、
前記第1表示用データに応じて、前記偶数番目又は奇数番目の階調選択MOSトランジスタ群のうちの、前記第1又は2階調電圧に対応する第1又は2階調選択MOSトランジスタ群を選択し、
前記制御信号を前記第1又は2階調選択MOSトランジスタ群と前記(M+1)個のスイッチのうちの前記第1又は(M+1)スイッチとに供給し、
前記第1又は2階調選択MOSトランジスタ群は、前記制御信号に応じてオンし、前記第1又は2階調電圧を選択し、
前記第1又は(M+1)スイッチは、前記制御信号に応じてオンし、前記第1又は2階調選択MOSトランジスタ群により選択された前記第1又は2階調電圧を前記表示部に前記出力ノードを介して出力し、
前記制御部は、供給される第2表示用データが前記第1階調電圧と前記第2階調電圧との間の中間階調電圧である第I中間階調電圧{Iは、1≦I≦(M+1)を満たす整数}を表しているとき、
前記第2表示用データに応じて、前記第1、2階調電圧にそれぞれ対応する前記第1、2階調選択MOSトランジスタ群を選択し、
前記制御信号を前記第1、2階調選択MOSトランジスタ群と前記制御用中間階調電圧生成MOSトランジスタ群の前記J個のMOSトランジスタと前記(M+1)個のスイッチのうちの前記第I中間階調電圧に対応する第Iスイッチとに供給し、
前記第1、2階調選択MOSトランジスタ群は、それぞれ、前記制御信号に応じてオンし、前記第1、2階調電圧を選択し、
前記M個の中間階調電圧生成MOSトランジスタ群は、前記制御信号に応じてオンし、前記第1階調電圧と前記第2階調電圧との間の階調電圧を(M+2)等分に分圧して(M+1)個の中間階調電圧を生成し、
前記第Iスイッチは、前記制御信号に応じてオンし、前記(M+1)個の中間階調電圧のうちの1つの中間階調電圧である前記第I中間階調電圧を選択して前記表示部に前記出力ノードを介して出力し、
前記(M+1)個の中間階調電圧は、前記第1、2階調選択MOSトランジスタ群及び前記M個の中間階調電圧生成MOSトランジスタ群のオン抵抗と、前記抵抗部の抵抗とにより決定される
階調電圧選択回路。 - 請求項1に記載の階調電圧選択回路において、
前記出力ノードと前記表示部との間に設けられた駆動アンプがオフセット成分をキャンセルする機能を有する場合に、
前記偶数番目の階調選択MOSトランジスタ群及び前記第1スイッチに並列に設けられ、パルス信号に応じてオンする第1プリチャージ用スイッチング部と、
前記奇数番目の階調選択MOSトランジスタ群及び前記第(M+1)スイッチに並列に設けられ、前記パルス信号に応じてオンする第2プリチャージ用スイッチング部と
を更に具備し、
前記制御部は、供給される前記第1表示用データが前記第1又は2階調電圧を表しているとき、
前記第1表示用データに応じて、前記第1又は2階調電圧に対応する前記第1又は2階調選択MOSトランジスタ群を選択し、
前記パルス信号を前記第1又は2プリチャージ用スイッチング部に供給し、
前記パルス信号の供給を停止してから、前記制御信号を前記第1又は2階調選択MOSトランジスタ群と前記第1又は(M+1)スイッチとに供給し、
前記第1又は2階調選択MOSトランジスタ群は、前記制御信号に応じてオンし、前記第1又は2階調電圧を選択し、
前記第1又は2プリチャージ用スイッチング部は、前記パルス信号に応じてオンし、前記出力ノードに供給される電圧を、前記第1又は2階調選択MOSトランジスタ群により選択された前記第1又は2階調電圧にプリチャージし、
前記第1又は(M+1)スイッチは、前記制御信号に応じてオンし、前記第1又は2階調選択MOSトランジスタ群により選択された前記第1又は2階調電圧を前記出力ノードに供給し、
前記出力ノードには、前記第1又は2階調電圧がプリチャージされた後に前記第1又は(M+1)スイッチからの前記第1又は2階調電圧が供給され、
前記制御部は、供給される前記第2表示用データが前記第I中間階調電圧を表しているとき、
前記第2表示用データに応じて、前記第1、2階調電圧にそれぞれ対応する前記第1、2階調選択MOSトランジスタ群を選択し、
前記第1階調電圧が前記第2階調電圧より低い場合、前記パルス信号を前記第1プリチャージ用スイッチング部に供給し、
前記第2階調電圧が前記第1階調電圧より低い場合、前記パルス信号を前記第2プリチャージ用スイッチング部に供給し、
前記パルス信号の供給を停止してから、前記制御信号を前記第1、2階調選択MOSトランジスタ群と前記制御用中間階調電圧生成MOSトランジスタ群の前記J個のMOSトランジスタと前記(M+1)個のスイッチのうちの前記第I中間階調電圧に対応する前記第Iスイッチとに供給し、
前記第1又は2プリチャージ用スイッチング部は、前記パルス信号に応じてオンし、前記出力ノードに供給される電圧を、前記第1又は2階調選択MOSトランジスタ群により選択された前記第1又は2階調電圧にプリチャージし、
前記第Iスイッチは、前記制御信号に応じてオンし、前記(M+1)個の中間階調電圧のうちの1つの中間階調電圧である前記第I中間階調電圧を前記出力ノードに供給し、
前記出力ノードには、前記第1又は2階調電圧がプリチャージされた後に前記第Iスイッチからの前記第I中間階調電圧が供給される
階調電圧選択回路。 - 請求項1又は2に記載された階調電圧選択回路と、
基準電圧を分圧して複数の階調電圧を生成し、前記階調電圧選択回路に供給する直列抵抗分圧回路と
を具備するドライバ回路。 - 表示部に接続された複数のドライバ回路と、
基準電圧を発生する電源回路と
を具備し、
前記複数のドライバ回路の各々は、
請求項1又は2に記載された階調電圧選択回路と、
前記基準電圧を分圧して複数の階調電圧を生成し、前記階調電圧選択回路に供給する直列抵抗分圧回路と
を具備する液晶駆動回路。 - 表示部と、
前記表示部に接続され、請求項4に記載された液晶駆動回路と
を具備する液晶表示装置。
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JP2009171298A (ja) * | 2008-01-17 | 2009-07-30 | Panasonic Corp | デジタル・アナログコンバータ |
JP2014211616A (ja) * | 2013-04-03 | 2014-11-13 | ソニー株式会社 | データドライバおよび表示装置 |
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JP7528558B2 (ja) * | 2020-06-25 | 2024-08-06 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001051661A (ja) * | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | D/a変換回路および半導体装置 |
JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
JP2002229533A (ja) * | 2001-11-22 | 2002-08-16 | Sharp Corp | 表示装置の駆動回路 |
JP2003162256A (ja) * | 2001-11-22 | 2003-06-06 | Fujitsu Display Technologies Corp | マトリクス表示装置およびマトリクス表示装置の駆動方法 |
JP2003241717A (ja) * | 2002-02-14 | 2003-08-29 | Seiko Epson Corp | 表示駆動回路、表示パネル、表示装置及び表示駆動方法 |
JP2004163456A (ja) * | 2002-11-08 | 2004-06-10 | Fujitsu Ltd | 表示装置の駆動方法、表示装置の駆動回路、及びd/a変換器 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4782340A (en) * | 1986-08-22 | 1988-11-01 | Energy Conversion Devices, Inc. | Electronic arrays having thin film line drivers |
JP2659473B2 (ja) * | 1990-09-28 | 1997-09-30 | 富士通株式会社 | 表示パネル駆動回路 |
JP3276725B2 (ja) * | 1992-10-07 | 2002-04-22 | 株式会社日立製作所 | 液晶表示装置 |
JP3159843B2 (ja) * | 1993-09-03 | 2001-04-23 | 株式会社 沖マイクロデザイン | 液晶駆動電圧発生回路 |
JPH0846501A (ja) * | 1994-07-29 | 1996-02-16 | Sanyo Electric Co Ltd | 電源電圧検出回路 |
JP3683604B2 (ja) * | 1994-10-19 | 2005-08-17 | 株式会社 日立ディスプレイズ | 液晶駆動回路 |
JPH09198912A (ja) | 1995-12-28 | 1997-07-31 | Brasan O Eletronica Ltda | 蛍光ランプソケット |
JP3464599B2 (ja) * | 1997-10-06 | 2003-11-10 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001051661A (ja) * | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | D/a変換回路および半導体装置 |
JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
JP2002229533A (ja) * | 2001-11-22 | 2002-08-16 | Sharp Corp | 表示装置の駆動回路 |
JP2003162256A (ja) * | 2001-11-22 | 2003-06-06 | Fujitsu Display Technologies Corp | マトリクス表示装置およびマトリクス表示装置の駆動方法 |
JP2003241717A (ja) * | 2002-02-14 | 2003-08-29 | Seiko Epson Corp | 表示駆動回路、表示パネル、表示装置及び表示駆動方法 |
JP2004163456A (ja) * | 2002-11-08 | 2004-06-10 | Fujitsu Ltd | 表示装置の駆動方法、表示装置の駆動回路、及びd/a変換器 |
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