JP3463979B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、銅（Ｃｕ）配線を用いた半導体装置の
製造方法に関する。
法に関し、特に、銅（Ｃｕ）配線を用いた半導体装置の
製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置において、高集積
化、高速度化の要求はますます強い。これらの要求を満
たすため、アルミニウムよりも低抵抗率を有する銅を配
線に用いることが提案されている。しかしながら、銅を
半導体集積回路装置の配線として用いる場合、種々の解
決すべき課題が生じる。
化、高速度化の要求はますます強い。これらの要求を満
たすため、アルミニウムよりも低抵抗率を有する銅を配
線に用いることが提案されている。しかしながら、銅を
半導体集積回路装置の配線として用いる場合、種々の解
決すべき課題が生じる。
【０００３】銅で配線層を形成した場合、その上にレジ
ストパターンを形成し、反応性イオンエッチングによっ
て配線パターンを形成しようとしても、所望のパターン
を形成することは困難である。このため、絶縁層表面上
に銅層を形成し、パターニングする技術の代わりに、絶
縁層中に溝を形成し、構内に銅層を埋め込み、その後絶
縁層表面上の余分の銅を研磨等により除去する工程が提
案されている。
ストパターンを形成し、反応性イオンエッチングによっ
て配線パターンを形成しようとしても、所望のパターン
を形成することは困難である。このため、絶縁層表面上
に銅層を形成し、パターニングする技術の代わりに、絶
縁層中に溝を形成し、構内に銅層を埋め込み、その後絶
縁層表面上の余分の銅を研磨等により除去する工程が提
案されている。
【０００４】多層配線を形成するためには、２層の銅配
線を絶縁するための層間絶縁膜に接続孔を形成し、この
接続孔を化学気相成長法（ＣＶＤ）や電解メッキによっ
て形成した銅プラグで埋め込む方法が提案されている。
接続孔を銅で埋め込んだ後、層間絶縁膜上に堆積した余
分の銅層は研磨などにより除去する。
線を絶縁するための層間絶縁膜に接続孔を形成し、この
接続孔を化学気相成長法（ＣＶＤ）や電解メッキによっ
て形成した銅プラグで埋め込む方法が提案されている。
接続孔を銅で埋め込んだ後、層間絶縁膜上に堆積した余
分の銅層は研磨などにより除去する。
【０００５】
【発明が解決しようとする課題】従来の銅配線技術は、
種々の点で課題を残している。たとえば、配線は低抵抗
であると同時に、高いエレクトロマイグレ−ション耐性
を有することが望まれるが、従来の銅配線は必ずしも高
いエレクトロマイグレ−ション耐性を有していない。
種々の点で課題を残している。たとえば、配線は低抵抗
であると同時に、高いエレクトロマイグレ−ション耐性
を有することが望まれるが、従来の銅配線は必ずしも高
いエレクトロマイグレ−ション耐性を有していない。
【０００６】また、銅配線とそれに隣接する層とは強い
接着力で結合されていることが望ましいが、接着力も必
ずしも十分とは言えない。配線は低抵抗であると同時
に、絶縁層は高抵抗であることが望まれるが、絶縁層は
必ずしも十分高抵抗とはならない。
接着力で結合されていることが望ましいが、接着力も必
ずしも十分とは言えない。配線は低抵抗であると同時
に、絶縁層は高抵抗であることが望まれるが、絶縁層は
必ずしも十分高抵抗とはならない。
【０００７】溝を埋め込む形で銅配線を作成すると、そ
の上に形成する絶縁層の表面は必ずしも平坦とはならな
い。しかし、絶縁層の上に導電層を形成する場合、絶縁
層表面は平坦であることが望ましい。
の上に形成する絶縁層の表面は必ずしも平坦とはならな
い。しかし、絶縁層の上に導電層を形成する場合、絶縁
層表面は平坦であることが望ましい。
【０００８】本発明の目的は、良好な銅配線を製造する
ことのできる半導体装置の製造方法を提供することであ
る。
ことのできる半導体装置の製造方法を提供することであ
る。
【０００９】
【００１０】
【課題を解決するための手段】 本発明の１観点によれ
ば、半導体基板上に第１絶縁層を形成する工程と、前記
第１絶縁層上部に第１の溝を形成する工程と、前記第１
の溝を埋め込んで実質的に銅で構成された第１金属層を
形成する工程と、前記第１絶縁層上の第１金属層を研磨
により除去することによって前記第１の溝内にのみ第１
配線を形成する工程と、前記第１配線の表面を還元性雰
囲気中で処理して表面酸化膜を還元する工程と、次い
で、真空を破らずに前記第１配線上に拡散防止膜を成膜
する工程と、前記拡散防止膜上に層間絶縁膜を形成する
工程と、前記層間絶縁膜及び前記拡散防止膜を貫通し
て、前記第１配線の表面を露出する接続孔を形成する工
程と、前記接続孔底面で前記第１配線の表面を還元性雰
囲気中で処理して表面酸化膜を還元する工程と、前記接
続孔に実質的にタングステンで形成される導電性プラグ
を埋め込む工程と、前記導電性プラグに接続して、実質
的に銅で形成された第２配線を形成する工程とを含み、
前記導電性プラグの径は前記第１配線及び第２配線の幅
より狭く形成される半導体装置の製造方法が提供され
る。
ば、半導体基板上に第１絶縁層を形成する工程と、前記
第１絶縁層上部に第１の溝を形成する工程と、前記第１
の溝を埋め込んで実質的に銅で構成された第１金属層を
形成する工程と、前記第１絶縁層上の第１金属層を研磨
により除去することによって前記第１の溝内にのみ第１
配線を形成する工程と、前記第１配線の表面を還元性雰
囲気中で処理して表面酸化膜を還元する工程と、次い
で、真空を破らずに前記第１配線上に拡散防止膜を成膜
する工程と、前記拡散防止膜上に層間絶縁膜を形成する
工程と、前記層間絶縁膜及び前記拡散防止膜を貫通し
て、前記第１配線の表面を露出する接続孔を形成する工
程と、前記接続孔底面で前記第１配線の表面を還元性雰
囲気中で処理して表面酸化膜を還元する工程と、前記接
続孔に実質的にタングステンで形成される導電性プラグ
を埋め込む工程と、前記導電性プラグに接続して、実質
的に銅で形成された第２配線を形成する工程とを含み、
前記導電性プラグの径は前記第１配線及び第２配線の幅
より狭く形成される半導体装置の製造方法が提供され
る。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【発明の実施の形態】図１（Ａ）は、本発明の基本実施
例を示す断面図である。半導体基板１は、例えばシリコ
ン基板であり、その表面にＣＭＯＳ回路を形成してい
る。絶縁層３が半導体基板１の表面上に形成され、その
一部に下層銅配線１１を収容する溝部ＴＬが形成されて
いる。銅配線１１は、絶縁層３の溝部ＴＬを埋め、絶縁
層３の表面とほぼ同一表面を有する。銅配線１１および
絶縁層３を覆って他の絶縁層６が形成されている。絶縁
層６を貫通して、接続孔ＣＨが形成され、接続孔ＣＨを
埋め込んで高融点金属であるタングステンのプラグ１３
が形成されている。プラグ１３および絶縁層６の表面を
覆って他の絶縁層７が形成され、絶縁層７の一部にプラ
グ１３の表面を露出する溝ＴＵが形成されている。この
溝を埋め込むように上層銅配線１５が形成されている。
例を示す断面図である。半導体基板１は、例えばシリコ
ン基板であり、その表面にＣＭＯＳ回路を形成してい
る。絶縁層３が半導体基板１の表面上に形成され、その
一部に下層銅配線１１を収容する溝部ＴＬが形成されて
いる。銅配線１１は、絶縁層３の溝部ＴＬを埋め、絶縁
層３の表面とほぼ同一表面を有する。銅配線１１および
絶縁層３を覆って他の絶縁層６が形成されている。絶縁
層６を貫通して、接続孔ＣＨが形成され、接続孔ＣＨを
埋め込んで高融点金属であるタングステンのプラグ１３
が形成されている。プラグ１３および絶縁層６の表面を
覆って他の絶縁層７が形成され、絶縁層７の一部にプラ
グ１３の表面を露出する溝ＴＵが形成されている。この
溝を埋め込むように上層銅配線１５が形成されている。
【００１７】このように、図１（Ａ）に示す配線構造
は、銅層で形成された複数の配線層と、これら配線層間
を接続する配線層の幅より狭い径のタングステンプラグ
を有する。タングステンプラグの電流方向に垂直な断面
は、配線層の電流方向に垂直な断面よりも小さな面積を
有する。銅配線層は、スパッタリングによって形成さ
れ、高い純度を有する。このため、銅配線層は高いエレ
クトロマイグレーション耐性を有する。
は、銅層で形成された複数の配線層と、これら配線層間
を接続する配線層の幅より狭い径のタングステンプラグ
を有する。タングステンプラグの電流方向に垂直な断面
は、配線層の電流方向に垂直な断面よりも小さな面積を
有する。銅配線層は、スパッタリングによって形成さ
れ、高い純度を有する。このため、銅配線層は高いエレ
クトロマイグレーション耐性を有する。
【００１８】スパッタリングによる銅層の形成は、接続
孔を埋める程カバレージはよくない。被覆性の良いＣＶ
Ｄで銅層を形成すれば接続孔を埋めるプラグを形成する
ことができるが、純度が下がりエレクトロマイグレーシ
ョン耐性が劣化する。そこで層間接続用のプラグは高融
点金属であるタングステンで形成される。例えば、ＷＦ
6 をＷ源としたＣＶＤによりタングステンプラグを形成
する。このような構成によれば、８×１０5 Ａ／ｃｍ2
の高い電流密度を満足する立体配線を形成することが出
来る。
孔を埋める程カバレージはよくない。被覆性の良いＣＶ
Ｄで銅層を形成すれば接続孔を埋めるプラグを形成する
ことができるが、純度が下がりエレクトロマイグレーシ
ョン耐性が劣化する。そこで層間接続用のプラグは高融
点金属であるタングステンで形成される。例えば、ＷＦ
6 をＷ源としたＣＶＤによりタングステンプラグを形成
する。このような構成によれば、８×１０5 Ａ／ｃｍ2
の高い電流密度を満足する立体配線を形成することが出
来る。
【００１９】ところで、銅配線１１、１５を形成する際
に、ＳｉＯ2 等の絶縁層上に直接銅層を堆積すると、銅
層から絶縁層中に銅が固相拡散する可能性がある。絶縁
層中に銅が拡散すると、絶縁層の絶縁性が劣化し、リ−
ク電流の原因となる。銅の拡散を防止するためには、図
１（Ｂ）に示すように、絶縁層３の表面に先ずバリア金
属層１０を形成し、その上に銅層１１を形成するのが好
ましい。
に、ＳｉＯ2 等の絶縁層上に直接銅層を堆積すると、銅
層から絶縁層中に銅が固相拡散する可能性がある。絶縁
層中に銅が拡散すると、絶縁層の絶縁性が劣化し、リ−
ク電流の原因となる。銅の拡散を防止するためには、図
１（Ｂ）に示すように、絶縁層３の表面に先ずバリア金
属層１０を形成し、その上に銅層１１を形成するのが好
ましい。
【００２０】バリア金属層１０としては、例えばＴｉ
Ｎ、ＴａＮ、ＷＮ、ＴｉＳｉＮ等の高融点金属窒化物ま
たはＴｉＳｉ，ＴｉＷ等の高融点金属の化合物を用いる
ことができる。本明細書では、これらを合わせて、高融
点金属化合物と呼ぶ。
Ｎ、ＴａＮ、ＷＮ、ＴｉＳｉＮ等の高融点金属窒化物ま
たはＴｉＳｉ，ＴｉＷ等の高融点金属の化合物を用いる
ことができる。本明細書では、これらを合わせて、高融
点金属化合物と呼ぶ。
【００２１】また、銅層１１をスパッタリングで堆積し
た後、基板温度を上昇させ、堆積した銅層１１をリフロ
ーさせることが好ましい。リフロー処理により、絶縁層
に形成した溝内を確実に銅層で埋め込むことが可能とな
る。
た後、基板温度を上昇させ、堆積した銅層１１をリフロ
ーさせることが好ましい。リフロー処理により、絶縁層
に形成した溝内を確実に銅層で埋め込むことが可能とな
る。
【００２２】図１（Ｃ）に示すように、絶縁層３上の不
要な銅層１１およびバリア金属層１０は除去する。例え
ば、化学機械研磨（ＣＭＰ）により絶縁層３上の銅層１
１およびバリア金属層１０を除去することができる。
要な銅層１１およびバリア金属層１０は除去する。例え
ば、化学機械研磨（ＣＭＰ）により絶縁層３上の銅層１
１およびバリア金属層１０を除去することができる。
【００２３】図１（Ａ）の構成では、接続孔に高融点金
属であるタングステンのプラグ１３を形成している。タ
ングステンプラグを形成する好適な方法は、ＷＦ6 をソ
ースガスとしたＣＶＤである。この場合、ＷＦ6 が下層
銅配線の表面と反応すると、銅配線１１中にＷが拡散
し、銅配線の抵抗が増加してしまう。
属であるタングステンのプラグ１３を形成している。タ
ングステンプラグを形成する好適な方法は、ＷＦ6 をソ
ースガスとしたＣＶＤである。この場合、ＷＦ6 が下層
銅配線の表面と反応すると、銅配線１１中にＷが拡散
し、銅配線の抵抗が増加してしまう。
【００２４】図１（Ｄ）に示すように、好ましくは接続
孔ＣＨを形成した後、十分な厚さと密度を有する窒化チ
タン膜１２を成膜し、その上にタングステンのブランケ
ット膜１３を形成する。窒化チタン膜の代りに、Ｔａ
Ｎ、ＷＮ等の他の高融点金属の窒化物の膜を用いてもよ
い。なお、窒化物のストイキオメトリは厳密なものでな
くてもよい。その後、図１（Ｅ）に示すように、化学機
械研磨により絶縁層６表面上のタングステンブランケッ
ト膜１３および窒化チタン膜１２を除去する。このよう
にして、エレクトロマイグレーション耐性が高く、低抵
抗のプラグと下層銅配線とのコンタクトを得ることがで
きる。
孔ＣＨを形成した後、十分な厚さと密度を有する窒化チ
タン膜１２を成膜し、その上にタングステンのブランケ
ット膜１３を形成する。窒化チタン膜の代りに、Ｔａ
Ｎ、ＷＮ等の他の高融点金属の窒化物の膜を用いてもよ
い。なお、窒化物のストイキオメトリは厳密なものでな
くてもよい。その後、図１（Ｅ）に示すように、化学機
械研磨により絶縁層６表面上のタングステンブランケッ
ト膜１３および窒化チタン膜１２を除去する。このよう
にして、エレクトロマイグレーション耐性が高く、低抵
抗のプラグと下層銅配線とのコンタクトを得ることがで
きる。
【００２５】下層銅配線１１の形成の際、化学機械研磨
等の研磨工程を用いると、図１（Ｃ）に示すように、下
層銅配線１１表面と絶縁層３表面との間に段差を生じや
すい。これは、絶縁層３と銅層１１およびバリア金属層
１０との研磨速度が異なるためである。特に、銅層の下
にバリア金属層１０を成膜した場合にこの傾向が著し
い。このような場合、このまま上に絶縁層６を形成する
と、図１（Ｆ）に示すように、絶縁層６表面に段差が生
じてしまい、その後窒化チタン膜１２、タングステン膜
１３の成膜を行うと、段差に従った形状を有する導電層
が形成されてしまう。この場合、化学機械研磨を行って
も、段差下部に延在する窒化チタン膜およびその上のタ
ングステン膜を完全に除去することが困難となり、短絡
等の原因となってしまう。
等の研磨工程を用いると、図１（Ｃ）に示すように、下
層銅配線１１表面と絶縁層３表面との間に段差を生じや
すい。これは、絶縁層３と銅層１１およびバリア金属層
１０との研磨速度が異なるためである。特に、銅層の下
にバリア金属層１０を成膜した場合にこの傾向が著し
い。このような場合、このまま上に絶縁層６を形成する
と、図１（Ｆ）に示すように、絶縁層６表面に段差が生
じてしまい、その後窒化チタン膜１２、タングステン膜
１３の成膜を行うと、段差に従った形状を有する導電層
が形成されてしまう。この場合、化学機械研磨を行って
も、段差下部に延在する窒化チタン膜およびその上のタ
ングステン膜を完全に除去することが困難となり、短絡
等の原因となってしまう。
【００２６】そこで、図１（Ｇ）に示すように、下層銅
配線１１を形成した後、平坦化機能を有する絶縁膜６を
成膜し、平坦な表面を形成することが好ましい。その
後、平坦な表面を有する絶縁層６に接続孔ＣＨを形成
し、導電性プラグ、上層配線の形成を行う。この場合、
導電性プラグは、タングステンに限定されない。たとえ
ば、バリア金属層を介して銅でプラグを形成してもよ
い。
配線１１を形成した後、平坦化機能を有する絶縁膜６を
成膜し、平坦な表面を形成することが好ましい。その
後、平坦な表面を有する絶縁層６に接続孔ＣＨを形成
し、導電性プラグ、上層配線の形成を行う。この場合、
導電性プラグは、タングステンに限定されない。たとえ
ば、バリア金属層を介して銅でプラグを形成してもよ
い。
【００２７】なお、平坦化機能を有する１層の絶縁層６
を形成する場合を示したが、平坦化機能を有する絶縁層
と他の絶縁層を組み合わせて用いたり、平坦化機能を有
する複数の絶縁層を組み合わせて用いることもできる。
を形成する場合を示したが、平坦化機能を有する絶縁層
と他の絶縁層を組み合わせて用いたり、平坦化機能を有
する複数の絶縁層を組み合わせて用いることもできる。
【００２８】このような平坦化機能を有する絶縁膜とし
ては、スピンオングラス（ＳＯＧ）を挙げることができ
る。スピンオングラスとしては、無機スピンオングラ
ス、有機スピンオングラスを用いることができる。水素
シルセスキオキサン（ＨＳＱ）樹脂を用いることもでき
る。これらをまとめて液化絶縁膜と呼ぶ。
ては、スピンオングラス（ＳＯＧ）を挙げることができ
る。スピンオングラスとしては、無機スピンオングラ
ス、有機スピンオングラスを用いることができる。水素
シルセスキオキサン（ＨＳＱ）樹脂を用いることもでき
る。これらをまとめて液化絶縁膜と呼ぶ。
【００２９】図２（Ａ）〜図４（Ｊ）は、本発明の実施
例による多層配線を有する半導体装置の製造方法を説明
するための断面図である。
例による多層配線を有する半導体装置の製造方法を説明
するための断面図である。
【００３０】図２（Ａ）に示すように、ＭＯＳトランジ
スタ等の半導体素子を形成したシリコン（Ｓｉ）基板１
の表面上に、層間絶縁膜２として厚さ約５００ｎｍの低
温酸化物層（ＬＴＯ）をプラズマＣＶＤにより成膜す
る。
スタ等の半導体素子を形成したシリコン（Ｓｉ）基板１
の表面上に、層間絶縁膜２として厚さ約５００ｎｍの低
温酸化物層（ＬＴＯ）をプラズマＣＶＤにより成膜す
る。
【００３１】なお、ＬＴＯは、低温で成膜するシリコン
酸化物を意味するが、通常のプラズマＣＶＤによるシリ
コン酸化膜の他、フッ素（Ｆ）をドープしたシリコン酸
化物ＦＳＧ（Ｆ−ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）も含む。ＦＳＧは、低誘電率を有する。たとえ
ば、Ｆを６−７ｗ％程度添加すると、誘電率は４．０程
度から３．５程度まで低下する。低誘電率絶縁材料は、
配線の付随容量を低減するのに有効である。
酸化物を意味するが、通常のプラズマＣＶＤによるシリ
コン酸化膜の他、フッ素（Ｆ）をドープしたシリコン酸
化物ＦＳＧ（Ｆ−ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）も含む。ＦＳＧは、低誘電率を有する。たとえ
ば、Ｆを６−７ｗ％程度添加すると、誘電率は４．０程
度から３．５程度まで低下する。低誘電率絶縁材料は、
配線の付随容量を低減するのに有効である。
【００３２】続いて、厚さ約５０ｎｍのシリコン窒化層
２ＳをプラズマＣＶＤにより成膜する。このシリコン窒
化層は、次の配線用溝形成のためのエッチング時にエッ
チングストッパとして機能する。シリコン窒化層２Ｓの
上に、厚さ３５０ｎｍのＬＴＯ層３をプラズマＣＶＤに
より成膜する。このＬＴＯ層３は同一配線層内の配線間
を絶縁する層内絶縁膜を形成する。
２ＳをプラズマＣＶＤにより成膜する。このシリコン窒
化層は、次の配線用溝形成のためのエッチング時にエッ
チングストッパとして機能する。シリコン窒化層２Ｓの
上に、厚さ３５０ｎｍのＬＴＯ層３をプラズマＣＶＤに
より成膜する。このＬＴＯ層３は同一配線層内の配線間
を絶縁する層内絶縁膜を形成する。
【００３３】なお、層内絶縁層３は、ＦＳＧ（Ｆ−ｄｏ
ｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）やＨＳＱ（ｈ
ｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）樹脂
等の低誘電率材料層を含んでもよい。
ｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）やＨＳＱ（ｈ
ｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）樹脂
等の低誘電率材料層を含んでもよい。
【００３４】層内絶縁層３に配線用の溝を形成するた
め、レジスト層ＰＲを塗布し、露光現像を行い、溝部に
開口を有するレジストパターンを形成する。このレジス
トパターンをマスクとし、Ｃ4 Ｆ8 ＋ＣＯ＋Ａｒガスを
用いた反応性イオンエッチング（ＲＩＥ）により、ＬＴ
Ｏ膜３をエッチングし、下層のシリコン窒化層２Ｓ表面
でエッチングをストップさせる。その後レジストパター
ンＰＲは除去する。
め、レジスト層ＰＲを塗布し、露光現像を行い、溝部に
開口を有するレジストパターンを形成する。このレジス
トパターンをマスクとし、Ｃ4 Ｆ8 ＋ＣＯ＋Ａｒガスを
用いた反応性イオンエッチング（ＲＩＥ）により、ＬＴ
Ｏ膜３をエッチングし、下層のシリコン窒化層２Ｓ表面
でエッチングをストップさせる。その後レジストパター
ンＰＲは除去する。
【００３５】図２（Ｂ）に示すように、半導体基板をス
パッタ装置の真空チャンバ内に搬入し、厚さ約５０ｎｍ
のＴｉＮ膜１０を基板上にスパッタリングにより成膜す
る。このＴｉＮ層は、銅層形成時銅が層間絶縁膜中に拡
散するのを防止するバリア金属層として機能する。バリ
ア金属層は、ＴｉＮ層の他、ＴａＮ層、ＷＮ層、ＴｉＳ
ｉＮ層等他の高融点金属窒化物、ＴｉＳｉ，ＴｉＷ等の
高融点金属化合物で形成してもよい。また、ＴｉＮ層を
スパッタリングによらず、有機金属気相成長法（ＭＯＣ
ＶＤ）により成膜しても良い。
パッタ装置の真空チャンバ内に搬入し、厚さ約５０ｎｍ
のＴｉＮ膜１０を基板上にスパッタリングにより成膜す
る。このＴｉＮ層は、銅層形成時銅が層間絶縁膜中に拡
散するのを防止するバリア金属層として機能する。バリ
ア金属層は、ＴｉＮ層の他、ＴａＮ層、ＷＮ層、ＴｉＳ
ｉＮ層等他の高融点金属窒化物、ＴｉＳｉ，ＴｉＷ等の
高融点金属化合物で形成してもよい。また、ＴｉＮ層を
スパッタリングによらず、有機金属気相成長法（ＭＯＣ
ＶＤ）により成膜しても良い。
【００３６】ＴｉＮ層１０成膜に続き、真空を破らず、
厚さ約０．７μｍの銅層１１をスパッタリングにより成
膜する。このプロセスにおける真空度（背圧）は約９×
１０ -8Ｔｏｒｒである。また、スパッタリング条件は以
下のようである。
厚さ約０．７μｍの銅層１１をスパッタリングにより成
膜する。このプロセスにおける真空度（背圧）は約９×
１０ -8Ｔｏｒｒである。また、スパッタリング条件は以
下のようである。
【００３７】
Ａｒガス圧：２ｍＴｏｒｒ、
ＤＣ電極：１２ｋＷ、
ターゲット／基板間距離：１５０ｍｍ、
基板温度：１５０℃、
成膜速度：１．２５μｍ／分
【００３８】銅層成膜後、水素ガスを導入し、水素（Ｈ
2 ）１００％、圧力１００ｍＴｏｒｒの雰囲気中で、３
９０℃の温度で５分間アニールし、銅層１１をリフロー
させる。なお、リフローは３００℃〜４５０℃の温度で
行うことができる。
2 ）１００％、圧力１００ｍＴｏｒｒの雰囲気中で、３
９０℃の温度で５分間アニールし、銅層１１をリフロー
させる。なお、リフローは３００℃〜４５０℃の温度で
行うことができる。
【００３９】リフロー後、半導体基板を真空チャンバよ
り取り出し、化学機械研磨（ＣＭＰ）により、層間絶縁
膜３上面上のバリア金属層１０および銅層１１を除去す
る。このようにして層内絶縁層３の溝内に埋め込んだ銅
配線（溝配線）を形成する。
り取り出し、化学機械研磨（ＣＭＰ）により、層間絶縁
膜３上面上のバリア金属層１０および銅層１１を除去す
る。このようにして層内絶縁層３の溝内に埋め込んだ銅
配線（溝配線）を形成する。
【００４０】図２（Ｃ）は、ＣＭＰ終了後の半導体基板
の断面構造を示す。ＣＭＰにより、銅層１１およびバリ
ア金属層１０は、溝内のみに残存し、層間絶縁膜３表面
よりも凹んだ表面を形成する。銅は極めて酸化し易い金
属であり、銅層をＣＭＰ処理すると、その表面に自然酸
化膜が形成されることは避け難い。
の断面構造を示す。ＣＭＰにより、銅層１１およびバリ
ア金属層１０は、溝内のみに残存し、層間絶縁膜３表面
よりも凹んだ表面を形成する。銅は極めて酸化し易い金
属であり、銅層をＣＭＰ処理すると、その表面に自然酸
化膜が形成されることは避け難い。
【００４１】次に、半導体基板を真空チャンバー内に搬
入し、還元性雰囲気中で自然酸化膜を除去する処理を行
う。たとえば、水素１００％、圧力２０〜８０ｍＴｏｒ
ｒの雰囲気中、２５０℃〜３５０℃の温度で２分間アニ
ールし、銅配線１１表面上の自然酸化膜を還元する。還
元処理により一旦形成された自然酸化膜を除去すること
ができる。なお、還元処理は他の方法で行ってもよい。
たとえば水素雰囲気の代わりにアンモニア雰囲気を用い
てもよい。加熱温度は、２５０℃−４５０℃の範囲で選
択できる。加熱の代わりに、または加熱とともにプラズ
マ処理をおこなってもよい。
入し、還元性雰囲気中で自然酸化膜を除去する処理を行
う。たとえば、水素１００％、圧力２０〜８０ｍＴｏｒ
ｒの雰囲気中、２５０℃〜３５０℃の温度で２分間アニ
ールし、銅配線１１表面上の自然酸化膜を還元する。還
元処理により一旦形成された自然酸化膜を除去すること
ができる。なお、還元処理は他の方法で行ってもよい。
たとえば水素雰囲気の代わりにアンモニア雰囲気を用い
てもよい。加熱温度は、２５０℃−４５０℃の範囲で選
択できる。加熱の代わりに、または加熱とともにプラズ
マ処理をおこなってもよい。
【００４２】図２（Ｄ）に示すように、銅配線表面の自
然酸化膜を還元した後、真空を破らず、銅配線および層
間絶縁膜表面上に銅層１１から酸化膜への拡散を防止す
るバリア層として厚さ約５０ｎｍのシリコン窒化膜４を
プラズマＣＶＤにより成膜する。バリア層は窒化膜やカ
ーボン膜等の酸素を含まない絶縁層である。
然酸化膜を還元した後、真空を破らず、銅配線および層
間絶縁膜表面上に銅層１１から酸化膜への拡散を防止す
るバリア層として厚さ約５０ｎｍのシリコン窒化膜４を
プラズマＣＶＤにより成膜する。バリア層は窒化膜やカ
ーボン膜等の酸素を含まない絶縁層である。
【００４３】次に、ＨＳＱ膜５を厚さ約４００ｎｍ塗布
し、４００℃で３０分間キュアー（硬化）する。ＨＳＱ
膜５は、塗布されて平坦な表面を形成し、硬化して低誘
電率の絶縁層を形成する。次に、厚さ約３００ｎｍのＦ
ＳＧ膜６をプラズマＣＶＤで成膜する。さらに、ＦＳＧ
膜６の表面上に、厚さ約５０ｎｍのシリコン窒化膜６Ｓ
をプラズマＣＶＤにより成膜する。このシリコン窒化膜
は、上層配線層用の溝形成時のエッチングストッパとし
て機能する。
し、４００℃で３０分間キュアー（硬化）する。ＨＳＱ
膜５は、塗布されて平坦な表面を形成し、硬化して低誘
電率の絶縁層を形成する。次に、厚さ約３００ｎｍのＦ
ＳＧ膜６をプラズマＣＶＤで成膜する。さらに、ＦＳＧ
膜６の表面上に、厚さ約５０ｎｍのシリコン窒化膜６Ｓ
をプラズマＣＶＤにより成膜する。このシリコン窒化膜
は、上層配線層用の溝形成時のエッチングストッパとし
て機能する。
【００４４】シリコン窒化膜６Ｓの表面上に、レジスト
膜ＰＲを塗布し、露光・現像を行うことにより、接続孔
形成用のレジストパターンを形成する。たとえば、径
０．３μｍφの開口を有するレジストパターンを形成す
る。
膜ＰＲを塗布し、露光・現像を行うことにより、接続孔
形成用のレジストパターンを形成する。たとえば、径
０．３μｍφの開口を有するレジストパターンを形成す
る。
【００４５】このレジストパターンをマスクとし、Ｓｉ
Ｎ膜６Ｓ、ＦＳＧ層６、ＨＳＱ層５、ＳｉＮ層４をエッ
チングし、下層銅層１１に達する接続孔ＣＨを形成す
る。その後、レジストパタ−ンは剥離剤またはアッシン
グにより除去する。このレジストパタ−ン除去の工程
で、接続孔ＣＨ内に露出した銅表面は酸化されて自然酸
化膜が形成されてしまう。
Ｎ膜６Ｓ、ＦＳＧ層６、ＨＳＱ層５、ＳｉＮ層４をエッ
チングし、下層銅層１１に達する接続孔ＣＨを形成す
る。その後、レジストパタ−ンは剥離剤またはアッシン
グにより除去する。このレジストパタ−ン除去の工程
で、接続孔ＣＨ内に露出した銅表面は酸化されて自然酸
化膜が形成されてしまう。
【００４６】図３（Ｅ）に示すように、下層銅配線１１
を接続孔ＣＨ内に露出した後、真空チャンバ内に半導体
基板を搬入し、Ａｒガスを導入し、プラズマ化して、ア
ルゴンスパッタリングを行い、接続孔ＣＨ内の自然酸化
膜を除去する。
を接続孔ＣＨ内に露出した後、真空チャンバ内に半導体
基板を搬入し、Ａｒガスを導入し、プラズマ化して、ア
ルゴンスパッタリングを行い、接続孔ＣＨ内の自然酸化
膜を除去する。
【００４７】なお、Ａｒスパッタは銅層表面の自然酸化
膜を除去するが、同時に銅自身もスパッタしてしまう。
スパッタされた銅が、接続孔側壁上にレスパッタされる
と絶縁層の絶縁性を劣化させる可能性がある。そこで、
Ａｒスパッタの代わりに水素雰囲気やアンモニア雰囲気
を用いた還元処理を行うことが望ましい。
膜を除去するが、同時に銅自身もスパッタしてしまう。
スパッタされた銅が、接続孔側壁上にレスパッタされる
と絶縁層の絶縁性を劣化させる可能性がある。そこで、
Ａｒスパッタの代わりに水素雰囲気やアンモニア雰囲気
を用いた還元処理を行うことが望ましい。
【００４８】たとえば、水素１００％、圧力２０〜８０
ｍＴｏｒｒの雰囲気中、２５０〜３５０℃の温度で２分
間アニールし、露出した銅配線１１上の自然酸化膜を還
元する。
ｍＴｏｒｒの雰囲気中、２５０〜３５０℃の温度で２分
間アニールし、露出した銅配線１１上の自然酸化膜を還
元する。
【００４９】図３（Ｆ）に示すように、銅配線１１上の
自然酸化膜を還元した後、真空を破ること無く、ロング
スロースパッタリングにより、厚さ約５０ｎｍのＴｉＮ
膜１２を成膜する。ここで、ロングスロースパッタリン
グとは、ウエハとターゲットとの間の距離を３００ｍｍ
以上離し、飛散するスパッタ粒子の垂直成分を多くし
て、高密度の皮膜を形成する方法である。このようにし
て、形成された高密度ＴｉＮ膜１２は、その後Ｗ層を堆
積するためのＷＦ6 ガスと下層銅配線１１との間のバリ
ア層として有効に機能する。
自然酸化膜を還元した後、真空を破ること無く、ロング
スロースパッタリングにより、厚さ約５０ｎｍのＴｉＮ
膜１２を成膜する。ここで、ロングスロースパッタリン
グとは、ウエハとターゲットとの間の距離を３００ｍｍ
以上離し、飛散するスパッタ粒子の垂直成分を多くし
て、高密度の皮膜を形成する方法である。このようにし
て、形成された高密度ＴｉＮ膜１２は、その後Ｗ層を堆
積するためのＷＦ6 ガスと下層銅配線１１との間のバリ
ア層として有効に機能する。
【００５０】なお、上述のようにしてロングスロ−スパ
ッタで形成したＴｉＮ層１２の配向は、（２００）の配
向面積が（１１１）配向面積よりも広く、その比（２０
０）／（１１１）が１．０より大、３．０以下である。
ッタで形成したＴｉＮ層１２の配向は、（２００）の配
向面積が（１１１）配向面積よりも広く、その比（２０
０）／（１１１）が１．０より大、３．０以下である。
【００５１】単に接続孔を開口し、通常のスパッタリン
グでＴｉＮ層を形成した場合、（１１１）配向が支配的
となる。この場合と比べ、上述の方法によるＴｉＮ層の
形成は、（１１１）配向に（２００）配向を混合させ、
かつ（２００）配向の面積を（１１１）配向の面積より
も高くする。このような構成とすることにより、ＴｉＮ
層の密度を高め、抵抗を低減していると考えられる。
グでＴｉＮ層を形成した場合、（１１１）配向が支配的
となる。この場合と比べ、上述の方法によるＴｉＮ層の
形成は、（１１１）配向に（２００）配向を混合させ、
かつ（２００）配向の面積を（１１１）配向の面積より
も高くする。このような構成とすることにより、ＴｉＮ
層の密度を高め、抵抗を低減していると考えられる。
【００５２】その後、ＷＦ6 ガスを還元するＣＶＤによ
り、タングステン層１３を厚さ約３００ｎｍブランケッ
ト風に堆積する。このＷ層の堆積は、ステップカバレー
ジ良く行われるため、接続孔ＣＨが狭く深い場合にも好
適に接続孔を埋め戻すことができる。
り、タングステン層１３を厚さ約３００ｎｍブランケッ
ト風に堆積する。このＷ層の堆積は、ステップカバレー
ジ良く行われるため、接続孔ＣＨが狭く深い場合にも好
適に接続孔を埋め戻すことができる。
【００５３】図３（Ｇ）に示すように、ＣＭＰによりタ
ングステン層１３とＴｉＮ層１２を研磨し、接続孔ＣＨ
内にＴｉＮ層１２、タングステン層１３で形成された導
電性プラグを残す。
ングステン層１３とＴｉＮ層１２を研磨し、接続孔ＣＨ
内にＴｉＮ層１２、タングステン層１３で形成された導
電性プラグを残す。
【００５４】図４（Ｈ）に示すように、導電性プラグを
形成した基板表面上に低温シリコン酸化（ＬＴＯ）膜７
を形成する。さらに、ＬＴＯ膜７の上にホトレジスト層
を形成し、露光・現像することによりレジストパターン
ＰＲを形成する。このレジストパターンＰＲは、上層銅
配線に対応する形状の開口を有する。レジストパターン
ＰＲをマスクとし、ＬＴＯ膜７をＲＩＥによりエッチン
グし、銅配線形成用の溝ＴＵを作成する。その後レジス
トパターンＰＲは除去する。
形成した基板表面上に低温シリコン酸化（ＬＴＯ）膜７
を形成する。さらに、ＬＴＯ膜７の上にホトレジスト層
を形成し、露光・現像することによりレジストパターン
ＰＲを形成する。このレジストパターンＰＲは、上層銅
配線に対応する形状の開口を有する。レジストパターン
ＰＲをマスクとし、ＬＴＯ膜７をＲＩＥによりエッチン
グし、銅配線形成用の溝ＴＵを作成する。その後レジス
トパターンＰＲは除去する。
【００５５】なお、層間絶縁膜３同様、ＬＴＯ膜７をＦ
ＳＧ層やＨＳＱ層を含む構成としても良い。
ＳＧ層やＨＳＱ層を含む構成としても良い。
【００５６】図４（Ｉ）に示すように、下層銅配線作成
時と同様に、銅拡散防止用のＴｉＮバリア金属層１４を
形成し、その上にスパッタリングで銅層１５を形成す
る。
時と同様に、銅拡散防止用のＴｉＮバリア金属層１４を
形成し、その上にスパッタリングで銅層１５を形成す
る。
【００５７】図４（Ｊ）に示すように、ＬＴＯ膜７上の
ＴｉＮ層１４およびＷ層１５をＣＭＰにより研磨し、溝
ＴＵ内に上層銅配線１５を残す。
ＴｉＮ層１４およびＷ層１５をＣＭＰにより研磨し、溝
ＴＵ内に上層銅配線１５を残す。
【００５８】必要に応じ、上層銅配線表面上の自然酸化
膜を水素１００％、圧力２０〜８０ｍＴｏｒｒの雰囲気
中、２５０〜３５０℃の温度で２分間アニールし、自然
酸化膜を還元する。その後真空雰囲気を保ったまま、銅
配線表面上に厚さ約１．０μｍのシリコン窒化膜８をプ
ラズマＣＶＤにより成膜する。シリコン窒化膜８はカバ
ー膜として機能する。
膜を水素１００％、圧力２０〜８０ｍＴｏｒｒの雰囲気
中、２５０〜３５０℃の温度で２分間アニールし、自然
酸化膜を還元する。その後真空雰囲気を保ったまま、銅
配線表面上に厚さ約１．０μｍのシリコン窒化膜８をプ
ラズマＣＶＤにより成膜する。シリコン窒化膜８はカバ
ー膜として機能する。
【００５９】このような工程により、上層および下層の
埋め込み銅配線をタングステンプラグで接続した多層配
線構造が得られる。
埋め込み銅配線をタングステンプラグで接続した多層配
線構造が得られる。
【００６０】図５は、上述の方法により作成したタング
ステンプラグにより接続した上層銅配線と下層銅配線と
の接続のコンタクト抵抗を示す。なお、接続孔内の自然
酸化膜の除去はＡｒスパッタリングで行った。図中横軸
はＫｅｌｖｉｎ法で測定した接続孔内のコンタクト抵抗
を単位Ωで示し、縦軸は累積頻度を単位％で示す。な
お、測定したビア孔の直径は０．４４μｍである。図か
ら明らかなように、コンタクト抵抗は約１Ω程度であ
り、バラツキは小さい。
ステンプラグにより接続した上層銅配線と下層銅配線と
の接続のコンタクト抵抗を示す。なお、接続孔内の自然
酸化膜の除去はＡｒスパッタリングで行った。図中横軸
はＫｅｌｖｉｎ法で測定した接続孔内のコンタクト抵抗
を単位Ωで示し、縦軸は累積頻度を単位％で示す。な
お、測定したビア孔の直径は０．４４μｍである。図か
ら明らかなように、コンタクト抵抗は約１Ω程度であ
り、バラツキは小さい。
【００６１】参考のため、ロングスロ−スパッタの代わ
りに単に通常のスパッタリングでＴｉＮ膜を形成し、そ
の上にＷ膜をＣＶＤにより形成した場合のコンタクト抵
抗も合わせて示す。この場合、コンタクト抵抗が約１Ω
程度に保たれるのはたかだか３０％程度であり、残りの
ほとんどは１０Ω程度までの範囲に分布している。さら
に、残りの１％強のサンプルはさらに大きなコンタクト
抵抗を示した。参考例と比較し、上述の実施例に従った
場合接続孔内のコンタクト抵抗が低く一定の値に保たれ
ていることが判る。
りに単に通常のスパッタリングでＴｉＮ膜を形成し、そ
の上にＷ膜をＣＶＤにより形成した場合のコンタクト抵
抗も合わせて示す。この場合、コンタクト抵抗が約１Ω
程度に保たれるのはたかだか３０％程度であり、残りの
ほとんどは１０Ω程度までの範囲に分布している。さら
に、残りの１％強のサンプルはさらに大きなコンタクト
抵抗を示した。参考例と比較し、上述の実施例に従った
場合接続孔内のコンタクト抵抗が低く一定の値に保たれ
ていることが判る。
【００６２】図６は、上述の実施例に従い、上層銅配線
と下層銅配線をタングステンプラグで接続した多層配線
構造のエレクトロマイグレーションの性能を示す。エレ
クトロマイグレーションの試験は、２００℃、電流密度
２〜３ＭＡ／ｃｍ2 の条件で行った。この条件で不良率
が５０％になる時間を測定した。なお、横軸は従来のＡ
ｌ合金配線と比較するためにＡｌ中のＣｕ組成を単位％
で示す。従来例の銅組成が０．５〜２，０ｗ％のＡｌ合
金の場合、不良率が５０％に達する時間は２００時間以
下であるが、銅１００％の配線の場合、５０％不良率に
達する時間は８００時間以上であった。
と下層銅配線をタングステンプラグで接続した多層配線
構造のエレクトロマイグレーションの性能を示す。エレ
クトロマイグレーションの試験は、２００℃、電流密度
２〜３ＭＡ／ｃｍ2 の条件で行った。この条件で不良率
が５０％になる時間を測定した。なお、横軸は従来のＡ
ｌ合金配線と比較するためにＡｌ中のＣｕ組成を単位％
で示す。従来例の銅組成が０．５〜２，０ｗ％のＡｌ合
金の場合、不良率が５０％に達する時間は２００時間以
下であるが、銅１００％の配線の場合、５０％不良率に
達する時間は８００時間以上であった。
【００６３】この結果から明らかなように、本実施例に
よる銅配線は従来のＡｌ−Ｃｕ合金の配線よりも１桁程
度寿命が長い。
よる銅配線は従来のＡｌ−Ｃｕ合金の配線よりも１桁程
度寿命が長い。
【００６４】上述の実施例においては、水素雰囲気中２
５０〜３５０℃で２分間処理を行うことにより銅層表面
の還元処理を行った。水素雰囲気中の処理に代え、アン
モニア雰囲気中で処理を行うこともできる。
５０〜３５０℃で２分間処理を行うことにより銅層表面
の還元処理を行った。水素雰囲気中の処理に代え、アン
モニア雰囲気中で処理を行うこともできる。
【００６５】例えば、ＮＨ3 雰囲気中、圧力０．１〜１
０Ｔｏｒｒ、２５０℃〜４００℃の温度で１０秒〜１８
０秒間、２０Ｗ〜３００ＷのＲＦ電力によるプラズマ中
で銅層表面を処理する。
０Ｔｏｒｒ、２５０℃〜４００℃の温度で１０秒〜１８
０秒間、２０Ｗ〜３００ＷのＲＦ電力によるプラズマ中
で銅層表面を処理する。
【００６６】その後、真空雰囲気を保ったまま、銅層上
に絶縁層として厚さ約５０ｎｍのＳｉＮ層をプラズマＣ
ＶＤにより成膜する。このＳｉＮ層は、銅配線層から酸
化膜への銅の拡散を防止する。
に絶縁層として厚さ約５０ｎｍのＳｉＮ層をプラズマＣ
ＶＤにより成膜する。このＳｉＮ層は、銅配線層から酸
化膜への銅の拡散を防止する。
【００６７】銅層表面の還元処理による効果を実証する
ため、以下の実験を行った。サンプルとしては、Ｓｉ基
板表面上に厚さ約１００ｎｍの酸化膜を形成し、その上
に厚さ５０ｎｍのＴｉＮ層をスパッタリングにより形成
し、その上に厚さ約０．７μｍのＣｕ層をスパッタリン
グにより形成した。ＣＭＰによりＣｕ層を厚さ約５００
ｎｍまで研磨した後、ＮＨ3 雰囲気中、圧力１．６Ｔｏ
ｒｒ、温度３００℃、ＲＦ電力５０Ｗの条件で約３０秒
間プラズマ処理を行った。このプラズマ処理後、真空を
破らず、銅層表面上にＳｉＮ層を厚さ約５０ｎｍプラズ
マＣＶＤにより堆積した。なお、プラズマＣＶＤに用い
たガスはＳｉＨ4 ＋ＮＨ3 ＋Ｎ2 （キャリア）である。
ため、以下の実験を行った。サンプルとしては、Ｓｉ基
板表面上に厚さ約１００ｎｍの酸化膜を形成し、その上
に厚さ５０ｎｍのＴｉＮ層をスパッタリングにより形成
し、その上に厚さ約０．７μｍのＣｕ層をスパッタリン
グにより形成した。ＣＭＰによりＣｕ層を厚さ約５００
ｎｍまで研磨した後、ＮＨ3 雰囲気中、圧力１．６Ｔｏ
ｒｒ、温度３００℃、ＲＦ電力５０Ｗの条件で約３０秒
間プラズマ処理を行った。このプラズマ処理後、真空を
破らず、銅層表面上にＳｉＮ層を厚さ約５０ｎｍプラズ
マＣＶＤにより堆積した。なお、プラズマＣＶＤに用い
たガスはＳｉＨ4 ＋ＮＨ3 ＋Ｎ2 （キャリア）である。
【００６８】参考のため、ＮＨ3 プラズマ中での処理を
行わないサンプルも作成した。これら２種類のサンプル
に対し薄膜の引っ張り試験（プルテストｐｕｌｌ ｔｅ
ｓｔ）を実施した。
行わないサンプルも作成した。これら２種類のサンプル
に対し薄膜の引っ張り試験（プルテストｐｕｌｌ ｔｅ
ｓｔ）を実施した。
【００６９】ＮＨ3 プラズマ中の処理を行ったサンプル
は、７８０Ｋｇ／ｃｍ2 の加重による引っ張り試験に対
しても、ＳｉＮ／Ｃｕ界面の剥がれは無く、接着剤が先
に剥がれた。
は、７８０Ｋｇ／ｃｍ2 の加重による引っ張り試験に対
しても、ＳｉＮ／Ｃｕ界面の剥がれは無く、接着剤が先
に剥がれた。
【００７０】ＮＨ3 プラズマ中の処理を行わなかったサ
ンプルにおいては、７００Ｋｇ／ｃｍ2 未満の加重にお
いてＳｉＮ／Ｃｕ界面の剥がれが発生した。
ンプルにおいては、７００Ｋｇ／ｃｍ2 未満の加重にお
いてＳｉＮ／Ｃｕ界面の剥がれが発生した。
【００７１】これらの結果から、銅表面の自然酸化膜を
還元したサンプルにおいては、銅層とその上の保護層と
の接着力が格段に増大していることが判る。
還元したサンプルにおいては、銅層とその上の保護層と
の接着力が格段に増大していることが判る。
【００７２】以上実施例に従って本発明を説明したが、
本発明はこれらに制限されるものではない。配線層を銅
で形成する場合を説明したが、銅にＭｇ、Ｓｎ等の添加
物を微量加えてもよい。これらの添加物はエレクトロマ
イグレーション耐性や表面の安定性等を改善するが、銅
配線の特性を本質的に変更するものではない。その他、
種々の変更、改良、組み合わせが可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。配線層を銅
で形成する場合を説明したが、銅にＭｇ、Ｓｎ等の添加
物を微量加えてもよい。これらの添加物はエレクトロマ
イグレーション耐性や表面の安定性等を改善するが、銅
配線の特性を本質的に変更するものではない。その他、
種々の変更、改良、組み合わせが可能なことは当業者に
自明であろう。
【００７３】
【発明の効果】本発明によれば、上層の銅配線と下層の
銅配線の接続に対し、低いコンタクト抵抗を得ることが
できる。また、配線のエレクトロマイグレーション耐性
を向上することができる。また、銅配線上に絶縁膜等の
他の層を形成した時その剥がれを防止することができ
る。
銅配線の接続に対し、低いコンタクト抵抗を得ることが
できる。また、配線のエレクトロマイグレーション耐性
を向上することができる。また、銅配線上に絶縁膜等の
他の層を形成した時その剥がれを防止することができ
る。
【図１】本発明の実施例による半導体装置の構成を概略
的に示す断面図である。
的に示す断面図である。
【図２】本発明の実施例による半導体装置の製造工程を
説明するための断面図である。
説明するための断面図である。
【図３】本発明の実施例による半導体装置の製造工程を
説明するための断面図である。
説明するための断面図である。
【図４】本発明の実施例による半導体装置の製造工程を
説明するための断面図である。
説明するための断面図である。
【図５】本発明の実施例に従ったサンプルのコンタクト
抵抗を示すグラフである。
抵抗を示すグラフである。
【図６】本発明の実施例に従ったサンプルのエレクトロ
マイグレーション耐性を示すグラフである。
マイグレーション耐性を示すグラフである。
１ 半導体基板
２ 絶縁膜
２Ｓ エッチングストッパ膜（ＳｉＮ膜）
３ 配線と同層の絶縁膜（ＬＴＯ膜）
４ 銅の酸化膜への拡散防止用の絶縁膜（ＳｉＮ膜）
５ 平坦化絶縁膜（ＳＯＧ膜、ＨＳＱ膜）
６ 層間絶縁膜（ＬＴＯ膜で低誘電率のＦＳＧ膜等）
６Ｓ エッチングストッパ膜
７ 配線と同層の絶縁膜（ＬＴＯ膜）
８ カバー膜（ＳｉＮ膜）
１０、１４ バリア金属膜（ＴｉＮ膜等）
１１、１５ 埋め込み銅配線
１２ バリア金属膜（配向性（２００／（１１１）が１
以上の高密度ＴｉＮ膜） １３ タングステンプラグ
以上の高密度ＴｉＮ膜） １３ タングステンプラグ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大塚 敏志
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 宇治 重孝
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 星野 雅孝
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 佐藤 幸博
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 遠藤 浩二
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 大田 譲
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 三沢 信裕
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(56)参考文献 特開 平11−16912（ＪＰ，Ａ)
特開 平６−69353（ＪＰ，Ａ)
特開 平９−115866（ＪＰ，Ａ)
特開 平８−255834（ＪＰ，Ａ)
特開 平８−264535（ＪＰ，Ａ)
特開 平８−222632（ＪＰ，Ａ)
特開 平６−291201（ＪＰ，Ａ)
特開 平２−125447（ＪＰ，Ａ)
特開 平９−27547（ＪＰ，Ａ)
特開 平５−144811（ＪＰ，Ａ)
特開 平９−82798（ＪＰ，Ａ)
特開 平６−224194（ＪＰ，Ａ)
特開 平８−250452（ＪＰ，Ａ)
特開 平９−167767（ＪＰ，Ａ)
特開 平６−69203（ＪＰ，Ａ)
特開 平９−219448（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3205
H01L 21/768
Claims (15)
- 【請求項１】 半導体基板上に第１絶縁層を形成する工
程と、 前記第１絶縁層上部に第１の溝を形成する工程と、前記第１の溝を埋め込んで実質的に銅で構成された第１
金属層を形成する工程と、 前記第１絶縁層上の第１金属層を研磨により除去するこ
とによって前記第１の溝内にのみ第１配線を形成する工
程と、 前記第１配線の表面を還元性雰囲気中で処理して表面酸
化膜を還元する工程と、 次いで、真空を破らずに前記第１配線上に拡散防止膜を
成膜する工程と、 前記拡散防止膜上に層間絶縁膜を形成する工程と、 前記層間絶縁膜及び前記拡散防止膜を貫通して、前記第
１配線の表面を露出する接続孔を形成する工程と、前記接続孔底面で前記第１配線の表面を還元性雰囲気中
で処理して表面酸化膜を還元する工程と、 前記接続孔に実質的にタングステンで形成される導電性
プラグを埋め込む工程と、 前記導電性プラグに接続して、実質的に銅で形成された
第２配線を形成する工程とを含み、前記導電性プラグの
径は前記第１配線及び第２配線の幅より狭く形成される
半導体装置の製造方法。 - 【請求項２】 前記第１金属層を形成する工程が、 前記第１の溝内にバリアメタルとして、高融点金属の化
合物の膜を成膜するサブ工程と、 前記高融点金属化合物の膜の上に実質的に銅で形成され
た第１金属層を形成するサブ工程とを含む請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記第１金属層を形成する工程が、 スパッタ法を用いて、前記第１の溝の深さを越える厚さ
に実質的に銅で形成された第１金属層を形成するサブ工
程と、 前記第１金属層を３００℃から４５０℃までの温度で加
熱してリフローさせるサブ工程とを含む請求項１記載の
半導体装置の製造方法。 - 【請求項４】 前記導電性プラグを埋め込む工程が、 前記接続孔を覆って窒素を含む高融点金属膜を成膜する
サブ工程と、 次いで、前記接続孔を埋め込んでタングステン層を形成
するサブ工程と、 次いで、層間絶縁膜上の前記窒素を含む高融点金属膜お
よび前記タングステン層を研磨により除去することによ
り前記導電性プラグを形成するサブ工程とを含む請求項
１記載の半導体装置の製造方法。 - 【請求項５】 前記窒素を含む高融点金属膜を成膜する
サブ工程が、ロングスロースパッタにより（２００）面
と（１１１）面とが混在し、（２００）面の面積が（１
１１）面の面積よりも広い窒化チタン膜を成膜する工程
を含む請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記拡散防止膜は、窒化シリコン膜であ
る請求項１から５までのいずれか１項に記載の半導体装
置の製造方法。 - 【請求項７】 前記層間絶縁膜を形成する工程が、 前記拡散防止膜上に平坦化機能を有する層間絶縁膜を形
成するサブ工程を含む請求項１記載の半導体装置の製造
方法。 - 【請求項８】 前記層間絶縁膜を形成する工程が、 液相絶縁膜を塗布するサブ工程と、 低誘電率シリコン酸化膜を堆積するサブ工程とを含む請
求項７記載の半導体装置の製造方法。 - 【請求項９】 前記第２配線を形成する工程が、 前記層間絶縁膜上に第２絶縁膜を形成するサブ工程と、 前記第２絶縁膜を貫通する第２の溝を形成するサブ工程
と、 前記第２絶縁膜の溝を埋め込んで実質的に銅で構成され
た第２金属層を形成するサブ工程と、 前記第２絶縁層上の第２金属層を研磨により除去するこ
とにより前記第２の溝内にのみ第２配線を形成する工程
と、 前記第２配線の表面を還元性雰囲気中で処理して表面酸
化膜を還元する工程と、次いで、真空を破らずに前記第
２配線上に拡散防止膜を成膜する工程と、を含む請求項
１記載の半導体装置の製造方法。 - 【請求項１０】 前記第１配線又は第２配線の表面を還
元性雰囲気中で処理して表面酸化膜を還元する工程が、 還元性ガス中で２５０℃〜４５０℃の範囲の温度に加熱
するか、または、還元性ガスのプラズマ中で前記第１配
線又は第２配線の表面の酸化膜を還元するサブ工程を含
む請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記還元性ガスは水素又はアンモニア
を含むガスである請求項１０記載の半導体装置の製造方
法。 - 【請求項１２】 前記拡散防止膜は、窒化膜またはカー
ボン膜である請求項１０記載の半導体装置の製造方法。 - 【請求項１３】 前記接続孔底面で前記第１配線の表面
酸化膜を還元する工程、及び、前記接続孔に実質的にタ
ングステンで形成される埋込導電体を含む導電性プラグ
を埋め込む工程が、 還元性ガス中で２５０℃から４５０℃までの範囲の温度
に加熱するか、又は還元性ガスのプラズマ中で前記第１
配線表面の酸化膜を還元する工程と、 次いで、前記第１配線を大気中に露出することなく、前
記接続孔内の第１配線上に導電性プラグを埋め込む工程
とを含む請求項１記載の半導体装置の製造方法。 - 【請求項１４】 前記接続孔底面で前記第１配線の表面
酸化膜を還元する工程、及び、前記接続孔に実質的にタ
ングステンで形成される埋込導電体を含む導電性プラグ
を埋め込む工程が、 前記接続孔底部の前記第１配線表面に自然酸化膜が形成
される工程と、 還元性雰囲気中にて２５０℃から４５０℃までの温度で
加熱するか、あるいは還元性ガスのプラズマを用い、前
記自然酸化膜を還元する工程と、 前記接続孔内に導電性プラグを埋め込む工程とを含む請
求項１記載の半導体装置の製造方法。 - 【請求項１５】 前記還元性ガスとして、水素又はアン
モニアのうち少なくとも一方を含むガスを選ぶことを特
徴とする請求項１３又は１４に記載の半導体装置の製造
方法。
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|---|---|---|---|
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| JP18255997 | 1997-07-08 | ||
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ID=26501312
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| KR100746895B1 (ko) * | 1999-08-10 | 2007-08-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치의 제조 방법 |
| JP3783488B2 (ja) * | 1999-10-18 | 2006-06-07 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2001291720A (ja) * | 2000-04-05 | 2001-10-19 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2001298028A (ja) * | 2000-04-17 | 2001-10-26 | Tokyo Electron Ltd | 半導体デバイス製造方法 |
| JP3574383B2 (ja) * | 2000-07-31 | 2004-10-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3566203B2 (ja) * | 2000-12-06 | 2004-09-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002217292A (ja) | 2001-01-23 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| US6787462B2 (en) | 2001-03-28 | 2004-09-07 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having buried metal wiring |
| DE10140956A1 (de) * | 2001-08-27 | 2003-03-27 | Univ Braunschweig Tech Carolo Wilhelmina | Verfahren zur Beschichtung von oxidierbaren Materialien mit Oxide aufweisenden Schichten |
| US6727176B2 (en) * | 2001-11-08 | 2004-04-27 | Advanced Micro Devices, Inc. | Method of forming reliable Cu interconnects |
| US20030134499A1 (en) * | 2002-01-15 | 2003-07-17 | International Business Machines Corporation | Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof |
| JP4007822B2 (ja) * | 2002-02-14 | 2007-11-14 | 富士通株式会社 | 配線構造の形成方法 |
| JPWO2004061931A1 (ja) * | 2002-12-26 | 2006-05-18 | 富士通株式会社 | 多層配線構造を有する半導体装置およびその製造方法 |
| KR100896460B1 (ko) | 2002-12-30 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체소자의 구리배선 형성방법 |
| JP4050631B2 (ja) * | 2003-02-21 | 2008-02-20 | 株式会社ルネサステクノロジ | 電子デバイスの製造方法 |
| US7232766B2 (en) * | 2003-03-14 | 2007-06-19 | Lam Research Corporation | System and method for surface reduction, passivation, corrosion prevention and activation of copper surface |
| US7883739B2 (en) * | 2003-06-16 | 2011-02-08 | Lam Research Corporation | Method for strengthening adhesion between dielectric layers formed adjacent to metal layers |
| JP4646591B2 (ja) * | 2004-10-15 | 2011-03-09 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2007053220A (ja) * | 2005-08-18 | 2007-03-01 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007005840A (ja) * | 2006-10-16 | 2007-01-11 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP4608530B2 (ja) * | 2007-09-07 | 2011-01-12 | 株式会社アルバック | バリア膜製造方法 |
| JP2008141204A (ja) * | 2007-11-30 | 2008-06-19 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US20110003169A1 (en) * | 2008-02-04 | 2011-01-06 | Nippon Mining & Metals Co., Ltd. | Non-Adhesive Flexible Laminate |
| JP5209106B2 (ja) * | 2011-10-28 | 2013-06-12 | 東京エレクトロン株式会社 | 半導体デバイス製造方法 |
| US9240378B2 (en) * | 2014-05-16 | 2016-01-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of forming a copper layer using physical vapor deposition |
| KR20180111305A (ko) * | 2017-03-31 | 2018-10-11 | 에스케이하이닉스 주식회사 | 다층 배선 구조를 가지는 반도체 소자 및 이의 제조 방법 |
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Family Cites Families (9)
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|---|---|---|---|---|
| US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
| JP3399583B2 (ja) * | 1993-04-06 | 2003-04-21 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| JP2985692B2 (ja) * | 1994-11-16 | 1999-12-06 | 日本電気株式会社 | 半導体装置の配線構造及びその製造方法 |
| JPH08181205A (ja) * | 1994-12-26 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置の配線構造およびその製造方法 |
| JP3417751B2 (ja) * | 1995-02-13 | 2003-06-16 | 株式会社東芝 | 半導体装置の製造方法 |
| US5780358A (en) * | 1996-04-08 | 1998-07-14 | Chartered Semiconductor Manufacturing Ltd. | Method for chemical-mechanical polish (CMP) planarizing of cooper containing conductor layers |
| KR100238252B1 (ko) * | 1996-09-13 | 2000-01-15 | 윤종용 | Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법 |
| US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
| US5759906A (en) * | 1997-04-11 | 1998-06-02 | Industrial Technology Research Institute | Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits |
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