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JP2002217292A - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置および半導体集積回路装置の製造方法

Info

Publication number
JP2002217292A
JP2002217292A JP2001014068A JP2001014068A JP2002217292A JP 2002217292 A JP2002217292 A JP 2002217292A JP 2001014068 A JP2001014068 A JP 2001014068A JP 2001014068 A JP2001014068 A JP 2001014068A JP 2002217292 A JP2002217292 A JP 2002217292A
Authority
JP
Japan
Prior art keywords
film
contact hole
integrated circuit
circuit device
sputtering method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001014068A
Other languages
English (en)
Inventor
Yoji Ashihara
洋司 芦原
Tatsuyuki Saito
達之 齋藤
Takao Tanaka
宇乙 田中
Shusuke Suzuki
秀典 鈴木
Hideaki Tsugane
秀明 津金
Yasuko Yoshida
安子 吉田
Ken Okuya
謙 奥谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP2001014068A priority Critical patent/JP2002217292A/ja
Priority to US09/822,318 priority patent/US6764945B2/en
Publication of JP2002217292A publication Critical patent/JP2002217292A/ja
Priority to US10/844,479 priority patent/US7088001B2/en
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Abstract

(57)【要約】 【課題】 配線間の良好なコンタクトを図り、半導体集
積回路装置の信頼性、製品歩留まりを向上させる。 【解決手段】 コンタクトホールＣ２内に、通常スパッ
タ法により第１のスパッタ膜２５を堆積し、この第１の
スパッタ膜２５上に、長距離スパッタ法により第２のス
パッタ膜２６を堆積した後、第２のスパッタ膜２６上に
ＣＶＤ法によりＷ膜２７を堆積し、コンタクトホールＣ
２外部の第１、第２のスパッタ膜２５、２６およびＷ膜
２７を除去することによりコンタクトホールＣ２内にプ
ラグを形成する。このように、指向性の異なる第１のス
パッタ膜２５と第２のスパッタ膜２６とでバリア膜を構
成することにより、バリア性を向上させることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置および半導体集積回路装置の製造技術に関し、特に、
半導体集積回路装置の配線間や半導体基板と配線との接
続に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、配線と
絶縁膜とを繰り返し形成する多層配線構造がとられてい
る。これら複数の配線間もしくは半導体基板と配線との
間は、層間絶縁膜中のコンタクトホール内に形成された
導電性部（プラグ等）を介して接続される。
【０００３】特開平１１−８７３５３号公報には、接続
孔ＣＨ内および銅配線１１上に、ロングスロースパッタ
リングにより、バリア層として有効に機能するＴｉＮ膜
１２を成膜し、Ｗ層を堆積した後、ＣＭＰによりタング
ステン層１３とＴｉＮ層１２を研磨することにより導電
性プラグを形成する技術が開示されている。
【０００４】特開平８−１８１２１２号公報には、Ｔｉ
Ｎ膜の剥離防止と、バリア性向上のため、コンタクトホ
ール内に、コリメーションスパッタ法により形成したＴ
ｉ膜をアニール処理し、ＴｉＮ膜２３を形成し、その上
に反応性スパッタＴｉＮ膜２４を形成した後、ＣＶＤ法
でＷ膜１２を形成することにより第二の配線膜を形成す
る技術が開示されている。
【０００５】特開平１０−２４２２７１号公報には、接
続プラグと溝配線の接触を確保するため、接続プラグ４
５を形成した後、接続プラグ４５が配線溝４６に侵入す
るよう配線溝４６を掘り込み、下地膜４７としてＬＤス
パッタ法によりＴｉＮ／Ｔｉ膜を成膜した後、Ｃｕ層４
８ａを形成することにより溝配線４８を形成する技術が
開示されている(図４)。
【０００６】特開平６−１４０３５９号公報には、コン
タクトホール５０内およびＢＰＳＧ膜３０上に、コリメ
ータ６０を通してスパッタターゲット７０から化学反応
スパッタリングによって層４０を形成する技術が開示さ
れている。
【０００７】特開平４−２０７０３３号公報には、良好
なビアホールの埋め込みと、配線層の平坦化のため、ビ
アホール底部に高温・高バイアスまたは高温スパッタ
法、選択メタルＣＶＤ法により第１の導電膜の堆積を行
い、その後に通常スパッタ及び蒸着法で第２の導電膜を
堆積する技術が開示されている。
【０００８】特開平４−２０７０３３号公報には、スパ
ッタによりチタン、窒化チタンを堆積させたバリア膜５
ａと、バリア膜５ａ上にスパッタによりタングステンを
堆積させた下地膜５ｂと、ＣＶＤによりタングステン膜
を堆積させ開口を充填する充填膜５ｃとでプラグ５を構
成する技術が開示されている。
【０００９】
【発明が解決しようとする課題】本発明者らは、配線間
もしくは半導体基板と配線との間の接続不良を解消すべ
く、コンタクトホール（ビアホール）内への導電性膜の
埋め込み技術について検討している。
【００１０】このコンタクトホールは、配線や半導体基
板上に形成され、コンタクトホールの内壁には、バリア
膜が形成された後、タングステン（Ｗ）膜等の導電性膜
が埋め込まれる。このバリア膜は、Ｗ膜形成時の原料ガ
スと配線（例えばアルミニウム）との反応を防止するた
め等の理由により形成される。
【００１１】しかしながら、半導体集積回路装置の微細
化に伴い、コンタクトホールのアスペクト比が大きくな
り、例えば、アスペクト比が３．０を越えるような場合
には、コンタクトホール底部の前記バリア膜のバリア性
が低くなり、接続不良が増加する。
【００１２】また、配線幅やコンタクトホールの径の微
細化に伴い、配線とコンタクトホールとのマージンが小
さくなる傾向にあり、目はずれ（配線パターンに対する
コンタクトホールパターンのずれ）が生じやすくなって
いる。このような場合は、追って詳細に説明するよう
に、配線の側壁にサブトレンチ（径の小さい窪み）が生
じ、バリア性の確保がますます困難となる。
【００１３】本発明の目的は、配線間もしくは半導体基
板と配線との間の良好なコンタクトを図ることを目的と
する。
【００１４】また、本発明の他の目的は、配線間もしく
は半導体基板と配線との間の良好なコンタクトを図るこ
とにより半導体集積回路装置の信頼性を高め、また、製
品歩留まりを向上させることである。
【００１５】本発明の目的ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１７】（１）本発明の半導体集積回路装置の製造
方法は、コンタクトホール内に、第１のスパッタ法によ
り第１の導電性膜を堆積し、この第１の導電性膜上に、
前記第１のスパッタ法より指向性の高い第２のスパッタ
法により第２の導電性膜を堆積した後、第２の導電性膜
上に第３の導電性膜を堆積することによりプラグを形成
する。
【００１８】（２）本発明の半導体集積回路装置の製造
方法は、コンタクトホール内に、長距離スパッタ法もし
くはイオン化スパッタ法により第１の導電性膜を堆積
し、この第１の導電性膜上に、通常スパッタ法により第
２の導電性膜を堆積した後、第２の導電性膜上に第３の
導電性膜を堆積することによりプラグを形成する。
【００１９】（３）本発明の半導体集積回路装置は、絶
縁膜中に形成されたコンタクトホールと、このコンタク
トホールの底部および側壁に形成された第１のスパッタ
膜と、コンタクトホールの底部および側壁の前記第１の
スパッタ膜上に形成された第２のスパッタ膜であって、
第１のスパッタ膜より指向性が高い第２のスパッタ膜
と、コンタクトホール内部に埋め込まれた導電性膜とを
有する。
【００２０】（４）本発明の半導体集積回路装置は、絶
縁膜中に形成されたコンタクトホールと、このコンタク
トホールの底部および側壁に形成された第１のスパッタ
膜であって、長距離スパッタ法もしくはイオン化スパッ
タ法により形成された第１のスパッタ膜と、コンタクト
ホールの底部および側壁の前記第１のスパッタ膜上に形
成され、第１のスパッタ膜より指向性が低い第２のスパ
ッタ膜と、コンタクトホール内部に埋め込まれた導電性
膜とを有する。
【００２１】
【発明の実施の形態】本願発明の実施の形態を説明する
にあたり、本願における用語の基本的な意味を説明する
と次の通りである。
【００２２】本願において半導体装置というときは、特
に単結晶シリコン基板上に作られるものだけでなく、特
にそうでない旨が明示された場合を除き、ＳＯＩ(Silic
on On Insulator)基板やＴＦＴ(Thin Film Transistor)
液晶製造用基板などといった他の基板上に作られるもの
を含むものとする。
【００２３】また、半導体ウエハ（半導体基板）とは、
半導体装置の製造に用いるシリコンその他の半導体単結
晶基板（一般にほぼ平面円形状）、サファイア基板、ガ
ラス基板、その他の絶縁、反絶縁または半導体基板等並
びにそれらの複合的基板を言う。
【００２４】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【００２５】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でもよい。
【００２６】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００２７】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００２８】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２９】また、本実施の形態においては、電界効果
トランジスタを例示するＭＯＳ・ＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）をＭＯＳと
略し、ｐチャネル型のＭＯＳ・ＦＥＴをｐＭＯＳと略
し、ｎチャネル型のＭＯＳ・ＦＥＴをｎＭＯＳと略す。
ＭＯＳ・ＦＥＴは、ＭＩＳ・ＦＥＴ（Metal InsulatorS
emiconductor Field Effect Transistor）を含むが、こ
こではＭＯＳ・ＦＥＴで代表して説明する。
【００３０】また、本願で長距離スパタリングとは、一
般にターゲットと被処理ウエハの被処理面との最短距離
（固有距離）が１５０ｍｍ以上のものを言うが、ウエハ
の直径が２００から３００ｍｍまたはそれ以上の被処理
ウエハでは、１６５ｍｍ以上が望ましい。また、さらに
条件の厳しいものでは、１８０ｍｍ以上が更に望まし
い。これに対して、通常の指向性でないスパタリングで
は、その距離（固有距離）は一般に５０ｍｍ前後で、最
大でも１００ｍｍ程度である。固有距離が１５０ｍｍ未
満のものを便宜上、非長距離スパタリングと呼ぶ。
【００３１】また、本願に適用可能なスパタリングを分
類すると以下のようになる。スパタリングはまず、通常
スパタリングと指向性スパタリングに大分類される。指
向性スパタリングはコリメートスパタリング、イオン化
スパタリング、長距離スパタリングの各類に分けらる。
長距離スパタリングは更にバイアス長距離スパタリング
と通常長距離スパタリングに細分類される。
【００３２】これらのうち、コリメートスパタリングは
異物の問題はあるが、装置がコンパクトに出来るメリッ
トがある。また、イオン化スパタリングは距離が比較的
短くとも高い指向性を確保することが出来る。バイアス
長距離スパタリングはバイアスにより、通常長距離スパ
タリングよりも更に高い指向性を実現できる。
【００３３】更に、本願において、材料に言及すると
き、たとえば、「銅配線」、「銅からなる部材」等と言
うときは、特にそうでない旨明示した場合を除き、純粋
な銅（不純物および添加物が１％未満）のみでなく、銅
を主成分の一つとする材料も含むものとする。
【００３４】（実施の形態１）次に、本発明の実施の形
態である半導体集積回路装置の製造方法について説明す
る。図１〜図２６は、本発明の実施の形態である半導体
集積回路装置の製造方法を示した基板の要部断面図であ
る。
【００３５】まず、図１に示すように、半導体基板１の
主表面に、通常のＭＩＳＦＥＴ形成プロセスにより、ｎ
チャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐを形成する。
【００３６】通常のＭＩＳＦＥＴ形成プロセスには、例
えば、次のようなものがある。
【００３７】まず、ｐ型の単結晶シリコンからなる半導
体基板１をエッチングすることにより素子分離溝２を形
成し、基板１を熱酸化することによって、溝の内壁に薄
い酸化シリコン膜を形成する。次に、溝の内部を含む基
板１上にＣＶＤ（Chemical Vapor deposition）法で酸
化シリコン膜７を堆積し、化学的機械研磨（ＣＭＰ；Ch
emical Mechanical Polishing）法で溝の上部の酸化シ
リコン膜７を研磨し、その表面を平坦化する。
【００３８】次に、基板１にｐ型不純物およびｎ型不純
物をイオン打ち込みした後、熱処理により不純物を拡散
させることによって、ｐ型ウエル３およびｎ型ウエル４
を形成した後、熱酸化によりｐ型ウエル３およびｎ型ウ
エル４のそれぞれの表面に膜厚６nm程度の清浄なゲート
酸化膜８を形成する。
【００３９】次に、ゲート酸化膜８の上部にリンをドー
プした低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積
し、続いてその上部にスパッタリング法で薄いＷＮ膜
（図示せず）とＷ膜９ｂとを堆積し、さらにその上部に
ＣＶＤ法で窒化シリコン膜１０を堆積する。
【００４０】次いで、窒化シリコン膜１０をドライエッ
チングすることにより、ゲート電極を形成する領域に窒
化シリコン膜１０を残し、窒化シリコン膜１０をマスク
にしてＷ膜９ｂ、ＷＮ膜（図示せず）および多結晶シリ
コン膜９ａをドライエッチングすることにより、多結晶
シリコン膜９ａ、ＷＮ膜およびＷ膜９ｂからなるゲート
電極９を形成する。
【００４１】次に、ゲート電極９の両側のｐ型ウエル３
にｎ型不純物をイオン打ち込みすることによってｎ-型
半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。
【００４２】次いで、基板１上にＣＶＤ法で窒化シリコ
ン膜を堆積した後、異方的にエッチングすることによっ
て、ゲート電極９の側壁にサイドウォールスペーサ１３
を形成する。
【００４３】次いで、ｐ型ウエル３にｎ型不純物をイオ
ン打ち込みすることによってｎ+型半導体領域１４（ソ
ース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物
をイオン打ち込みすることによってｐ+型半導体領域１
５（ソース、ドレイン）を形成する。
【００４４】次に、半導体基板１の表面を、フッ酸系の
洗浄液を用いて洗浄する。この洗浄は、半導体基板１の
表面の不純物や自然酸化膜を除去するために行われる。
次いで、スパッタ法によりＣｏ膜を堆積し、５００から
５４０℃で１分間の熱処理を施すことにより、半導体基
板１（ｎ+型半導体領域１４、ｐ+型半導体領域１５）と
Ｃｏ膜との接触部においてシリサイド化反応をおこさせ
る。
【００４５】次いで、未反応のＣｏ膜をエッチングによ
り除去し、半導体基板１（ｎ+型半導体領域１４、ｐ+型
半導体領域１５）上に、ＣｏＳｉ2層１６を残存させ
る。次いで、７００から８００℃で、１分間程度の熱処
理を施し、ＣｏＳｉ2層１６を低抵抗化する。なお、半
導体基板１上にＴｉ膜を堆積し、ＴｉＳｉ2膜を形成し
てもよい。
【００４６】このＣｏＳｉ2層１６は、ソース、ドレイ
ン領域（ｎ+型半導体領域１４、ｐ+型半導体領域１５）
の抵抗を下げ、また、ソース、ドレイン領域上に形成さ
れるプラグとの接触抵抗を下げるために形成される。ま
た、ゲート電極９（配線）の抵抗を下げるため、ゲート
電極９上にも、ＣｏＳｉ2層１６を形成してもよい。
【００４７】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００４８】この後、ＭＩＳＦＥＴＱｎおよびＱｐ上に
酸化シリコン膜等の層間絶縁膜とＡｌ膜等の導電性膜を
交互に堆積し、複数の配線を形成するのであるが、以下
層間絶縁膜と配線の形成について図２〜図２６を参照し
ながら詳細に説明する。
【００４９】まず、図２に示すようにＭＩＳＦＥＴＱｎ
およびＱｐ上にＣＶＤ法で膜厚７００nm〜８００nm程度
の酸化シリコン膜を堆積した後、酸化シリコン膜をＣＭ
Ｐ法で研磨してその表面を平坦化することによって層間
絶縁膜ＴＨ１を形成する。
【００５０】次に、層間絶縁膜ＴＨ１上にフォトレジス
ト膜を形成し（図示せず）、このフォトレジスト膜をマ
スクに層間絶縁膜ＴＨ１をエッチングすることにより半
導体基板１主面のｎ+型半導体領域１４およびｐ+型半導
体領域１５上にコンタクトホールＣ１を形成する。次い
で、コンタクトホールＣ１底部の自然酸化膜等を除去す
るため、アルゴン（Ａｒ）雰囲気中で、プリクリーン処
理を行う。
【００５１】ここで、図３は、図２のコンタクトホール
Ｃ１部の拡大図である。図中、ソース、ドレイン領域
（ｎ+型半導体領域１４、ｐ+型半導体領域１５）は省略
されている。以降は、このコンタクトホールＣ１部の拡
大図用いて、工程を説明する。
【００５２】次いで、図４に示すように、コンタクトホ
ールＣ１内を含む層間絶縁膜ＴＨ１上に、スパッタ法も
しくはＣＶＤ法によりＴｉ膜およびＴｉＮ膜の積層膜か
らなるバリア用高融点金属膜１８を堆積する。なお、前
記プリクリーン処理とバリア用高融点金属膜１８の形成
工程は、高真空中で連続して行われる。
【００５３】次いで、図５に示すように、バリア用高融
点金属膜１８上に、ＣＶＤ法によりＷ膜１９を堆積す
る。この際、コンタクトホールＣ１内に充分充填される
程度の膜厚のＷ膜１９を堆積する。
【００５４】次いで、図６に示すように、Ｗ膜１９およ
びバリア用高融点金属膜１８を層間絶縁膜ＴＨ１が露出
するまでＣＭＰ法により研磨することによってコンタク
トホールＣ１内にプラグＰ１を形成する。
【００５５】次いで、図７に示すように、層間絶縁膜Ｔ
Ｈ１およびプラグＰ１上に、スパッタ法によりＴｉ膜、
ＴｉＮ膜およびＴｉ膜の積層膜（Ｔｉ／ＴｉＮ／Ｔｉ＝
５／５０／１０ｎｍ）からなるバリア用高融点金属膜２
１を堆積した後、アルミニウム（Ａｌ）合金膜２２（３
５０ｎｍ）を堆積する。さらに、Ａｌ合金膜２２上に、
ＴｉＮ膜およびＴｉ膜の積層膜（ＴｉＮ／Ｔｉ＝４０／
５ｎｍ）からなるキャップ金属膜２３を堆積する。この
キャップ金属膜２３は、Ａｌ合金膜２２の保護膜とし
て、また、後述する第１層配線Ｍ１のパターニングの際
の反射防止膜としての役割を果たす。
【００５６】次いで、図８に示すように、キャップ金属
膜２３上にレジスト膜Ｒ１を塗布した後、図９に示すよ
うに、レジスト膜Ｒ１を感光・現像することにより、第
１層配線形成予定領域に、レジスト膜Ｒ１を残存させ
る。
【００５７】次いで、図１０に示すように、パターニン
グされたレジスト膜Ｒ１をマスクに、ドライエッチング
法を用いて、バリア用高融点金属膜２１、Ａｌ合金膜２
２およびキャップ金属膜２３をエッチングすることによ
り、これらの膜（２１、２２、２３）からなる第１層配
線Ｍ１（Ａｌ配線）を形成する。配線幅および配線間隔
は、約０．２５μｍである。次いで、第１層配線Ｍ１上
に残存するレジスト膜Ｒ１を、プラズマ中でのアッシン
グ処理（灰化処理）により除去する(図１１)。この後、
エッチング時に生じた残渣等を除去する（後処理）。
【００５８】次いで、図１２に示すように、第１層配線
Ｍ１上を含む層間絶縁膜ＴＨ１上に、酸化シリコン膜Ｔ
Ｈ２ａを堆積する。この酸化シリコン膜ＴＨ２ａは、高
密度プラズマＣＶＤ（以下ＨＤＰ−ＣＶＤという）法に
より形成する。このＨＤＰ−ＣＶＤとは、低圧かつ高電
子密度雰囲気で行われるＣＶＤであって、通常のプラズ
マＣＶＤでは、圧力１〜１０Torrで、電子密度が１×１
０9〜１×１０10で処理が行われるのに対し、ＨＤＰ−
ＣＶＤでは、圧力０．００１〜０．０１Torrで、電子密
度が１×１０12以上で処理が行われる。従って、成膜成
分（この場合酸化シリコン）が堆積すると同時に、高密
度プラズマによるエッチングが同時に起こり、幅の狭い
配線間にも酸化シリコンを埋め込むことができる。
【００５９】次いで、図１３に示すように、酸化シリコ
ン膜ＴＨ２ａ上に、酸化シリコン膜ＴＨ２ｂを堆積す
る。この酸化シリコン膜ＴＨ２ｂは、オゾン（Ｏ3）お
よびテトラエトキシシランを用いたプラズマＣＶＤ法に
より形成する。以下、この膜をＴＥＯＳ膜という。
【００６０】次いで、図１４に示すように、ＴＥＯＳ膜
ＴＨ２ｂの上部をＣＭＰ法により研磨することによりＴ
ＥＯＳ膜ＴＨ２ｂの表面を平坦化する。次いで、酸化シ
リコン膜ＴＨ２ｂの膜減りを補償するために、さらに、
ＴＥＯＳ膜ＴＨ２ｃを堆積する(図１５)。この結果、酸
化シリコン膜ＴＨ２ａおよびＴＥＯＳ膜ＴＨ２ｂ、ＴＨ
２ｃからなる層間絶縁膜ＴＨ２（絶縁膜）が完成する。
【００６１】次いで、図１６に示すように、層間絶縁膜
ＴＨ２上に、レジスト膜Ｒ２を塗布した後、レジスト膜
Ｒ２を感光・現像することにより、第１層配線Ｍ１上の
プラグＰ２形成予定領域のレジスト膜Ｒ２を除去する
(図１７)。
【００６２】次いで、図１８に示すように、パターニン
グされたレジスト膜Ｒ２をマスクに、ドライエッチング
法を用いて、層間絶縁膜ＴＨ２を第１層配線Ｍ１が露出
するまでエッチングすることにより、直径約０．２５μ
ｍ、深さ約０．９μｍのコンタクトホールＣ２を形成す
る。次いで、図１９に示すように、層間絶縁膜ＴＨ２上
に残存するレジスト膜Ｒ２を、プラズマ中でのアッシン
グ処理（灰化処理）により除去し、さらに、エッチング
時に生じた残渣等を除去する（後処理）。
【００６３】次いで、コンタクトホールＣ２底部の自然
酸化膜等を除去するため、アルゴン（Ａｒ）雰囲気中
で、プリクリーン処理を行う。処理条件を以下に示す。
Ａｒ流量１１ｓｃｃｍ、圧力１０６±１４ｍＰａ、基板
側パワー３００±１０Ｗ、常温で、２５±５ｎｍ（ＴＥ
ＯＳ膜、平坦部換算）のエッチングを行う。このプリク
リーン処理により、層間絶縁膜ＴＨ２の上端部がエッチ
ングされ、テーパー状となる(図２０)。
【００６４】次に、プリクリーン処理後、高真空下で、
半導体基板１を搬送し、コンタクトホールＣ２内を含む
層間絶縁膜ＴＨ２上に、通常スパッタ法によりＴｉ膜お
よびＴｉＮ膜の積層膜からなる第１のスパッタ膜２５
（第１の導電性膜）を堆積する(図２１)。この積層膜
は、例えば、Ｔｉをターゲットとしたスパッタ法を用い
て、Ｔｉ膜を堆積し、その後、スパッタ装置内に窒素を
導入することによりＴｉＮ膜を堆積する。処理条件の一
例を示す。まず、Ｔｉ膜を、Ａｒ流量９７ｓｃｃｍ、圧
力０．９３±０．０４Ｐａ、ＤＣパワー３．０±０．３
ｋＷ、３００±２０℃、ターゲット−ウエハ間５２ｍｍ
で、３０±３ｎｍ程度堆積する。次いで、ＴｉＮ膜を、
Ａｒ流量３７ｓｃｃｍ、窒素流量５３ｓｃｃｍ、圧力
０．４９±０．０４Ｐａ、ＤＣパワー８．０±０．５ｋ
Ｗ、３００±２０℃、ターゲット−ウエハ間５２ｍｍ
で、５０±５ｎｍ程度堆積する。
【００６５】ここで、Ｔｉ膜を最初に形成するのは、Ｔ
ｉＮ膜中のＮと第１層配線Ｍ１を構成するＡｌとの反応
を防止するためである。即ち、Ａｌ合金膜２２上のキャ
ップ金属膜２３が、前述のコンタクトホールＣ２の形成
時に、エッチングされ、Ａｌ合金膜２２が露出した場合
に、コンタクトホールＣ２内に直接ＴｉＮ膜を形成する
と、Ａｌ合金膜２２とＴｉＮ膜が接触し、接触部におい
てＡｌＮが形成される。このＡｌＮは、高抵抗であるた
め、第１層配線Ｍ１とプラグＰ２との接触不良の原因と
なる。そこで、前述のような場合であっても、Ａｌ合金
膜２２とＴｉＮ膜が直接接触しないよう、間にＴｉ膜を
設けるのである。
【００６６】続いて、図２２に示すように、第１のスパ
ッタ膜２５上に、Ｗ膜からなる第２のスパッタ膜２６
（第２の導電性膜）を堆積する。この第２のスパッタ膜
２６は、長距離スパッタ法により形成する。処理条件の
一例を示す。このＷ膜は、Ａｒ流量２８ｓｃｃｍ、圧力
０．２０±０．０３Ｐａ、ＤＣパワー４．０±０．２ｋ
Ｗ、２５℃、ターゲット−ウエハ間２９１ｍｍで、３０
±３ｎｍ程度堆積する。また、例えば、この第１、第２
のスパッタ膜（２５、２６）は、通常スパッタを行う室
と長距離スパッタを行う室とを有するスパッタ装置（マ
ルチチャンバー）を用いて成膜する。
【００６７】ここで、通常スパッタ（非長距離スパッ
タ）とは、前述のようにターゲットと半導体基板との距
離が、１５０ｍｍ未満の条件下で行われるスパッタをい
い、長距離スパッタとは、ターゲットと半導体基板との
距離が、１５０ｍｍ以上の条件下で行われるスパッタを
いう。
【００６８】通常スパッタでは、図２１に示すように、
コンタクトホールの側壁上部（層間絶縁膜ＴＨ２のコー
ナー部）において、膜が厚く付く傾向がある。また、こ
の庇状に突き出た膜によりコンタクトホール底面への粒
子の到達が阻害され、コンタクトホール底部には、膜が
薄くつく傾向がある。
【００６９】これは、通常スパッタでは、ターゲットと
半導体基板との間が短いため、ターゲットから叩き出さ
れた粒子があらゆる方向に飛散し、堆積する。従って、
コンタクトホール側壁上部においては、上からのみなら
ず横からも粒子が堆積する。その結果、コンタクトホー
ル側壁上部には、膜が厚く付いてしまう。
【００７０】これに対して、長距離スパッタでは、ター
ゲットと半導体基板との間が長いため、ターゲットから
叩き出された粒子のうち半導体基板まで到達する粒子の
方向性が制限される。その結果、コンタクトホール側壁
上部における横方向からの粒子の堆積が少なく、コンタ
クトホール側壁上部の膜の膜厚を低減することができる
ため、コンタクトホール底部の膜の膜厚を確保すること
ができる(図２２参照)。また、図２９示すように、堆積
する粒子の方向性が制限される（粒子の指向性がある）
ため、コンタクトホール側壁には、膜が薄くつく傾向が
ある。
【００７１】また、通常スパッタ法により成膜された膜
は、長距離スパッタ法で成膜された膜より圧縮応力が小
さいという特徴を有する。ここで、圧縮応力とは、半導
体基板上にかかる膜を堆積した場合、半導体基板を凸形
状にしようとする応力をいう。通常スパッタ法により成
膜された膜の圧縮応力は、０〜１ＧＰａ程度であるのに
対し、長距離スパッタ法で成膜された膜の圧縮応力は、
１〜５ＧＰａ程度である。
【００７２】また、この第２のスパッタ膜２６は、他の
高融点金属膜もしくは高融点金属化合物を用いてもよい
が、後述するように第２のスパッタ膜２６上には、ＣＶ
Ｄ法によりＷ膜２７が堆積されるため、このＷ膜形成時
のシード膜となるよう、コンタクトホールＣ２内に埋め
込まれる高融点金属膜と同じ金属膜を形成する方が、よ
り好ましい。
【００７３】次いで、図２３に示すように、第２のスパ
ッタ膜２６上に、ＣＶＤ法によりＷ膜２７（第３の導電
性膜）を堆積する。このＷ膜２７の成膜条件の一例を示
す。Ａｒ流量２２００ｓｃｃｍ、窒素流量３００ｓｃｃ
ｍ、水素１１００ｓｃｃｍ、ＷＦ6流量９５ｓｃｃｍ、
圧力１１９７０±２６６Ｐａ、４５０±５℃で、２００
±３０ｎｍ程度堆積する。
【００７４】次いで、図２４に示すように、コンタクト
ホールＣ２外部のＷ膜２７および第１、第２のスパッタ
膜２５、２６を、層間絶縁膜ＴＨ２の表面が露出するま
で、ＣＭＰ法により除去する。この結果、Ｗ膜２７およ
び第１、第２のスパッタ膜２５、２６よりなるプラグＰ
２が形成される。
【００７５】次に、図２５に示すように、第１層配線Ｍ
１と同様に、層間絶縁膜ＴＨ２およびプラグＰ２上に、
バリア用高融点金属膜Ｍ２１、アルミニウム（Ａｌ）合
金膜Ｍ２２およびキャップ金属膜Ｍ２３を順次堆積し、
パターニングすることにより第２層配線Ｍ２を形成す
る。
【００７６】この後、層間絶縁膜（ＴＨ３〜）、プラグ
（Ｐ３〜）および配線（Ｍ３〜）を、層間絶縁膜ＴＨ
２、プラグＰ２および配線Ｍ１、Ｍ２と同様に、繰り返
し形成することにより、多層配線を有する半導体集積回
路装置が形成される。５層配線（Ｍ１〜Ｍ５）の例を、
図２６に示す。
【００７７】以降の工程の図は省略するが、最上層配線
（図２６の場合は、第５層配線Ｍ５）上には、窒化シリ
コン膜および酸化シリコン膜等から成るパッシベーショ
ン膜ＰＶを形成する。次いで、このパッシベーション膜
ＰＶの一部をエッチングにより除去し、最上層配線上の
ボンディングパッド部を露出させた後、ボンディングパ
ッド部に金等からなるバンプ下地電極を形成し、さら
に、バンプ下地電極上に金もしくは半田等からなるバン
プ電極を形成する。この後、パッケージ基板等に実装さ
れ半導体集積回路装置が完成する。
【００７８】このように、本実施の形態によれば、第１
層配線Ｍ１上のコンタクトホールＣ２内に第１のスパッ
タ膜２５および第２のスパッタ膜２６を形成したので、
バリア性を向上させることができる。
【００７９】例えば、アスペクト比が大きな（３以上）
のコンタクトホールにおいては、図２７（ａ）に示すよ
うに、コンタクトホール底部の高融点金属膜２２５のバ
リア性が低くなる。バリア性が低くなり、第１層配線Ｍ
１が露出してしまうと、第１層配線を構成Ｍ１するＡｌ
（Ａｌ合金膜２２）と、Ｗ膜２７の原料となるＷＦ6と
の反応により昇華性のある反応物が生成する。その結
果、第１層配線Ｍ１（Ａｌ）が、侵食され、第１層配線
Ｍ１とプラグＰ２との接触面積が確保できなくなり、接
続不良を生じさせる。
【００８０】また、配線幅や配線間隔が小さい場合に
は、配線とコンタクトホールとのマージンが小さくな
り、目はずれ（配線パターンに対するコンタクトホール
パターンのずれ）が生じやすくなる。このような場合
は、図２７（ｂ）に示すように、配線の側壁にサブトレ
ンチ（径の小さい窪み）が生じ、バリア性がさらに、低
くなる。この場合は、サブトレンチがＡｌ合金膜２２ま
で延在しているため、ＡｌとＷＦ6との反応が起こりや
すく、第１層配線Ｍ１の高抵抗化や第１層配線Ｍ１とプ
ラグＰ２と接続不良を生じさせる。
【００８１】しかしながら、本実施の形態によれば、第
１のスパッタ膜２５および第２のスパッタ膜２６により
バリア膜を構成しているので、バリア性を向上させるこ
とができる。特に、第２のスパッタ膜２６は、前述した
通り、堆積（垂直）方向に、結晶粒の指向性を有するた
め、コンタクトホールＣ２底部のカバレッジを大きくす
ることができる。図２８に、第１のスパッタ膜と第２の
スパッタ膜の結晶粒の様子を示す。θ１は、第１のスパ
ッタ膜２５の結晶粒の指向性を示し、θ２は、第２のス
パッタ膜２６の結晶粒の指向性を示す。
【００８２】また、圧縮応力の小さい第１のスパッタ膜
を下層とし、圧縮応力の大きい第２のスパッタ膜を上層
としたので、第１のスパッタ膜のコンタクトホール底部
コーナー部のカバレッジを確保することができる。例え
ば、圧縮応力の大きい第２のスパッタ膜２６を下層とし
た場合には、図２９に示すように、コンタクトホールＣ
２の底部の膜は、ａ方向に、また、コンタクトホール側
壁の膜は、ｂ方向に応力がかかるため、コンタクトホー
ル底部コーナー部においては、非常に大きな応力がかか
り、クラック等が生じやすい。この後、さらに、第１の
スパッタ膜２５を堆積しても、コンタクトホール径が第
２のスパッタ膜２５により小さくなっている上、第２の
スパッタ膜は、粒子の指向性が低いため、前述のごと
く、コンタクトホール底部のカバレッジが悪い。従っ
て、コンタクトホール底部コーナー部のクラック発生部
を覆うことが困難となる。
【００８３】これに対し、本実施の形態では、圧縮応力
の小さい第１のスパッタ膜を下層とし、圧縮応力の大き
い第２のスパッタ膜を上層としたので、第１のスパッタ
膜のコンタクトホール底部コーナー部のカバレッジを確
保することができる。
【００８４】また、バリア膜の一部もしくは全部をＣＶ
Ｄ膜で形成した場合には、有機物である反応副生物が膜
中に侵入し、膜の抵抗を大きくしてしまう。また、バリ
ア膜の一部をＣＶＤ膜とする場合には、スパッタ膜を形
成した後ＣＶＤ膜を形成することになり、スパッタ装置
とＣＶＤ装置のインテグレーションが困難となる。一
方、スパッタ膜の積層膜であれば、マルチチャンバー等
を用いて低コストで、高品質の膜を得ることができる。
【００８５】なお、本実施の形態においては、堆積粒子
に指向性を持たせるため、長距離スパッタ法を用いた
が、前述のコリメータを用いる方法（コリメートスパッ
タリング）や、粒子をイオン化するイオン化スパッタリ
ングを用いてもよい。
【００８６】コリメータとは、隣り合う複数の開孔部を
有する板であり、このコリメータを、基板とターゲット
との間に配置しておけば、粒子の通路を堆積（垂直）方
向に制限することができる。
【００８７】また、スパッタ粒子をイオン化することに
よって、粒子（イオン）を優先的にコンタクトホール内
に引き込ませる（指向性を持たせる）ことができる。
【００８８】また、長距離スパッタ法において、半導体
基板にバイアスを印加することにより、粒子の指向性を
さらに大きくすることができる。
【００８９】また、本実施の形態においては、第１のス
パッタ膜として、ＴｉおよびＴｉＮ膜を用い、第２のス
パッタ膜としてＷ膜を用いたが、その他の高融点金属膜
もしくは高融点金属化合物を用いてもよい。これらの膜
には、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＴｉＳｉＮ、Ｔｉ
Ｗ、ＷＮ膜等がある。
【００９０】また、本実施の形態においては、第１のス
パッタ膜を、ＴｉおよびＴｉＮ膜の積層膜としたが、単
層膜としてもよい。
【００９１】（実施の形態２）実施の形態１の場合にお
いては、Ａｌ配線に本発明を適用した場合について説明
したが、銅ダマシン配線に本発明を適用することもでき
る。ダマシン配線とは、絶縁膜中に配線用の溝を形成
後、銅（Ｃｕ）等の導電膜を溝内部に埋め込むことによ
り形成された配線をいう。
【００９２】以下、本発明の実施の形態である半導体集
積回路装置の製造方法について説明する。図３０〜図３
５は、本発明の実施の形態である半導体集積回路装置の
製造方法を示した基板の要部断面図である。なお、プラ
グＰ１形成工程までは、図１〜図６を参照しながら説明
した実施の形態１の場合と同様であるためその詳細な説
明を省略する。
【００９３】まず、実施の形態１で説明した図６に示す
半導体基板１を準備する。次いで、図３０に示すよう
に、層間絶縁膜ＴＨ１およびプラグＰ１上に、窒化シリ
コン膜Ｈ１ａおよび酸化シリコン膜Ｈ１ｂをＣＶＤ法に
より順次堆積し、これらの膜から成る配線溝用絶縁膜Ｈ
１を形成する。
【００９４】次いで、図３１に示すように、第１層配線
形成予定領域の配線溝用絶縁膜Ｈ１をエッチングするこ
とにより配線溝ＨＭ１を形成する。なお、窒化シリコン
膜Ｈ１ａは、前記エッチングの際のエッチングストッパ
ーとして利用される。
【００９５】次に、図３２に示すように、配線溝ＨＭ１
内を含む配線溝用絶縁膜Ｈ１上に窒化チタン膜Ｍ１ａを
スパッタ法もしくはＣＶＤ法により堆積し、次いで、窒
化チタン膜Ｍ１ａ上に、スパッタもしくはＣＶＤ法によ
り薄いＣｕ膜（図示せず）を形成した後、その上に、銅
膜Ｍ１ｂを電界メッキ法により形成する。また、前記窒
化チタン膜Ｍ１ａの代わりに、バリア膜として、窒化タ
ンタル膜、タンタル膜もしくはこれらの積層膜を形成し
てもよい。
【００９６】続いて、配線溝ＨＭ１外部の銅膜Ｍ１ｂお
よび窒化チタン膜Ｍ１ａをＣＭＰにより除去することに
より銅膜Ｍ１ｂおよび窒化チタン膜Ｍ１ａから成る第１
層配線Ｍ１（Ｃｕ配線）を形成する。
【００９７】次に、図３３に示すように、第１層配線Ｍ
１および酸化シリコン膜Ｈ１ｂ上に、窒化シリコン膜Ｔ
Ｈ２ａおよび酸化シリコン膜ＴＨ２ｂをＣＶＤ法により
順次堆積し、これらの膜から成る層間絶縁膜ＴＨ２を形
成する。なお、窒化シリコン膜ＴＨ２ａは、コンタクト
ホールＣ２形成時のエッチングストッパーとして利用さ
れる。
【００９８】次いで、図３４に示すように、層間絶縁膜
ＴＨ２上に第１層配線Ｍ１のコンタクト領域上が開孔し
たレジスト膜（図示せず）を形成し、このレジスト膜を
マスクに、酸化シリコン膜ＴＨ２ｂを異方的にエッチン
グする。さらに、このエッチングにより露出した窒化シ
リコン膜ＴＨ２ａを第１層配線Ｍ１の表面が露出するま
でエッチングすることによりコンタクトホールＣ２を形
成する。次いで、コンタクトホールＣ２底部の自然酸化
膜等を除去するため、アルゴン（Ａｒ）雰囲気中で、プ
リクリーン処理を行う。
【００９９】次いで、このコンタクトホールＣ２内にプ
ラグＰ２（Ｃｕプラグ）を形成する。即ち、コンタクト
ホールＣ２内を含む層間絶縁膜ＴＨ２上に、通常スパッ
タ法によりＴｉ膜およびＴｉＮ膜の積層膜からなる第１
のスパッタ膜２５を堆積し、さらに、Ｔａ（タンタル）
膜よりなる第２のスパッタ膜２６を長距離スパッタ法に
より堆積する。
【０１００】次いで、第２のスパッタ膜２６上に、スパ
ッタもしくはＣＶＤ法により薄いＣｕ膜（図示せず）を
形成した後、その上に、電界メッキ法によりＣｕ合金膜
３２７を堆積し、コンタクトホールＣ２外部のＣｕ合金
膜３２７および第１、第２のスパッタ膜２５、２６を、
層間絶縁膜ＴＨ２の表面が露出するまで、ＣＭＰ法によ
り除去する。なお、第２のスパッタ膜２６上に、Ｃｕ膜
をスパッタ法により薄く堆積し、電界メッキ用の種膜を
形成した後、前述の電解メッキを行ってもよい。
【０１０１】次いで、プラグＰ２上に第２層配線Ｍ２
を、第１層配線Ｍ１と同様に形成する。即ち、層間絶縁
膜ＴＨ２およびプラグＰ１上に、窒化シリコン膜Ｈ２ａ
および酸化シリコン膜Ｈ２ｂを順次堆積し、これらの膜
から成る配線溝用絶縁膜Ｈ２をエッチングすることによ
り配線溝ＨＭ２を形成する。次に、配線溝ＨＭ２内を含
む配線溝用絶縁膜Ｈ２上に窒化チタン膜Ｍ２ａを堆積
し、次いで、この窒化チタン膜Ｍ２ａ上に、銅膜Ｍ２ｂ
を電解メッキ法により形成する。次に、配線溝ＨＭ２外
部の銅膜Ｍ２ｂおよび窒化チタン膜Ｍ２ａをＣＭＰによ
り除去することにより銅膜Ｍ２ｂおよび窒化チタン膜Ｍ
２ａから成る第２層配線Ｍ２を形成する（図３５参
照）。
【０１０２】この後、層間絶縁膜（ＴＨ３〜）、プラグ
（Ｐ３〜）および配線（Ｍ３〜）を、層間絶縁膜ＴＨ
２、プラグＰ２および配線Ｍ１、Ｍ２と同様に、繰り返
し形成することにより、多層配線を有する半導体集積回
路装置が形成される。図３５に、５層配線（Ｍ１〜Ｍ
５）の例を示す。
【０１０３】また、実施の形態１と同様に、最上層配線
上には、パッシベーション膜ＰＶをおよびバンプ電極が
形成され、さらに、パッケージ基板等に実装され半導体
集積回路装置が完成する。
【０１０４】このように、本実施の形態によれば、第１
層配線Ｍ１上のコンタクトホールＣ２内に第１のスパッ
タ膜２５および第２のスパッタ膜２６を形成したので、
実施の形態１と同様に、バリア性を向上させることがで
きる。
【０１０５】特に、本実施の形態においては、Ｃｕ配線
上にＣｕプラグ（Ｐ２）を用いているため、図３６に示
すように、、高融点金属膜２２５のバリア性が悪い（プ
ラグＰ２中のＣｕ合金膜３２７と酸化シリコン膜ＴＨ
２、Ｈ１が接触している）と、Ｃｕが酸化シリコン膜
（ＴＨ２、Ｈ１）中に拡散する。その結果、配線間にシ
ョートが生じてしまう。また、Ｃｕが、酸化シリコン膜
（ＴＨ２、Ｈ１）等を介してＭＩＳＦＥＴＱｎ、Ｑｐの
ソース、ドレイン領域もしくはチャネル領域に侵入する
と、閾値電位の変動等を引き起こし、デバイス特性に悪
影響を及ぼす。
【０１０６】しかしながら、本実施の形態によれば、第
１のスパッタ膜２５および第２のスパッタ膜２６により
バリア膜を構成しているので、バリア性を向上させるこ
とができる。特に、指向性の異なる膜（第１、第２のス
パッタ膜２５、２６）をバリア膜としているため、コン
タクトホールＣ２の側壁および底部のカバレッジを大き
くすることができる。
【０１０７】また、実施の形態１で説明した通り、バリ
ア膜の一部もしくは全部をＣＶＤ膜で形成した場合よ
り、低コストで、高品質の膜を得ることができる。
【０１０８】（実施の形態３）実施の形態２の場合にお
いては、Ｃｕ配線上にＣｕプラグを形成したが、Ａｌ配
線上にＣｕプラグを形成してもよい。
【０１０９】以下、本発明の実施の形態である半導体集
積回路装置の製造方法について説明する。図３７は、本
発明の実施の形態である半導体集積回路装置の製造方法
を示した基板の要部断面図である。なお、Ａｌ配線上の
層間絶縁膜ＴＨ２中にコンタクトホールＣ２を形成する
までの工程は、図１〜図２０を参照しながら説明した実
施の形態１の場合と同様であるためその詳細な説明を省
略する。
【０１１０】まず、実施の形態１で説明したように、プ
ラグＰ１上に第１層配線Ｍ１（Ａｌ配線）が形成され、
第１層配線Ｍ１上の層間絶縁膜ＴＨ２中にコンタクトホ
ールＣ２が形成された半導体基板１を準備する。次い
で、図３７に示すように、コンタクトホールＣ２内を含
む層間絶縁膜ＴＨ２上に、通常スパッタ法によりＴｉ膜
およびＴｉＮ膜の積層膜からなる第１のスパッタ膜２５
を堆積する。
【０１１１】続いて、第１のスパッタ膜２５上に、Ｔａ
からなる第２のスパッタ膜２６を堆積する。この第２の
スパッタ膜２６は、長距離スパッタ法により形成する。
【０１１２】次いで、第２のスパッタ膜２６上に、電界
メッキ法によりＣｕ合金膜３２７を堆積する。次いで、
コンタクトホールＣ２外部のＣｕ合金膜３２７および第
１、第２のスパッタ膜２５、２６を、層間絶縁膜ＴＨ２
の表面が露出するまで、ＣＭＰ法により除去する。この
結果、Ｃｕ合金膜３２７および第１、第２のスパッタ膜
２５、２６よりなるプラグＰ２が形成される。
【０１１３】続いて、層間絶縁膜ＴＨ２およびプラグＰ
２上に、バリア用高融点金属膜、アルミニウム（Ａｌ）
合金膜およびキャップ金属膜を順次堆積し、パターニン
グすることにより第２層配線を形成する。
【０１１４】このように、本実施の形態によれば、第１
層配線Ｍ１上のコンタクトホールＣ２内に第１のスパッ
タ膜２５および第２のスパッタ膜２６を形成したので、
実施の形態１と同様に、バリア性を向上させることがで
きる。
【０１１５】特に、本実施の形態においては、第１層配
線Ｍ１としてＡｌ配線を用い、プラグＰ２をＣｕプラグ
としているため、バリア性が悪いと、プラグＰ２中のＣ
ｕと第１層配線Ｍ１中のＡｌが反応し、高抵抗のジュラ
ルミンが生成する。その結果第１層配線Ｍ１とプラグＰ
２との接続不良を生じさせる。
【０１１６】しかしながら、本実施の形態によれば、第
１のスパッタ膜２５および第２のスパッタ膜２６により
バリア膜を構成しているので、バリア性を向上させるこ
とができる。特に、指向性の異なる膜（第１、第２のス
パッタ膜２５、２６）をバリア膜としているため、コン
タクトホールＣ２の側壁および底部のカバレッジを大き
くすることができる。
【０１１７】また、実施の形態１で説明した通り、バリ
ア膜の一部もしくは全部をＣＶＤ膜で形成した場合よ
り、低コストで、高品質の膜を得ることができる。
【０１１８】（実施の形態４）実施の形態１〜３におい
ては、配線間を接続するプラグに本発明を適用したが、
基板と配線との接続プラグに本発明を適用することも可
能である。
【０１１９】以下、本発明の実施の形態である半導体集
積回路装置の製造方法について説明する。図３８〜図４
３は、本発明の実施の形態である半導体集積回路装置の
製造方法を示した基板の要部断面図である。なお、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐのｎ+型半導体領域１４およびｐ+型半導体領域
１５（ソース、ドレイン）を形成するまでの工程は、図
１を参照しながら説明した実施の形態１の場合と同様で
あるためその詳細な説明を省略する。
【０１２０】このｎ+型半導体領域１４およびｐ+型半導
体領域１５形成後、図３８に示すように、半導体基板１
上に膜厚７００nm〜８００nm程度の酸化シリコン膜を堆
積した後、酸化シリコン膜をＣＭＰ法で研磨してその表
面を平坦化することによって層間絶縁膜ＴＨ１を形成す
る。
【０１２１】次に、層間絶縁膜ＴＨ１上にフォトレジス
ト膜を形成し（図示せず）、このフォトレジスト膜をマ
スクに層間絶縁膜ＴＨ１をエッチングすることにより半
導体基板１主面のｎ+型半導体領域１４およびｐ+型半導
体領域１５上にコンタクトホールＣ１を形成する。次い
で、コンタクトホールＣ１底部の自然酸化膜等を除去す
るため、アルゴン（Ａｒ）雰囲気中で、プリクリーン処
理を行う。
【０１２２】ここで、図３９は、図３８のコンタクトホ
ールＣ１部の拡大図である。図中、ソース、ドレイン領
域（ｎ+型半導体領域１４、ｐ+型半導体領域１５）は省
略されている。以降は、このコンタクトホールＣ１部の
拡大図用いて、工程を説明する。
【０１２３】次いで、図３９に示すように、コンタクト
ホールＣ１内を含む層間絶縁膜ＴＨ１上に、スパッタ法
もしくはＣＶＤ法によりＴｉ膜１７を堆積する。次い
で、窒素雰囲気で、熱処理を施すことにより、コンタク
トホールＣ１底部の半導体基板１およびＴｉ膜１７の接
触部においてシリサイド化反応を起こさせると共に、コ
ンタクトホールＣ１側壁および層間絶縁膜ＴＨ１上部の
Ｔｉ膜１７を窒化する。その結果、コンタクトホールＣ
１底部にＴｉＳｉ2膜１７ａが形成され、コンタクトホ
ールＣ１側壁および層間絶縁膜ＴＨ１上部にＴｉＮ膜１
７ｂが形成される（図４０）。
【０１２４】次いで、図４１に示すように、通常スパッ
タ法によりＴｉＮ膜からなる第１のスパッタ膜３２５を
堆積し、続いて、図４２に示すように、その上に、長距
離スパッタ法によりＷ膜からなる第２のスパッタ膜３２
６を堆積する。
【０１２５】次いで、図４３に示すように、第２のスパ
ッタ膜３２６上に、ＣＶＤ法によりＷ膜１９を堆積す
る。この際、コンタクトホールＣ１内に充分充填される
程度の膜厚のＷ膜１９を堆積する。次いで、コンタクト
ホールＣ１外部のＷ膜１９および第１、第２のスパッタ
膜３２５、３２６を、層間絶縁膜ＴＨ１の表面が露出す
るまで、ＣＭＰ法により除去する。この結果、Ｗ膜１９
および第１、第２のスパッタ膜３２５、３２６よりなる
プラグＰ１が形成される。
【０１２６】続いて、層間絶縁膜ＴＨ１およびプラグＰ
１上に、Ａｌ配線もしくはＣｕ配線を実施の形態１〜３
のように形成する。
【０１２７】このように、本実施の形態によれば、第１
層配線Ｍ１上のコンタクトホールＣ１内に第１のスパッ
タ膜３２５および第２のスパッタ膜３２６を形成したの
で、実施の形態１と同様に、バリア性を向上させること
ができる。
【０１２８】即ち、図４４に示すように、コンタクトホ
ール底部に高融点金属膜２２５のバリア性が低い状態
で、Ｗ膜１９を堆積すると、半導体基板１の露出部（Ｓ
ｉ）が、Ｗ膜１９の原料となるＷＦ6に侵され、高抵抗
不良になったり、ジャンクションリークを生じさせたり
する。高抵抗不良は、ＦとＳｉとが反応して高抵抗層
（１ａ）が生じることにより起こる。また、ジャンクシ
ョンリークは半導体基板１の露出部を介しゲート電極近
傍までＷ膜が成長することによって、ゲート電極とソー
ス、ドレイン領域との間に電流が流れることにより生じ
る。
【０１２９】しかしながら、本実施の形態によれば、第
１のスパッタ膜３２５および第２のスパッタ膜３２６に
よりバリア膜を構成しているので、バリア性を向上させ
ることができる。特に、指向性の異なる膜（第１、第２
のスパッタ膜３２５、３２６）をバリア膜としているた
め、コンタクトホールＣ１の側壁および底部のカバレッ
ジを大きくすることができる。
【０１３０】また、実施の形態１で説明した通り、バリ
ア膜の一部もしくは全部をＣＶＤ膜で形成した場合よ
り、低コストで、高品質の膜を得ることができる。
【０１３１】（実施の形態５）実施の形態１〜実施の形
態４においては、プラグ内に通常スパッタ膜（２５）を
形成した後、長距離スパッタ膜（２６）を形成したが、
プラグ内に長距離スパッタ膜を形成した後、通常スパッ
タ膜を形成してもよい。
【０１３２】図４５は、本発明の実施の形態である半導
体集積回路装置を示した基板の要部断面図である。図４
５に示すように、コンタクトホールＣ２の内壁に長距離
スパッタ膜２６が形成され、この長距離スパッタ膜２６
上に、通常スパッタ膜２５が形成されている。
【０１３３】このように、本実施の形態によれば、最初
に長距離スパッタ膜を形成したので、コンタクトホール
の側壁上部の庇状に突き出た膜の膜厚を低減でき、スパ
ッタ膜２６やＷ等の金属膜２７の埋め込み特性が良くな
る。
【０１３４】しかしながら、前述した通り、長距離スパ
ッタ法により成膜された膜の圧縮応力が大きいため、コ
ンタクトホールの径が大きい場合や、配線パターンとコ
ンタクトホールパターンとの間に合わせ余裕が大きい場
合に、適用することが好ましい。
【０１３５】なお、本実施の形態の半導体集積回路装置
の製造方法は、実施の形態１〜４の第１のスパッタ膜
（２５、３２５）を長距離スパッタ法で成膜し、第２の
スパッタ膜（２６、３２６）を通常スパッタ法で成膜す
る他は、同様であるためその詳細な説明は省略する。ま
た、コリメータを用いたスパッタ法やイオン化スパッタ
法を用いてスパッタ膜２６を形成してもよい。
【０１３６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１３７】なお、前述の実施の形態においては、半導
体素子としてＭＩＳＦＥＴＱｎおよびＱｐを形成した
が、これらＭＩＳＦＥＴを用いたＳＲＡＭメモリセル
や、フラッシュメモリセル等を形成することもでき、基
板と配線もしくは配線間を接続する接続部を有する半導
体装置に広く適用することができる。
【０１３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１３９】本発明の一実施の形態によれば、配線間も
しくは半導体基板と配線との間の良好なコンタクトを得
ることができる。
【０１４０】また、半導体集積回路装置の信頼性を高
め、また、製品歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図２７】（ａ）および（ｂ）は、本実施の形態の効果
を説明するための図である。
【図２８】本発明の実施の形態１である半導体集積回路
装置を示した基板の要部断面図である。
【図２９】本実施の形態の効果を説明するための図であ
る。
【図３０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３６】本実施の形態の効果を説明するための図であ
る。
【図３７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３８】本発明の実施の形態４である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３９】本発明の実施の形態４である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４０】本発明の実施の形態４である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４１】本発明の実施の形態４である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４２】本発明の実施の形態４である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４３】本発明の実施の形態４である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４４】本実施の形態の効果を説明するための図であ
る。
【図４５】本発明の実施の形態５である半導体集積回路
装置を示した基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ ゲート電極 ９ａ 多結晶シリコン膜 ９ｂ Ｗ膜 １０ 窒化シリコン膜 １１ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ サイドウォールスペーサ １４ ｎ+型半導体領域 １５ ｐ+型半導体領域 １６ ＣｏＳｉ2層 １７ Ｔｉ膜 １７ａ ＴｉＳｉ2膜 １７ｂ ＴｉＮ膜 １８ バリア用高融点金属膜 １９ Ｗ膜 ２１ バリア用高融点金属膜 ２２ Ａｌ合金膜 ２３ キャップ金属膜 ２５ 第１のスパッタ膜（通常スパッタ膜） ２６ 第２のスパッタ膜（長距離スパッタ膜） ２７ Ｗ膜 ３２７ Ｃｕ合金膜 ２２５ 高融点金属膜 ３２５ 第１のスパッタ膜 ３２６ 第２のスパッタ膜 Ｃ１ コンタクトホール Ｃ２ コンタクトホール Ｈ１ 配線溝用絶縁膜 Ｈ１ａ 窒化シリコン膜 Ｈ１ｂ 酸化シリコン膜 Ｈ２ 配線溝用絶縁膜 Ｈ２ａ 窒化シリコン膜 Ｈ２ｂ 酸化シリコン膜 ＨＭ１ 配線溝 ＨＭ２ 配線溝 Ｍ１ 第１層配線 Ｍ１ａ 窒化チタン膜 Ｍ１ｂ 銅膜 Ｍ２ 第２層配線 Ｍ２１ バリア用高融点金属膜 Ｍ２２ アルミニウム（Ａｌ）合金膜 Ｍ２３ およびキャップ金属膜 Ｍ２ａ 窒化チタン膜 Ｍ２ｂ 銅膜 Ｍ３〜Ｍ５ 配線 Ｐ１〜Ｐ５ プラグ ＰＶ パッシベーション膜 Ｒ１ レジスト膜 Ｒ２ レジスト膜 ＴＨ１ 層間絶縁膜 ＴＨ２ 層間絶縁膜 ＴＨ２ａ 窒化シリコン膜 ＴＨ２ｂ 酸化シリコン膜（ＴＥＯＳ膜） ＴＨ２ｃ 酸化シリコン膜（ＴＥＯＳ膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 齋藤 達之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 田中 宇乙 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 鈴木 秀典 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 津金 秀明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 奥谷 謙 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 BB14 BB17 BB25 BB27 BB32 BB33 CC01 DD16 DD17 DD23 DD37 FF16 FF22 GG09 GG14 HH05 5F033 HH09 HH11 HH18 HH21 HH32 HH33 JJ11 JJ18 JJ19 JJ21 JJ23 JJ27 JJ30 JJ32 JJ33 JJ34 KK01 KK08 KK09 KK11 KK18 KK25 KK32 KK33 MM01 MM08 MM12 MM13 NN06 NN07 NN32 PP04 PP06 PP15 PP16 PP21 PP22 PP23 PP27 PP33 QQ03 QQ08 QQ09 QQ11 QQ14 QQ25 QQ37 QQ48 QQ70 QQ73 QQ76 QQ92 QQ94 RR04 RR06 SS01 SS04 SS11 SS15 XX09 XX28 XX31

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上に絶縁膜を形成する
    工程と、 （ｂ）前記絶縁膜を選択的にエッチングすることにより
    コンタクトホールを形成する工程と、 （ｃ）前記コンタクトホール内を含む前記絶縁膜上に、
    第１のスパッタ法により第１の導電性膜を堆積する工程
    と、 （ｄ）前記第１の導電性膜上に、前記第１のスパッタ法
    より指向性の高い第２のスパッタ法により第２の導電性
    膜を堆積する工程と、 （ｅ）前記第２の導電性膜上に第３の導電性膜を堆積
    し、前記コンタクトホール外部の第１、第２および第３
    の導電性膜を除去することによりプラグを形成する工程
    と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  2. 【請求項２】 前記第２のスパッタ法は、長距離スパッ
    タ法であることを特徴とする請求項１記載の半導体集積
    回路装置の製造方法。
  3. 【請求項３】 前記長距離スパッタ法は、前記半導体基
    板に電位を印加しながら行われることを特徴とする請求
    項２記載の半導体集積回路装置の製造方法。
  4. 【請求項４】 前記第２のスパッタ法は、コリメータを
    用いたスパッタ法であることを特徴とする請求項１記載
    の半導体集積回路装置の製造方法。
  5. 【請求項５】 前記第２のスパッタ法は、イオン化スパ
    ッタ法であることを特徴とする請求項１記載の半導体集
    積回路装置の製造方法。
  6. 【請求項６】 （ａ）半導体基板上に形成された配線上
    に、絶縁膜を形成する工程と、 （ｂ）前記絶縁膜を選択的にエッチングすることによ
    り、前記配線上にコンタクトホールを形成する工程と、 （ｃ）前記コンタクトホール内を含む前記絶縁膜上に、
    第１のスパッタ法により第１の導電性膜を堆積する工程
    と、 （ｄ）前記第１の導電性膜上に、前記第１のスパッタ法
    より指向性の高い第２のスパッタ法により第２の導電性
    膜を堆積する工程と、 （ｅ）前記第２の導電性膜上に第３の導電性膜を堆積
    し、前記コンタクトホール外部の第１、第２および第３
    の導電性膜を除去することによりプラグを形成する工程
    と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  7. 【請求項７】 前記配線は、アルミニウム配線であり、
    前記第３の導電性膜は、タングステン膜であることを特
    徴とする請求項６記載の半導体集積回路装置の製造方
    法。
  8. 【請求項８】 前記第２のスパッタ法は、長距離スパッ
    タ法であることを特徴とする請求項７記載の半導体集積
    回路装置の製造方法。
  9. 【請求項９】 前記長距離スパッタ法は、前記半導体基
    板に電位を印加しながら行われることを特徴とする請求
    項８記載の半導体集積回路装置の製造方法。
  10. 【請求項１０】 前記第２のスパッタ法は、コリメータ
    を用いたスパッタ法であることを特徴とする請求項７記
    載の半導体集積回路装置の製造方法。
  11. 【請求項１１】 前記第２のスパッタ法は、イオン化ス
    パッタ法であることを特徴とする請求項７記載の半導体
    集積回路装置の製造方法。
  12. 【請求項１２】 前記第３の導電性膜は、銅膜であるこ
    とを特徴とする請求項６記載の半導体集積回路装置の製
    造方法。
  13. 【請求項１３】 前記第２のスパッタ法は、長距離スパ
    ッタ法であることを特徴とする請求項１２記載の半導体
    集積回路装置の製造方法。
  14. 【請求項１４】 前記長距離スパッタ法は、前記半導体
    基板に電位を印加しながら行われることを特徴とする請
    求項１３記載の半導体集積回路装置の製造方法。
  15. 【請求項１５】 前記第２のスパッタ法は、コリメータ
    を用いたスパッタ法であることを特徴とする請求項１２
    記載の半導体集積回路装置の製造方法。
  16. 【請求項１６】 前記第２のスパッタ法は、イオン化ス
    パッタ法であることを特徴とする請求項１２記載の半導
    体集積回路装置の製造方法。
  17. 【請求項１７】 前記配線は、アルミニウム配線であ
    り、前記第３の導電性膜は、銅膜であることを特徴とす
    る請求項６記載の半導体集積回路装置の製造方法。
  18. 【請求項１８】 前記第２のスパッタ法は、長距離スパ
    ッタ法であることを特徴とする請求項１７記載の半導体
    集積回路装置の製造方法。
  19. 【請求項１９】 前記長距離スパッタ法は、前記半導体
    基板に電位を印加しながら行われることを特徴とする請
    求項１８記載の半導体集積回路装置の製造方法。
  20. 【請求項２０】 前記第２のスパッタ法は、コリメータ
    を用いたスパッタ法であることを特徴とする請求項１７
    記載の半導体集積回路装置の製造方法。
  21. 【請求項２１】 前記第２のスパッタ法は、イオン化ス
    パッタ法であることを特徴とする請求項１７記載の半導
    体集積回路装置の製造方法。
  22. 【請求項２２】 前記第１および第２の導電性膜は、高
    融点金属膜もしくは高融点金属の化合物からなる膜であ
    ることを特徴とする請求項６記載の半導体集積回路装置
    の製造方法。
  23. 【請求項２３】 前記第１の導電性膜は、高融点金属膜
    であることを特徴とする請求項６記載の半導体集積回路
    装置の製造方法。
  24. 【請求項２４】 前記第１および第２の導電性膜は、Ｔ
    ｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＴｉＳｉ
    Ｎ、ＴｉＷ、もしくはＷＮからなる膜であることを特徴
    とする請求項６記載の半導体集積回路装置の製造方法。
  25. 【請求項２５】 （ａ）半導体基板上に絶縁膜を形成す
    る工程と、 （ｂ）前記絶縁膜を選択的にエッチングすることにより
    コンタクトホールを形成する工程と、 （ｃ）前記コンタクトホール内を含む前記絶縁膜上に、
    長距離スパッタ法により第１の導電性膜を堆積する工程
    と、 （ｄ）前記第１の導電性膜上に、通常スパッタ法により
    第２の導電性膜を堆積する工程と、 （ｅ）前記第２の導電性膜上に第３の導電性膜を堆積
    し、前記コンタクトホール外部の第１、第２および第３
    の導電性膜を除去することによりプラグを形成する工程
    と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  26. 【請求項２６】 （ａ）半導体基板上に絶縁膜を形成す
    る工程と、 （ｂ）前記絶縁膜を選択的にエッチングすることにより
    コンタクトホールを形成する工程と、 （ｃ）前記コンタクトホール内を含む前記絶縁膜上に、
    イオン化スパッタ法により第１の導電性膜を堆積する工
    程と、 （ｄ）前記第１の導電性膜上に、通常スパッタ法により
    第２の導電性膜を堆積する工程と、 （ｅ）前記第２の導電性膜上に第３の導電性膜を堆積
    し、前記コンタクトホール外部の第１、第２および第３
    の導電性膜を除去することによりプラグを形成する工程
    と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  27. 【請求項２７】 （ａ）半導体基板上に形成された絶縁
    膜と、 （ｂ）前記絶縁膜中に形成されたコンタクトホールと、 （ｃ）前記コンタクトホールの底部および側壁に形成さ
    れた第１のスパッタ膜と、 （ｄ）前記コンタクトホールの底部および側壁の前記第
    １のスパッタ膜上に形成された第２のスパッタ膜と、 （ｅ）前記コンタクトホール内部に埋め込まれた導電性
    膜と、を有し、 （ｆ）前記第２のスパッタ膜は、前記第１のスパッタ膜
    より指向性が高いことを特徴とする半導体集積回路装
    置。
  28. 【請求項２８】 前記第２のスパッタ膜は、長距離スパ
    ッタ法により形成された膜であることを特徴とする請求
    項２７記載の半導体集積回路装置。
  29. 【請求項２９】 前記第２のスパッタ膜は、コリメータ
    を用いたスパッタ法により形成された膜であることを特
    徴とする請求項２７記載の半導体集積回路装置。
  30. 【請求項３０】 前記第２のスパッタ膜は、イオン化ス
    パッタ法により形成された膜であることを特徴とする請
    求項２７記載の半導体集積回路装置。
  31. 【請求項３１】 （ａ）半導体基板上に形成された配線
    と、 （ｂ）前記配線上に形成された絶縁膜と、 （ｃ）前記絶縁膜中に形成されたコンタクトホールと、 （ｄ）前記コンタクトホールの底部および側壁に形成さ
    れた第１のスパッタ膜と、 （ｅ）前記コンタクトホールの底部および側壁の前記第
    １のスパッタ膜上に形成された第２のスパッタ膜と、 （ｆ）前記コンタクトホール内部に埋め込まれた導電性
    膜と、を有し、 （ｇ）前記第２のスパッタ膜は、前記第１のスパッタ膜
    より指向性が高いことを特徴とする半導体集積回路装
    置。
  32. 【請求項３２】 前記配線は、アルミニウム配線であ
    り、前記第３の導電性膜は、タングステン膜であること
    を特徴とする請求項３１記載の半導体集積回路装置。
  33. 【請求項３３】 前記第２のスパッタ膜は、長距離スパ
    ッタ法、コリメータを用いたスパッタ法もしくはイオン
    化スパッタ法で形成された膜であることを特徴とする請
    求項３２記載の半導体集積回路装置。
  34. 【請求項３４】 前記第３の導電性膜は、銅膜であるこ
    とを特徴とする請求項３１記載の半導体集積回路装置。
  35. 【請求項３５】 前記第２のスパッタ膜は、長距離スパ
    ッタ法、コリメータを用いたスパッタ法もしくはイオン
    化スパッタ法で形成された膜であることを特徴とする請
    求項３４記載の半導体集積回路装置。
  36. 【請求項３６】 前記第１の配線は、アルミニウム配線
    であり、前記第３の導電性膜は、銅膜であることを特徴
    とする請求項３１記載の半導体集積回路装置。
  37. 【請求項３７】 前記第２のスパッタ膜は、長距離スパ
    ッタ法、コリメータを用いたスパッタ法もしくはイオン
    化スパッタ法で形成された膜であることを特徴とする請
    求項３６記載の半導体集積回路装置。
  38. 【請求項３８】 前記第１および第２の導電性膜は、高
    融点金属膜もしくは高融点金属の化合物からなる膜であ
    ることを特徴とする請求項３１記載の半導体集積回路装
    置。
  39. 【請求項３９】 前記第１の導電性膜は、高融点金属膜
    であることを特徴とする請求項３１記載の半導体集積回
    路装置。
  40. 【請求項４０】 前記第１および第２の導電性膜は、Ｔ
    ｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＴｉＳｉ
    Ｎ、ＴｉＷ、もしくはＷＮからなる膜であることを特徴
    とする請求項３１記載の半導体集積回路装置。
  41. 【請求項４１】 （ａ）半導体基板上に形成された絶縁
    膜と、 （ｂ）前記絶縁膜中に形成されたコンタクトホールと、 （ｃ）前記コンタクトホールの底部および側壁に形成さ
    れ、長距離スパッタ法により形成されたた第１のスパッ
    タ膜と、 （ｄ）前記コンタクトホールの底部および側壁の前記第
    １のスパッタ膜上に形成され、前記第１のスパッタ膜よ
    り指向性が低い第２のスパッタ膜と、 （ｅ）前記コンタクトホール内部に埋め込まれた導電性
    膜と、を有することを特徴とする半導体集積回路装置。
  42. 【請求項４２】 （ａ）半導体基板上に形成された絶縁
    膜と、 （ｂ）前記絶縁膜中に形成されたコンタクトホールと、 （ｃ）前記コンタクトホールの底部および側壁に形成さ
    れ、イオン化スパッタ法により形成されたた第１のスパ
    ッタ膜と、 （ｄ）前記コンタクトホールの底部および側壁の前記第
    １のスパッタ膜上に形成され、前記第１のスパッタ膜よ
    り指向性が低い第２のスパッタ膜と、 （ｅ）前記コンタクトホール内部に埋め込まれた導電性
    膜と、を有することを特徴とする半導体集積回路装置。
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