JP3216279B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 67
- 238000003860 storage Methods 0.000 claims description 62
- 239000010410 layer Substances 0.000 claims description 35
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 24
- 238000009792 diffusion process Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 210000004027 cell Anatomy 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置即ちダ
イナミックＲＡＭ及びその製造方法に関する。
イナミックＲＡＭ及びその製造方法に関する。
【０００２】
【従来の技術】電荷を蓄積するキャパシタとスイッチン
グ用ＭＯＳトランジスタからなるメモリセルを有して成
るダイナミックＲＡＭは、一般に図８に示すように構成
される。このダイナミックＲＡＭ１は、例えばＰ形のシ
リコン基板２の一主面に選択酸化によるフィールド絶縁
層３が形成され、その素子形成領域に１対のソース・ド
レイン領域となるＮ- 拡散層３及び４と、ＳｉＯ2 等に
よるゲート絶縁膜５を介して形成した例えばポリサイド
膜８（多結晶シリコン膜６とシリサイド膜７の積層膜）
からなるワード線となるゲート電極９を有するスイッチ
ング用ＭＯＳトランジスタＱ1 が形成され、一方のＮ-
拡散層３に電荷を蓄積するキャパシタ１０が接続され、
他方のＮ- 拡散層４に例えばポリサイド膜（多結晶シリ
コン膜１４とシリサイド膜１５の積層膜）によるビット
線１６が接続されてメモリセルが構成される。
グ用ＭＯＳトランジスタからなるメモリセルを有して成
るダイナミックＲＡＭは、一般に図８に示すように構成
される。このダイナミックＲＡＭ１は、例えばＰ形のシ
リコン基板２の一主面に選択酸化によるフィールド絶縁
層３が形成され、その素子形成領域に１対のソース・ド
レイン領域となるＮ- 拡散層３及び４と、ＳｉＯ2 等に
よるゲート絶縁膜５を介して形成した例えばポリサイド
膜８（多結晶シリコン膜６とシリサイド膜７の積層膜）
からなるワード線となるゲート電極９を有するスイッチ
ング用ＭＯＳトランジスタＱ1 が形成され、一方のＮ-
拡散層３に電荷を蓄積するキャパシタ１０が接続され、
他方のＮ- 拡散層４に例えばポリサイド膜（多結晶シリ
コン膜１４とシリサイド膜１５の積層膜）によるビット
線１６が接続されてメモリセルが構成される。
【０００３】キャパシタ１０は多結晶シリコン膜による
ストレージ電極１１と、その上に形成した誘電体膜１２
と、さらにその上に形成した多結晶シリコン膜によるプ
レート電極１３とによって形成される。１７，１８は夫
々層間絶縁膜である。
ストレージ電極１１と、その上に形成した誘電体膜１２
と、さらにその上に形成した多結晶シリコン膜によるプ
レート電極１３とによって形成される。１７，１８は夫
々層間絶縁膜である。
【０００４】
【発明が解決しようとする課題】ところで、ダイナミッ
クＲＡＭでは、そのメモリセルの高密度化に伴い、スト
レージ電極１１とＮ- 拡散層３との接続に際し、１度形
成したコンタクト孔をサイドウォールにて狭めて、コン
タクト面積を小さくした状態で接続する技術が用いられ
始めてきた。一方、大きなキャパシタ容量を得るべく、
そのストレージ電極１１の表面積を増加させるために
は、ストレージ電極１１となる多結晶シリコン膜の厚膜
化で対応していた。しかし、これにも限界があった。
クＲＡＭでは、そのメモリセルの高密度化に伴い、スト
レージ電極１１とＮ- 拡散層３との接続に際し、１度形
成したコンタクト孔をサイドウォールにて狭めて、コン
タクト面積を小さくした状態で接続する技術が用いられ
始めてきた。一方、大きなキャパシタ容量を得るべく、
そのストレージ電極１１の表面積を増加させるために
は、ストレージ電極１１となる多結晶シリコン膜の厚膜
化で対応していた。しかし、これにも限界があった。
【０００５】また、ストレージ電極となる多結晶シリコ
ン膜をエッチングするＳｉエッチング装置は、ＳｉＯ2
エッチング装置よりもＳｉとＳｉＯ2 との選択比がとり
にくいので、オーバーエッチング量に注意する必要があ
った。
ン膜をエッチングするＳｉエッチング装置は、ＳｉＯ2
エッチング装置よりもＳｉとＳｉＯ2 との選択比がとり
にくいので、オーバーエッチング量に注意する必要があ
った。
【０００６】本発明は、上述の点に鑑み、ストレージ電
極と拡散層とのコンタクト面積を小さくすると共に、大
きなキャパシタ容量を得るためのストレージ電極の表面
積の増加を可能にし、且つ容易に製造し得る半導体記憶
装置及びその製造方法を提供するものである。
極と拡散層とのコンタクト面積を小さくすると共に、大
きなキャパシタ容量を得るためのストレージ電極の表面
積の増加を可能にし、且つ容易に製造し得る半導体記憶
装置及びその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、電荷を蓄積す
るキャパシタＣとスイッチング用ＭＯＳトランジスタＱ
からなるメモリセルを有し、キャパシタＣがストレージ
電極４０と之に沿う誘電体膜４６及びプレート電極４７
で形成された半導体記憶装置において、ストレージ電極
４０を第１の多結晶シリコン膜３３と、その上に形成さ
れた第２の多結晶シリコン膜３７と、これら第１及び第
２の多結晶シリコン膜３３，３７を覆った第３の多結晶
シリコン膜４３とから形成し、第３の多結晶シリコン膜
４３をＭＯＳトランジスタＱにコンタクトさせ、第２の
多結晶シリコン膜３７及びこの第２の多結晶シリコン膜
３７を覆う第３の多結晶シリコン膜４３によりＭＯＳト
ランジスタＱとのコンタクト部を取り囲むストレージ電
極４０の内側壁部４０ａと外側壁部４０ｃを形成し、第
１の多結晶シリコン膜３３及びこの第１の多結晶シリコ
ン膜３３を覆う第３の多結晶シリコン膜４３により、内
側壁部４０ａ及び外側壁部４０ｃに連続するストレージ
電極４０の底面部４０ｂを形成する。
るキャパシタＣとスイッチング用ＭＯＳトランジスタＱ
からなるメモリセルを有し、キャパシタＣがストレージ
電極４０と之に沿う誘電体膜４６及びプレート電極４７
で形成された半導体記憶装置において、ストレージ電極
４０を第１の多結晶シリコン膜３３と、その上に形成さ
れた第２の多結晶シリコン膜３７と、これら第１及び第
２の多結晶シリコン膜３３，３７を覆った第３の多結晶
シリコン膜４３とから形成し、第３の多結晶シリコン膜
４３をＭＯＳトランジスタＱにコンタクトさせ、第２の
多結晶シリコン膜３７及びこの第２の多結晶シリコン膜
３７を覆う第３の多結晶シリコン膜４３によりＭＯＳト
ランジスタＱとのコンタクト部を取り囲むストレージ電
極４０の内側壁部４０ａと外側壁部４０ｃを形成し、第
１の多結晶シリコン膜３３及びこの第１の多結晶シリコ
ン膜３３を覆う第３の多結晶シリコン膜４３により、内
側壁部４０ａ及び外側壁部４０ｃに連続するストレージ
電極４０の底面部４０ｂを形成する。
【０００８】そして、この内側壁部４０ａ、底面部４０
ｂ及び外部壁部４０ｃを有する形状のストレージ電極４
０の内面及び外面に沿って誘電体膜４６を形成し、さら
にその上にプレート電極４７を形成してキャパシタＣを
構成する。
ｂ及び外部壁部４０ｃを有する形状のストレージ電極４
０の内面及び外面に沿って誘電体膜４６を形成し、さら
にその上にプレート電極４７を形成してキャパシタＣを
構成する。
【０００９】また、本発明は、上記半導体記憶装置にお
いて、ストレージ電極４０を構成する外側壁部４０ｃが
さらにまっすぐ上方に延長された、或いは内側壁部４０
ａ側に折り曲げられて延長された構成とすることができ
る。
いて、ストレージ電極４０を構成する外側壁部４０ｃが
さらにまっすぐ上方に延長された、或いは内側壁部４０
ａ側に折り曲げられて延長された構成とすることができ
る。
【００１０】更に、本発明は、電荷を蓄積するキャパシ
タＣとスイッチング用ＭＯＳトランジスタＱとからなる
メモリセルを有し、キャパシタＣがストレージ電極４０
と之に沿う誘電体膜４６及びプレート電極４７で形成さ
れた半導体記憶装置の製造方法において、ＭＯＳトラン
ジスタＱが形成された半導体基体２１上に層間絶縁膜３
１，３２を介してストレージ電極となるべき第１の多結
晶シリコン膜３３を形成し、第１の多結晶シリコン膜３
３上にＭＯＳトランジスタの一方のソース・ドレイン領
域２８ｂとのコンタクト部に対応する部分を取り囲む絶
縁層３４Ａを選択的に形成し、絶縁層３４Ａを含む全面
にストレージ電極となるべき第２の多結晶シリコン膜３
７を形成する工程と、マスク３８を介して異方性エッチ
ングにより第２の多結晶シリコン膜３７を選択除去し、
コンタクト部を取り囲む第２の多結晶シリコン膜による
内側壁部４０ａ及び外側壁部４０ｃを形成する工程と、
同一のマスク３８を用いてウエットエッチングにて絶縁
膜３４Ａを除去する工程と、内側壁部４０ａをマスクと
して異方性エッチングにて層間絶縁膜にコンタクト孔４
２を形成する工程と、コンタクト孔４２を通して一方の
ソース・ドレイン領域２８ｂに接続し、多結晶シリコン
による内側壁部４０ａ、外側壁部４０ｃ及びそれら間の
第１の多結晶シリコン膜による底面部４０ｂに沿って第
３の多結晶シリコン膜４３を形成しパターニングしてス
トレージ電極を形成する工程を有してなる。
タＣとスイッチング用ＭＯＳトランジスタＱとからなる
メモリセルを有し、キャパシタＣがストレージ電極４０
と之に沿う誘電体膜４６及びプレート電極４７で形成さ
れた半導体記憶装置の製造方法において、ＭＯＳトラン
ジスタＱが形成された半導体基体２１上に層間絶縁膜３
１，３２を介してストレージ電極となるべき第１の多結
晶シリコン膜３３を形成し、第１の多結晶シリコン膜３
３上にＭＯＳトランジスタの一方のソース・ドレイン領
域２８ｂとのコンタクト部に対応する部分を取り囲む絶
縁層３４Ａを選択的に形成し、絶縁層３４Ａを含む全面
にストレージ電極となるべき第２の多結晶シリコン膜３
７を形成する工程と、マスク３８を介して異方性エッチ
ングにより第２の多結晶シリコン膜３７を選択除去し、
コンタクト部を取り囲む第２の多結晶シリコン膜による
内側壁部４０ａ及び外側壁部４０ｃを形成する工程と、
同一のマスク３８を用いてウエットエッチングにて絶縁
膜３４Ａを除去する工程と、内側壁部４０ａをマスクと
して異方性エッチングにて層間絶縁膜にコンタクト孔４
２を形成する工程と、コンタクト孔４２を通して一方の
ソース・ドレイン領域２８ｂに接続し、多結晶シリコン
による内側壁部４０ａ、外側壁部４０ｃ及びそれら間の
第１の多結晶シリコン膜による底面部４０ｂに沿って第
３の多結晶シリコン膜４３を形成しパターニングしてス
トレージ電極を形成する工程を有してなる。
【００１１】
【作用】第１の発明においては、ストレージ電極４０を
ＭＯＳトランジスタとのコンタクト部を取り囲む内側壁
部４０ａと外側壁部４０ｃと、これらに連続する底面部
４０ｂとを有する形状に形成することにより、その内面
及び外面がストレージ電極４０の表面積として利用で
き、キャパシタＣの大容量化が可能となる。
ＭＯＳトランジスタとのコンタクト部を取り囲む内側壁
部４０ａと外側壁部４０ｃと、これらに連続する底面部
４０ｂとを有する形状に形成することにより、その内面
及び外面がストレージ電極４０の表面積として利用で
き、キャパシタＣの大容量化が可能となる。
【００１２】また、第２の発明においては、ストレージ
電極４０を構成する外側壁部４０ｃをさらにまっすぐ上
方に延長する、或いは内側壁部４０ａ側に折り曲げて延
長することにより、更にストレージ電極４０の表面積が
増加し、キャパシタ容量が更に大きくなる。
電極４０を構成する外側壁部４０ｃをさらにまっすぐ上
方に延長する、或いは内側壁部４０ａ側に折り曲げて延
長することにより、更にストレージ電極４０の表面積が
増加し、キャパシタ容量が更に大きくなる。
【００１３】更に、第３の発明における製造方法によれ
ば、第１の多結晶シリコン膜３３上にコンタクト部を取
り囲むように絶縁膜３４Ａを形成し、さらに全面に第２
の多結晶シリコン膜３７を形成して後、異方性エッチン
グにてパターニングし、多結晶シリコンによる内側壁部
４０ａ、底面部４０ｂ及び外側壁部４０ｃを形成した
後、絶縁膜３４Ａをウエットエッチで除去する工程を有
することにより、上記の特殊形状のストレージ電極４０
を容易に形成することができる。
ば、第１の多結晶シリコン膜３３上にコンタクト部を取
り囲むように絶縁膜３４Ａを形成し、さらに全面に第２
の多結晶シリコン膜３７を形成して後、異方性エッチン
グにてパターニングし、多結晶シリコンによる内側壁部
４０ａ、底面部４０ｂ及び外側壁部４０ｃを形成した
後、絶縁膜３４Ａをウエットエッチで除去する工程を有
することにより、上記の特殊形状のストレージ電極４０
を容易に形成することができる。
【００１４】しかも、多結晶シリコンによる内側壁部
（いわゆるサイドウォール）４０ａをマスクにコンタク
ト孔４２を形成することにより、狭い面積のコンタクト
孔４２を形成することができ、ストレージ電極の一部を
構成する第３の多結晶シリコン膜４３とＭＯＳトランジ
スタとのコンタクト面積を小さくすることができる。
（いわゆるサイドウォール）４０ａをマスクにコンタク
ト孔４２を形成することにより、狭い面積のコンタクト
孔４２を形成することができ、ストレージ電極の一部を
構成する第３の多結晶シリコン膜４３とＭＯＳトランジ
スタとのコンタクト面積を小さくすることができる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を製法
と共に説明する。
と共に説明する。
【００１６】先ず、図１Ａに示すように、第１導電形例
えばＰ形のシリコン基板２１の一主面に選択酸化による
厚さ４００〜６００ｎｍ程度のフィールド絶縁層２２を
形成した後、ＳｉＯ2 等によるゲート絶縁膜２３を介し
て多結晶シリコン又はポリサイド、本例では多結晶シリ
コン膜２４及びメタルシリサイド２５からなるポリサイ
ド膜２６を形成し、パターニングしてゲート電極、従っ
てワード線２７を形成する。そして、このワード線２７
及びフィールド絶縁層２２をマスクに、セルフアライン
により、素子形成領域のシリコン基板面にソース・ドレ
イン領域となるＮ- 拡散層２８（２８ａ，２８ｂ）を形
成する。しかる後、ワード線２７の両側にＳｉＯ2 から
なるサイドウォール２９を形成する。ここで、爾後形成
されるストレージ電極とのコンタクト部に対応する側の
Ｎ-拡散層２８ｂの面積は小さく形成される。
えばＰ形のシリコン基板２１の一主面に選択酸化による
厚さ４００〜６００ｎｍ程度のフィールド絶縁層２２を
形成した後、ＳｉＯ2 等によるゲート絶縁膜２３を介し
て多結晶シリコン又はポリサイド、本例では多結晶シリ
コン膜２４及びメタルシリサイド２５からなるポリサイ
ド膜２６を形成し、パターニングしてゲート電極、従っ
てワード線２７を形成する。そして、このワード線２７
及びフィールド絶縁層２２をマスクに、セルフアライン
により、素子形成領域のシリコン基板面にソース・ドレ
イン領域となるＮ- 拡散層２８（２８ａ，２８ｂ）を形
成する。しかる後、ワード線２７の両側にＳｉＯ2 から
なるサイドウォール２９を形成する。ここで、爾後形成
されるストレージ電極とのコンタクト部に対応する側の
Ｎ-拡散層２８ｂの面積は小さく形成される。
【００１７】次に、図１Ｂに示すように、ＣＶＤ（化学
気相成長）法にて厚さ２００〜３００ｎｍ程度のＳｉＯ
2 系層間膜３１、フッ酸系のウエットエッチング時の耐
エッチング膜となる厚さ１０〜１００ｎｍ程度のＳｉＮ
層間膜３２及びストレージ電極の一部となるべき厚さ１
００〜３００ｎｍ程度の第１の多結晶シリコン膜３３を
順次堆積する。
気相成長）法にて厚さ２００〜３００ｎｍ程度のＳｉＯ
2 系層間膜３１、フッ酸系のウエットエッチング時の耐
エッチング膜となる厚さ１０〜１００ｎｍ程度のＳｉＮ
層間膜３２及びストレージ電極の一部となるべき厚さ１
００〜３００ｎｍ程度の第１の多結晶シリコン膜３３を
順次堆積する。
【００１８】次に、図２Ｃに示すように、ストレージ電
極の形状形成用のＳｉＯ2 膜３４を例えば厚さ２００〜
５００ｎｍ程度ＣＶＤ法にて堆積した後、このＳｉＯ2
膜３４のストレージ電極を形成すべき部分上に爾後のコ
ンタクト部分を取り囲むようなリング状パターンのレジ
スト層３６を選択的に形成する。
極の形状形成用のＳｉＯ2 膜３４を例えば厚さ２００〜
５００ｎｍ程度ＣＶＤ法にて堆積した後、このＳｉＯ2
膜３４のストレージ電極を形成すべき部分上に爾後のコ
ンタクト部分を取り囲むようなリング状パターンのレジ
スト層３６を選択的に形成する。
【００１９】次に、図２Ｄに示すように、レジスト層３
６をマスクとしてＲＩＥ（反応性イオンエッチング）に
てＳｉＯ2 膜３４をパターニングし、リング状ＳｉＯ2
膜３４Ａを形成する。このＲＩＥは、ＳｉＯ2 エッチン
グ装置により行うので、選択比がとり易い。
６をマスクとしてＲＩＥ（反応性イオンエッチング）に
てＳｉＯ2 膜３４をパターニングし、リング状ＳｉＯ2
膜３４Ａを形成する。このＲＩＥは、ＳｉＯ2 エッチン
グ装置により行うので、選択比がとり易い。
【００２０】次に、図３Ｅに示すように、ストレージ電
極の一部となるべき厚さ１００〜４００ｎｍ程度の第２
の多結晶シリコン膜３７をＣＶＤ法で堆積する。この第
２の多結晶シリコン膜３７上に、爾後のコンタクト部分
を中心にリング状ＳｉＯ2 膜３４Ａの中間にまで跨がる
位置に開口３８ａを有するレジスト層３８を形成する。
極の一部となるべき厚さ１００〜４００ｎｍ程度の第２
の多結晶シリコン膜３７をＣＶＤ法で堆積する。この第
２の多結晶シリコン膜３７上に、爾後のコンタクト部分
を中心にリング状ＳｉＯ2 膜３４Ａの中間にまで跨がる
位置に開口３８ａを有するレジスト層３８を形成する。
【００２１】しかる後、図３Ｆに示すように、レジスト
層３８をマスクとしてＲＩＥにて多結晶シリコン膜３
７，３３を選択的にエッチング除去する。この選択エッ
チングでリング状ＳｉＯ2 膜３４Ａの上面の一部が露出
し、且つリング状ＳｉＯ2 膜３４Ａの内側に多結晶シリ
コン膜によるサイドウォール、従ってストレージ電極の
内側壁部４０ａが形成される。この選択エッチングはウ
エットエッチングの耐エッチング膜であるＳｉＮ膜３２
のところで止まる。
層３８をマスクとしてＲＩＥにて多結晶シリコン膜３
７，３３を選択的にエッチング除去する。この選択エッ
チングでリング状ＳｉＯ2 膜３４Ａの上面の一部が露出
し、且つリング状ＳｉＯ2 膜３４Ａの内側に多結晶シリ
コン膜によるサイドウォール、従ってストレージ電極の
内側壁部４０ａが形成される。この選択エッチングはウ
エットエッチングの耐エッチング膜であるＳｉＮ膜３２
のところで止まる。
【００２２】続いて、図４Ｇに示すように、同一のレジ
スト層３８をマスクとして、フッ酸等のエッチング液を
用いたウエットエッチングによりリング状のＳｉＯ2 膜
３４Ａのみを選択除去する。このウエットエッチングに
より、空洞４１が形成されると共に、この空洞４１を囲
うように爾後ストレージ電極を構成する各部即ち、多結
晶シリコン膜３７による内側壁部４０ａと多結晶シリコ
ン膜３３による底面部４０ｂと多結晶シリコン膜３７に
よる外側壁４０ｃ及びその上端より内側壁部４０ａ側に
折曲延長する上端延長部４０ｄが形成される。
スト層３８をマスクとして、フッ酸等のエッチング液を
用いたウエットエッチングによりリング状のＳｉＯ2 膜
３４Ａのみを選択除去する。このウエットエッチングに
より、空洞４１が形成されると共に、この空洞４１を囲
うように爾後ストレージ電極を構成する各部即ち、多結
晶シリコン膜３７による内側壁部４０ａと多結晶シリコ
ン膜３３による底面部４０ｂと多結晶シリコン膜３７に
よる外側壁４０ｃ及びその上端より内側壁部４０ａ側に
折曲延長する上端延長部４０ｄが形成される。
【００２３】次に、図Ｈに示すように、レジスト層３８
を残した状態で多結晶シリコン膜による内側壁部（所謂
サイドウォール）４０ａをマスクとしてＲＩＥにて一方
のＮ - 拡散層３８ｂに達するコンタクト孔４２を形成す
る。このコンタクト孔４２は、内側壁部４０ａに規制さ
れた狭い面積のコンタクト孔となる。
を残した状態で多結晶シリコン膜による内側壁部（所謂
サイドウォール）４０ａをマスクとしてＲＩＥにて一方
のＮ - 拡散層３８ｂに達するコンタクト孔４２を形成す
る。このコンタクト孔４２は、内側壁部４０ａに規制さ
れた狭い面積のコンタクト孔となる。
【００２４】次に、図５Ｉに示すように、レジスト層３
８を除去した後、Ｎ- 拡散層３８ｂと爾後のストレージ
電極とを接続するために、空洞４１の内面を含むように
多結晶シリコン膜の全面にＣＶＤ法により厚さ５０〜２
００ｎｍ程度の第３の多結晶シリコン膜４３を堆積す
る。そして再びストレージ電極の外輪郭形状にパターニ
ングされたレジスト層４４を形成する。このパターニン
グは、マスク合わせずれに対してかなりの余裕をもって
いる。なぜならば、このストレージ電極自体に大きな段
差があり、ＲＩＥを行った場合、図５Ｊに示すようにサ
イドウォールが形成されるからである。このＲＩＥのと
きＳｉＮ膜も除去される。
８を除去した後、Ｎ- 拡散層３８ｂと爾後のストレージ
電極とを接続するために、空洞４１の内面を含むように
多結晶シリコン膜の全面にＣＶＤ法により厚さ５０〜２
００ｎｍ程度の第３の多結晶シリコン膜４３を堆積す
る。そして再びストレージ電極の外輪郭形状にパターニ
ングされたレジスト層４４を形成する。このパターニン
グは、マスク合わせずれに対してかなりの余裕をもって
いる。なぜならば、このストレージ電極自体に大きな段
差があり、ＲＩＥを行った場合、図５Ｊに示すようにサ
イドウォールが形成されるからである。このＲＩＥのと
きＳｉＮ膜も除去される。
【００２５】次に、図５Ｊに示すように、レジスト層４
４をマスクに多結晶シリコン膜４３，３７及び３３を選
択的にエッチング除去して内側壁部４０ａ、底面部４０
ｂ、外側壁部４０ｃ及び上端延長部４０ｄからなるスト
レージ電極４０を形成する。
４をマスクに多結晶シリコン膜４３，３７及び３３を選
択的にエッチング除去して内側壁部４０ａ、底面部４０
ｂ、外側壁部４０ｃ及び上端延長部４０ｄからなるスト
レージ電極４０を形成する。
【００２６】しかる後、ストレージ電極４０の表面に誘
電体膜４６を形成し、その上に多結晶シリコン膜による
プレート電極４７を形成してキャパシタＣを構成する。
一方層間絶縁層４９を形成し、コンタクト孔４８を形成
した後、他方のＮ- 拡散層３８ａにポリサイド膜（多結
晶シリコン膜５０とメタルシリサイド膜５１の積層膜）
によるビット線５３を形成する。
電体膜４６を形成し、その上に多結晶シリコン膜による
プレート電極４７を形成してキャパシタＣを構成する。
一方層間絶縁層４９を形成し、コンタクト孔４８を形成
した後、他方のＮ- 拡散層３８ａにポリサイド膜（多結
晶シリコン膜５０とメタルシリサイド膜５１の積層膜）
によるビット線５３を形成する。
【００２７】斯くして、図６に示すように、スイッチン
グ用ＭＯＳトランジスタＱと、そのトランジスタＱのＮ
- 拡散層３８ｂに接続するキャパシタＣを有し、そのキ
ャパシタＣのストレージ電極４０とＮ- 拡散層３８ｂと
がストレージ電極４０の内側壁部４０ａにより規制され
縮小されたコンタクト孔４２を通して接続され、且つス
トレージ電極４０が内側壁部４０ａ、底面部４０ｂ、外
側壁部４０ｃ及び上端延長部４０ｄから表面積の大きい
形状に形成された目的とするダイナミックＲＡＭ５４を
得る。
グ用ＭＯＳトランジスタＱと、そのトランジスタＱのＮ
- 拡散層３８ｂに接続するキャパシタＣを有し、そのキ
ャパシタＣのストレージ電極４０とＮ- 拡散層３８ｂと
がストレージ電極４０の内側壁部４０ａにより規制され
縮小されたコンタクト孔４２を通して接続され、且つス
トレージ電極４０が内側壁部４０ａ、底面部４０ｂ、外
側壁部４０ｃ及び上端延長部４０ｄから表面積の大きい
形状に形成された目的とするダイナミックＲＡＭ５４を
得る。
【００２８】上述の実施例によれば、キャパシタＣを構
成するストレージ電極４０が内側壁部４０ａ、底面部４
０ｂ、外側壁部４０ｃ及び上端延長部４０ｄを有する形
状に形成したので、ストレージ電極の外表面及び空洞の
内表面を利用でき、ストレージ電極４０の表面積が大き
くなり、容量の大きいキャパシタを構成することができ
る。また、ストレージ電極４０とＮ- 拡散層３８ｂとの
コンタクト部においては、コンタクト孔４２がストレー
ジ電極を構成する内側壁部４０ａに規制されて小さく形
成されるので、コンタクト面積を小さくすることができ
る。従って、ダイナミックＲＡＭにおいて、そのメモリ
セルの微小化、高密度化が図れる。
成するストレージ電極４０が内側壁部４０ａ、底面部４
０ｂ、外側壁部４０ｃ及び上端延長部４０ｄを有する形
状に形成したので、ストレージ電極の外表面及び空洞の
内表面を利用でき、ストレージ電極４０の表面積が大き
くなり、容量の大きいキャパシタを構成することができ
る。また、ストレージ電極４０とＮ- 拡散層３８ｂとの
コンタクト部においては、コンタクト孔４２がストレー
ジ電極を構成する内側壁部４０ａに規制されて小さく形
成されるので、コンタクト面積を小さくすることができ
る。従って、ダイナミックＲＡＭにおいて、そのメモリ
セルの微小化、高密度化が図れる。
【００２９】一方、本実施例の製法においては、ストレ
ージ電極形状に対応するリング状ＳｉＯ2 膜３４Ａを形
成し、このリング状ＳｉＯ2 膜３４Ａを包むように形成
した多結晶シリコン膜３３，３７に対し、第１のレジス
ト層３８を介して異方性エッチングで多結晶シリコン膜
３３，３７をリング状ＳｉＯ2 膜３４Ａが一部露出する
ようにパターニングしてサイドウォールとされた多結晶
シリコン膜による内側壁部４０ａを形成し、その後、ウ
エットエッチングでリング状ＳｉＯ2 膜３４Ａを選択除
去することにより、内側壁部４０ａ、底面部４０ｂ、外
側壁部４０ｃ及び上端延長部４０ｄを有した表面積の大
きい特殊形状のストレージ電極を形成することができ
る。
ージ電極形状に対応するリング状ＳｉＯ2 膜３４Ａを形
成し、このリング状ＳｉＯ2 膜３４Ａを包むように形成
した多結晶シリコン膜３３，３７に対し、第１のレジス
ト層３８を介して異方性エッチングで多結晶シリコン膜
３３，３７をリング状ＳｉＯ2 膜３４Ａが一部露出する
ようにパターニングしてサイドウォールとされた多結晶
シリコン膜による内側壁部４０ａを形成し、その後、ウ
エットエッチングでリング状ＳｉＯ2 膜３４Ａを選択除
去することにより、内側壁部４０ａ、底面部４０ｂ、外
側壁部４０ｃ及び上端延長部４０ｄを有した表面積の大
きい特殊形状のストレージ電極を形成することができ
る。
【００３０】そして、その後、内側壁部４０ａをマスク
としてＲＩＥによりＮ- 拡散層３８ｂに達するコンタク
ト孔４２を形成するので、小さな面積のコンタクト孔を
形成することができる。
としてＲＩＥによりＮ- 拡散層３８ｂに達するコンタク
ト孔４２を形成するので、小さな面積のコンタクト孔を
形成することができる。
【００３１】また、ストレージ電極の形状は多結晶シリ
コン膜３３上のリング状ＳｉＯ2 膜３４Ａにより決めら
れる。このＳｉＯ2 膜３４Ａの選択エッチングはＳｉＯ
2 エッチング装置を用いて行うので、ＳｉＯ2 とＳｉと
の選択比がとり易く、オーバーエッチング量が十分に確
保できる。
コン膜３３上のリング状ＳｉＯ2 膜３４Ａにより決めら
れる。このＳｉＯ2 膜３４Ａの選択エッチングはＳｉＯ
2 エッチング装置を用いて行うので、ＳｉＯ2 とＳｉと
の選択比がとり易く、オーバーエッチング量が十分に確
保できる。
【００３２】図７は本発明の他の実施例を示す。本例
は、ストレージ電極４０として内側壁部４０ａと底面部
４０ｂと外側壁部４０ｃからなる形状に形成する。これ
は、図３Ｅのパターニングに際し、レジスト層３８の開
口部を鎖線３８ｂに示すように大きくすることによって
容易に形成できる。他の構成は図６と同様であるので詳
細説明を省略する。
は、ストレージ電極４０として内側壁部４０ａと底面部
４０ｂと外側壁部４０ｃからなる形状に形成する。これ
は、図３Ｅのパターニングに際し、レジスト層３８の開
口部を鎖線３８ｂに示すように大きくすることによって
容易に形成できる。他の構成は図６と同様であるので詳
細説明を省略する。
【００３３】本実施例においても、ストレージ電極４０
のＮ- 拡散層３８ｂとのコンタクト面積を狭くすると共
に、従来に比べてストレージ電極４０の表面積を増すこ
とができキャパシタＣの大容量化が図られる。従ってダ
イナミックＲＡＭにおけるメモリセルの微細化、高密度
化を促進できる。
のＮ- 拡散層３８ｂとのコンタクト面積を狭くすると共
に、従来に比べてストレージ電極４０の表面積を増すこ
とができキャパシタＣの大容量化が図られる。従ってダ
イナミックＲＡＭにおけるメモリセルの微細化、高密度
化を促進できる。
【００３４】
【発明の効果】本発明によれば、キャパシタのストレー
ジ電極とスイッチング用ＭＯＳトランジスタとのコンタ
クト部の面積を狭くすることができると共に、ストレー
ジ電極の表面積を増加することができ、メモリセルの微
細化、高密度化に適した半導体記憶装置を提供すること
ができる。
ジ電極とスイッチング用ＭＯＳトランジスタとのコンタ
クト部の面積を狭くすることができると共に、ストレー
ジ電極の表面積を増加することができ、メモリセルの微
細化、高密度化に適した半導体記憶装置を提供すること
ができる。
【００３５】また、本製法によれば、内側壁部、底面部
及び外側壁部を有する表面積の大きいストレージ電極を
容易に形成することができ、且つこの内側壁部をマスク
として利用してコンタクト孔を形成することにより、ス
イッチングＭＯＳトランジスタとのコンタクト面積を小
さくすることができ、半導体記憶装置のメモリセルの微
細化、高密度化を可能とする。
及び外側壁部を有する表面積の大きいストレージ電極を
容易に形成することができ、且つこの内側壁部をマスク
として利用してコンタクト孔を形成することにより、ス
イッチングＭＯＳトランジスタとのコンタクト面積を小
さくすることができ、半導体記憶装置のメモリセルの微
細化、高密度化を可能とする。
【図１】本発明に係るダイナミックＲＡＭの製造工程図
（その１）である。
（その１）である。
【図２】本発明に係るダイナミックＲＡＭの製造工程図
（その２）である。
（その２）である。
【図３】本発明に係るダイナミックＲＡＭの製造工程図
（その３）である。
（その３）である。
【図４】本発明に係るダイナミックＲＡＭの製造工程図
（その４）である。
（その４）である。
【図５】本発明に係るダイナミックＲＡＭの製造工程図
（その５）である。
（その５）である。
【図６】本発明に係るダイナミックＲＡＭの一例を示す
構成図である。
構成図である。
【図７】本発明に係るダイナミックＲＡＭの他の例を示
す構成図である。
す構成図である。
【図８】従来のダイナミックＲＡＭの構成図である。
２１ Ｐ形シリコン基板 ２２ フィールド絶縁層 ２３ ゲート絶縁膜 ２６ ポリサイド膜 ２７ ワード線 ２８ａ，２８ｂ Ｎ- 拡散層 ３１ ＳｉＯ2 層間膜 ３２ ＳｉＮ層間膜 ３３，３７，４３ 多結晶シリコン膜 ３４Ａ リング状ＳｉＯ2 膜 ３８，４４ レジスト層 ４０ ストレージ電極 ４０ａ 内側壁部 ４０ｂ 底面部 ４０ｃ 外側壁部 ４０ｄ 上端延長部 ４２ コンタクト孔 Ｑ スイッチング用ＭＯＳトランジスタ Ｃ キャパシタ ４６ 誘電体膜 ４７ プレート電極 ４８ コンタクト孔 ４９ 層間絶縁膜 ５３ ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (3)
- 【請求項１】 電荷を蓄積するキャパシタとスイッチン
グ用ＭＯＳトランジスタからなるメモリセルを有し、該
キャパシタがストレージ電極と之に沿う誘電体膜及びプ
レート電極で形成された半導体記憶装置において、上記ストレージ電極が、第１の多結晶シリコン膜と、該
第１の多結晶シリコン膜上に形成された第２の多結晶シ
リコン膜と、該第１の多結晶シリコン膜及び該第２の多
結晶シリコン膜を覆った第３の多結晶シリコン膜とから
成り、 上記第３の多結晶シリコン膜が上記ＭＯＳトランジスタ
にコンタクトされ、 上記第２の多結晶シリコン膜及び該第２の多結晶シリコ
ン膜を覆う第３の多結晶シリコン膜により、上記ＭＯＳ
トランジスタとのコンタクト部を取り囲む上記ストレー
ジ電極の内側壁部と外側壁部が形成され、 上記第１の多結晶シリコン膜及び該第１の多結晶シリコ
ン膜を覆う第３の多結晶シリコン膜により、上記内側壁
部及び上記外側壁部に連続する上記ストレージ電極の底
面部が形成されている ことを特徴とする半導体記憶装
置。 - 【請求項２】 ストレージ電極を構成する上記外側壁部
が、さらにまっすぐ上方に延長されて、或いは内側壁部
側に折り曲げられて延長されてなることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】 電荷を蓄積するキャパシタとスイッチン
グ用ＭＯＳトランジスタとからなるメモリセルを有し、
該キャパシタがストレージ電極と之に沿う誘電体膜及び
プレート電極で形成された半導体記憶装置の製造方法に
おいて、 上記ＭＯＳトランジスタが形成された半導体基体上に層
間絶縁膜を介してストレージ電極となるべき第１の多結
晶シリコン膜を形成し、該第１の多結晶シリコン膜上に
上記ＭＯＳトランジスタの一方のソース・ドレイン領域
とのコンタクト部に対応する部分を取り囲む絶縁層を選
択的に形成し、該絶縁層を含む全面にストレージ電極と
なるべき第２の多結晶シリコン膜を形成する工程と、 マスクを介して異方性エッチングにより上記第２の多結
晶シリコン膜を選択除去し、コンタクト部を取り囲む第
２の多結晶シリコン膜により内側壁部及び外側壁部を形
成する工程と、 上記マスクを用いてウエットエッチングにて上記絶縁膜
を除去する工程と、 上記内側壁部をマスクとして異方性エッチングにて上記
層間絶縁膜にコンタクト孔を形成する工程と、 上記コンタクト孔を通して上記一方のソース・ドレイン
領域に接続し、上記多結晶シリコンによる内側壁部、外
側壁部及びそれら間の第１の多結晶シリコン膜による底
面部に沿って第３の多結晶シリコン膜を形成しパターニ
ングしてストレージ電極を形成する工程を有することを
特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32561792A JP3216279B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32561792A JP3216279B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177348A JPH06177348A (ja) | 1994-06-24 |
| JP3216279B2 true JP3216279B2 (ja) | 2001-10-09 |
Family
ID=18178866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32561792A Expired - Fee Related JP3216279B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216279B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
-
1992
- 1992-12-04 JP JP32561792A patent/JP3216279B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177348A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |