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JP3216279B2 - Semiconductor memory device and method of manufacturing the same - Google Patents

Semiconductor memory device and method of manufacturing the same

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Publication number
JP3216279B2
JP3216279B2 JP32561792A JP32561792A JP3216279B2 JP 3216279 B2 JP3216279 B2 JP 3216279B2 JP 32561792 A JP32561792 A JP 32561792A JP 32561792 A JP32561792 A JP 32561792A JP 3216279 B2 JP3216279 B2 JP 3216279B2
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
silicon film
film
storage electrode
wall portion
Prior art date
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JP32561792A
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Japanese (ja)
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JPH06177348A (en
Inventor
秀人 梶山
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、半導体記憶装置即ちダ
イナミックRAM及びその製造方法に関する。
The present invention relates to a semiconductor memory device, that is, a dynamic RAM, and a method of manufacturing the same.

【0002】[0002]

【従来の技術】電荷を蓄積するキャパシタとスイッチン
グ用MOSトランジスタからなるメモリセルを有して成
るダイナミックRAMは、一般に図8に示すように構成
される。このダイナミックRAM1は、例えばP形のシ
リコン基板2の一主面に選択酸化によるフィールド絶縁
層3が形成され、その素子形成領域に1対のソース・ド
レイン領域となるN- 拡散層3及び4と、SiO2 等に
よるゲート絶縁膜5を介して形成した例えばポリサイド
膜8(多結晶シリコン膜6とシリサイド膜7の積層膜)
からなるワード線となるゲート電極9を有するスイッチ
ング用MOSトランジスタQ1 が形成され、一方のN-
拡散層3に電荷を蓄積するキャパシタ10が接続され、
他方のN- 拡散層4に例えばポリサイド膜(多結晶シリ
コン膜14とシリサイド膜15の積層膜)によるビット
線16が接続されてメモリセルが構成される。
2. Description of the Related Art A dynamic RAM having a memory cell comprising a capacitor for storing electric charges and a switching MOS transistor is generally constructed as shown in FIG. In the dynamic RAM 1, for example, a field insulating layer 3 is formed on one main surface of a P-type silicon substrate 2 by selective oxidation, and N diffusion layers 3 and 4 serving as a pair of source / drain regions are formed in an element formation region. , SiO 2 or the like gate insulating film 5, for example polycide film 8 was formed via a by (laminated film of a polysilicon film 6 and the silicide film 7)
Switching with a gate electrode 9 which is a word line comprised of MOS transistor Q 1 is formed, one of N -
A capacitor 10 for storing charges in the diffusion layer 3 is connected,
A bit line 16 made of, for example, a polycide film (a laminated film of a polycrystalline silicon film 14 and a silicide film 15) is connected to the other N diffusion layer 4 to form a memory cell.

【0003】キャパシタ10は多結晶シリコン膜による
ストレージ電極11と、その上に形成した誘電体膜12
と、さらにその上に形成した多結晶シリコン膜によるプ
レート電極13とによって形成される。17,18は夫
々層間絶縁膜である。
A capacitor 10 has a storage electrode 11 made of a polycrystalline silicon film and a dielectric film 12 formed thereon.
And a plate electrode 13 of a polycrystalline silicon film formed thereon. Reference numerals 17 and 18 denote interlayer insulating films, respectively.

【0004】[0004]

【発明が解決しようとする課題】ところで、ダイナミッ
クRAMでは、そのメモリセルの高密度化に伴い、スト
レージ電極11とN- 拡散層3との接続に際し、1度形
成したコンタクト孔をサイドウォールにて狭めて、コン
タクト面積を小さくした状態で接続する技術が用いられ
始めてきた。一方、大きなキャパシタ容量を得るべく、
そのストレージ電極11の表面積を増加させるために
は、ストレージ電極11となる多結晶シリコン膜の厚膜
化で対応していた。しかし、これにも限界があった。
By the way, in the dynamic RAM, with the increase in the density of the memory cells, the contact hole formed once is connected to the side wall at the time of connection between the storage electrode 11 and the N diffusion layer 3. Techniques for making connections with a reduced contact area have begun to be used. On the other hand, in order to obtain a large capacitor capacity,
In order to increase the surface area of the storage electrode 11, the thickness of the polycrystalline silicon film serving as the storage electrode 11 has been increased. But this also had its limitations.

【0005】また、ストレージ電極となる多結晶シリコ
ン膜をエッチングするSiエッチング装置は、SiO2
エッチング装置よりもSiとSiO2 との選択比がとり
にくいので、オーバーエッチング量に注意する必要があ
った。
A Si etching apparatus for etching a polycrystalline silicon film serving as a storage electrode uses SiO 2
Since the selectivity between Si and SiO 2 is harder to obtain than in an etching apparatus, it is necessary to pay attention to the amount of over-etching.

【0006】本発明は、上述の点に鑑み、ストレージ電
極と拡散層とのコンタクト面積を小さくすると共に、大
きなキャパシタ容量を得るためのストレージ電極の表面
積の増加を可能にし、且つ容易に製造し得る半導体記憶
装置及びその製造方法を提供するものである。
In view of the above, the present invention reduces the contact area between the storage electrode and the diffusion layer, enables an increase in the surface area of the storage electrode for obtaining a large capacitor capacity, and can be easily manufactured. A semiconductor memory device and a method of manufacturing the same are provided.

【0007】[0007]

【課題を解決するための手段】本発明は、電荷を蓄積す
るキャパシタCとスイッチング用MOSトランジスタQ
からなるメモリセルを有し、キャパシタCがストレージ
電極40と之に沿う誘電体膜46及びプレート電極47
で形成された半導体記憶装置において、ストレージ電極
40を第1の多結晶シリコン膜33と、その上に形成さ
れた第2の多結晶シリコン膜37と、これら第1及び第
2の多結晶シリコン膜33,37を覆った第3の多結晶
シリコン膜43とから形成し、第3の多結晶シリコン膜
43をMOSトランジスタQにコンタクトさせ、第2の
多結晶シリコン膜37及びこの第2の多結晶シリコン膜
37を覆う第3の多結晶シリコン膜43によりMOSト
ランジスタQとのコンタクト部を取り囲むストレージ電
極40の内側壁部40aと外側壁部40cを形成し、第
1の多結晶シリコン膜33及びこの第1の多結晶シリコ
ン膜33を覆う第3の多結晶シリコン膜43により、内
側壁部40a及び外側壁部40cに連続するストレージ
電極40の底面部40bを形成する。
According to the present invention, a capacitor C for storing charges and a switching MOS transistor Q are provided.
, And a capacitor C includes a storage electrode 40 and a dielectric film 46 and a plate electrode 47 along the storage electrode 40.
In the semiconductor memory device formed by the above, the storage electrode 40 is formed on the first polycrystalline silicon film 33 and formed thereon.
The second polycrystalline silicon film 37,
Third polycrystal covering the second polycrystalline silicon films 33 and 37
A third polycrystalline silicon film formed from the silicon film 43;
43 is brought into contact with the MOS transistor Q, and the second
Polycrystalline silicon film 37 and this second polycrystalline silicon film
The MOS transistor is formed by the third polycrystalline silicon film 43 covering
Storage cell surrounding the contact with transistor Q
Forming an inner wall portion 40a and an outer wall portion 40c of the pole 40;
The first polycrystalline silicon film 33 and the first polycrystalline silicon
The third polycrystalline silicon film 43 covering the insulating film 33
Storage continuous with the side wall 40a and the outer wall 40c
The bottom surface portion 40b of the electrode 40 is formed.

【0008】そして、この内側壁部40a、底面部40
b及び外部壁部40cを有する形状のストレージ電極4
0の内面及び外面に沿って誘電体膜46を形成し、さら
にその上にプレート電極47を形成してキャパシタCを
構成する。
The inner wall 40a and the bottom 40
b and storage electrode 4 having a shape having outer wall portion 40c
A dielectric film 46 is formed along the inner surface and the outer surface of the “0”, and a plate electrode 47 is further formed thereon to form the capacitor C.

【0009】また、本発明は、上記半導体記憶装置にお
いて、ストレージ電極40を構成する外側壁部40c
さらにまっすぐ上方に延長された、或いは内側壁部40
a側に折り曲げられて延長された構成とすることができ
る。
Further, in the above semiconductor memory device, the outer wall portion 40c constituting the storage electrode 40 is
Further extended straight up or the inner wall portion 40
It can be configured to be bent to the a side and extended.

【0010】更に、本発明は、電荷を蓄積するキャパシ
タCとスイッチング用MOSトランジスタQとからなる
メモリセルを有し、キャパシタCがストレージ電極40
と之に沿う誘電体膜46及びプレート電極47で形成さ
れた半導体記憶装置の製造方法において、MOSトラン
ジスタQが形成された半導体基体21上に層間絶縁膜3
1,32を介してストレージ電極となるべき第1の多結
晶シリコン膜33を形成し、第1の多結晶シリコン膜3
3上にMOSトランジスタの一方のソース・ドレイン領
域28bとのコンタクト部に対応する部分を取り囲む絶
縁層34Aを選択的に形成し、絶縁層34Aを含む全面
にストレージ電極となるべき第2の多結晶シリコン膜3
7を形成する工程と、マスク38を介して異方性エッチ
ングにより第2の多結晶シリコン膜37を選択除去し、
コンタクト部を取り囲む第2の多結晶シリコン膜による
内側壁部40a及び外側壁部40cを形成する工程と、
同一のマスク38を用いてウエットエッチングにて絶縁
膜34Aを除去する工程と、内側壁部40aをマスクと
して異方性エッチングにて層間絶縁膜にコンタクト孔4
2を形成する工程と、コンタクト孔42を通して一方の
ソース・ドレイン領域28bに接続し、多結晶シリコン
による内側壁部40a、外側壁部40c及びそれら間の
第1の多結晶シリコン膜による底面部40bに沿って第
3の多結晶シリコン膜43を形成しパターニングしてス
トレージ電極を形成する工程を有してなる。
Further, the present invention has a memory cell comprising a capacitor C for storing electric charges and a switching MOS transistor Q, wherein the capacitor C is connected to the storage electrode 40.
In the method of manufacturing a semiconductor memory device formed by the dielectric film 46 and the plate electrode 47 along the above, the interlayer insulating film 3 is formed on the semiconductor substrate 21 on which the MOS transistor Q is formed.
A first polycrystalline silicon film 33 to be a storage electrode is formed through the first and second polycrystalline silicon films 3 and 32.
An insulating layer 34A surrounding a portion corresponding to a contact portion with one of the source / drain regions 28b of the MOS transistor is selectively formed on the MOS transistor 3, and a second polycrystalline layer to be a storage electrode is formed on the entire surface including the insulating layer 34A. Silicon film 3
7, a second polycrystalline silicon film 37 is selectively removed by anisotropic etching through a mask 38,
Forming an inner wall portion 40a and an outer wall portion 40c of a second polycrystalline silicon film surrounding the contact portion;
A step of removing the insulating film 34A by wet etching using the same mask 38, and a step of forming contact holes 4 in the interlayer insulating film by anisotropic etching using the inner wall portion 40a as a mask.
2 and a step of connecting to one of the source / drain regions 28b through the contact hole 42 to form an inner wall portion 40a, an outer wall portion 40c of polycrystalline silicon, and a bottom portion 40b of the first polycrystalline silicon film therebetween. Forming a third polycrystalline silicon film 43 along the pattern and patterning to form a storage electrode.

【0011】[0011]

【作用】第1の発明においては、ストレージ電極40を
MOSトランジスタとのコンタクト部を取り囲む内側壁
部40aと外側壁部40cと、これらに連続する底面部
40bとを有する形状に形成することにより、その内面
及び外面がストレージ電極40の表面積として利用で
き、キャパシタCの大容量化が可能となる。
According to the first aspect of the present invention, the storage electrode is formed by forming an inner side wall portion and an outer side wall portion surrounding a contact portion with a MOS transistor, and a bottom surface portion continuous with these.
40b , the inner and outer surfaces thereof can be used as the surface area of the storage electrode 40, and the capacitance of the capacitor C can be increased.

【0012】また、第2の発明においては、ストレージ
電極40を構成する外側壁部40cをさらにまっすぐ上
方に延長する、或いは内側壁部40a側に折り曲げて
長することにより、更にストレージ電極40の表面積が
増加し、キャパシタ容量が更に大きくなる。
In the second aspect of the present invention, the outer wall portion 40c constituting the storage electrode 40 is further straightened.
In this case, the surface area of the storage electrode 40 is further increased, and the capacitance of the capacitor is further increased.

【0013】更に、第3の発明における製造方法によれ
ば、第1の多結晶シリコン膜33上にコンタクト部を取
り囲むように絶縁膜34Aを形成し、さらに全面に第2
の多結晶シリコン膜37を形成して後、異方性エッチン
グにてパターニングし、多結晶シリコンによる内側壁部
40a、底面部40b及び外側壁部40cを形成した
後、絶縁膜34Aをウエットエッチで除去する工程を有
することにより、上記の特殊形状のストレージ電極40
を容易に形成することができる。
Further, according to the manufacturing method of the third invention, the insulating film 34A is formed on the first polycrystalline silicon film 33 so as to surround the contact portion, and the second film is formed on the entire surface.
After the polycrystalline silicon film 37 is formed, patterning is performed by anisotropic etching to form an inner wall portion 40a, a bottom surface portion 40b, and an outer wall portion 40c made of polycrystalline silicon, and then the insulating film 34A is wet-etched. By having the step of removing, the storage electrode 40 having the above-mentioned special shape is provided.
Can be easily formed.

【0014】しかも、多結晶シリコンによる内側壁部
(いわゆるサイドウォール)40aをマスクにコンタク
ト孔42を形成することにより、狭い面積のコンタクト
孔42を形成することができ、ストレージ電極の一部を
構成する第3の多結晶シリコン膜43とMOSトランジ
スタとのコンタクト面積を小さくすることができる。
Moreover, by forming the contact hole 42 using the inner side wall portion (so-called side wall) 40a made of polycrystalline silicon as a mask, the contact hole 42 having a small area can be formed, and a part of the storage electrode is formed. The contact area between the third polycrystalline silicon film 43 and the MOS transistor can be reduced.

【0015】[0015]

【実施例】以下、図面を参照して本発明の実施例を製法
と共に説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below together with a manufacturing method with reference to the drawings.

【0016】先ず、図1Aに示すように、第1導電形例
えばP形のシリコン基板21の一主面に選択酸化による
厚さ400〜600nm程度のフィールド絶縁層22を
形成した後、SiO2 等によるゲート絶縁膜23を介し
て多結晶シリコン又はポリサイド、本例では多結晶シリ
コン膜24及びメタルシリサイド25からなるポリサイ
ド膜26を形成し、パターニングしてゲート電極、従っ
てワード線27を形成する。そして、このワード線27
及びフィールド絶縁層22をマスクに、セルフアライン
により、素子形成領域のシリコン基板面にソース・ドレ
イン領域となるN- 拡散層28(28a,28b)を形
成する。しかる後、ワード線27の両側にSiO2 から
なるサイドウォール29を形成する。ここで、爾後形成
されるストレージ電極とのコンタクト部に対応する側の
-拡散層28bの面積は小さく形成される。
First, as shown in FIG. 1A, a field insulating layer 22 having a thickness of about 400 to 600 nm is formed on one principal surface of a first conductivity type, for example, a P-type silicon substrate 21 by selective oxidation, and then SiO 2 or the like is formed. Then, a polycrystalline silicon or polycide, in this example, a polycide film 26 composed of a polycrystalline silicon film 24 and a metal silicide 25 is formed via a gate insulating film 23, and is patterned to form a gate electrode, that is, a word line 27. And this word line 27
Then, using the field insulating layer 22 as a mask, the N - diffusion layers 28 (28a, 28b) serving as source / drain regions are formed on the silicon substrate surface in the element formation region by self-alignment. Thereafter, sidewalls 29 made of SiO 2 are formed on both sides of the word line 27. Here, the area of N - diffusion layer 28b on the side corresponding to the contact portion with the storage electrode to be formed later is formed small.

【0017】次に、図1Bに示すように、CVD(化学
気相成長)法にて厚さ200〜300nm程度のSiO
2 系層間膜31、フッ酸系のウエットエッチング時の耐
エッチング膜となる厚さ10〜100nm程度のSiN
層間膜32及びストレージ電極の一部となるべき厚さ1
00〜300nm程度の第1の多結晶シリコン膜33を
順次堆積する。
Next, as shown in FIG. 1B, a SiO (chemical vapor deposition) method having a thickness of about 200 to 300 nm is used.
2 based interlayer film 31, the thickness of 10~100nm about SiN as the anti-etching film at the time of wet etching of a hydrofluoric acid-based
Thickness 1 to be a part of interlayer film 32 and storage electrode
A first polycrystalline silicon film 33 of about 00 to 300 nm is sequentially deposited.

【0018】次に、図2Cに示すように、ストレージ電
極の形状形成用のSiO2 膜34を例えば厚さ200〜
500nm程度CVD法にて堆積した後、このSiO2
膜34のストレージ電極を形成すべき部分上に爾後のコ
ンタクト部分を取り囲むようなリング状パターンのレジ
スト層36を選択的に形成する。
Next, as shown in FIG. 2C, an SiO 2 film 34 for forming the shape of the storage electrode is formed to a thickness of, for example, 200 to 200 nm.
After depositing about 500 nm by the CVD method, the SiO 2
A ring-shaped resist layer 36 is formed selectively on the portion of the film 34 where the storage electrode is to be formed, surrounding the contact portion thereafter.

【0019】次に、図2Dに示すように、レジスト層3
6をマスクとしてRIE(反応性イオンエッチング)に
てSiO2 膜34をパターニングし、リング状SiO2
膜34Aを形成する。このRIEは、SiO2 エッチン
グ装置により行うので、選択比がとり易い。
Next, as shown in FIG. 2D, the resist layer 3
6 is used as a mask to pattern the SiO 2 film 34 by RIE (reactive ion etching) to form a ring-shaped SiO 2 film.
The film 34A is formed. Since this RIE is performed by the SiO 2 etching apparatus, the selectivity can be easily obtained.

【0020】次に、図3Eに示すように、ストレージ電
極の一部となるべき厚さ100〜400nm程度の第2
の多結晶シリコン膜37をCVD法で堆積する。この第
2の多結晶シリコン膜37上に、爾後のコンタクト部分
を中心にリング状SiO2 膜34Aの中間にまで跨がる
位置に開口38aを有するレジスト層38を形成する。
Next, as shown in FIG. 3E, a second electrode having a thickness of about 100 to 400 nm to be a part of the storage electrode is formed.
Is deposited by a CVD method. On this second polycrystalline silicon film 37, a resist layer 38 having an opening 38a is formed at a position extending from the contact portion to the middle of the ring-shaped SiO 2 film 34A.

【0021】しかる後、図3Fに示すように、レジスト
層38をマスクとしてRIEにて多結晶シリコン膜3
7,33を選択的にエッチング除去する。この選択エッ
チングでリング状SiO2 膜34Aの上面の一部が露出
し、且つリング状SiO2 膜34Aの内側に多結晶シリ
コン膜によるサイドウォール、従ってストレージ電極の
内側壁部40aが形成される。この選択エッチングはウ
エットエッチングの耐エッチング膜であるSiN膜32
のところで止まる。
Thereafter, as shown in FIG. 3F, the polycrystalline silicon film 3 is formed by RIE using the resist layer 38 as a mask.
7, 33 are selectively removed by etching. By this selective etching, a part of the upper surface of the ring-shaped SiO 2 film 34A is exposed, and a sidewall made of a polycrystalline silicon film, that is, an inner wall portion 40a of the storage electrode is formed inside the ring-shaped SiO 2 film 34A. This selective etching is an SiN film 32 which is an etching resistant film of wet etching.
Stop at

【0022】続いて、図4Gに示すように、同一のレジ
スト層38をマスクとして、フッ酸等のエッチング液を
用いたウエットエッチングによりリング状のSiO2
34Aのみを選択除去する。このウエットエッチングに
より、空洞41が形成されると共に、この空洞41を囲
うように爾後ストレージ電極を構成する各部即ち、多結
晶シリコン膜37による内側壁部40aと多結晶シリコ
ン膜33による底面部40bと多結晶シリコン膜37に
よる外側壁40c及びその上端より内側壁部40a側に
折曲延長する上端延長部40dが形成される。
Subsequently, as shown in FIG. 4G, using the same resist layer 38 as a mask, only the ring-shaped SiO 2 film 34A is selectively removed by wet etching using an etching solution such as hydrofluoric acid. By this wet etching, a cavity 41 is formed, and thereafter, each part constituting a storage electrode so as to surround the cavity 41, that is, an inner wall portion 40a of the polycrystalline silicon film 37 and a bottom portion 40b of the polycrystalline silicon film 33 are formed. An outer wall 40c of the polycrystalline silicon film 37 and an upper end extension 40d that bends from the upper end to the inner wall 40a are formed.

【0023】次に、図Hに示すように、レジスト層38
を残した状態で多結晶シリコン膜による内側壁部(所謂
サイドウォール)40aをマスクとしてRIEにて一方
のN - 拡散層38bに達するコンタクト孔42を形成す
る。このコンタクト孔42は、内側壁部40aに規制さ
れた狭い面積のコンタクト孔となる。
Next, as shown in FIG.
Is left in a state where the inner wall portion (so-called
One side by RIE using the side wall) 40a as a mask
N -A contact hole 42 reaching the diffusion layer 38b is formed.
You. The contact hole 42 is restricted by the inner wall portion 40a.
This results in a contact hole having a small area.

【0024】次に、図5Iに示すように、レジスト層3
8を除去した後、N- 拡散層38bと爾後のストレージ
電極とを接続するために、空洞41の内面を含むように
多結晶シリコン膜の全面にCVD法により厚さ50〜2
00nm程度の第3の多結晶シリコン膜43を堆積す
る。そして再びストレージ電極の外輪郭形状にパターニ
ングされたレジスト層44を形成する。このパターニン
グは、マスク合わせずれに対してかなりの余裕をもって
いる。なぜならば、このストレージ電極自体に大きな段
差があり、RIEを行った場合、図5Jに示すようにサ
イドウォールが形成されるからである。このRIEのと
きSiN膜も除去される。
Next, as shown in FIG.
8 is removed, the entire surface of the polycrystalline silicon film including the inner surface of the cavity 41 is formed to a thickness of 50 to 2 by the CVD method in order to connect the N diffusion layer 38 b and the subsequent storage electrode.
A third polycrystalline silicon film 43 of about 00 nm is deposited. Then, a resist layer 44 patterned to the outer contour shape of the storage electrode is formed again. This patterning has a considerable margin for mask misalignment. This is because the storage electrode itself has a large step, and when RIE is performed, a sidewall is formed as shown in FIG. 5J. At the time of this RIE, the SiN film is also removed.

【0025】次に、図5Jに示すように、レジスト層4
4をマスクに多結晶シリコン膜43,37及び33を選
択的にエッチング除去して内側壁部40a、底面部40
b、外側壁部40c及び上端延長部40dからなるスト
レージ電極40を形成する。
Next, as shown in FIG.
4 is used as a mask to selectively remove the polycrystalline silicon films 43, 37 and 33 by etching.
b, a storage electrode 40 including the outer wall portion 40c and the upper end extension portion 40d is formed.

【0026】しかる後、ストレージ電極40の表面に誘
電体膜46を形成し、その上に多結晶シリコン膜による
プレート電極47を形成してキャパシタCを構成する。
一方層間絶縁層49を形成し、コンタクト孔48を形成
した後、他方のN- 拡散層38aにポリサイド膜(多結
晶シリコン膜50とメタルシリサイド膜51の積層膜)
によるビット線53を形成する。
Thereafter, a dielectric film 46 is formed on the surface of the storage electrode 40, and a plate electrode 47 of a polycrystalline silicon film is formed thereon to form the capacitor C.
On the other hand, after forming an interlayer insulating layer 49 and forming a contact hole 48, a polycide film (laminated film of a polycrystalline silicon film 50 and a metal silicide film 51) is formed in the other N diffusion layer 38a.
A bit line 53 is formed.

【0027】斯くして、図6に示すように、スイッチン
グ用MOSトランジスタQと、そのトランジスタQのN
- 拡散層38bに接続するキャパシタCを有し、そのキ
ャパシタCのストレージ電極40とN- 拡散層38bと
がストレージ電極40の内側壁部40aにより規制され
縮小されたコンタクト孔42を通して接続され、且つス
トレージ電極40が内側壁部40a、底面部40b、外
側壁部40c及び上端延長部40dから表面積の大きい
形状に形成された目的とするダイナミックRAM54を
得る。
Thus, as shown in FIG. 6, the switching MOS transistor Q and the N
- it has a capacitor C connected to the diffusion layer 38b, and the storage electrode 40 of the capacitor C N - diffusion layer 38b is connected through a contact hole 42 that is reduced is restricted by the inner wall 40a of the storage electrode 40, and The target dynamic RAM 54 in which the storage electrode 40 is formed in a shape having a large surface area from the inner wall portion 40a, the bottom surface portion 40b, the outer wall portion 40c, and the upper end extension portion 40d is obtained.

【0028】上述の実施例によれば、キャパシタCを構
成するストレージ電極40が内側壁部40a、底面部4
0b、外側壁部40c及び上端延長部40dを有する形
状に形成したので、ストレージ電極の外表面及び空洞の
内表面を利用でき、ストレージ電極40の表面積が大き
くなり、容量の大きいキャパシタを構成することができ
る。また、ストレージ電極40とN- 拡散層38bとの
コンタクト部においては、コンタクト孔42がストレー
ジ電極を構成する内側壁部40aに規制されて小さく形
成されるので、コンタクト面積を小さくすることができ
る。従って、ダイナミックRAMにおいて、そのメモリ
セルの微小化、高密度化が図れる。
According to the above-described embodiment, the storage electrode 40 forming the capacitor C is formed by the inner wall portion 40a and the bottom portion 4
0b, the outer wall portion 40c, and the upper end extension portion 40d, so that the outer surface of the storage electrode and the inner surface of the cavity can be used, the surface area of the storage electrode 40 increases, and a capacitor having a large capacitance can be formed. Can be. Further, in the contact portion between storage electrode 40 and N diffusion layer 38b, contact hole 42 is formed to be small and restricted by inner wall portion 40a constituting the storage electrode, so that the contact area can be reduced. Therefore, in the dynamic RAM, the size and density of the memory cell can be reduced.

【0029】一方、本実施例の製法においては、ストレ
ージ電極形状に対応するリング状SiO2 膜34Aを形
成し、このリング状SiO2 膜34Aを包むように形成
した多結晶シリコン膜33,37に対し、第1のレジス
ト層38を介して異方性エッチングで多結晶シリコン膜
33,37をリング状SiO2 膜34Aが一部露出する
ようにパターニングしてサイドウォールとされた多結晶
シリコン膜による内側壁部40aを形成し、その後、ウ
エットエッチングでリング状SiO2 膜34Aを選択除
去することにより、内側壁部40a、底面部40b、外
側壁部40c及び上端延長部40dを有した表面積の大
きい特殊形状のストレージ電極を形成することができ
る。
On the other hand, in the manufacturing method of this embodiment, a ring-shaped SiO 2 film 34A corresponding to the shape of the storage electrode is formed, and the polycrystalline silicon films 33 and 37 formed so as to surround the ring-shaped SiO 2 film 34A are formed. Then, the polycrystalline silicon films 33 and 37 are patterned by anisotropic etching via the first resist layer 38 so that the ring-shaped SiO 2 film 34A is partially exposed. By forming the wall portion 40a and then selectively removing the ring-shaped SiO 2 film 34A by wet etching, a special large surface area having an inner wall portion 40a, a bottom portion 40b, an outer wall portion 40c and an upper end extension portion 40d is provided. A shaped storage electrode can be formed.

【0030】そして、その後、内側壁部40aをマスク
としてRIEによりN- 拡散層38bに達するコンタク
ト孔42を形成するので、小さな面積のコンタクト孔を
形成することができる。
Thereafter, the contact hole 42 reaching the N diffusion layer 38b is formed by RIE using the inner wall portion 40a as a mask, so that a contact hole having a small area can be formed.

【0031】また、ストレージ電極の形状は多結晶シリ
コン膜33上のリング状SiO2 膜34Aにより決めら
れる。このSiO2 膜34Aの選択エッチングはSiO
2 エッチング装置を用いて行うので、SiO2 とSiと
の選択比がとり易く、オーバーエッチング量が十分に確
保できる。
The shape of the storage electrode is determined by the ring-shaped SiO 2 film 34 A on the polycrystalline silicon film 33. The selective etching of the SiO 2 film 34A is performed by using SiO 2
Since the etching is performed using the two- etching apparatus, the selectivity between SiO 2 and Si can be easily set, and the amount of over-etching can be sufficiently secured.

【0032】図7は本発明の他の実施例を示す。本例
は、ストレージ電極40として内側壁部40aと底面部
40bと外側壁部40cからなる形状に形成する。これ
は、図3Eのパターニングに際し、レジスト層38の開
口部を鎖線38bに示すように大きくすることによって
容易に形成できる。他の構成は図6と同様であるので詳
細説明を省略する。
FIG. 7 shows another embodiment of the present invention. In this example, the storage electrode 40 is formed in a shape including an inner wall portion 40a, a bottom surface portion 40b, and an outer wall portion 40c. This can be easily formed by enlarging the opening of the resist layer 38 as shown by a chain line 38b in the patterning of FIG. 3E. The other configuration is the same as that of FIG.

【0033】本実施例においても、ストレージ電極40
のN- 拡散層38bとのコンタクト面積を狭くすると共
に、従来に比べてストレージ電極40の表面積を増すこ
とができキャパシタCの大容量化が図られる。従ってダ
イナミックRAMにおけるメモリセルの微細化、高密度
化を促進できる。
Also in this embodiment, the storage electrode 40
The contact area with the N - diffusion layer 38b can be reduced, and the surface area of the storage electrode 40 can be increased as compared with the related art, so that the capacitance of the capacitor C can be increased. Therefore, miniaturization and high density of the memory cell in the dynamic RAM can be promoted.

【0034】[0034]

【発明の効果】本発明によれば、キャパシタのストレー
ジ電極とスイッチング用MOSトランジスタとのコンタ
クト部の面積を狭くすることができると共に、ストレー
ジ電極の表面積を増加することができ、メモリセルの微
細化、高密度化に適した半導体記憶装置を提供すること
ができる。
According to the present invention, the area of the contact portion between the storage electrode of the capacitor and the switching MOS transistor can be reduced, and the surface area of the storage electrode can be increased. In addition, a semiconductor memory device suitable for high density can be provided.

【0035】また、本製法によれば、内側壁部、底面部
及び外側壁部を有する表面積の大きいストレージ電極を
容易に形成することができ、且つこの内側壁部をマスク
として利用してコンタクト孔を形成することにより、ス
イッチングMOSトランジスタとのコンタクト面積を小
さくすることができ、半導体記憶装置のメモリセルの微
細化、高密度化を可能とする。
Further, according to the present manufacturing method, a storage electrode having a large surface area having an inner wall, a bottom, and an outer wall can be easily formed, and the contact hole can be formed by using the inner wall as a mask. The contact area with the switching MOS transistor can be reduced by forming the semiconductor memory device, and the memory cell of the semiconductor memory device can be made finer and higher in density.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るダイナミックRAMの製造工程図
(その1)である。
FIG. 1 is a manufacturing process diagram (part 1) of a dynamic RAM according to the present invention.

【図2】本発明に係るダイナミックRAMの製造工程図
(その2)である。
FIG. 2 is a manufacturing process diagram (part 2) of the dynamic RAM according to the present invention.

【図3】本発明に係るダイナミックRAMの製造工程図
(その3)である。
FIG. 3 is a manufacturing process diagram (part 3) of the dynamic RAM according to the present invention.

【図4】本発明に係るダイナミックRAMの製造工程図
(その4)である。
FIG. 4 is a manufacturing process diagram (part 4) of the dynamic RAM according to the present invention.

【図5】本発明に係るダイナミックRAMの製造工程図
(その5)である。
FIG. 5 is a manufacturing process diagram (part 5) of the dynamic RAM according to the present invention.

【図6】本発明に係るダイナミックRAMの一例を示す
構成図である。
FIG. 6 is a configuration diagram showing an example of a dynamic RAM according to the present invention.

【図7】本発明に係るダイナミックRAMの他の例を示
す構成図である。
FIG. 7 is a configuration diagram showing another example of the dynamic RAM according to the present invention.

【図8】従来のダイナミックRAMの構成図である。FIG. 8 is a configuration diagram of a conventional dynamic RAM.

【符号の説明】[Explanation of symbols]

21 P形シリコン基板 22 フィールド絶縁層 23 ゲート絶縁膜 26 ポリサイド膜 27 ワード線 28a,28b N- 拡散層 31 SiO2 層間膜 32 SiN層間膜 33,37,43 多結晶シリコン膜 34A リング状SiO2 膜 38,44 レジスト層 40 ストレージ電極 40a 内側壁部 40b 底面部 40c 外側壁部 40d 上端延長部 42 コンタクト孔 Q スイッチング用MOSトランジスタ C キャパシタ 46 誘電体膜 47 プレート電極 48 コンタクト孔 49 層間絶縁膜 53 ビット線Reference Signs List 21 P-type silicon substrate 22 Field insulating layer 23 Gate insulating film 26 Polycide film 27 Word line 28 a, 28 b N diffusion layer 31 SiO 2 interlayer 32 SiN interlayer 33, 37, 43 Polycrystalline silicon film 34 A Ring-shaped SiO 2 film 38,44 resist layer 40 storage electrode 40a inner wall 40b bottom 40c outer wall 40d upper end extension 42 contact hole Q switching MOS transistor C capacitor 46 dielectric film 47 plate electrode 48 contact hole 49 interlayer insulating film 53 bit line

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 電荷を蓄積するキャパシタとスイッチン
グ用MOSトランジスタからなるメモリセルを有し、該
キャパシタがストレージ電極と之に沿う誘電体膜及びプ
レート電極で形成された半導体記憶装置において、上記ストレージ電極が、第1の多結晶シリコン膜と、該
第1の多結晶シリコン膜上に形成された第2の多結晶シ
リコン膜と、該第1の多結晶シリコン膜及び該第2の多
結晶シリコン膜を覆った第3の多結晶シリコン膜とから
成り、 上記第3の多結晶シリコン膜が上記MOSトランジスタ
にコンタクトされ、 上記第2の多結晶シリコン膜及び該第2の多結晶シリコ
ン膜を覆う第3の多結晶シリコン膜により、上記MOS
トランジスタとのコンタクト部を取り囲む上記ストレー
ジ電極の内側壁部と外側壁部が形成され、 上記第1の多結晶シリコン膜及び該第1の多結晶シリコ
ン膜を覆う第3の多結晶シリコン膜により、上記内側壁
部及び上記外側壁部に連続する上記ストレージ電極の底
面部が形成されている ことを特徴とする半導体記憶装
置。
1. A semiconductor memory device comprising: a memory cell comprising a capacitor for storing electric charges and a switching MOS transistor, wherein said capacitor is formed by a storage electrode, a dielectric film and a plate electrode along the storage electrode. Is a first polycrystalline silicon film,
A second polycrystalline silicon film formed on the first polycrystalline silicon film;
A recon film, the first polycrystalline silicon film, and the second polycrystalline silicon film.
From the third polycrystalline silicon film covering the crystalline silicon film
Wherein the third polycrystalline silicon film is formed of the MOS transistor
Is contacted, the second polycrystalline silicon film and the polycrystalline silicon of the second
The third polycrystalline silicon film that covers the
The above-mentioned stray surrounding the contact part with the transistor
An inner wall portion and an outer wall portion of the dielectrode are formed, and the first polycrystalline silicon film and the first polycrystalline silicon film are formed .
A third polycrystalline silicon film covering the inner film,
And the bottom of the storage electrode continuous with the outer wall portion
A semiconductor memory device having a surface portion .
【請求項2】 ストレージ電極を構成する上記外側壁部
が、さらにまっすぐ上方に延長されて、或いは内側壁部
側に折り曲げられて延長されてなることを特徴とする請
求項1記載の半導体記憶装置。
2. The outer wall portion constituting a storage electrode
Is extended further straight up or on the inner wall
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is bent and extended.
【請求項3】 電荷を蓄積するキャパシタとスイッチン
グ用MOSトランジスタとからなるメモリセルを有し、
該キャパシタがストレージ電極と之に沿う誘電体膜及び
プレート電極で形成された半導体記憶装置の製造方法に
おいて、 上記MOSトランジスタが形成された半導体基体上に層
間絶縁膜を介してストレージ電極となるべき第1の多結
晶シリコン膜を形成し、該第1の多結晶シリコン膜上に
上記MOSトランジスタの一方のソース・ドレイン領域
とのコンタクト部に対応する部分を取り囲む絶縁層を選
択的に形成し、該絶縁層を含む全面にストレージ電極と
なるべき第2の多結晶シリコン膜を形成する工程と、 マスクを介して異方性エッチングにより上記第2の多結
晶シリコン膜を選択除去し、コンタクト部を取り囲む第
2の多結晶シリコン膜により内側壁部及び外側壁部を形
成する工程と、 上記マスクを用いてウエットエッチングにて上記絶縁膜
を除去する工程と、 上記内側壁部をマスクとして異方性エッチングにて上記
層間絶縁膜にコンタクト孔を形成する工程と、 上記コンタクト孔を通して上記一方のソース・ドレイン
領域に接続し、上記多結晶シリコンによる内側壁部、外
側壁部及びそれら間の第1の多結晶シリコン膜による底
面部に沿って第3の多結晶シリコン膜を形成しパターニ
ングしてストレージ電極を形成する工程を有することを
特徴とする半導体記憶装置の製造方法。
3. A memory cell comprising a capacitor for storing charges and a switching MOS transistor,
In a method of manufacturing a semiconductor memory device in which the capacitor is formed by a storage electrode, a dielectric film along the storage electrode, and a plate electrode, a method of forming a storage electrode via an interlayer insulating film on a semiconductor substrate on which the MOS transistor is formed. Forming an insulating layer surrounding a portion corresponding to a contact portion with one of the source / drain regions of the MOS transistor on the first polycrystalline silicon film; Forming a second polycrystalline silicon film to be a storage electrode on the entire surface including the insulating layer; selectively removing the second polycrystalline silicon film by anisotropic etching through a mask to surround the contact portion Forming an inner wall portion and an outer wall portion with a second polycrystalline silicon film; and performing the wet etching using the mask. Removing the edge film, forming a contact hole in the interlayer insulating film by anisotropic etching using the inner wall portion as a mask, connecting to the one source / drain region through the contact hole, Forming a third polycrystalline silicon film along an inner wall portion and an outer wall portion made of polycrystalline silicon and a bottom portion made of the first polycrystalline silicon film therebetween, and forming a storage electrode by patterning the third polycrystalline silicon film; A method for manufacturing a semiconductor memory device, comprising:
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