JP3275896B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H01L21/823814—
-
- H01L21/823842—
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）のシャローエクステンション拡散層形成方法に関す
る。
法に関し、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）のシャローエクステンション拡散層形成方法に関す
る。
【０００２】
【従来の技術】従来、ＣＭＯＳのシャローエクステンシ
ョン拡散層形成工程においては、０．５ｋｅＶ程度でボ
ロンをイオン注入する場合、不純物の投影飛程が２〜３
ｎｍ程度であり、洗浄時にシリコン基板上に形成される
自然酸化膜（１〜１．５ｎｍ）が存在した場合、この酸
化膜中に多くのボロンが注入される。
ョン拡散層形成工程においては、０．５ｋｅＶ程度でボ
ロンをイオン注入する場合、不純物の投影飛程が２〜３
ｎｍ程度であり、洗浄時にシリコン基板上に形成される
自然酸化膜（１〜１．５ｎｍ）が存在した場合、この酸
化膜中に多くのボロンが注入される。
【０００３】一方、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ：急速加熱アニール処理）時に
も自然酸化膜が存在することによって、増速拡散の影響
が現れることが確認されており、接合のシャロー化のた
めにはアニール時にシリコン表面が露出していることが
望ましい。
ｌ Ａｎｎｅａｌｉｎｇ：急速加熱アニール処理）時に
も自然酸化膜が存在することによって、増速拡散の影響
が現れることが確認されており、接合のシャロー化のた
めにはアニール時にシリコン表面が露出していることが
望ましい。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、０．５ｋｅＶ程度でボロンをイオ
ン注入する場合、不純物の投影飛程が２〜３ｎｍ程度で
あり、洗浄時にシリコン基板上に形成される自然酸化膜
（１〜１．５ｎｍ）が存在した場合、この酸化膜中に多
くのボロンが注入されるため、実際にシリコン中に導入
される不純物量が少なくなる。
装置の製造方法では、０．５ｋｅＶ程度でボロンをイオ
ン注入する場合、不純物の投影飛程が２〜３ｎｍ程度で
あり、洗浄時にシリコン基板上に形成される自然酸化膜
（１〜１．５ｎｍ）が存在した場合、この酸化膜中に多
くのボロンが注入されるため、実際にシリコン中に導入
される不純物量が少なくなる。
【０００５】一方、ＲＴＡ時にも自然酸化膜が存在する
ことによって、増速拡散の影響が現れることが確認され
ており、接合のシャロー化のためにはアニール時にシリ
コン表面が露出していることが望ましい。ＲＴＡ直前に
ＨＦ（フッ化水素）処理等による自然酸化膜除去を行う
ことによって増速拡散の抑制効果が得られるが、この場
合、自然酸化膜中にイオン注入された不純物も除去され
るため、図４に示すように、大幅なドーパント損失とな
る。したがって、イオン注入時にも自然酸化膜が除去さ
れている必要がある。
ことによって、増速拡散の影響が現れることが確認され
ており、接合のシャロー化のためにはアニール時にシリ
コン表面が露出していることが望ましい。ＲＴＡ直前に
ＨＦ（フッ化水素）処理等による自然酸化膜除去を行う
ことによって増速拡散の抑制効果が得られるが、この場
合、自然酸化膜中にイオン注入された不純物も除去され
るため、図４に示すように、大幅なドーパント損失とな
る。したがって、イオン注入時にも自然酸化膜が除去さ
れている必要がある。
【０００６】また、イオン注入工程〜ＲＴＡ工程の間に
シリコン表面が酸化されると、同じくドーパント損失と
なるので、レジスト剥離工程等のシリコン基板表面が酸
化され易い工程を省略することが必要となる。
シリコン表面が酸化されると、同じくドーパント損失と
なるので、レジスト剥離工程等のシリコン基板表面が酸
化され易い工程を省略することが必要となる。
【０００７】そこで、本発明の目的は上記の問題点を解
消し、イオン注入時に自然酸化膜を除去しておくことが
でき、レジスト剥離工程等のシリコン基板表面が酸化さ
れ易い工程を省略することができる半導体装置の製造方
法を提供することにある。
消し、イオン注入時に自然酸化膜を除去しておくことが
でき、レジスト剥離工程等のシリコン基板表面が酸化さ
れ易い工程を省略することができる半導体装置の製造方
法を提供することにある。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、ＣＭＯＳのシャローエクステンション拡
散層形成工程におけるイオン注入時にハードマスクを用
いかつこのハードマスクをｎＭＯＳのドーパントが外方
拡散するのを抑制するための膜として用いるようにして
いる。
の製造方法は、ＣＭＯＳのシャローエクステンション拡
散層形成工程におけるイオン注入時にハードマスクを用
いかつこのハードマスクをｎＭＯＳのドーパントが外方
拡散するのを抑制するための膜として用いるようにして
いる。
【０００９】本発明による他の半導体装置の製造方法
は、ＣＭＯＳの拡散層形成工程においてｐＭＯＳのエク
ステンション注入前にフッ化水素処理を施す工程と、こ
のイオン注入工程を少なくとも酸化膜からなるハードマ
スクを用いて行う工程と、このイオン注入時にｐＭＯＳ
のゲート電極にのみ薄膜のサイドウォールを形成する工
程とを備え、不純物活性化急速加熱アニール処理時にｎ
ＭＯＳ領域に不純物の外方拡散防止のためのキャップ膜
を形成しかつｐＭＯＳ領域に増速拡散抑制のためのシリ
コン基板表面の露出状態を形成するようにしている。
は、ＣＭＯＳの拡散層形成工程においてｐＭＯＳのエク
ステンション注入前にフッ化水素処理を施す工程と、こ
のイオン注入工程を少なくとも酸化膜からなるハードマ
スクを用いて行う工程と、このイオン注入時にｐＭＯＳ
のゲート電極にのみ薄膜のサイドウォールを形成する工
程とを備え、不純物活性化急速加熱アニール処理時にｎ
ＭＯＳ領域に不純物の外方拡散防止のためのキャップ膜
を形成しかつｐＭＯＳ領域に増速拡散抑制のためのシリ
コン基板表面の露出状態を形成するようにしている。
【００１０】すなわち、本発明の半導体装置の製造方法
は、ＣＭＯＳのシャローエクステンション拡散層形成工
程において、ｐＭＯＳのイオン注入からＲＴＡ工程の間
のドーパントロス及び増速拡散の要因となる工程を省略
するために、イオン注入時にハードマスクを用い、同時
にそのハードマスクをｎＭＯＳのドーパントが外方拡散
するのを抑制するための膜として用いることで、ｐＭＯ
Ｓのイオン注入からＲＴＡ工程の間のドーパント損失を
抑制しかつ増速拡散を抑制することが可能となる。
は、ＣＭＯＳのシャローエクステンション拡散層形成工
程において、ｐＭＯＳのイオン注入からＲＴＡ工程の間
のドーパントロス及び増速拡散の要因となる工程を省略
するために、イオン注入時にハードマスクを用い、同時
にそのハードマスクをｎＭＯＳのドーパントが外方拡散
するのを抑制するための膜として用いることで、ｐＭＯ
Ｓのイオン注入からＲＴＡ工程の間のドーパント損失を
抑制しかつ増速拡散を抑制することが可能となる。
【００１１】これによって、イオン注入時に自然酸化膜
を除去しておくことが可能となり、レジスト剥離工程等
のシリコン基板表面が酸化され易い工程を省略すること
が可能となる。
を除去しておくことが可能となり、レジスト剥離工程等
のシリコン基板表面が酸化され易い工程を省略すること
が可能となる。
【００１２】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１（ａ）〜（ｄ）は本発明の
一実施例による半導体装置の製造方法を示す断面図であ
る。この図１（ａ）〜（ｄ）を参照して本発明の一実施
例による半導体装置の製造方法について説明する。
面を参照して説明する。図１（ａ）〜（ｄ）は本発明の
一実施例による半導体装置の製造方法を示す断面図であ
る。この図１（ａ）〜（ｄ）を参照して本発明の一実施
例による半導体装置の製造方法について説明する。
【００１３】まず、シリコン基板１上に素子分離のため
のフィールド酸化膜２を形成する。続いて、ゲート酸化
膜、多結晶シリコン膜を順次形成し、パターニングによ
ってゲート電極４を形成する。
のフィールド酸化膜２を形成する。続いて、ゲート酸化
膜、多結晶シリコン膜を順次形成し、パターニングによ
ってゲート電極４を形成する。
【００１４】図１（ａ）に示すように、Ｓ／Ｄ（ソース
／ドレイン）エクステンション領域形成工程において、
まずｐＭＯＳ領域をレジスト５で覆い、ｎＭＯＳ領域に
ＡｓまたはＰの低加速注入を行う。
／ドレイン）エクステンション領域形成工程において、
まずｐＭＯＳ領域をレジスト５で覆い、ｎＭＯＳ領域に
ＡｓまたはＰの低加速注入を行う。
【００１５】レジスト５を除去した後、酸化膜か窒化
膜、または窒化膜と酸化膜とからなるカバー絶縁膜６を
２０ｎｍ程度堆積する［図１（ｂ）参照］。続いて、ｐ
ＭＯＳ領域のみエッチバックによってカバー絶縁膜６を
除去した後［図１（ｃ）参照］、レジストを除去する。
膜、または窒化膜と酸化膜とからなるカバー絶縁膜６を
２０ｎｍ程度堆積する［図１（ｂ）参照］。続いて、ｐ
ＭＯＳ領域のみエッチバックによってカバー絶縁膜６を
除去した後［図１（ｃ）参照］、レジストを除去する。
【００１６】これによって、図１（ｄ）に示すように、
ｐＭＯＳ領域のゲート電極４に薄膜のサイドウォール７
が形成されると同時に、ｎＭＯＳ領域にｐＭＯＳエクス
テンションを形成する際のイオン注入のハードマスク８
が形成される。
ｐＭＯＳ領域のゲート電極４に薄膜のサイドウォール７
が形成されると同時に、ｎＭＯＳ領域にｐＭＯＳエクス
テンションを形成する際のイオン注入のハードマスク８
が形成される。
【００１７】２０ｎｍ程度の膜であれば、ボロン注入加
速が０．５ｋｅＶでイオン注入する場合、充分にマスク
として使用することができる。ｐＭＯＳエクステンショ
ン注入直前にフッ化水素処理によって自然酸化膜を除去
し、ＢまたはＢＦ2 のイオン注入及び活性化ＲＴＡを続
けて行い、不純物を活性化してＳ／Ｄエクステンション
領域が形成される。
速が０．５ｋｅＶでイオン注入する場合、充分にマスク
として使用することができる。ｐＭＯＳエクステンショ
ン注入直前にフッ化水素処理によって自然酸化膜を除去
し、ＢまたはＢＦ2 のイオン注入及び活性化ＲＴＡを続
けて行い、不純物を活性化してＳ／Ｄエクステンション
領域が形成される。
【００１８】この活性化ＲＴＡ時にｎＭＯＳ領域上は絶
縁膜で覆われているため、不純物の外方拡散が抑制され
る。一方、ｐＭＯＳ領域ではＲＴＡ時に酸化膜が存在し
ないため、不純物の増速拡散を抑制することが可能とな
る。その後、１００ｎｍ程度のサイドウォールを形成
し、Ｓ／Ｄ注入を行って拡散層の低抵抗化を施すことに
よって、ＣＭＯＳトランジスタの拡散層が構成されるこ
ととなる［図１（ｅ）参照］。
縁膜で覆われているため、不純物の外方拡散が抑制され
る。一方、ｐＭＯＳ領域ではＲＴＡ時に酸化膜が存在し
ないため、不純物の増速拡散を抑制することが可能とな
る。その後、１００ｎｍ程度のサイドウォールを形成
し、Ｓ／Ｄ注入を行って拡散層の低抵抗化を施すことに
よって、ＣＭＯＳトランジスタの拡散層が構成されるこ
ととなる［図１（ｅ）参照］。
【００１９】図２（ａ）〜（ｅ）は本発明の他の実施例
による半導体装置の製造方法を示す断面図である。この
図２（ａ）〜（ｅ）を参照して本発明の他の実施例によ
る半導体装置の製造方法について説明する。
による半導体装置の製造方法を示す断面図である。この
図２（ａ）〜（ｅ）を参照して本発明の他の実施例によ
る半導体装置の製造方法について説明する。
【００２０】まず、シリコン基板１上にフィールド酸化
膜２、ゲート酸化膜３、ゲート電極４を順次形成し、図
２（ａ）に示すように、ゲート電極４にシリコン窒化膜
のサイドウォール９を形成する。
膜２、ゲート酸化膜３、ゲート電極４を順次形成し、図
２（ａ）に示すように、ゲート電極４にシリコン窒化膜
のサイドウォール９を形成する。
【００２１】続いて、ｐＭＯＳ領域をレジスト１０で覆
い、ｎＭＯＳ領域にＡｓまたはＰの低加速イオン注入を
行う。このイオン注入時に自然酸化膜へのドーパント損
失を防ぐために、イオン注入直前にＨＦ溶液による酸化
膜除去を行う。
い、ｎＭＯＳ領域にＡｓまたはＰの低加速イオン注入を
行う。このイオン注入時に自然酸化膜へのドーパント損
失を防ぐために、イオン注入直前にＨＦ溶液による酸化
膜除去を行う。
【００２２】この時、シリコン窒化膜のサイドウォール
９があることによって、ゲート酸化膜３のＨＦ溶液によ
る侵食を防ぐことができるので、ゲート絶縁膜３の劣化
を抑制することができる。
９があることによって、ゲート酸化膜３のＨＦ溶液によ
る侵食を防ぐことができるので、ゲート絶縁膜３の劣化
を抑制することができる。
【００２３】また、本実施例では、図２（ｂ）に示すよ
うに、ボロンイオン注入時のマスクとなる膜厚のシリコ
ン窒化膜を全面に堆積した後、図２（ｃ）に示すよう
に、ｐＭＯＳ領域のみエッチバックすることによって、
ｎＭＯＳ領域上にはシリコン窒化膜のカバー（ハードマ
スク１２）が形成されると同時に、ｐＭＯＳのゲート電
極４へシリコン窒化膜のサイドウォール１１が形成され
る。
うに、ボロンイオン注入時のマスクとなる膜厚のシリコ
ン窒化膜を全面に堆積した後、図２（ｃ）に示すよう
に、ｐＭＯＳ領域のみエッチバックすることによって、
ｎＭＯＳ領域上にはシリコン窒化膜のカバー（ハードマ
スク１２）が形成されると同時に、ｐＭＯＳのゲート電
極４へシリコン窒化膜のサイドウォール１１が形成され
る。
【００２４】したがって、図２（ｄ）に示すように、イ
オン注入直前のＨＦ処理によって自然酸化膜を除去する
工程で、ｎＭＯＳ上のハードマスク１２の膜減り及びｐ
ＭＯＳのサイドウォール１１の膜減りを抑制することが
できるので、制御性良く、本発明の目的を達成すること
ができる。
オン注入直前のＨＦ処理によって自然酸化膜を除去する
工程で、ｎＭＯＳ上のハードマスク１２の膜減り及びｐ
ＭＯＳのサイドウォール１１の膜減りを抑制することが
できるので、制御性良く、本発明の目的を達成すること
ができる。
【００２５】また、ｐＭＯＳのドーパンドであるボロン
の拡散はＡｓに比べて速いため、ボロンの方が横方向へ
の拡がりが大きくなることによる短チャネル化を、幅広
に形成されたサイドウォールでマージンを持たせること
で抑制することができ、より整合性よくＣＭＯＳトラン
ジスタのＳ／Ｄエクステンション領域の形成が可能とな
る。
の拡散はＡｓに比べて速いため、ボロンの方が横方向へ
の拡がりが大きくなることによる短チャネル化を、幅広
に形成されたサイドウォールでマージンを持たせること
で抑制することができ、より整合性よくＣＭＯＳトラン
ジスタのＳ／Ｄエクステンション領域の形成が可能とな
る。
【００２６】その後、図２（ｅ）に示すように、サイド
ウォール１３を形成し、Ｓ／Ｄ注入を行ってＤｅｅｐ−
ＳＤ１４を形成し、拡散層の低抵抗化を施すことによっ
て、ＣＭＯＳトランジスタの拡散層が構成されることと
なる。エクステンション領域の不純物活性化アニール時
にはｎＭＯＳのドーパントであるＡｓまたはＰが外方拡
散し易いため、アニール時にはカバー膜を形成する必要
がある。
ウォール１３を形成し、Ｓ／Ｄ注入を行ってＤｅｅｐ−
ＳＤ１４を形成し、拡散層の低抵抗化を施すことによっ
て、ＣＭＯＳトランジスタの拡散層が構成されることと
なる。エクステンション領域の不純物活性化アニール時
にはｎＭＯＳのドーパントであるＡｓまたはＰが外方拡
散し易いため、アニール時にはカバー膜を形成する必要
がある。
【００２７】一方、図３に示すように、ｐＭＯＳのドー
パントであるＢは外方拡散の影響より、むしろカバー膜
の存在による不純物の増速拡散が原因となって接合が深
くなるため、ＲＴＡ時には自然酸化膜程度でも存在させ
ないことが重要である。
パントであるＢは外方拡散の影響より、むしろカバー膜
の存在による不純物の増速拡散が原因となって接合が深
くなるため、ＲＴＡ時には自然酸化膜程度でも存在させ
ないことが重要である。
【００２８】このように、ＣＭＯＳのシャローエクステ
ンション拡散層形成工程において、ｐＭＯＳのイオン注
入からＲＴＡ工程の間のドーパント損失及び増速拡散の
要因となる工程を省略するために、イオン注入時にハー
ドマスクを用い、同時にそのハードマスクをｎＭＯＳの
ドーパントが外方拡散するのを抑制するための膜として
用いることによって、イオン注入時に自然酸化膜を除去
しておくことができ、レジスト剥離工程等のシリコン基
板表面が酸化され易い工程を省略することができる。
ンション拡散層形成工程において、ｐＭＯＳのイオン注
入からＲＴＡ工程の間のドーパント損失及び増速拡散の
要因となる工程を省略するために、イオン注入時にハー
ドマスクを用い、同時にそのハードマスクをｎＭＯＳの
ドーパントが外方拡散するのを抑制するための膜として
用いることによって、イオン注入時に自然酸化膜を除去
しておくことができ、レジスト剥離工程等のシリコン基
板表面が酸化され易い工程を省略することができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳのシャローエクステンション拡散層形成工程にお
けるイオン注入時にハードマスクを用いかつこのハード
マスクをｎＭＯＳのドーパントが外方拡散するのを抑制
するための膜として用いることによって、イオン注入時
に自然酸化膜を除去しておくことができ、レジスト剥離
工程等のシリコン基板表面が酸化され易い工程を省略す
ることができるという効果がある。
ＭＯＳのシャローエクステンション拡散層形成工程にお
けるイオン注入時にハードマスクを用いかつこのハード
マスクをｎＭＯＳのドーパントが外方拡散するのを抑制
するための膜として用いることによって、イオン注入時
に自然酸化膜を除去しておくことができ、レジスト剥離
工程等のシリコン基板表面が酸化され易い工程を省略す
ることができるという効果がある。
【図１】（ａ）〜（ｄ）は本発明の一実施例による半導
体装置の製造方法を示す断面図である。
体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｅ）は本発明の他の実施例による半
導体装置の製造方法を示す断面図である。
導体装置の製造方法を示す断面図である。
【図３】本発明による自然酸化膜除去処理による接合化
の効果を示す図である。
の効果を示す図である。
【図４】自然酸化膜除去処理における特性を示す図であ
る。
る。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ ゲート電極 ５，１０ レジスト ６ カバー絶縁膜 ７，１３ サイドウォール ８，１２ ハードマスク ９ シリコン窒化膜のサイドウォール １１ シリコン窒化膜のサイドウォール １４ Ｄｅｅｐ−ＳＤ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 29/78 H01L 21/266
Claims (8)
- 【請求項１】 ＣＭＯＳのシャローエクステンション拡
散層形成工程におけるイオン注入時にハードマスクを用
いかつこのハードマスクをｎＭＯＳのドーパントが外方
拡散するのを抑制するための膜として用いるようにした
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ハードマスクは、酸化膜と窒化膜と
窒化膜及び酸化膜からなる絶縁膜とのいずれかからなる
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 ｐＭＯＳのエクステンション注入前にフ
ッ化水素処理にて自然酸化膜を除去するようにしたこと
を特徴とする請求項１または請求項２記載の半導体装置
の製造方法。 - 【請求項４】 前記フッ化水素処理前にｐＭＯＳのゲー
ト電極にシリコン窒化膜のサイドウォールを形成するよ
うにしたことを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項５】 前記イオン注入時にｐＭＯＳのゲート電
極にのみ薄膜のサイドウォールを形成するようにしたこ
とを特徴とする請求項１から請求項４のいずれか記載の
半導体装置の製造方法。 - 【請求項６】 前記薄膜のサイドウォールは、酸化膜と
窒化膜と窒化膜及び酸化膜からなる絶縁膜とのいずれか
からなることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 不純物活性化急速加熱アール処理時にｎ
ＭＯＳ領域に不純物の外方拡散防止のためのキャップ膜
を形成しかつｐＭＯＳ領域に増速拡散抑制のためのシリ
コン基板表面の露出状態を形成するようにしたことを特
徴とする請求項１から請求項６のいずれか記載の半導体
装置の製造方法。 - 【請求項８】 ＣＭＯＳの拡散層形成工程においてｐＭ
ＯＳのエクステンション注入前にフッ化水素処理を施す
工程と、このイオン注入工程を少なくとも酸化膜からな
るハードマスクを用いて行う工程と、このイオン注入時
にｐＭＯＳのゲート電極にのみ薄膜のサイドウォールを
形成する工程とを有し、不純物活性化急速加熱アニール
処理時にｎＭＯＳ領域に不純物の外方拡散防止のための
キャップ膜を形成しかつｐＭＯＳ領域に増速拡散抑制の
ためのシリコン基板表面の露出状態を形成するようにし
たことを特徴とする半導体装置の製造方法。
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