JPH05190566A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ソース、ドレイン領域が高抵抗となるのを抑
制する。 【構成】 半導体基板１の表面にゲート酸化膜７及びゲ
ート電極８を形成する第１のステップと、ゲート電極を
形成した後ソース、ドレイン形成用領域に不純物を注入
する第２のステップと、ゲート電極及び半導体基板表面
に絶縁膜を形成した後、異方性エッチングによって絶縁
膜をエッチングして前記ゲート電極の側部のみに絶縁膜
からなる側壁１２を残存させる第３のステップと、ソー
ス、ドレイン形成用領域に所定の濃度となるように再度
不純物を注入する第４のステップと、を備えていること
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタを
有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタを有する半導体装置
の従来の製造方法を図１３乃至図１５を参照して説明す
る。先ず、例えばＰ型のシリコン基板１のＰウェル形成
用領域にに例えばＢイオンをドーズ量１００ｋｅＶ、
２．０×１０¹³cm^-2で注入した後にＮウェル形成用領域
に例えばＰイオンをドーズ量１６０ｋｅＶ、６．４×１
０¹²cm^-2で注入し、１１９０℃、１５０分の熱工程を施
すことによってＰウェル領域２及びＮウェル領域３を形
成する（図１３（ａ）参照）。その後ＬＯＣＯＳ法によ
り素子分離領域４を形成する（図１３（ａ）参照）。

【０００３】次に、先ずＰウェル領域２中に所望のしき
い値電圧を得る為に例えばＢイオンを１５ｋｅＶ、１．
０×１０¹³cm^-2で注入することによってチャネル表面の
濃度を調節し、次いでＮウェル領域３中に所望のしきい
値電圧を得る為に例えばＰイオンをドーズ量１２０ｋｅ
Ｖ、１．０×１０¹³cm^-2で注入し、続いてＡｓイオンを
ドーズ量４０ｋｅＶ、２．５×１０¹²cm^-2で注入するこ
とによりチャネル表面の濃度を調節する（図１３（ｂ）
参照）。

【０００４】以下、説明を簡単にする為ＮチャネルＭＯ
Ｓトランジスタの製造についてのみ図示する。図１４
（ａ）に示すように先ず例えば８００℃の１０％ＨＣｌ
雰囲気で半導体基板１の表面を酸化することにより、例
えば厚さ７ｎｍのＳｉＯ₂ からなるゲート絶縁膜７を形
成し、更にこの絶縁膜７上にＬＰＣＶＤ法により厚さ２
００ｎｍのポリシリコン膜８を堆積し、ＮチャネルＭＯ
Ｓトランジスタ領域上のポリシリコン膜８に例えばＡｓ
イオンをドーズ量４０ｋｅＶ、３．０×１０¹⁵cm^-2で注
入し、ＰチャネルＭＯＳトランジスタ領域上のポリシリ
コン膜に例えばＢＦ₂ イオンをドーズ量３５ｋｅＶ、
１．０×１０¹⁵cm^-2で注入し、例えばＲＩＥ法を用いて
パターニングを行い、ゲート電極８を形成する。なお、
Ｎチャネル、ＰチャネルＭＯＳトランジスタ領域上への
各々の不純物の注入は、ＰＥＰ（光蝕刻法）を利用して
行っている。

【０００５】次に、半導体基板１の表面を例えば８５０
℃のＯ₂ ガスで酸化することにより厚さが１０〜５０ｎ
ｍ程度のＳｉＯ₂ 膜９を形成する（図１４（ｂ）参
照）。続いてＮチャネルＭＯＳトランジスタのソース、
ドレイン形成用領域に例えばＡｓイオンをドーズ量５０
ｋｅＶ、５．０×１０¹⁵cm^-2で注入し、熱工程を施して
ソース、ドレイン領域１０′を形成する（図１４（ｂ）
参照）。なお、ＰチャネルＭＯＳトランジスタのソー
ス、ドレイン形成用領域には、例えばＢＦ₂ イオンをド
ーズ量３５ｋｅＶ、３．０×１０¹⁵cm^-2で注入し、同様
に熱工程を施してソース、ドレイン領域を形成する。

【０００６】次に、ＣＶＤ法を用いて半導体基板１の表
面に例えばＳｉ₃ Ｎ₄ からなる厚さ１００ｎｍの絶縁膜
を形成し、ゲート電極８の側面にのみ絶縁膜１２が残る
ようにＲＩＥ法を用いて絶縁膜１２をエッチングし、そ
の後半導体基板１の表面及びゲート電極８上のＳｉＯ₂
からなる酸化膜９をＨＦ処理を施すことによって除去す
る（図１４（ｃ）参照）。

【０００７】次に半導体基板１の表面に例えばＮｉから
なる厚さ２０ｎｍの金属膜１６をスパッタリング法を用
いて堆積させる（図１５（ａ）参照）。その後、例えば
６００℃の窒素雰囲気中に３０秒アニールすることによ
り、ソース、ドレイン領域１０′及びゲート電極の表面
にシリサイド膜１７を形成する（図１５（ｂ）参照）。
そして、ＳＣ−２溶液（ＨＣｌ：Ｈ₂ Ｏ₂ ：Ｈ₂ Ｏ＝
１：１：６の溶液）に半導体基板１を浸漬することによ
り、酸化膜４及び窒化膜１２上に、未反応で残っている
Ｎｉ膜１６を除去する（図１５（ｃ）参照）。

【０００８】その後、ＳｉＯ₂ からなる層間絶縁膜（図
示せず）をＣＶＤ法を用いて例えば５００ｎｍ堆積させ
た後、コンタクト孔を開孔し、例えばＳｉを１％含有す
るＡｌ膜をスパッタ法を用いて堆積させ、パターニング
することにより配線部を形成する。そして例えば４５０
℃のフォーミングガス雰囲気中でのシンターを経て、表
面部にＳｉＯ₂ からなる厚さ１０００ｎｍのパシベーシ
ョン膜を形成する。

【０００９】

【発明が解決しようとする課題】上述の従来の製造方法
によってＭＯＳトランジスタを製造した場合は、側壁１
２を形成する際に、Ｓｉ₃ Ｎ₄ からなる側壁１２と、Ｓ
ｉＯ₂ からなる酸化膜９及びＳｉ基板１とのプラズマエ
ッチングの選択比が十分でない場合は、Ｓｉ基板１の表
面が過渡に削られると、既に不純物が注入されているソ
ース及びドレイン領域１０′が削られて、接合が浅くな
り、これにより、ソース及びドレイン領域１０′の抵抗
が増大するという問題があった。

【００１０】又、同様に側壁１２を形成する際に選択比
が十分でない場合は、基板１の表面がプラズマエッチン
グによって削られて、平坦性の悪い表面が形成され、そ
の後のサリサイド（self aligned silicide ）化工程に
よって基板１の表面とシリサイド界面の凹凸が増大し、
接合耐圧が低下して接合リーク電流が増大するという問
題があった。

【００１１】本発明は上記事情を考慮してなされたもの
であって、その目的はシリコン基板表面が削られてもソ
ース及びドレイン領域の抵抗が増大するのを可及的に防
止することのできる半導体装置の製造方法を提供するこ
とにある。

【００１２】又、本発明の他の目的は、シリコン基板表
面が削られても、接合耐圧の低下及び接合リーク電流の
増大を可及的に防止することのできる半導体装置の製造
方法を提供することにある。

【００１３】

【課題を解決するための手段】このように構成された第
１の発明による半導体装置の製造方法は、半導体基板の
表面にゲート酸化膜及びゲート電極を形成する第１のス
テップと、前記ゲート電極を形成した後ソース、ドレイ
ン形成用領域に不純物を注入する第２のステップと、前
記ゲート電極及び前記半導体基板表面に絶縁膜を形成し
た後、異方性エッチングによって前記絶縁膜をエッチン
グして前記ゲート電極の側面のみに前記絶縁膜からなる
側壁を残存させる第３のステップと、前記ソース、ドレ
イン形成用領域に所定の濃度となるように再度不純物を
注入する第４のステップとを備えていることを特徴とす
る。

【００１４】又、上述のように構成された第２の発明に
よる半導体装置の製造方法は、半導体基板の表面にゲー
ト酸化膜及びゲート電極を形成する第１のステップと、
前記ゲート電極を形成した後ソース、ドレイン形成用領
域に不純物を注入する第２のステップと、前記ゲート電
極及び前記半導体基板表面に絶縁膜を形成した後、異方
性エッチングによって前記絶縁膜をエッチングして前記
ゲート電極の側部のみに前記絶縁膜からなる側壁を残存
させる第３のステップと、前記半導体基板上のソース、
ドレイン形成用領域表面及びゲート電極表面を酸化して
酸化膜を形成した後、この酸化膜を剥離する第４のステ
ップと、を備えていることを特徴とする。

【００１５】

【作用】上述のように構成された第１の発明の半導体装
置の製造方法によれば、ゲート電極の側壁の形成前と形
成後に、ソース、ドレイン形成用領域に不純物イオンの
注入が行われる。これにより深くかつゲートの側壁の下
まで延びている不純物イオンの拡散層が得られ、ソー
ス、ドレイン領域の抵抗が増大するのを防止できる。

【００１６】又、上述のように構成された第２の発明の
半導体装置の製造方法によれば、ゲート電極の側壁形成
後に半導体基板のソース、ドレイン形成領域表面及びゲ
ート電極表面が酸化されて酸化膜が形成され、この酸化
膜が剥離される。これにより、凹凸の少ないシリコン表
面が形成可能となり、この後に形成される高融点金属シ
リサイドとの界面は平坦性の高いものとなって、接合耐
圧の低下及び接合リーク電流の増大を可及的に防止する
ことができる。

【００１７】

【実施例】第１の発明の製造方法の第１の実施例によっ
て製造されるＮチャネルＭＯＳトランジスタの製造工程
を図１乃至図３に示す。この実施例の製造方法は先ず、
シリコン基板１中に例えばＢイオンをドーズ量１００ｋ
ｅＶ、２．０×１０¹³cm^-2で注入した後、例えば１１９
０℃、１５０分の熱工程を施すことによりＰウェル領域
２を形成する。なお、ＰチャネルＭＯＳトランジスタを
製造する場合は、Ｐイオンをドーズ量１６０ｋｅＶ、
６．４×１０¹²cm^-2でシリコン基板１に注入した後、上
述と同様の熱工程を施すことによりＮウェル領域を形成
する。

【００１８】続いて、例えばＬＯＣＯＳ法を用いて素子
分離領域４を形成し、Ｐウェル領域２中に所望のしきい
値電圧を得るために、例えばＢイオンをドーズ量１５ｋ
ｅＶ、１．０×１０¹³cm^-2で注入する（図１（ａ）参
照）。なお、ＰチャネルＭＯＳトランジスタを製造する
場合はＮウェル領域に例えばＰイオンをドーズ量１２０
ｋｅＶ、１．０×１０¹³cm^-2で注入し、続いてＡｓイオ
ンをドーズ量４０ｋｅＶ、２．５×１０¹²cm^-2で注入す
る。

【００１９】次に、例えば８００℃の１０％ＨＣｌ雰囲
気で半導体基板１の表面を酸化することにより、ＳｉＯ
₂ からなる例えば厚さが７ｎｍのゲート絶縁膜７を形成
し、このゲート絶縁膜７上にＬＰＣＶＤ法により厚さ２
００ｎｍのポリシリコン膜８を堆積させ、このポリシリ
コン膜にＡｓイオンをドーズ量４０ｋｅＶ、３．０×１
０¹⁵cm^-2で注入し、その後例えばＲＩＥ法を用いてポリ
シリコン膜８及びゲート絶縁膜７に異方性エッチングを
施しゲート電極８を形成する（図１（ｂ）参照）。な
お、ＰチャネルＭＯＳトランジスタを形成する場合は、
Ａｓイオンの代わりにＢＦ₂ イオンをドーズ量３５ｋｅ
Ｖ、１．０×１０¹⁵cm^-2で注入する。

【００２０】次に半導体基板１の表面を例えば８５０℃
のＯ₂ ガスで酸化することにより厚さが１０〜５０ｎｍ
程度のＳｉＯ₂ からなる酸化膜９を形成し、ソース及び
ドレイン形成用領域１０にＡｓイオンをドーズ量５０ｋ
ｅＶ、５．０×１０¹⁵cm^-2で注入する（図１（ｃ）参
照）。なお、ＰチャネルＭＯＳトランジスタを形成する
場合は、Ａｓイオンの代わりにＢＦ₂ イオンを３５ｋｅ
Ｖ、３．０×１０¹⁵cm^-2で注入する。

【００２１】続いて、半導体基板１の表面に厚さ１００
ｎｍのＳｉ₃ Ｎ₄ からなる絶縁膜をＣＶＤ法を用いて堆
積させ、このＳｉ₃ Ｎ₄ 膜に例えばＲＩＥ法等の異方性
エッチングを施すことによりゲート電極の両側に側壁１
２を形成する。ここでＳｉ₃ Ｎ₄ 膜のＲＩＥはＳｉＯ₂
膜に対する選択比が小さい場合、シリコン基板上の酸化
膜９もエッチングされる（図２（ａ）参照）。その後例
えばＡｓイオンをドーズ量５０ｋｅＶ、５．０×１０¹⁵
cm^-2で注入し、例えば１０００℃の窒素雰囲気で２０秒
の熱処理を施すことによって深いソース及びドレイン不
純物拡散層１５を形成する。この時の不純物濃度は１０
¹⁹〜１０²²cm^-3の範囲にある。なお、ＰチャネルＭＯＳ
トランジスタを形成する場合はＡｓイオンの代わりにＢ
Ｆ₂ イオンをドーズ量３５ｋｅＶ、３．０×１０¹⁵cm^-2
で注入し、同様の熱処理を行う。この後ＨＦ処理により
シリコン基板表面、及びゲートポリシリコン膜８上のＳ
ｉＯ₂ 膜を剥離する（図２（ｂ）参照）。

【００２２】次に半導体基板１の表面に例えばＮｉから
なる厚さ２０ｎｍの金属膜１６をスパッタによって形成
し（図３（ａ）参照）、例えば６００℃の窒素雰囲気中
で３０秒間アニールすることによりソース、ドレイン領
域１５上及びゲート電極８上の金属膜１６をシリサイド
化して例えばＮｉＳｉからなるシリサイド膜１７を形成
する（図３（ｂ）参照）。その後、ＳＣ−２溶液に浸漬
することにより側壁１２及び素子分離酸化膜４上に残っ
ているシリサイド化されていないＮｉ膜１６を除去する
（図３（ｃ）参照）。以降は、従来の半導体装置の製造
方法と同様に配線工程を経て半導体装置を製造する。

【００２３】この第１の発明の第１の実施例において
は、ゲート電極８の側壁形成の前及び後にソース及びド
レイン形成用領域に不純物イオンを注入することにより
深くて、かつ側壁１２の下にまで延びている不純物イオ
ンの拡散層を得ることが可能となる。これにより、不純
物イオンの拡散層１５の浅さに起因する高抵抗、及び不
純物イオンの拡散層１５がゲート電極下まで延びていな
いことに起因する高抵抗を生じさせず、ソース及びドレ
イン領域１５の抵抗が増大するのを防止できる。

【００２４】次に第１の発明の第２の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図４
（ａ）（ｂ）に示す。この実施例の製造方法は、ゲート
電極８の側壁１２を形成するために半導体基板１の表面
にＳｉ₃ Ｎ₄ 膜１２を堆積させるまでは第１の発明の第
１の実施例の製造方法と同様にして行う。その後、Ｓｉ
₃ Ｎ₄ 膜及び酸化膜９に異方性エッチングを施すことに
よりゲート電極８の側壁１２を形成する。この時、半導
体基板１の表面を元の界面より例えば２〜５０ｎｍ程度
エッチングする（図４（ａ）参照）。

【００２５】続いてソース、ドレイン形成領域１０に第
１の実施例と同様にして不純物を注入し、熱工程を施す
ことによって、深いソース、ドレイン領域１５を形成す
る（図４（ｂ）参照）。以後は第１の実施例の図３
（ａ）に示す工程以降と同じ製造工程を用いて半導体装
置を完成する。この第１の発明の第２の実施例の製造方
法も第１の発明の第１の実施例の製造方法と同様の効果
を得ることができる。

【００２６】次に第２の発明の第１の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図５
乃至図６に示す。この実施例の製造方法は、ゲート電極
８の両側の側面にＳｉ₃ Ｎ₄ からなる側壁１２を形成す
るまでは第１の発明の第１の実施例の製造方法と同様に
して行う（図５（ａ）参照）。そのあと、半導体基板１
の表面を例えば８５０℃のＯ₂ ガスで酸化することによ
り、ソース、ドレイン領域１０′の表面及びゲート電極
８の表面に厚さ１０〜５０ｎｍ程度のＳｉＯ₂ 膜１４を
形成する（図５（ｂ）参照）。

【００２７】続いて、例えばＨＦ処理により、半導体基
板１及びゲート電極８の表面の酸化膜１４を剥離し（図
５（ｃ）参照）、その後半導体基板１の表面に例えばＮ
ｉからなる厚さ２０ｎｍの金属膜１６をスパッタにより
堆積させる（図６（ａ）参照）。次に例えば６００℃の
窒素雰囲気中で３０秒間アニールすることより、ソー
ス、ドレイン領域１０′の表面及びゲート電極８上のＮ
ｉ膜１６をシリサイド化してシリサイド膜１７を形成す
る（図６（ｂ）参照）。その後ＳＣ−２溶液に浸漬する
ことによてＳｉ₃ Ｎ₄ 膜及び素子分離酸化膜４上の、シ
リサイド化されないＮｉ膜１６を除去し（図６（ｃ）参
照）、以後は、従来の半導体装置と同様に配線工程等を
施すことにより半導体装置を製造する。

【００２８】この第２の発明の第１の実施例の製造方法
によれば、ゲート電極８の側壁１２を形成した後、半導
体表面を酸化して酸化膜をソース、ドレイン領域上に形
成することにより、側壁形成時のプラズマエッチングに
よるダメージ層を除去することが可能となるとともに、
シリコンとシリサイドとの界面が平坦となるようにする
ことが可能となり、接合耐圧の低下及び接合リーク電流
の増大を可及的に防止することができる。

【００２９】次に第２の発明の第２の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図７
に示す。この実施例の製造方法は、第２の発明の第１の
実施例の製造方法において、側壁１２を形成するための
異方性エッチングを施す時に半導体基板１を元の界面よ
り例えば２〜５０nm程度深くエッチングする（図７
（ａ）参照）。その後半導体基板表面を例えば８５０℃
のＯ₂ ガスで酸化することにより、ソース、ドレイン領
域１０′上及びゲート電極８上に酸化膜１４を形成し
（図７（ｂ）参照）、その後例えばＨＦ処理により酸化
膜１４を剥離する（図７（ｃ）参照）。以後は第２の発
明の第１の実施例の図６（ａ）以降に示す工程と同様の
工程を行って半導体装置を製造する。この第２の発明の
第２の実施例の製造方法も第２の発明の第１の実施例の
製造方法と同様の効果を得ることができる。

【００３０】次に第２の発明の第３の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図８
に示す。この実施例の製造方法は、第２の発明の第１の
実施例の製造方法において、半導体基板１の表面に例え
ば８５０℃のＯ₂ ガス酸化することによりＳｉＯ₂ 膜９
を形成するまでは第２の発明の第１の実施例と同様にし
て行う。その後ソース，ドレイン形成用領域１１にＮチ
ャネルトランジスタであれば、例えばＡｓもしくはＰイ
オンを３０〜５０ＫｅＶ、１×１０¹⁴cm^-2導入し、Ｐチ
ャネルトランジスタであれば、例えばＢＦ₂ もしくはＢ
イオンを３５ＫｅＶ、１×１０¹⁴cm^-2導入する。（図８
参照）。その後は第１の発明の第１の実施例と同様に、
図５（ａ）に示す側壁形成以降の工程を行って半導体装
置を形成する。この第３の実施例の製造方法も第２の発
明の第１の実施例と同様の効果を得ることができる。

【００３１】次に第２の発明の第４の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図９
に示す。この実施例の製造方法は、半導体基板１の表面
に酸化膜９を形成するまでは第２の発明の第１の実施例
と同様に行う。その後ソース、ドレイン形成用領域１１
にＰイオンをドーズ量４０KeＶ，７．０×１０¹³cm^-2で
注入し、続いてＡｓイオンをドーズ量５０KeＶ，５．０
×１０¹⁵cm^-2で注入する（図９参照）。その後は第２の
発明の第１の実施例と同様に図５（ａ）に示す以降の工
程を行って半導体装置を形成する。この実施例では上述
の不純物導入により熱工程を施すことによって深くてか
つゲート電極８下まで拡散されたソース、ドレイン領域
１１が形成できる。この第４の実施例の製造方法も第３
の実施例の製造方法と同様の効果を得ることができる。

【００３２】次に第２の発明の第５の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図１
０に示す。この実施例の製造方法は、半導体基板１の表
面に酸化膜９を形成するまでは第２の発明の第１の実施
例と同様に行う。その後ソース、ドレイン１１形成用領
域にＰイオンを基板１の表面の法線に対してある角度、
例えば４５度傾斜させてドーズ量４０KeＶ，７．０×１
０¹³cm^-2で注入し続いてＡｓイオンをドーズ量５０Ke
Ｖ，５．０×１０¹⁵cm^-2で注入する（図１０参照）。そ
の後は第２の発明の第１の実施例と同様に図５（ａ）に
示す以降の工程を行って半導体装置を形成する。この実
施例では上述の不純物導入によりその後熱工程を経るこ
とによって深くてかつゲート電極８下まで拡散されたソ
ース、ドレイン領域１１が形成できる。この第５の実施
例の製造方法も第４の実施例と同様の効果を得ることが
できる。

【００３３】次に第２の発明の第６の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図１
１に示す。この実施例の製造方法は第１の発明の第１の
実施例と第２の発明の第１の実施例と合せたものであ
る。ゲート電極８の側壁１２を形成するまでは第２の発
明の第１の実施例と同様して行う（図１１（ａ）参
照）。その後基板１の表面を例えば８５０℃のＯ₂ ガス
で酸化することにより酸化膜１４を形成し、続いてＡｓ
イオンをドーズ量５０KeＶ，５．０×１０¹⁵cm^-2で注入
し、例えば１０００℃の窒素雰囲気中で約２０秒間の熱
処理を施すことにより深いソース、ドレイン領域１５を
形成する（図１１（ｂ）参照）。なお、ＰチャネルＭＯ
Ｓトランジスタを製造する場合はＡｓイオンの代わりに
例えばＢＦ₂ イオンをドーズ量３５KeＶ，３．０×１０
¹⁵cm^-2で注入し、同様の熱処理を施す。

【００３４】次に例えばＨＦ処理により酸化膜１４を剥
離し、半導体基板１の表面に例えばＮｉからなる厚さ２
０nmの金属膜１６を堆積させる（図１１（ｃ）参照）。
これ以後は第１の発明の第１の実施例の図３（ｂ）に示
す以降の工程を行って半導体装置を形成する。この第２
の発明の第６の実施例の製造方法は、第１の発明の第１
の実施例と同様の効果が得ることができるとともに第２
の発明の第１の実施例と同様の効果を得ることができ
る。

【００３５】次に第２の発明の第７の実施例の製造方法
によって製造される半導体装置の製造工程断面図を図１
２に示す。この実施例の製造方法は第１の発明の第２の
実施例と第２の発明の第２の実施例を合わせたものであ
る。ゲート電極８の側壁１２を形成するまでは第２の発
明の第２の実施例と同様にして行う（図１２（ａ）参
照））。その後基板１の表面を例えば８５０℃のＯ₂ ガ
スで酸化することにより酸化膜１４を形成し、続いてＡ
ｓイオンをドーズ量５０KeＶ，５．０×１０¹⁵cm^-2で注
入し、例えば１０００℃の窒素雰囲気中で約２０秒間の
熱処理を施すことによって深いソース、ドレイン領域１
５を形成する（図１２（ｂ）参照）。なお、Ｐチャネル
ＭＯＳトランジスタを製造する場合はＡｓイオンの代わ
りに例えばＢＦ₂ イオンをドーズ量３５KeＶ，３．０×
１０¹⁵cm^-2で注入し、同様の熱処理を施す。

【００３６】次に例えばＨＦ処理により酸化膜１４を剥
離し、基板１の表面に例えばＮｉからなる厚さ２０nmの
金属膜１６を堆積させる（図１２（ｃ）参照）。これ以
後は第１の発明の第２の実施例の図３（ｂ）に示す以降
の工程を行って半導体装置を形成する。この第２の発明
の第７の実施例の製造方法は第１の発明の第２の実施例
と同様の効果を得ることができるとともに第２の発明の
第２の実施例と同様の効果を得ることができる。なお、
上記実施例におていは金属膜１６の形成にＮｉを用いた
が、Ｎｉの代わりにＴｉ、Ｃｏ、Ｗ、Ｍｏ、Ｖ等の高融
点金属を用いても良い。

【００３７】

【発明の効果】第１の発明によれば、深くてかつ所定の
濃度のソース、ドレイン拡散層を得ることが可能となる
ので、ソース、ドレイン領域の抵抗が増大するのを可及
的に防止することができる。第２の発明によれば、ソー
ス、ドレイン領域の表面が平滑化されたのでシリサイド
化した後の接合リーク電流の抑制ができるとともに接合
耐圧の低下を可及的に防止できる。

【図面の簡単な説明】

【図１】第１の発明の第１の実施例の製造工程断面図。

【図２】第１の発明の第１の実施例の製造工程断面図。

【図３】第１の発明の第１の実施例の製造工程断面図。

【図４】第１の発明の第２の実施例の製造工程断面図。

【図５】第２の発明の第１の実施例の製造工程断面図。

【図６】第２の発明の第１の実施例の製造工程断面図。

【図７】第２の発明の第２の実施例の製造工程断面図。

【図８】第２の発明の第３の実施例の製造工程断面図。

【図９】第２の発明の第４の実施例の製造工程断面図。

【図１０】第２の発明の第５の実施例の製造工程断面
図。

【図１１】第２の発明の第６の実施例の製造工程断面
図。

【図１２】第２の発明の第７の実施例の製造工程断面
図。

【図１３】従来の製造方法による工程断面図。

【図１４】従来の製造方法による工程断面図。

【図１５】従来の製造方法による工程断面図。

【符号の説明】

１ 半導体基板 ２ Ｐウェル ４ 素子分離酸化膜 ７ ゲート酸化膜 ８ ゲート電極 ９ ＳｉＯ₂ 膜 １０ ソース、ドレイン形成用イオン注入領域 １０′ ソース、ドレイン領域 １５ ソース、ドレイン領域 １２ 側壁（Ｓｉ₃ Ｎ₄ ） １６ Ｎｉ膜 １７ シリサイド（ＮｉＳｉ）膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 本 豊 太 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 土 明 正 勝 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板の表面にゲート酸化膜およびゲ
   ート電極を形成する第１のステップと、 前記ゲート電極を形成した後ソースドレイン形成用領域
   に不純物を注入する第２のステップと、 前記ゲート電極および前記半導体基板表面に絶縁膜を形
   成した後、異方性エッチングによって前記絶縁膜をエッ
   チングして前記ゲート電極の側面のみに前記５縁膜から
   なる側壁を残存させる第３のステップと、 前記ソース、ドレイン形成用領域に所定の濃度となるよ
   うに再度不純物を注入する第４のステップと、 を備えていることを特徴とする半導体装置の製造方法。
2. 【請求項２】シリコンからなる半導体基板の表面にゲー
   ト酸化膜およびゲート電極を形成する第１のステップ
   と、 前記ゲート電極を形成した後ソースドレイン形成用領域
   に不純物を注入する第２のステップと、 前記ゲート電極および前記半導体基板表面に絶縁膜を形
   成した後、異方性エッチングによって前記絶縁膜をエッ
   チングして前記ゲート電極の側面のみに前記絶縁膜から
   なる側壁を残存させる第３のステップと、 前記半導体基板上のソース、ドレイン形成用領域表面及
   びゲート電極表面を酸化して酸化膜を形成した後、この
   酸化膜を剥離する第４のステップと、 を備えていることを特徴とする半導体装置の製造方法。