JP3042863B2 - Ｃｍｏｓ装置の製造方法 - Google Patents
Ｃｍｏｓ装置の製造方法Info
- Publication number
- JP3042863B2 JP3042863B2 JP2166928A JP16692890A JP3042863B2 JP 3042863 B2 JP3042863 B2 JP 3042863B2 JP 2166928 A JP2166928 A JP 2166928A JP 16692890 A JP16692890 A JP 16692890A JP 3042863 B2 JP3042863 B2 JP 3042863B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- dose
- impurity
- oxide
- cmos device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
- 239000011810 insulating material Substances 0.000 claims 1
- 239000007943 implant Substances 0.000 description 20
- 239000002019 doping agent Substances 0.000 description 11
- 238000002513 implantation Methods 0.000 description 11
- 239000002784 hot electron Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0174—Manufacturing their gate conductors the gate conductors being silicided
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はCMOS装置の製造に関するものであって、更に
詳細には、ある種のマスクを除去することを可能とした
CMOS装置の製造方法に関するものである。
詳細には、ある種のマスクを除去することを可能とした
CMOS装置の製造方法に関するものである。
従来技術 ミクロン及びサブミクロンのＮチャンネル装置におい
てはチャンネル電界及びエレクトロン衝撃イオン化率が
高いので、現在のＮチャンネルMOSFETにおける著しい制
限ファクタはホットエレクトロンによって誘発される劣
化である。ホットエレクトロン注入においては、ドレイ
ンに隣接する短いチャンネル領域によって発生される高
電界によってエレクトロンがゲート酸化物内に注入され
る。その結果、装置のスンレッシュホールド電圧が変更
される。更に、ゲート電極とソース及びドレインとの間
のオーバーラップが、拡散領域とゲートとの間に寄生容
量を発生する。この現象は、ミラー容量と呼ばれ、装置
の速度を低下させる。
てはチャンネル電界及びエレクトロン衝撃イオン化率が
高いので、現在のＮチャンネルMOSFETにおける著しい制
限ファクタはホットエレクトロンによって誘発される劣
化である。ホットエレクトロン注入においては、ドレイ
ンに隣接する短いチャンネル領域によって発生される高
電界によってエレクトロンがゲート酸化物内に注入され
る。その結果、装置のスンレッシュホールド電圧が変更
される。更に、ゲート電極とソース及びドレインとの間
のオーバーラップが、拡散領域とゲートとの間に寄生容
量を発生する。この現象は、ミラー容量と呼ばれ、装置
の速度を低下させる。
「軽度にドープしたドレイン（LDD）」及び「二重拡
散ドレイン（DDD）」構成は、この様な劣化を最小とす
るために開発されたものである。これらの両方の構成
は、チャンネルに隣接して軽度にドープしたＮ表面層が
存在すると、ピーク電界が減少され且つゲートの下側か
らシフトされ、従ってホットエレクトロンによって誘発
される劣化が低下されるという理論に基づいている。し
かしながら、これら両方の構成ともその他のタイプの問
題を発生させている。LDD構成を製造することは、LDD燐
がＰチャンネル領域内に注入されることを防止するため
に付加的なマスクを使用することを必要とする。LDD及
びDDD構成の両方において、高速回路のためのＮチャン
ネルソース及びドレインにおいて低コンタクト抵抗を発
生させるために高度にドープしたＮ＋領域を構成するこ
とが必要である。
散ドレイン（DDD）」構成は、この様な劣化を最小とす
るために開発されたものである。これらの両方の構成
は、チャンネルに隣接して軽度にドープしたＮ表面層が
存在すると、ピーク電界が減少され且つゲートの下側か
らシフトされ、従ってホットエレクトロンによって誘発
される劣化が低下されるという理論に基づいている。し
かしながら、これら両方の構成ともその他のタイプの問
題を発生させている。LDD構成を製造することは、LDD燐
がＰチャンネル領域内に注入されることを防止するため
に付加的なマスクを使用することを必要とする。LDD及
びDDD構成の両方において、高速回路のためのＮチャン
ネルソース及びドレインにおいて低コンタクト抵抗を発
生させるために高度にドープしたＮ＋領域を構成するこ
とが必要である。
CMOS（相補的金属−酸化物−半導体）装置を製造する
場合には、該装置を形成する酸化物、活性区域及びコン
タクトなどの逐次的な層を形成するために約11個のマス
クを必要とする。この装置を製造する場合の各ステップ
は、通常、「ブランケット」即ち一様な注入及び酸化を
実施することが可能な場合を除いて、別個のマスクを使
用する。使用せねばならない各マスクは、装置を製造す
るのに必要なコスト及び時間を増加させる。ホットエレ
クトロン効果を減少するためにマスクステップが付加さ
れねばならないということは、マスクを取除くことが可
能な他のステップを見出だすための刺激となった。
場合には、該装置を形成する酸化物、活性区域及びコン
タクトなどの逐次的な層を形成するために約11個のマス
クを必要とする。この装置を製造する場合の各ステップ
は、通常、「ブランケット」即ち一様な注入及び酸化を
実施することが可能な場合を除いて、別個のマスクを使
用する。使用せねばならない各マスクは、装置を製造す
るのに必要なコスト及び時間を増加させる。ホットエレ
クトロン効果を減少するためにマスクステップが付加さ
れねばならないということは、マスクを取除くことが可
能な他のステップを見出だすための刺激となった。
マスクステップの数を減少させるための一つの努力
は、Ｐ＋注入マスクを除去するために差動的酸化を使用
することである。A.Hui et al.の「VLSI CMOS用の酸
化物マスク型Ｐ＋ソース／ドレイン注入（An Oxide M
asked Ｐ＋ Source/Drain Implant for VLSI CMO
S）」、IEDM、1982年、pp.698の文献を参照するとよ
い。マスキングステップと共にＮ＋注入を行なって、ホ
トレジストでＰ＋領域を被覆する。該ホトレジストを剥
離した後に酸化物を成長させる。Ｐ−とＮ−チャンネル
ソース／ドレイン領域との間のドーパント濃度における
差異のために、Ｎ−チャンネル領域上に一層厚い酸化物
が成長される。Ｐ＋注入を行なうことが可能であり、そ
れはＰチャンネルソース及びドレイン上の薄い酸化物を
介して通過するが、Ｎチャンネルソース及びドレイン上
の厚い酸化物によって阻止される。しかしながら、この
プロセスは、自己整合型シリサイド（サリサイド）プロ
セスと適合性を有するものではない。
は、Ｐ＋注入マスクを除去するために差動的酸化を使用
することである。A.Hui et al.の「VLSI CMOS用の酸
化物マスク型Ｐ＋ソース／ドレイン注入（An Oxide M
asked Ｐ＋ Source/Drain Implant for VLSI CMO
S）」、IEDM、1982年、pp.698の文献を参照するとよ
い。マスキングステップと共にＮ＋注入を行なって、ホ
トレジストでＰ＋領域を被覆する。該ホトレジストを剥
離した後に酸化物を成長させる。Ｐ−とＮ−チャンネル
ソース／ドレイン領域との間のドーパント濃度における
差異のために、Ｎ−チャンネル領域上に一層厚い酸化物
が成長される。Ｐ＋注入を行なうことが可能であり、そ
れはＰチャンネルソース及びドレイン上の薄い酸化物を
介して通過するが、Ｎチャンネルソース及びドレイン上
の厚い酸化物によって阻止される。しかしながら、この
プロセスは、自己整合型シリサイド（サリサイド）プロ
セスと適合性を有するものではない。
ミクロン及びサブミクロン範囲におけるMOS装置用の
Ｎ＋及びＰ＋領域及びポリシリコンへのコンタクトにお
いて低シート抵抗を発生させることが可能であるので、
サリサイド（salicide）プロセスが望ましい。サリサイ
ドは装置の速度を増加させることを可能とする。コンタ
クト寸法を縮小させた場合には、コンタクト抵抗が一層
高くなり、装置の速度を低下させることとなる。その様
な場合にサリサイドを使用することが好適である。しか
しながら、シリサイドを形成するために奇麗なシリコン
表面を提供し且つゲートとソース及び／又はドレインと
の間の短絡を防止するために所要のステップがとられね
ばならない。この様なステップは、従来の差動型酸化プ
ロセスにおいて提供されるものではない。
Ｎ＋及びＰ＋領域及びポリシリコンへのコンタクトにお
いて低シート抵抗を発生させることが可能であるので、
サリサイド（salicide）プロセスが望ましい。サリサイ
ドは装置の速度を増加させることを可能とする。コンタ
クト寸法を縮小させた場合には、コンタクト抵抗が一層
高くなり、装置の速度を低下させることとなる。その様
な場合にサリサイドを使用することが好適である。しか
しながら、シリサイドを形成するために奇麗なシリコン
表面を提供し且つゲートとソース及び／又はドレインと
の間の短絡を防止するために所要のステップがとられね
ばならない。この様なステップは、従来の差動型酸化プ
ロセスにおいて提供されるものではない。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、マスクステップを
除去することを可能とすると共にホットエレクトロン効
果に対する保護を与える手順を低抵抗コンタクト及び増
加した装置速度を提供するサリサイドプロセスと結合さ
せることが可能なCMOS装置の製造方法を提供することを
目的とする。
述した如き従来技術の欠点を解消し、マスクステップを
除去することを可能とすると共にホットエレクトロン効
果に対する保護を与える手順を低抵抗コンタクト及び増
加した装置速度を提供するサリサイドプロセスと結合さ
せることが可能なCMOS装置の製造方法を提供することを
目的とする。
構 成 本発明方法は、CMOSプロセスにおいてＰチャンネル装
置の形成を通常必要とするＰ＋注入マスクを除去するこ
とを可能とするソース／ドレイン領域の差動的酸化を使
用している。DDD手順は、ホットエレクトロン効果に対
する保護を与える。低シート抵抗を与えるためにコンタ
クトにおいてサリサイド（salicide）を形成することを
可能とするために第二酸化物スペーサが設けられてい
る。
置の形成を通常必要とするＰ＋注入マスクを除去するこ
とを可能とするソース／ドレイン領域の差動的酸化を使
用している。DDD手順は、ホットエレクトロン効果に対
する保護を与える。低シート抵抗を与えるためにコンタ
クトにおいてサリサイド（salicide）を形成することを
可能とするために第二酸化物スペーサが設けられてい
る。
ゲート構成体の端部上に酸化物スペーサを形成するこ
とにより標準的なCMOS自己整合型ゲートプロセスを完了
した後に、低エネルギ高ドーズの第一Ｎ型ドーパント及
び低エネルギ中間ドーズの第二Ｎ型ドーパントの逐次的
な注入を行なう。Ｎチャンネル領域上において加速した
成長速度を与えて差動的熱酸化物を成長させる。中間エ
ネルギ高ドーズでＰ型ドーパントをＰチャンネル領域内
に注入させる。差動的熱酸化物をシリコンへエッチバッ
クし、ゲート構成体の端部に一組の酸化物スペーサを形
成する。活性区域内にサリサイドを形成して低コンタク
ト抵抗を与える。
とにより標準的なCMOS自己整合型ゲートプロセスを完了
した後に、低エネルギ高ドーズの第一Ｎ型ドーパント及
び低エネルギ中間ドーズの第二Ｎ型ドーパントの逐次的
な注入を行なう。Ｎチャンネル領域上において加速した
成長速度を与えて差動的熱酸化物を成長させる。中間エ
ネルギ高ドーズでＰ型ドーパントをＰチャンネル領域内
に注入させる。差動的熱酸化物をシリコンへエッチバッ
クし、ゲート構成体の端部に一組の酸化物スペーサを形
成する。活性区域内にサリサイドを形成して低コンタク
ト抵抗を与える。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
本発明プロセス即ち方法は、添付の図面を参照してよ
く理解することが可能である。自己整合型ゲートMOS装
置の製造方法は当業者に公知である。従って、本発明の
説明の前における処理ステップの詳細な説明は割愛する
が、本発明プロセスの流れを完全に説明するのに必要な
程度に応じて説明する。本発明プロセスは、幾つかの新
規なステップを組込んでおり、それらのステップは、製
造方法の容易性を著しく改良すると共に、従来プロセス
によって製造した装置と均等であるか又はそれより良好
な動作特性を有するCMOS装置を製造することを可能とし
ている。
く理解することが可能である。自己整合型ゲートMOS装
置の製造方法は当業者に公知である。従って、本発明の
説明の前における処理ステップの詳細な説明は割愛する
が、本発明プロセスの流れを完全に説明するのに必要な
程度に応じて説明する。本発明プロセスは、幾つかの新
規なステップを組込んでおり、それらのステップは、製
造方法の容易性を著しく改良すると共に、従来プロセス
によって製造した装置と均等であるか又はそれより良好
な動作特性を有するCMOS装置を製造することを可能とし
ている。
本発明プロセスは、第1A図に示した如く、Ｐ型基板２
で開始される。好適実施例においてはツイン即ち双子ウ
エルプロセスを使用する。薄いSiO2及びSi3N4からなる
複合層を選択的に除去することにより露出された区域内
にＮ−不純物を注入することによりＮウエル６を形成す
る。Ｎ区域内に厚い酸化物を成長させ、その後にSi3N4
を剥離する。Si3N4をエッチング除去した区域内にイオ
ン注入することにより、Ｐウエル７を形成する。Ｎ−区
域は、この一層厚い酸化物によって、Ｐ−注入物に対し
てマスクされている。次いで、全ての酸化物を剥離し、
且つこれら二つのウエルをドライブインさせる。
で開始される。好適実施例においてはツイン即ち双子ウ
エルプロセスを使用する。薄いSiO2及びSi3N4からなる
複合層を選択的に除去することにより露出された区域内
にＮ−不純物を注入することによりＮウエル６を形成す
る。Ｎ区域内に厚い酸化物を成長させ、その後にSi3N4
を剥離する。Si3N4をエッチング除去した区域内にイオ
ン注入することにより、Ｐウエル７を形成する。Ｎ−区
域は、この一層厚い酸化物によって、Ｐ−注入物に対し
てマスクされている。次いで、全ての酸化物を剥離し、
且つこれら二つのウエルをドライブインさせる。
第一の別の実施例は、Ｐ型基板内にＮウエルのみを形
成するものである。この場合の「Ｐウエル」は、単に、
Ｎイオン注入期間中に露出されなかった区域であるに過
ぎない。第二の別の実施例は、Ｎ型基板で開始するもの
である。同様のマスキングステップを使用してＰウエル
を形成し、該マスキングステップを介してＰ型ドーパン
トを注入する。これら二つの実施例は業界において広く
使用されているが、単一ウエルプロセスにおいて発生す
る過剰なドーピング効果は、本発明に対するツインウエ
ルプロセスがより好適なものであることを示している。
成するものである。この場合の「Ｐウエル」は、単に、
Ｎイオン注入期間中に露出されなかった区域であるに過
ぎない。第二の別の実施例は、Ｎ型基板で開始するもの
である。同様のマスキングステップを使用してＰウエル
を形成し、該マスキングステップを介してＰ型ドーパン
トを注入する。これら二つの実施例は業界において広く
使用されているが、単一ウエルプロセスにおいて発生す
る過剰なドーピング効果は、本発明に対するツインウエ
ルプロセスがより好適なものであることを示している。
その後に、複合Si3N4マスク３を使用することにより
活性領域４を画定して、次いでフィールド注入阻止用マ
スクを使用してＰフィールド注入８を行なう。
活性領域４を画定して、次いでフィールド注入阻止用マ
スクを使用してＰフィールド注入８を行なう。
酸化禁止用窒化シリコン又はその複合物からなるマス
クによって非活性区域のフィールド酸化10により装置分
離を行なう。窒化シリコンを除去した後に、ゲート酸化
物12を活性区域内に成長させ、次いでVtチャンネル注入
14を行なう。ポリシリコン16を付着形成し且つドープ
し、且つポリシリコンマスク18によって画定される如く
エッチングして、ゲート構成体19を形成する。この時点
までの全てのステップはCMOS自己整合型ゲート技術にお
ける従来技術である。この手順において種々の変更を行
なうことが可能であり、それらの種々の変更例も本発明
の技術的範囲を逸脱するものではないことは当然であ
る。低温度酸化物を付着形成し、次いで非等方的エッチ
ングを行なってゲート構成体19の端部に隣接して酸化物
スペーサ22を形成する。
クによって非活性区域のフィールド酸化10により装置分
離を行なう。窒化シリコンを除去した後に、ゲート酸化
物12を活性区域内に成長させ、次いでVtチャンネル注入
14を行なう。ポリシリコン16を付着形成し且つドープ
し、且つポリシリコンマスク18によって画定される如く
エッチングして、ゲート構成体19を形成する。この時点
までの全てのステップはCMOS自己整合型ゲート技術にお
ける従来技術である。この手順において種々の変更を行
なうことが可能であり、それらの種々の変更例も本発明
の技術的範囲を逸脱するものではないことは当然であ
る。低温度酸化物を付着形成し、次いで非等方的エッチ
ングを行なってゲート構成体19の端部に隣接して酸化物
スペーサ22を形成する。
変形例としては、熱酸化物を成長形成させ、次いで非
等方性エッチングを行なって酸化物スペーサを形成す
る。ホトレジスト20を基板上にスピンオンさせ且つパタ
ーン形成してＮチャンネルソース／ドレイン区域を露出
させる。Ｎ型ドーパント物質の二重注入を行なって、Ｎ
チャンネル装置のソース／ドレイン領域24内に二重拡散
ドレイン構成を形成する。第一注入21は低コンタクト抵
抗用の高ドーズ低エネルギの砒素注入である。第二注入
23は、中間ドーズ低エネルギの燐であり、それは表面下
側の浅い区域に沿って拡散し、ゲート構成体19下側の区
域に隣接して軽度にドーズしたドレインを形成する。こ
のプロセスの目的のために、「低」ドーズは1013原子数
/cm2未満のドーズとして定義され、「中間」ドーズは10
13−1015原子数/cm2のドーズとして定義され、且つ
「高」ドーズは1015原子数/cm2を超えるドーズとして定
義される。
等方性エッチングを行なって酸化物スペーサを形成す
る。ホトレジスト20を基板上にスピンオンさせ且つパタ
ーン形成してＮチャンネルソース／ドレイン区域を露出
させる。Ｎ型ドーパント物質の二重注入を行なって、Ｎ
チャンネル装置のソース／ドレイン領域24内に二重拡散
ドレイン構成を形成する。第一注入21は低コンタクト抵
抗用の高ドーズ低エネルギの砒素注入である。第二注入
23は、中間ドーズ低エネルギの燐であり、それは表面下
側の浅い区域に沿って拡散し、ゲート構成体19下側の区
域に隣接して軽度にドーズしたドレインを形成する。こ
のプロセスの目的のために、「低」ドーズは1013原子数
/cm2未満のドーズとして定義され、「中間」ドーズは10
13−1015原子数/cm2のドーズとして定義され、且つ
「高」ドーズは1015原子数/cm2を超えるドーズとして定
義される。
熱酸化を行なって差動的酸化物を成長させる。Ｎチャ
ンネルソース／ドレイン領域24上の酸化物26は、Ｎ型ド
ーパントの酸化速度向上に起因して約1000Åである。Ｐ
チャンネルソース／ドレイン30上の酸化物28は約400Å
に成長するに過ぎない。このより薄い酸化物は、Ｐ＋注
入32がそれを通過して下側に存在する基板内に導入する
ことを可能とする。この酸化物が一層厚い区域において
は、例えばフィールド酸化物10及びＮチャンネルソース
／ドレイン領域24上の酸化物26においては、該注入は十
分に阻止されて、Ｐ型ドーパントが基板内に導入される
ことを防止する。
ンネルソース／ドレイン領域24上の酸化物26は、Ｎ型ド
ーパントの酸化速度向上に起因して約1000Åである。Ｐ
チャンネルソース／ドレイン30上の酸化物28は約400Å
に成長するに過ぎない。このより薄い酸化物は、Ｐ＋注
入32がそれを通過して下側に存在する基板内に導入する
ことを可能とする。この酸化物が一層厚い区域において
は、例えばフィールド酸化物10及びＮチャンネルソース
／ドレイン領域24上の酸化物26においては、該注入は十
分に阻止されて、Ｐ型ドーパントが基板内に導入される
ことを防止する。
その後に、本構成体を迅速熱アニーリング（RTA）に
露呈させ、該注入をドライブインさせ且つドーパントを
活性化させる。約80分の間900℃で炉アニーリングを行
なうことにより同一の程度のドーパントの活性化及びカ
ウンタドーピングの効果を与えることが可能であるが、
接合部の拡散を最小とするためにはRTAが好適である。
露呈させ、該注入をドライブインさせ且つドーパントを
活性化させる。約80分の間900℃で炉アニーリングを行
なうことにより同一の程度のドーパントの活性化及びカ
ウンタドーピングの効果を与えることが可能であるが、
接合部の拡散を最小とするためにはRTAが好適である。
差動的酸化物26及び28を下側に存在する基板に対して
エッチバックする。このステップにおいて、Ｐチャンネ
ルソース／ドレイン領域内のシリコンを損傷することを
回避するためにプラズマエッチガス及びパワーの選択に
おいて注意をせねばならない。このエッチバックは、
又、酸化物スペーサ22をアタックするので、爾後のサリ
サイドステップに対するスペーサを形成するために別の
ステップを設けることが望ましい。
エッチバックする。このステップにおいて、Ｐチャンネ
ルソース／ドレイン領域内のシリコンを損傷することを
回避するためにプラズマエッチガス及びパワーの選択に
おいて注意をせねばならない。このエッチバックは、
又、酸化物スペーサ22をアタックするので、爾後のサリ
サイドステップに対するスペーサを形成するために別の
ステップを設けることが望ましい。
低温酸化物の第二付着形成を行ない、次いで非等方的
エッチングを行なって、ゲート構成体19の端部に隣接し
て酸化物スペーサ34を形成する。（スペーサを形成する
ための熱酸化の別法は使用可能ではない。なぜならば、
注入物の拡散を回避するために、ソース／ドレイン領域
を不必要に高い温度の処理に露呈させることは好ましく
ないからである。）これらのスペーサは、サリサイドの
形成の結果として、ゲートからソース及び／又はドレイ
ンへの短絡が発生することを防止することに貢献する。
エッチングを行なって、ゲート構成体19の端部に隣接し
て酸化物スペーサ34を形成する。（スペーサを形成する
ための熱酸化の別法は使用可能ではない。なぜならば、
注入物の拡散を回避するために、ソース／ドレイン領域
を不必要に高い温度の処理に露呈させることは好ましく
ないからである。）これらのスペーサは、サリサイドの
形成の結果として、ゲートからソース及び／又はドレイ
ンへの短絡が発生することを防止することに貢献する。
チタンの薄膜36を付着形成し、且つソース／ドレイン
領域を熱処理してTiSi2からなるサリサイド38を形成す
る。チタン36は、それが酸化物上に付着形成された箇所
においては反応することがなく、特にフィールド酸化物
10及び酸化物スペーサ34上においては反応することがな
い。未反応のチタンは爾後に除去される。サリサイド38
は、全てのコンタクトにおいて低シート抵抗を発生す
る。
領域を熱処理してTiSi2からなるサリサイド38を形成す
る。チタン36は、それが酸化物上に付着形成された箇所
においては反応することがなく、特にフィールド酸化物
10及び酸化物スペーサ34上においては反応することがな
い。未反応のチタンは爾後に除去される。サリサイド38
は、全てのコンタクトにおいて低シート抵抗を発生す
る。
低温度誘電体膜40を付着形成し、且つコンタクト開口
42をエッチング形成したホトレジストでパターン形成す
る。金属付着及びパターン形成の従来の手順を使用し
て、相互接続体44を形成する。
42をエッチング形成したホトレジストでパターン形成す
る。金属付着及びパターン形成の従来の手順を使用し
て、相互接続体44を形成する。
この技術により、LDD及びＰ＋マスクを使用する必要
性が除去されている。第二組のスペーサを設けることに
より、装置の速度を改善するためのサリサイドを形成す
ることを可能としている。
性が除去されている。第二組のスペーサを設けることに
より、装置の速度を改善するためのサリサイドを形成す
ることを可能としている。
本発明に関する実験結果から派生された具体例につい
て説明する。砒素及び燐を逐次的に注入することにより
二重拡散ソース／ドレインを形成する。砒素注入は４×
1015原子数/cm2のドーズであり且つエネルギは50KeVで
あった。２×1015乃至８×1015原子数/cm2の範囲内のド
ーズを使用することが可能であるが、好適な範囲は３×
1015乃至６×1015原子数/cm2である。燐注入は２×104
原子数/cm2のドーズであり且つエネルギは50KeVであっ
た。一般的には、燐イオン注入は９×1013乃至４×1014
原子数/cm2の範囲のドーズ及び40乃至60KeVの範囲のエ
ネルギで行なうことが可能である。後者の注入は、装置
のゲートに隣接して浅い軽度にドープした接合を形成す
ることによりホットエレクトロン効果に対する保護を与
える。砒素注入は、従来のプロセスによって行ない、Ｎ
チャンネルソース及びドレイン内に低コンタクト抵抗を
与える。
て説明する。砒素及び燐を逐次的に注入することにより
二重拡散ソース／ドレインを形成する。砒素注入は４×
1015原子数/cm2のドーズであり且つエネルギは50KeVで
あった。２×1015乃至８×1015原子数/cm2の範囲内のド
ーズを使用することが可能であるが、好適な範囲は３×
1015乃至６×1015原子数/cm2である。燐注入は２×104
原子数/cm2のドーズであり且つエネルギは50KeVであっ
た。一般的には、燐イオン注入は９×1013乃至４×1014
原子数/cm2の範囲のドーズ及び40乃至60KeVの範囲のエ
ネルギで行なうことが可能である。後者の注入は、装置
のゲートに隣接して浅い軽度にドープした接合を形成す
ることによりホットエレクトロン効果に対する保護を与
える。砒素注入は、従来のプロセスによって行ない、Ｎ
チャンネルソース及びドレイン内に低コンタクト抵抗を
与える。
純粋な酸素の雰囲気中において40分間に亘り900℃で
酸化炉内において差動的酸化を行なった。
酸化炉内において差動的酸化を行なった。
Ｐ＋注入エネルギは、ドーパントが400Åの差動酸化
物を介して通過することが可能であるが、1000Åの差動
酸化物によって保護される領域に入り込むことがないよ
うな高さのものでなければならない。３×1015原子数/c
m2ドーズで70KeVのエネルギでBF2注入を行なった。この
注入に対する適切な範囲は２×1015乃至５×1015原子数
/cm2であり且つ60乃至80KeVである。本発明プロセスに
よって製造されるCMOS装置の特性は以下の表に示してあ
り、それは100/1μmMOSFETから得られたものである。
物を介して通過することが可能であるが、1000Åの差動
酸化物によって保護される領域に入り込むことがないよ
うな高さのものでなければならない。３×1015原子数/c
m2ドーズで70KeVのエネルギでBF2注入を行なった。この
注入に対する適切な範囲は２×1015乃至５×1015原子数
/cm2であり且つ60乃至80KeVである。本発明プロセスに
よって製造されるCMOS装置の特性は以下の表に示してあ
り、それは100/1μmMOSFETから得られたものである。
以下、本発明の具体的実施の態様について詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
したが、本発明はこれら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
第1A図乃至第1K図は、本発明の一実施例に基づいてCMOS
装置を製造する各ステップにおける状態を示した各概略
断面図、である。 （符号の説明） 2:基板 6:Nウエル 7:Pウエル 8:フィールド注入 10:フィールド酸化 12:ゲート酸化物 14:Vtチャンネル注入 16:ポリシリコン 18:ポリシリコンマスク 19:ゲート構成体 20:ホトレジスト 22:酸化物スペーサ 23:第二注入 24:ソース／ドレイン領域 26:差動酸化物 28:酸化物 30:Pチャンネルソース／ドレイン 32:P＋注入 34:酸化物スペーサ 36:チタン薄膜 38:サリサイド 40:低温度誘電体膜 42:開口 44:相互接続体
装置を製造する各ステップにおける状態を示した各概略
断面図、である。 （符号の説明） 2:基板 6:Nウエル 7:Pウエル 8:フィールド注入 10:フィールド酸化 12:ゲート酸化物 14:Vtチャンネル注入 16:ポリシリコン 18:ポリシリコンマスク 19:ゲート構成体 20:ホトレジスト 22:酸化物スペーサ 23:第二注入 24:ソース／ドレイン領域 26:差動酸化物 28:酸化物 30:Pチャンネルソース／ドレイン 32:P＋注入 34:酸化物スペーサ 36:チタン薄膜 38:サリサイド 40:低温度誘電体膜 42:開口 44:相互接続体
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−36555（ＪＰ，Ａ) 特開 平２−12960（ＪＰ，Ａ) 欧州特許出願公開216053（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/265
Claims (6)
- 【請求項１】CMOS装置の製造方法において、 （ａ）基板の表面に隣接して存在する第１導電型の第１
領域及び前記第１導電型とは反対極性の第２導電型の第
２領域の夫々にゲート構成体を形成し、 （ｂ）各ゲート構成体の側部に絶縁性物質からなる側壁
スペーサを形成し、 （ｃ）前記第１領域をマスクし且つ前記ゲート構成体及
び側壁スペーサをマスクとして利用しながら前記第２領
域内に第１ドーズで第１導電型の第１不純物を導入し、
更に第１ドーズとは異なる第２ドーズで第１導電型の第
２不純物を導入し、 （ｄ）前記第１領域からマスクを除去した後に熱酸化に
露呈させて、前記第２領域において前記第１領域におけ
るよりも一層厚い酸化物層を成長させ、 （ｅ）前記第２領域における一層厚い酸化物層を通過す
ることはないが前記第１領域における酸化物層を通過す
るのに十分なエネルギで第２導電型の第３不純物を前記
第１領域内に導入させ、 （ｆ）エッチバックを行って前記酸化物層及び前記側壁
スペーサの少なくとも一部を除去して前記各ゲート構成
体を露出させ、 （ｇ）前記露出された各ゲート構成体の側部に再度側壁
スペーサを形成し、 （ｈ）前記基板表面上及び前記各ゲート構成体上に金属
層を付着形成し且つ加熱処理することによって前記第１
及び第２領域内にサリサイドを形成する、 上記各ステップを有することを特徴とするCMOS装置の製
造方法。 - 【請求項２】請求項１において、前記第１不純物を導入
する場合に、２×1015〜８×1015原子数/cm2の範囲内の
ドーズで且つ40〜60KeVの範囲内のエネルギで砒素をイ
オン注入することを特徴とするCMOS装置の製造方法。 - 【請求項３】請求項１又は２において、前記第２不純物
を導入する場合に、９×1013〜４×1014原子数/cm2の範
囲内のドーズで且つ40〜60KeVの範囲内のエネルギで燐
をイオン注入することを特徴とするCMOS装置の製造方
法。 - 【請求項４】請求項１乃至３の内のいずれか１項におい
て、前記第３不純物を導入する場合に、２×1015〜５×
1015原子数/cm2の範囲内のドーズで且つ60〜80KeVの範
囲内のエネルギでBF2をイオン注入することを特徴とす
るCMOS装置の製造方法。 - 【請求項５】請求項１乃至４の内のいずれか１項におい
て、前記サリサイドを形成するために使用する金属がチ
タンであり、TiSi2によってサリサイドを形成すること
を特徴とするCMOS装置の製造方法。 - 【請求項６】請求項１乃至５の内のいずれか１項におい
て、前記側壁スペーサを酸化物から形成することを特徴
とするCMOS装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37148389A | 1989-06-27 | 1989-06-27 | |
| US371,483 | 1989-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03102868A JPH03102868A (ja) | 1991-04-30 |
| JP3042863B2 true JP3042863B2 (ja) | 2000-05-22 |
Family
ID=23464162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166928A Expired - Lifetime JP3042863B2 (ja) | 1989-06-27 | 1990-06-27 | Ｃｍｏｓ装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5399513A (ja) |
| EP (1) | EP0405293B1 (ja) |
| JP (1) | JP3042863B2 (ja) |
| KR (1) | KR0143408B1 (ja) |
| DE (1) | DE69028159T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000141B1 (ko) * | 1990-04-03 | 1995-01-10 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| JP3256084B2 (ja) * | 1994-05-26 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 半導体集積回路およびその作製方法 |
| KR0161885B1 (ko) * | 1995-12-26 | 1999-02-01 | 문정환 | 반도체 소자와 그의 제조방법 |
| US5585299A (en) * | 1996-03-19 | 1996-12-17 | United Microelectronics Corporation | Process for fabricating a semiconductor electrostatic discharge (ESD) protective device |
| US5963784A (en) * | 1997-05-09 | 1999-10-05 | Vlsi Technology, Inc. | Methods of determining parameters of a semiconductor device and the width of an insulative spacer of a semiconductor device |
| KR100247933B1 (ko) * | 1997-08-22 | 2000-03-15 | 윤종용 | 버티드 콘택을 갖는 반도체 소자 및 그 제조방법 |
| WO2000039858A2 (en) | 1998-12-28 | 2000-07-06 | Fairchild Semiconductor Corporation | Metal gate double diffusion mosfet with improved switching speed and reduced gate tunnel leakage |
| US6368986B1 (en) | 2000-08-31 | 2002-04-09 | Micron Technology, Inc. | Use of selective ozone TEOS oxide to create variable thickness layers and spacers |
| US6503851B2 (en) | 2000-08-31 | 2003-01-07 | Micron Technology, Inc. | Use of linear injectors to deposit uniform selective ozone TEOS oxide film by pulsing reactants on and off |
| US20020123180A1 (en) * | 2001-03-01 | 2002-09-05 | Peter Rabkin | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
| KR100450566B1 (ko) * | 2001-12-24 | 2004-09-30 | 동부전자 주식회사 | 씨모오스형 트랜지스터 제조 방법 |
| US7279367B1 (en) | 2004-12-07 | 2007-10-09 | T-Ram Semiconductor, Inc. | Method of manufacturing a thyristor semiconductor device |
| US6888176B1 (en) | 2002-10-01 | 2005-05-03 | T-Ram, Inc. | Thyrister semiconductor device |
| US6844225B2 (en) * | 2003-01-15 | 2005-01-18 | International Business Machines Corporation | Self-aligned mask formed utilizing differential oxidation rates of materials |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358890A (en) * | 1978-08-31 | 1982-11-16 | Ibm Corporation | Process for making a dual implanted drain extension for bucket brigade device tetrode structure |
| CA1151295A (en) * | 1979-07-31 | 1983-08-02 | Alan Aitken | Dual resistivity mos devices and method of fabrication |
| US4356623A (en) * | 1980-09-15 | 1982-11-02 | Texas Instruments Incorporated | Fabrication of submicron semiconductor devices |
| US4474624A (en) * | 1982-07-12 | 1984-10-02 | Intel Corporation | Process for forming self-aligned complementary source/drain regions for MOS transistors |
| US4470852A (en) * | 1982-09-03 | 1984-09-11 | Ncr Corporation | Method of making CMOS device and contacts therein by enhanced oxidation of selectively implanted regions |
| US4480375A (en) * | 1982-12-09 | 1984-11-06 | International Business Machines Corporation | Simple process for making complementary transistors |
| JPH0693494B2 (ja) * | 1984-03-16 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| EP0216053A3 (en) * | 1985-09-26 | 1988-01-20 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| US4753898A (en) * | 1987-07-09 | 1988-06-28 | Motorola, Inc. | LDD CMOS process |
| US4771014A (en) * | 1987-09-18 | 1988-09-13 | Sgs-Thomson Microelectronics, Inc. | Process for manufacturing LDD CMOS devices |
| US4963504A (en) * | 1987-11-23 | 1990-10-16 | Xerox Corporation | Method for fabricating double implanted LDD transistor self-aligned with gate |
| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| US5219784A (en) * | 1990-04-02 | 1993-06-15 | National Semiconductor Corporation | Spacer formation in a bicmos device |
| US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
-
1990
- 1990-06-19 EP EP90111514A patent/EP0405293B1/en not_active Expired - Lifetime
- 1990-06-19 DE DE69028159T patent/DE69028159T2/de not_active Expired - Fee Related
- 1990-06-26 KR KR1019900009454A patent/KR0143408B1/ko not_active IP Right Cessation
- 1990-06-27 JP JP2166928A patent/JP3042863B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-17 US US07/979,562 patent/US5399513A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03102868A (ja) | 1991-04-30 |
| DE69028159D1 (de) | 1996-09-26 |
| KR910001994A (ko) | 1991-01-31 |
| EP0405293B1 (en) | 1996-08-21 |
| EP0405293A1 (en) | 1991-01-02 |
| DE69028159T2 (de) | 1997-03-27 |
| US5399513A (en) | 1995-03-21 |
| KR0143408B1 (ko) | 1998-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3142132B2 (ja) | Ｃｍｏｓ装置の製造方法 | |
| JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
| JP3253667B2 (ja) | 半導体装置の製造方法 | |
| JP3007437B2 (ja) | Ｃｍｏｓデバイスの製造方法 | |
| US6083780A (en) | Semiconductor device and method of fabrication thereof | |
| KR20010106214A (ko) | 반도체장치의 제조방법 | |
| JP2004274022A (ja) | 高性能で低コストのｃｍｏｓデバイスを形成する方法 | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| JP3042863B2 (ja) | Ｃｍｏｓ装置の製造方法 | |
| US6972222B2 (en) | Temporary self-aligned stop layer is applied on silicon sidewall | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| US6020240A (en) | Method to simultaneously fabricate the self-aligned silicided devices and ESD protection devices | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| KR20030049441A (ko) | 반도체 소자의 제조방법 | |
| US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JP4083507B2 (ja) | 半導体装置の製造方法 | |
| JP3165715B2 (ja) | 半導体装置の製造方法 | |
| JP3423081B2 (ja) | 半導体装置の製造方法 | |
| JP2997123B2 (ja) | 半導体装置の製造方法 | |
| JPH11330439A (ja) | 超薄型ｓｏｉ静電気放電保護素子の形成方法 | |
| KR100503743B1 (ko) | 반도체 소자 제조 방법 | |
| KR100705233B1 (ko) | 반도체 소자의 제조 방법 | |
| KR920000832B1 (ko) | BiCMOS트랜지스터의 제조방법 |