JP3127078B2 - Field effect transistor and method of manufacturing the same - Google Patents
Field effect transistor and method of manufacturing the sameInfo
- Publication number
- JP3127078B2 JP3127078B2 JP06089958A JP8995894A JP3127078B2 JP 3127078 B2 JP3127078 B2 JP 3127078B2 JP 06089958 A JP06089958 A JP 06089958A JP 8995894 A JP8995894 A JP 8995894A JP 3127078 B2 JP3127078 B2 JP 3127078B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- forming
- oxide film
- region
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、低消費電力型LSI等
に用いる電界効果型トランジスタ及びその製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor used for a low power consumption LSI or the like and a method of manufacturing the same.
【0002】[0002]
【従来の技術】従来、電池駆動用低消費電力型LSIに
用いられる電界効果型トランジスタは低電圧駆動で、且
つ、オフ電流ができるだけ少ないことが要求されてい
る。例えば、1V程度の電源で駆動させるためには、C
MOS回路を組んだ場合、その回路の高速性のために、
そのトランジスタのしきい値電圧は0.4V程度に設定
する必要がある。また、高速性を実現させるために、ゲ
ート長をできるだけ縮小し、トランジスタの駆動電流を
大きくする必要がある。そのため、チャネル領域におけ
るソース/ドレイン領域近傍のしきい値電圧の低下を抑
制する必要がある。2. Description of the Related Art Conventionally, a field effect transistor used in a low power consumption LSI for driving a battery is required to be driven at a low voltage and to have as small an off current as possible. For example, in order to drive with a power supply of about 1 V, C
When a MOS circuit is assembled, due to the high speed of the circuit,
The threshold voltage of the transistor needs to be set to about 0.4V. In addition, in order to realize high speed, it is necessary to reduce the gate length as much as possible and increase the drive current of the transistor. Therefore, it is necessary to suppress a decrease in the threshold voltage near the source / drain region in the channel region.
【0003】図6の第1の従来の電界効果型トランジス
タの断面図に示すように、短チャネル効果を抑制するた
めには、半導体基板1の濃度を高く設定し、ドレイン領
域14から伸びる空乏層幅を抑えており、また、ゲート
長が短くなるに従い、半導体基板1の濃度を高く設定し
ている。しかし、半導体基板1の濃度を高くするとゲー
ト電圧がしきい値電圧より低い状態(以下、「弱反転状
態」という。)での特性が劣化し、トランジスタのオフ
電流は増加する方向になり、微細なトランジスタになる
に従い、漏れ電流が大きくなり、低消費電力化が困難に
なってきている。尚、トランジスタのオフ電流は、弱反
転状態でのドレイン電流とゲート電圧との関係(サブス
レッショルド特性)に依存している。As shown in the cross-sectional view of the first conventional field effect transistor of FIG. 6, in order to suppress the short channel effect, the concentration of the semiconductor substrate 1 is set high, and a depletion layer extending from the drain region 14 is formed. The width is suppressed, and the concentration of the semiconductor substrate 1 is set higher as the gate length becomes shorter. However, when the concentration of the semiconductor substrate 1 is increased, the characteristics in a state where the gate voltage is lower than the threshold voltage (hereinafter, referred to as a “weak inversion state”) are deteriorated, and the off-state current of the transistor is increased. As transistors become more sophisticated, the leakage current increases, and it is becoming difficult to reduce power consumption. Note that the off-state current of the transistor depends on the relationship between the drain current and the gate voltage in the weak inversion state (sub-threshold characteristic).
【0004】また、図7の第2の従来の電界効果型トラ
ンジスタの断面図に示すように、短チャネル効果を抑制
する方法として、特開平3−204940号公報に記載
のように、ゲート電極5形成後に半導体基板1と同じ導
電型の不純物を斜めイオン注入法により注入を行い、ソ
ース/ドレイン領域14近傍に不純物層19を形成し、
ソース/ドレイン領域14近傍の半導体基板1の濃度を
チャネル領域の中央部に対して高く設定する不均一チャ
ネル構造を用いることにより、見かけ上ソース/ドレイ
ン領域14近傍の不純物濃度の低下を抑制でき、半導体
基板1の濃度を図6に示す電界効果型トランジスタの場
合に比べ低く設定できるが、図4(a)のサブスレッシ
ョルド係数のゲート長依存性を示す図が示すように、弱
反転領域の特性の大きな改善を得ることは難しい。As shown in FIG. 7 which is a sectional view of a second conventional field effect transistor, a method of suppressing a short channel effect is disclosed in Japanese Patent Application Laid-Open No. 3-204940. After the formation, an impurity of the same conductivity type as that of the semiconductor substrate 1 is implanted by oblique ion implantation to form an impurity layer 19 near the source / drain region 14.
By using a non-uniform channel structure in which the concentration of the semiconductor substrate 1 near the source / drain region 14 is set higher than the center of the channel region, a decrease in the impurity concentration apparently near the source / drain region 14 can be suppressed, Although the concentration of the semiconductor substrate 1 can be set lower than that of the field-effect transistor shown in FIG. 6, the characteristic of the weak inversion region is shown in FIG. 4A which shows the dependence of the subthreshold coefficient on the gate length. It is difficult to get a great improvement.
【0005】更に、図8の第3の従来の電界効果型トラ
ンジスタの断面図に示すように、オフ電流を改善する方
法として、特開平4−346272号公報に記載のよう
に、半導体基板1のチャネル領域に浅い、半導体基板1
と逆の導電型のウエル層20を形成して、そのウエル層
20の深さと濃度によりしきい値電圧を制御するもので
あり、チャネル領域のウエル層17が完全空乏化するこ
とにより、オフ電流の大きな改善が可能になる。しか
し、図8に示すようにウエル層20の深さは一定であ
り、図4(b)のしきい値電圧のゲート長依存性を示す
図が示すように、該構造では、チャネルが短チャネルの
場合、ゲート加工長のばらつきによるしきい値電圧の低
下を防止することはできない。Further, as shown in a sectional view of a third conventional field effect transistor in FIG. 8, as a method for improving off current, as described in Japanese Patent Application Laid-Open No. 4-346272, Semiconductor substrate 1 shallow in channel region
A well layer 20 of the opposite conductivity type is formed, and the threshold voltage is controlled by the depth and concentration of the well layer 20. The well layer 17 in the channel region is completely depleted, and the off-state current is reduced. Can be greatly improved. However, as shown in FIG. 8, the depth of the well layer 20 is constant, and as shown in the graph of FIG. 4B showing the dependence of the threshold voltage on the gate length, the channel is short in this structure. In this case, it is impossible to prevent the threshold voltage from decreasing due to the variation in the gate processing length.
【0006】尚、図6乃至図8において、2は素子分離
領域、3はゲート酸化膜を示す。In FIGS. 6 to 8, reference numeral 2 denotes an element isolation region, and reference numeral 3 denotes a gate oxide film.
【0007】[0007]
【発明が解決しようとする課題】電池駆動用LSI用電
界効果型トランジスタはそのLSIの高速性を実現する
ために、微細化を行い、且つ、電源電圧に対してしきい
値電圧をできるだけ低くする必要がある。そのためには
短チャネル効果の改善とオフ電流の低減が必要である
が、上記従来の技術では、短チャネル効果を改善するた
めに基板濃度を上げると弱反転領域の特性が悪くなり、
短チャネル効果の改善とオフ電流の低減の両者を同時に
行うことは困難であった。The field effect transistor for a battery driving LSI is miniaturized and the threshold voltage is made as low as possible with respect to the power supply voltage in order to realize the high speed operation of the LSI. There is a need. For that purpose, it is necessary to improve the short channel effect and to reduce the off-current. However, in the above-described conventional technology, if the substrate concentration is increased to improve the short channel effect, the characteristics of the weak inversion region deteriorate,
It has been difficult to simultaneously improve the short channel effect and reduce the off-current.
【0008】本発明は、短チャネル効果の改善とオフ電
流の低減を同時に行う電界効果型トランジスタ及びその
製造方法を提供することを目的とする。It is an object of the present invention to provide a field effect transistor capable of simultaneously improving the short channel effect and reducing the off current, and a method of manufacturing the same.
【0009】[0009]
【課題を解決する手段】請求項1記載の電界効果型トラ
ンジスタは、第1導電型の半導体基板上に形成された第
1導電型のソース/ドレイン領域を有し、逆T字型のゲ
ート電極を有する電界効果型トランジスタにおいて、チ
ャネル領域と上記ソース/ドレイン領域を囲み、上記ソ
ース/ドレイン領域と接する領域とに第2導電型のウエ
ル層が設けられ、上記チャネル領域に設けられたウエル
層の深さが弱反転状態で完全空乏化する深さであり、且
つ、上記ゲート電極厚が大きいチャネル領域中央部の上
記ウエル層の深さより上記ゲート電極厚が小さいチャネ
ル領域端部の上記ウエル層の深さの方が深く、更に上記
ゲート電極厚が小さいチャネル領域端部より上記ソース
/ドレイン領域下方の上記ウエル層の厚さが深いことを
特徴とする電界効果型トランジスタである。Means for Solving the Problems The field effect transistor of claim 1 wherein the source / drain region of a first conductivity type formed on a semiconductor substrate of a first conductivity type possess, inverted T-shaped gate
In the field-effect transistor to have a over gate electrode, enclose the channel region and the source / drain regions, the source
Over scan / to the drain region in contact with the region second conductivity type well layer provided, the depth in which the depth of the well layers provided in the channel region is completely depleted in the weak inversion state, and, the A channel in which the gate electrode thickness is smaller than the depth of the well layer at the center of the channel region where the gate electrode thickness is large.
Deep towards the depth of the well layer in Le area end portion, further the
The source above the end of the channel region where the gate electrode thickness is small
A field effect transistor , wherein the thickness of the well layer below the drain / drain region is large.
【0010】また、請求項2記載の本発明の電界効果型
トランジスタの製造方法は、第1導電型の半導体基板上
にゲート酸化膜を形成した後、所定のゲート長及び膜厚
を有する逆T字型のゲート電極を形成する工程と、ソー
ス/ドレイン領域形成のための第1導電型不純物のイオ
ン注入、及び所定の加速エネルギー及び所定の注入量で
の第2導電型不純物のイオン注入を行う工程と、アニー
ル処理により、上記ソース/ドレイン領域を形成し、且
つ、チャネル領域及び上記ソース/ドレイン領域を囲
み、上記ソース/ドレイン領域と接する領域に上記ゲー
ト電極厚が大きいチャネル領域中央部のウエル層の深さ
より上記ゲート電極厚が小さいチャネル領域端部のウエ
ル層の深さの方が深く、更に上記ゲート電極厚が小さい
チャネル領域端部より上記ソース/ドレイン領域下方の
上記ウエル層の厚さの方が深いウエル層を形成する工程
とを有することを特徴とする、電界効果型トランジスタ
の製造方法である。According to a second aspect of the present invention, there is provided a method of manufacturing a field effect transistor, comprising: forming a gate oxide film on a semiconductor substrate of a first conductivity type; A step of forming a V-shaped gate electrode, ion implantation of a first conductivity type impurity for forming source / drain regions, and ion implantation of a second conductivity type impurity at a predetermined acceleration energy and a predetermined implantation amount. Forming the source / drain region by a process and annealing, and surrounding the channel region and the source / drain region.
Look, the gate to the region which is in contact with the source / drain region
Of the well layer at the center of the channel region where the electrode thickness is large
The wafer at the end of the channel region where the gate electrode thickness is smaller
The depth of the gate layer is deeper, and the gate electrode thickness is smaller.
The lower part of the source / drain region from the end of the channel region
Characterized by a step of towards the thickness of the well layer to form a deep well layer, the field-effect transistor
It is a manufacturing method of.
【0011】また、請求項3記載の本発明の電界効果型
トランジスタの製造方法は、第1導電型の半導体基板上
にゲート酸化膜を形成した後、所定のゲート長及び膜厚
を有する第1のゲート電極を形成する工程と、全面に第
1のポリシリコン膜及び第1のシリコン酸化膜を順次所
定の膜厚に形成する工程と、エッチバックを行い、第1
のシリコン酸化膜及び第1のポリシリコン膜とから成る
サイドウォールを形成した後、ソース/ドレイン領域形
成のための第1導電型不純物のイオン注入を行う工程
と、上記サイドウォールを成す第1のシリコン膜を除去
した後、所定の加速エネルギー及び所定の注入量での第
2導電型不純物のイオン注入を行う工程と、アニール処
理により、上記ソース/ドレイン領域を形成し、且つ、
チャネル領域及び上記ソース/ドレイン領域を囲む領域
にウエル層を形成する工程とを有することを特徴とする
ものである。According to a third aspect of the present invention, there is provided a method of manufacturing a field-effect transistor according to the present invention, wherein after forming a gate oxide film on a semiconductor substrate of a first conductivity type, a first gate electrode having a predetermined gate length and a predetermined thickness is formed. Forming a first polysilicon film and a first silicon oxide film on the entire surface to a predetermined thickness sequentially;
Forming a side wall made of a silicon oxide film and a first polysilicon film, and then ion-implanting a first conductivity type impurity for forming source / drain regions; and forming a first side wall forming the side wall. Removing the silicon film, performing ion implantation of the second conductivity type impurity at a predetermined acceleration energy and a predetermined implantation amount, and forming the source / drain regions by an annealing process; and
Forming a well layer in a region surrounding the channel region and the source / drain regions.
【0012】また、請求項4記載の本発明の電界効果型
トランジスタの製造方法は、第1導電型の半導体基板上
にゲート酸化膜を形成した後、所定の膜厚の第2のポリ
シリコン膜及び第2のシリコン酸化膜を形成する工程
と、全面にレジストを堆積し、所望の形状にパターニン
グ後、上記第2のポリシリコン膜が所定の膜厚になるま
でエッチングする工程と、ウエットエッチングにより、
所定の幅になるように第2のシリコン酸化膜を除去する
工程と、上記レジストを除去し、上記第2のシリコン酸
化膜をマスクとして、上記第2のポリシリコン膜をエッ
チバックした後、上記第2のシリコン酸化膜を除去する
工程と、ソース/ドレイン領域形成のための第1導電型
不純物のイオン注入、及び所定の加速エネルギー及び所
定の注入量での第2導電型不純物のイオン注入を行う工
程と、アニール処理により、上記ソース/ドレイン領域
を形成し、且つ、チャネル領域及び上記ソース/ドレイ
ン領域を囲む領域にウエル層を形成する工程とを有する
ことを特徴とするものである。According to a fourth aspect of the present invention, there is provided a method of manufacturing a field effect transistor according to the present invention, wherein a gate oxide film is formed on a semiconductor substrate of a first conductivity type, and then a second polysilicon film having a predetermined thickness is formed. And a step of forming a second silicon oxide film, a step of depositing a resist on the entire surface, patterning the resist into a desired shape, and etching the second polysilicon film until a predetermined thickness is obtained, and a wet etching process. ,
Removing the second silicon oxide film so as to have a predetermined width; removing the resist; and etching back the second polysilicon film using the second silicon oxide film as a mask. Removing the second silicon oxide film, ion-implanting the first conductivity-type impurity for forming source / drain regions, and ion-implanting the second conductivity-type impurity at a predetermined acceleration energy and a predetermined implantation amount. And a step of forming the source / drain regions by annealing and forming a well layer in a region surrounding the channel region and the source / drain regions.
【0013】[0013]
【作用】本発明を用いることにより、ソース/ドレイン
領域近傍のチャネル領域に形成されたウエル層において
空乏層電荷が蓄積され、局所的にしきい値電圧を高くす
ることができるため、特開平3−204940号公報に
記載の、従来の不均一チャネルと同様に作用する。According to the present invention, a depletion layer charge is accumulated in a well layer formed in a channel region near a source / drain region and a threshold voltage can be locally increased. Acts similarly to the conventional non-uniform channel described in US Pat.
【0014】また、弱反転状態でチャネル領域が完全に
空乏化するため、オフ電流が低減される。Further, since the channel region is completely depleted in the weak inversion state, the off current is reduced.
【0015】更に、チャネル長が短くなるにしたがって
生じるしきい値電圧の低下を抑えることができるので、
図4(b)に示すように、ゲートが短チャネル長である
場合にも、ゲート加工長のばらつきに伴うしきい値電圧
のばらつきを抑えることができる。Further, since a decrease in threshold voltage which occurs as the channel length becomes shorter can be suppressed,
As shown in FIG. 4B, even when the gate has a short channel length, variation in threshold voltage due to variation in gate processing length can be suppressed.
【0016】[0016]
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。図1は本発明の一実施例の電界効果型ト
ランジスタの構造断面図であり、図2は本発明の第1の
実施例の電界効果型トランジスタの製造工程図であり、
図3は本発明の第2の実施例の電界効果型トランジスタ
の製造工程図であり、図5(a)はシリコン基板表面の
ソース/ドレイン領域間の不純物濃度分布図、同(b)
はチャネル中央部の深さ方向の不純物濃度分布図、同
(c)はチャネル端部の深さ方向の不純物濃度分布図で
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on an embodiment. FIG. 1 is a structural sectional view of a field effect transistor according to one embodiment of the present invention, and FIG. 2 is a manufacturing process diagram of the field effect transistor according to the first embodiment of the present invention.
3A and 3B are manufacturing process diagrams of a field-effect transistor according to a second embodiment of the present invention. FIG. 5A is a diagram showing an impurity concentration distribution between source / drain regions on the surface of a silicon substrate, and FIG.
FIG. 4 is a diagram showing the impurity concentration distribution in the depth direction at the center of the channel, and FIG.
【0017】図1、図2及び図3において、1はn型の
シリコン基板、2は素子分離用シリコン酸化膜、3はゲ
ート酸化膜、4は第1のポリシリコン膜、5は第1のゲ
ート電極、6は第2のポリシリコン膜、7は第1のシリ
コン酸化膜、8は第2のゲート電極、9はサイドウォー
ル、10は砒素注入層、11はボロン注入層、12は層
間絶縁膜、13a、13b、13cはp型のウエル層、
14はソース/ドレイン領域、15はアルミニウム配
線、16は第3のポリシリコン膜、17は第2のシリコ
ン酸化膜、18はレジストを示す。1, 2 and 3, 1 is an n-type silicon substrate, 2 is a silicon oxide film for element isolation, 3 is a gate oxide film, 4 is a first polysilicon film, 5 is a first polysilicon film. A gate electrode, 6 is a second polysilicon film, 7 is a first silicon oxide film, 8 is a second gate electrode, 9 is a side wall, 10 is an arsenic implanted layer, 11 is a boron implanted layer, and 12 is an interlayer insulating layer. Membranes, 13a, 13b and 13c are p-type well layers,
14 is a source / drain region, 15 is an aluminum wiring, 16 is a third polysilicon film, 17 is a second silicon oxide film, and 18 is a resist.
【0018】本発明は、図1及び図5に示すように、チ
ャネル領域において、p型のウエル層13a及び13b
が弱反転状態で完全空乏化する深さに形成され、且つ、
ソース/ドレイン領域14近傍のウエル層13bの方が
チャネル領域の中央部のウエル層13aより深くなるよ
うに形成されており、且つ、ドレイン領域14下にウエ
ル層13cが形成されていることを特徴とする。本実施
例では、ソース/ドレイン領域14の下のウエル層13
cで0.5μm、チャネル領域中央部のウエル層13a
で0.1μm、チャネル領域端部のウエル層13bで
0.2μm、又は0.35μmと、深さが異なってい
る。これは、完全空乏化している領域においては、ウエ
ル層の深さが深い方がしきい値が高くなるという現象を
利用するためであり、ウエル層13a、13b、13c
の濃度はしきい値電圧によって変える必要があり、例え
ば、しきい値電圧Vth=0.4Vでは約1017cm-2
程度にする。According to the present invention, as shown in FIGS. 1 and 5, p-type well layers 13a and 13b are formed in a channel region.
Is formed to a depth that is completely depleted in a weak inversion state, and
The well layer 13b near the source / drain region 14 is formed to be deeper than the well layer 13a at the center of the channel region, and the well layer 13c is formed below the drain region 14. And In this embodiment, the well layer 13 under the source / drain region 14 is formed.
0.5 μm at c, well layer 13a at the center of channel region
Are 0.1 μm and the depth of the well layer 13b at the end of the channel region is 0.2 μm or 0.35 μm. This is to utilize the phenomenon that the deeper the well layer is, the higher the threshold is in the fully depleted region, and the well layers 13a, 13b, 13c
Needs to be changed depending on the threshold voltage. For example, when the threshold voltage Vth is 0.4 V, about 10 17 cm −2
About.
【0019】次に、図2を用いて、本発明の第1の実施
例として、nチャネルMOS型トランジスタの製造工程
を説明する。Next, a manufacturing process of an n-channel MOS transistor will be described as a first embodiment of the present invention with reference to FIG.
【0020】尚、本発明は、nチャネルMOS型トラン
ジスタに限定されるものではなく、pチャネルMOS型
トランジスタをp型半導体基板に形成する場合も同様で
ある。The present invention is not limited to an n-channel MOS transistor, but also applies to a case where a p-channel MOS transistor is formed on a p-type semiconductor substrate.
【0021】まず、図2(a)に示すように、LOCO
S法により、ドーピング濃度が1015〜1016cm-3程
度のn型シリコン基板1に素子分離用シリコン酸化膜2
を4000Å程度形成し、トランジスタの活性領域を形
成する。その後、酸化温度を約900℃、酸素雰囲気中
で厚さ50〜200Åのゲート酸化膜3を形成する。こ
のゲート酸化膜3の膜厚はトランジスタの比例縮小則に
従って決まるものであり、例えばゲート長が0.5μm
であれば100Å程度にするのは望ましい。First, as shown in FIG.
A silicon oxide film 2 for element isolation is formed on an n-type silicon substrate 1 having a doping concentration of about 10 15 to 10 16 cm -3 by the S method.
Is formed to about 4000 ° to form an active region of the transistor. Thereafter, a gate oxide film 3 having an oxidation temperature of about 900 ° C. and a thickness of 50 to 200 ° in an oxygen atmosphere is formed. The thickness of the gate oxide film 3 is determined according to the proportional reduction rule of the transistor.
In this case, it is desirable to set the angle to about 100 °.
【0022】次に、通常の減圧CVD法(Chemic
al Vapour Deposition)を用い
て、温度600℃程度、SiH4/NH3雰囲気中で厚さ
4000Å程度の第1のポリシリコン膜4を全面に形成
する。尚、第1のポリシリコン膜4は、後にチャネル領
域形成時のマスクとするので、その膜厚は、ソース/ド
レイン領域14のn+/p接合に悪影響がでないよう
に、図2(f)に示すソース/ドレイン領域14下のウ
エル層13cの深さとの関係で決定する。また、チャネ
ル領域のウエル層13aの深さに対して、ソース/ドレ
イン領域14下のウエル層13cの接合深さは、第1の
ポリシリコン膜4の膜厚分だけ深くなっており、また、
ソース/ドレイン領域14の深さがウエル層13cに対
して十分浅くなるように設定する。例えば、ゲート長が
0.5μmのトランジスタではウエル領域13aの深さ
は0.1μm程度にする必要があるが、ソース/ドレイ
ン領域14の深さは0.15μm程度であるので、ウエ
ル領域13cの深さはソース/ドレイン接合耐圧の点か
ら、シリコン基板1表面から0.4μm以上にするのが
望ましい。したがって、第1のポリシリコン膜4の膜厚
は3000Å以上にする必要がある。本実施例に示すよ
うに、約4000Åとした場合、ウエル層13cの深さ
は0.5μm程度となり、接合耐圧に対するプロセスマ
ージンを0.1μm程度もつことになる。Next, a normal low pressure CVD method (Chemic
The first polysilicon film 4 having a thickness of about 4000 ° is formed on the entire surface in a SiH 4 / NH 3 atmosphere at a temperature of about 600 ° C. by using an Al Vapor Deposition. Since the first polysilicon film 4 is used as a mask for forming a channel region later, the thickness thereof is set so that the n + / p junction of the source / drain region 14 is not adversely affected, as shown in FIG. And the depth of the well layer 13c below the source / drain region 14 shown in FIG. Further, the junction depth of the well layer 13c below the source / drain region 14 is larger than the depth of the well layer 13a in the channel region by the thickness of the first polysilicon film 4, and
The depth of the source / drain region 14 is set to be sufficiently shallower than the well layer 13c. For example, in a transistor having a gate length of 0.5 μm, the depth of the well region 13a needs to be about 0.1 μm, but the depth of the source / drain region 14 is about 0.15 μm. It is desirable that the depth be 0.4 μm or more from the surface of the silicon substrate 1 in view of the source / drain junction breakdown voltage. Therefore, the thickness of first polysilicon film 4 needs to be 3000 ° or more. As shown in this embodiment, when the thickness is about 4000 °, the depth of the well layer 13c is about 0.5 μm, and the process margin for the junction withstand voltage is about 0.1 μm.
【0023】次に、気相拡散法を用いて温度850℃、
POCl3/O2雰囲気中で第1のポリシリコン膜4にn
型不純物を導入し、フォトリソグラフィ技術を用いて第
1のゲート電極5の加工用のレジストマスクを形成し、
公知の異方性エッチング法を用い、SF6雰囲気中で図
2(b)に示すように第1のゲート電極5を形成する。Next, at a temperature of 850 ° C. using a gas phase diffusion method,
In the POCl 3 / O 2 atmosphere, n is added to the first polysilicon film 4.
Mold impurity is introduced, a resist mask for processing the first gate electrode 5 is formed using photolithography technology,
As shown in FIG. 2B, a first gate electrode 5 is formed in a SF 6 atmosphere using a known anisotropic etching method.
【0024】次に、図2(c)に示すように全面に公知
の減圧CVD法を用いて厚さ1000〜2000Åの第
2のポリシリコン膜6を形成し、更に公知のCVD法を
用いて温度850℃、SiH4/O2雰囲気中で厚さ50
0〜2000Åの第1のシリコン酸化膜7を全面に形成
する。尚、第2のポリシリコン膜6は、図2(e)に示
すようにウエル層13a、13b、13cを形成すると
きの注入マスクとして用いられる。Next, as shown in FIG. 2C, a second polysilicon film 6 having a thickness of 1000 to 2000 Å is formed on the entire surface by using a known low pressure CVD method, and further by using a known CVD method. Temperature of 850 ° C., thickness of 50 in SiH 4 / O 2 atmosphere
A first silicon oxide film 7 of 0 to 2000 ° is formed on the entire surface. The second polysilicon film 6 is used as an implantation mask when forming the well layers 13a, 13b, 13c as shown in FIG.
【0025】上述したように、完全空乏化された状態で
は、ウエル層の深さが浅い場合はしきい値電圧の局所的
な持ち上げ値が小さく、また、深い場合にはしきい値電
圧の局所的な持ち上げ値が大きいことが知られており、
本発明は、ウエル層13bの深さをウエル層13aより
深くすることにより、ウエル層13bでのしきい値電圧
を高くし、短チャネル効果を改善するために、最小ゲー
ト長に応じて、ウエル層13aの深さとウエル層13b
の深さとの差を最適化する必要がある。例えば、本実施
例においては、第1のポリシリコン膜4の膜厚が400
0Åである場合、第2のポリシリコン膜6の膜厚は15
00Å程度が最適となり、上記最適値を用いると局所的
なしきい値電圧の持ち上げにより、全体として、しきい
値は0.4V程度となる。As described above, in the fully depleted state, the local lift of the threshold voltage is small when the well layer is shallow, and when the well layer is deep, the local increase in the threshold voltage is small. It is known that the typical lifting value is large,
According to the present invention, the well layer 13b is made deeper than the well layer 13a to increase the threshold voltage in the well layer 13b and improve the short channel effect. Depth of layer 13a and well layer 13b
It is necessary to optimize the difference with the depth. For example, in the present embodiment, the thickness of the first polysilicon film 4 is 400
0 °, the thickness of the second polysilicon film 6 is 15
Approximately 00 ° is optimal, and when the above-mentioned optimal value is used, the threshold value becomes approximately 0.4 V as a whole due to local increase of the threshold voltage.
【0026】また、第1のシリコン酸化膜7は図2
(d)の第2のゲート電極8の幅Aを決めるものであ
り、短チャネルトランジスタのしきい値電圧のゲート長
依存性を変えることができる。そのために、各プロセス
で最適化をする必要がある。例えば、ゲート長が0.5
μmの場合にはシュミレーション結果より、その膜厚は
1500Å程度にする必要があることが分かっている。
例えば、幅Aが大きすぎると、短チャネル効果によるし
きい値電圧の低下が生じないゲート長の長い所で、しき
い値電圧の持ち上げが生じてしまい、また、幅Aが小さ
すぎると、目的のゲート長よりも短い所でしかしきい値
電圧の持ち上がりが起こらず、結果的に短チャネル効果
を押さえることができない。The first silicon oxide film 7 is formed as shown in FIG.
(D) determines the width A of the second gate electrode 8, and can change the gate length dependence of the threshold voltage of the short channel transistor. Therefore, it is necessary to optimize each process. For example, if the gate length is 0.5
In the case of μm, it is known from the simulation result that the film thickness needs to be about 1500 °.
For example, if the width A is too large, the threshold voltage is raised at a long gate length where the threshold voltage does not decrease due to the short channel effect. The threshold voltage rises only at a location shorter than the gate length of the gate electrode, and as a result, the short channel effect cannot be suppressed.
【0027】次に、公知のドライエッチング法により、
CF4雰囲気中で第1のシリコン酸化膜7をエッチバッ
クし、続いてSF6雰囲気中で異方性エッチングを行
い、図2(d)に示すように、第1のシリコン酸化膜7
から成るサイドウォール9を有する逆T字型の第2のゲ
ート電極8を形成する。その後、公知のイオン注入法を
用いて、全面に砒素イオンを加速エネルギーを40ke
Vとし注入量を2×1015〜5×1015cm-2で注入
し、砒素注入層10を形成する。Next, by a known dry etching method,
The first silicon oxide film 7 is etched back in an atmosphere of CF 4 , and then anisotropically etched in an atmosphere of SF 6 , as shown in FIG.
An inverted T-shaped second gate electrode 8 having a side wall 9 made of is formed. After that, arsenic ions are accelerated over the entire surface by a known ion implantation method at an acceleration energy of 40 ke.
V is implanted at a dose of 2 × 10 15 to 5 × 10 15 cm −2 to form an arsenic implanted layer 10.
【0028】次に、ウエットエッチング法によりHF水
溶液中でサイドウォール9を除去し、図2(e)に示す
ようにボロンイオンを加速エネルギーを150keV
で、注入量を1012〜1013cm-2で注入し、ボロン注
入層11を形成する。ここで、注入エネルギーは第2の
ゲート電極8の膜厚が4000Åの場合の、ウエル層1
3aが0.1〜0.2μmになるように設定し、注入量
は目標のしきい値電圧になるように設定し、例えば、し
きい値電圧が0.4Vのとき、注入量は2×1012cm
-2でおこなう。このとき、図2(e)に示すように素子
分離用シリコン酸化膜2下にも、シリコン/シリコン酸
化膜界面からの深さ0.1μmのp型注入層(図示せ
ず。)を同時に形成できるので、本発明では特にトラン
ジスタ間でのパンチスルー防止用のフィールド注入を行
う必要もないので工程数も少なくできる。Next, the side walls 9 are removed in an HF aqueous solution by a wet etching method, and boron ions are accelerated to 150 keV as shown in FIG.
Then, an implantation amount of 10 12 to 10 13 cm −2 is implanted to form the boron implantation layer 11. Here, the implantation energy is the well layer 1 when the thickness of the second gate electrode 8 is 4000 °.
3a is set to be 0.1 to 0.2 μm, and the injection amount is set to be a target threshold voltage. For example, when the threshold voltage is 0.4 V, the injection amount is 2 × 10 12 cm
-2 . At this time, as shown in FIG. 2E, a p-type implantation layer (not shown) having a depth of 0.1 μm from the silicon / silicon oxide film interface is also formed under the element isolation silicon oxide film 2 at the same time. Therefore, in the present invention, it is not necessary to perform field implantation for preventing punch-through between transistors, so that the number of steps can be reduced.
【0029】その後、図2(f)に示すように、層間絶
縁膜12を形成した後、900℃、30分、窒素雰囲気
中で上記注入不純物の活性化アニールを行い、シリコン
基板1中のウエル層13a、13b、13c及びソース
/ドレイン領域14を所望の分布状態にした後、接続の
ためのコンタクト孔をレジストマスクで公知のドライエ
ッチング法を用い、CF4雰囲気中で異方性エッチング
を行い、更に、上部配線のために通常のスパッタリング
法によりアルミニウムを全面に形成し、公知のドライエ
ッチング法を用いてCl2雰囲気中で異方性エッチング
を行い、金属配線15を加工し、nチャネルMOS型ト
ランジスタを形成する。After that, as shown in FIG. 2F, after the interlayer insulating film 12 is formed, the above-described activation annealing of the implanted impurities is performed in a nitrogen atmosphere at 900 ° C. for 30 minutes, and the well in the silicon substrate 1 is formed. After the layers 13a, 13b, 13c and the source / drain regions 14 are in a desired distribution state, the contact holes for connection are anisotropically etched in a CF 4 atmosphere using a known dry etching method with a resist mask. Further, aluminum is formed on the entire surface by an ordinary sputtering method for the upper wiring, anisotropically etched in a Cl 2 atmosphere using a known dry etching method, and the metal wiring 15 is processed to form an n-channel MOS. Form a type transistor.
【0030】次に、図3を用いて、本発明の第2の実施
例として、nチャネルMOS型トランジスタの製造工程
を説明する。Next, a manufacturing process of an n-channel MOS transistor will be described as a second embodiment of the present invention with reference to FIG.
【0031】まず、図3(a)に示すように、上述の第
1の実施例と同様の工程により、ドーピング濃度が10
15〜1016cm-3程度のn型シリコン基板1に素子分離
用シリコン酸化膜2を4000Å程度形成し、トランジ
スタの活性領域を形成し、厚さ50〜200Åのゲート
酸化膜3を、例えばゲート長が0.5μmであれば膜厚
が100Å程度のゲート酸化膜3を形成する。First, as shown in FIG. 3A, the doping concentration is set to 10 by the same process as in the first embodiment.
An element isolation silicon oxide film 2 is formed on an n-type silicon substrate 1 having a thickness of about 15 to 10 16 cm -3 at about 4000 ° to form an active region of a transistor, and a gate oxide film 3 having a thickness of 50 to 200 ° is formed, for example, by a gate. If the length is 0.5 μm, a gate oxide film 3 having a thickness of about 100 ° is formed.
【0032】次に、通常の減圧CVD法を用いて、温度
600℃程度、SiH4/NH3雰囲気中で厚さ4000
Å程度の第3のポリシリコン膜16を全面に形成し、続
いて、公知のCVD法を用いて温度850℃、SiH4
/O2雰囲気中で厚さ1000Å程度の第2のシリコン
酸化膜17を全面に形成する。Next, using a normal low-pressure CVD method, at a temperature of about 600 ° C. and a thickness of 4000 in a SiH 4 / NH 3 atmosphere.
A third polysilicon film 16 having a thickness of about 全面 is formed on the entire surface, and then a SiH 4 temperature of 850 ° C. is formed using a known CVD method.
A second silicon oxide film 17 having a thickness of about 1000 ° is formed on the entire surface in a / O 2 atmosphere.
【0033】次に、気相拡散法を用いて温度850℃、
POCl3/O2雰囲気中で第3のポリシリコン膜16に
n型不純物を導入し、フォトリソグラフィ技術を用い
て、逆T字型ゲート電極の幅の広い部分の幅と同じにな
るよう、本実施例においては、0.5μm程度になるよ
うに加工用のレジスト18をパターニングし、公知の異
方性エッチング法を用い、SF6雰囲気中で図3(b)
に示すように第3のポリシリコン膜16を膜厚が200
0Å程度にする。Next, at a temperature of 850 ° C. using a gas phase diffusion method,
An n-type impurity is introduced into the third polysilicon film 16 in a POCl 3 / O 2 atmosphere, and the photolithography technique is used so that the width of the wide portion of the inverted T-shaped gate electrode becomes the same as that of the wide portion. in the embodiment, patterning the resist 18 for processing to be about 0.5 [mu] m, using a known anisotropic etching method, FIG. 3 in SF 6 atmosphere (b)
As shown in FIG.
Set to about 0 °.
【0034】次に、図3(c)に示すように、ウエット
エッチング法によりHF水溶液中で、逆T字型ゲート電
極の幅の狭い部分の幅と同じになるよう、本実施例にお
いては、0.3μm程度になるように第2のシリコン酸
化膜17をサイドエッチングする。Next, as shown in FIG. 3 (c), in the present embodiment, the width of the narrow portion of the inverted T-shaped gate electrode is made equal to the width of the narrow portion in the HF aqueous solution by wet etching. The second silicon oxide film 17 is side-etched to a thickness of about 0.3 μm.
【0035】次に、第2のシリコン酸化膜17をマスク
とし、SF6雰囲気中で異方性エッチングを行い、逆T
字型の第2のゲート電極8を形成する。その後、シリコ
ン酸化膜17を除去し、公知のイオン注入法を用いて、
全面に砒素イオンを加速エネルギーを40keVとし注
入量を2×1015〜5×1015cm-2で注入し、砒素注
入層10を形成する。Next, using the second silicon oxide film 17 as a mask, anisotropic etching is performed in an SF 6 atmosphere,
A letter-shaped second gate electrode 8 is formed. Thereafter, the silicon oxide film 17 is removed, and a known ion implantation method is used.
Arsenic ions are implanted into the entire surface at an acceleration energy of 40 keV and an implantation amount of 2 × 10 15 to 5 × 10 15 cm −2 to form an arsenic implanted layer 10.
【0036】次に、図3(e)に示すようにボロンイオ
ンを加速エネルギーを150keVで、注入量を1012
〜1013cm-2で注入し、ボロン注入層11を形成す
る。本実施例では、第2のゲート電極8の、幅が0.5
μmの部分の膜厚が2000Åで、幅が0.3μmの部
分の膜厚が4000Åとし、注入量が2×1012cm-2
の場合、ウエル層13aの深さが0.1μm、ウエル層
13bの深さが0.2μm、しきい値電圧が0.4Vと
なる。このとき、図3(e)に示すように素子分離用シ
リコン酸化膜2下にも、シリコン/シリコン酸化膜界面
からの深さ0.1μmのp型注入層(図示せず。)を同
時に形成できるので、本発明では特にトランジスタ間で
のパンチスルー防止用のフィールド注入を行う必要もな
いので工程数も少なくできる。Next, as shown in FIG. 3E, boron ions are implanted at an acceleration energy of 150 keV and an implantation amount of 10 12.
The boron is implanted at 10 to 13 cm -2 to form a boron implanted layer 11. In this embodiment, the width of the second gate electrode 8 is 0.5
The thickness of the μm portion is 2000 °, the thickness of the 0.3 μm portion is 4000 °, and the injection amount is 2 × 10 12 cm −2.
In this case, the depth of the well layer 13a is 0.1 μm, the depth of the well layer 13b is 0.2 μm, and the threshold voltage is 0.4V. At this time, as shown in FIG. 3E, a p-type implantation layer (not shown) having a depth of 0.1 μm from the silicon / silicon oxide film interface is also formed under the element isolation silicon oxide film 2 at the same time. Therefore, in the present invention, it is not necessary to perform field implantation for preventing punch-through between transistors, so that the number of steps can be reduced.
【0037】その後、図3(f)に示すように、層間絶
縁膜12を形成した後、900℃,、30分、窒素雰囲
気中で上記注入不純物の活性化アニールを行い、シリコ
ン基板1中のウエル層13a、13b、13c及びソー
ス/ドレイン領域14を所望の分布状態にした後、接続
のためのコンタクト孔をレジストマスクで公知のドライ
エッチング法を用い、CF4雰囲気中で異方性エッチン
グを行い、更に、上部配線のために通常のスパッタリン
グ法によりアルミニウムを全面に形成し、公知のドライ
エッチング法を用いてCl2雰囲気中で異方性エッチン
グを行い、金属配線15を加工し、MOS型トランジス
タを形成する。Thereafter, as shown in FIG. 3 (f), after the interlayer insulating film 12 is formed, activation annealing of the implanted impurities is performed in a nitrogen atmosphere at 900 ° C. for 30 minutes, so that the silicon substrate 1 After the well layers 13a, 13b, 13c and the source / drain regions 14 are in a desired distribution state, contact holes for connection are anisotropically etched in a CF 4 atmosphere using a known dry etching method with a resist mask. Then, aluminum is formed on the entire surface by a normal sputtering method for the upper wiring, anisotropically etched in a Cl 2 atmosphere using a known dry etching method, the metal wiring 15 is processed, A transistor is formed.
【0038】以上のようにして、シリコン基板上に形成
された電界効果型トランジスタは、例えばしきい値電圧
を0.4Vに設定しても、オフ電流は単位ゲート幅当た
り10-13A以下となる。As described above, the off-current of the field-effect transistor formed on the silicon substrate is 10 −13 A or less per unit gate width even when the threshold voltage is set to 0.4 V, for example. Become.
【0039】上記製造工程としては逆T字型のゲートを
用いて、1回のイオン注入で3種類の深さの異なるウエ
ル層13a、13b、13cを形成したが、ゲートは逆
T字型に限らず、T字型やテーパーを有するものであっ
てもよい。しかし、ウエル層の深さやチャネル領域での
深さの異なる部分の幅を制御よく形成するためには、ゲ
ートの形状は逆T字型がよい。In the above manufacturing process, three types of well layers 13a, 13b and 13c having different depths were formed by one ion implantation using an inverted T-shaped gate. It is not limited, and may have a T-shape or a taper. However, in order to form the well layer with different depths in the well region and the channel region with good controllability, the shape of the gate is preferably an inverted T-shape.
【0040】[0040]
【発明の効果】以上、詳細に説明したように本発明を用
いることにより、ソース/ドレイン領域近傍のチャネル
領域に形成されたウエル層において空乏層電荷が蓄積さ
れ、局所的にしきい値電圧を高くすることができるた
め、短チャネル効果を改善し、同時に、弱反転状態でチ
ャネル領域が完全に空乏化するため、オフ電流が低減さ
れる。そして、短ゲート長の場合にも、しきい値電圧の
低下を抑えることができるので、ゲート加工長のばらつ
きに伴うしきい値電圧のばらつきを抑えることができ
る。As described in detail above, by using the present invention, depletion layer charges are accumulated in the well layer formed in the channel region near the source / drain region, and the threshold voltage is locally increased. Therefore, the short channel effect is improved, and at the same time, the channel region is completely depleted in the weak inversion state, so that the off-state current is reduced. Further, even in the case of a short gate length, a decrease in threshold voltage can be suppressed, so that a variation in threshold voltage due to a variation in gate processing length can be suppressed.
【0041】したがって、工程数を増やすことなく、短
チャネル効果の改善とオフ電流の低減を同時に行い、低
いしきい値電圧において、高いドライブ電流を低いオフ
電流とを有する、低消費電力LSIに適用可能な電界効
果型トランジスタを提供することができる。Therefore, the improvement of the short channel effect and the reduction of the off current are simultaneously performed without increasing the number of steps, and the present invention is applied to a low power consumption LSI having a high drive current and a low off current at a low threshold voltage. A possible field-effect transistor can be provided.
【0042】また、請求項4に記載の発明は、請求項3
に記載の発明に比べて逆T字型ゲートにおける段差を小
さくすることができるので、チャネル領域の中央部と端
部とでのウエル層の深さの差を小さくすることができ、
したがって、チャネル領域端部のウエル層の深さをより
浅くすることができる。The invention described in claim 4 is the same as the claim 3
Since the step in the inverted T-shaped gate can be reduced as compared with the invention described in (1), the difference in the depth of the well layer between the center and the end of the channel region can be reduced.
Therefore, the depth of the well layer at the end of the channel region can be made smaller.
【図1】本発明の一実施例の電界効果型トランジスタの
構造断面図である。FIG. 1 is a structural sectional view of a field-effect transistor according to one embodiment of the present invention.
【図2】本発明の第1の実施例電界効果型トランジスタ
の製造工程図である。FIG. 2 is a manufacturing process diagram of the field effect transistor according to the first embodiment of the present invention.
【図3】本発明の第2の実施例電界効果型トランジスタ
の製造工程図である。FIG. 3 is a manufacturing process diagram of the field effect transistor according to the second embodiment of the present invention.
【図4】(a)はサブスレッショルド係数のゲート長依
存性を示す図、同(b)はしきい値電圧のゲート長依存
性を示す図である。4A is a diagram showing the gate length dependency of a subthreshold coefficient, and FIG. 4B is a diagram showing the gate length dependency of a threshold voltage.
【図5】(a)はシリコン基板表面のソースドレイン間
の不純物濃度分布図、同(b)はチャネル中央部の深さ
方向の不純物濃度分布図、同(c)はチャネル端部の深
さ方向の不純物濃度分布図である。5A is a diagram showing an impurity concentration distribution between a source and a drain on the surface of a silicon substrate, FIG. 5B is a diagram showing an impurity concentration distribution in a depth direction of a channel central portion, and FIG. 5C is a depth of a channel end portion; FIG. 4 is a diagram illustrating impurity concentration distribution in a direction.
【図6】第1の従来の電界効果型トランジスタの構造断
面図である。FIG. 6 is a structural sectional view of a first conventional field-effect transistor.
【図7】第2の従来の電界効果型トランジスタの構造断
面図である。FIG. 7 is a structural sectional view of a second conventional field-effect transistor.
【図8】第3の従来の電界効果型トランジスタの構造断
面図である。FIG. 8 is a structural sectional view of a third conventional field-effect transistor.
1 n型のシリコン基板 2 素子分離用シリコン酸化膜 3 ゲート酸化膜 4 第1のポリシリコン膜 5 第1のゲート電極 6 第2のポリシリコン膜 7 第1のシリコン酸化膜 8 第2のゲート電極 9 サイドウォール 10 砒素注入層 11 ボロン注入層 12 層間絶縁膜 13a、13b、13c p型のウエル層 14 ソース/ドレイン領域 15 アルミニウム配線 16 第3のポリシリコン膜 17 第2のシリコン酸化膜 18 レジスト REFERENCE SIGNS LIST 1 n-type silicon substrate 2 silicon oxide film for element isolation 3 gate oxide film 4 first polysilicon film 5 first gate electrode 6 second polysilicon film 7 first silicon oxide film 8 second gate electrode Reference Signs List 9 side wall 10 arsenic implantation layer 11 boron implantation layer 12 interlayer insulating film 13a, 13b, 13cp p-type well layer 14 source / drain region 15 aluminum wiring 16 third polysilicon film 17 second silicon oxide film 18 resist
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336 H01L 21/265 604 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/78 H01L 21/336 H01L 21/265 604
Claims (4)
第1導電型のソース/ドレイン領域を有し、逆T字型の
ゲート電極を有する電界効果型トランジスタにおいて、 チャネル領域と上記ソース/ドレイン領域を囲み、上記
ソース/ドレイン領域と接する領域とに第2導電型のウ
エル層が設けられ、 上記チャネル領域に設けられたウエル層の深さが弱反転
状態で完全空乏化する深さであり、且つ、上記ゲート電
極厚が大きいチャネル領域中央部の上記ウエル層の深さ
より上記ゲート電極厚が小さいチャネル領域端部の上記
ウエル層の深さの方が深く、更に上記ゲート電極厚が小
さいチャネル領域端部より上記ソース/ドレイン領域下
方の上記ウエル層の厚さが深いことを特徴とする電界効
果型トランジスタ。[Claim 1] have a source / drain region of a first conductivity type formed on a first conductivity type semiconductor substrate, inverted T-shaped
In the field-effect transistor to have a gate electrode, enclose the channel region and the source / drain region, the
Well layer of the second conductivity type is provided in a region in contact with the source / drain region, the depth of the depth of the well layers provided in the channel region is completely depleted in the weak inversion state, and, the gate Electric
The depth of the well layer at the end of the channel region where the thickness of the gate electrode is small is greater than the depth of the well layer at the center of the channel region where the thickness is extremely large, and the thickness of the gate electrode is small.
Below the source / drain region from the end of the channel region
A field-effect transistor, wherein the thickness of the well layer is large.
膜を形成した後、所定のゲート長及び膜厚を有する逆T
字型のゲート電極を形成する工程と、 ソース/ドレイン領域形成のための第1導電型不純物の
イオン注入、及び所定の加速エネルギー及び所定の注入
量での第2導電型不純物のイオン注入を行う工程と、 アニール処理により、上記ソース/ドレイン領域を形成
し、且つ、チャネル領域及び上記ソース/ドレイン領域
を囲み、上記ソース/ドレイン領域と接する領域に上記
ゲート電極厚が大きいチャネル領域中央部のウエル層の
深さより上記ゲート電極厚が小さいチャネル領域端部の
ウエル層の深さの方が深く、更に上記ゲート電極厚が小
さいチャネル領域端部より上記ソース/ドレイン領域下
方の上記ウエル層の厚さの方が深いウエル層を形成する
工程とを有することを特徴とする、電界効果型トランジ
スタの製造方法。2. After a gate oxide film is formed on a semiconductor substrate of a first conductivity type, a reverse T having a predetermined gate length and a predetermined thickness is formed.
A step of forming a V-shaped gate electrode, ion implantation of a first conductivity type impurity for forming source / drain regions, and ion implantation of a second conductivity type impurity at a predetermined acceleration energy and a predetermined implantation amount. a step, by annealing, to form the source / drain regions, and, enclose the channel region and the source / drain regions, above a region in contact with the source / drain region
The well layer at the center of the channel region where the gate electrode thickness is large
At the end of the channel region where the gate electrode thickness is smaller than the depth.
The depth of the well layer is deeper, and the gate electrode thickness is smaller.
Below the source / drain region from the end of the channel region
Forming a well layer in which the thickness of the well layer is deeper .
膜を形成した後、所定のゲート長及び膜厚を有する第1
のゲート電極を形成する工程と、 全面に第1のポリシリコン膜及び第1のシリコン酸化膜
を順次所定の膜厚に形成する工程と、 エッチバックを行い、第1のシリコン酸化膜及び第1の
ポリシリコン膜とから成るサイドウォールを形成した
後、ソース/ドレイン領域形成のための第1導電型不純
物のイオン注入を行う工程と、 上記サイドウォールを成す第1のシリコン膜を除去した
後、所定の加速エネルギー及び所定の注入量での第2導
電型不純物のイオン注入を行う工程と、 アニール処理により、上記ソース/ドレイン領域を形成
し、且つ、チャネル領域及び上記ソース/ドレイン領域
を囲む領域にウエル層を形成する工程とを有することを
特徴とする、電界効果型トランジスタの製造方法。3. After a gate oxide film is formed on a semiconductor substrate of a first conductivity type, a first oxide film having a predetermined gate length and a predetermined thickness is formed.
Forming a first polysilicon film and a first silicon oxide film on the entire surface to a predetermined thickness sequentially; and performing etch-back to form the first silicon oxide film and the first silicon oxide film. Forming a side wall made of a polysilicon film, and then ion-implanting a first conductivity type impurity for forming a source / drain region; and removing the first silicon film forming the side wall. A step of ion-implanting the second conductivity type impurity at a predetermined acceleration energy and a predetermined implantation amount; and a region surrounding the channel region and the source / drain region by forming the source / drain region by annealing. Forming a well layer in the field effect transistor.
膜を形成した後、所定の膜厚の第2のポリシリコン膜及
び第2のシリコン酸化膜を形成する工程と、 全面にレジストを堆積し、所望の幅になるように第2の
シリコン酸化膜を除去する工程と、 上記レジストを除去し、上記第2のシリコン酸化膜をマ
スクとして、上記第2のポリシリコン膜をエッチバック
した後、上記第2のシリコン酸化膜を除去する工程と、 ソース/ドレイン領域形成のための第1導電型不純物の
イオン注入、及び所定の加速エネルギー及び所定の注入
量での第2導電型不純物のイオン注入を行う工程と、 アニール処理により、上記ソース/ドレイン領域を形成
し、且つ、チャネル領域及び上記ソース/ドレイン領域
を囲む領域にウエル層を形成する工程とを有することを
特徴とする、電気効果型トランジスタの製造方法。4. A step of forming a gate oxide film on a semiconductor substrate of a first conductivity type, forming a second polysilicon film and a second silicon oxide film of a predetermined thickness, and forming a resist on the entire surface. Depositing and removing the second silicon oxide film so as to have a desired width; removing the resist, and etching back the second polysilicon film using the second silicon oxide film as a mask. Thereafter, the step of removing the second silicon oxide film, the ion implantation of the first conductivity type impurity for forming the source / drain regions, and the implantation of the second conductivity type impurity at a predetermined acceleration energy and a predetermined implantation amount. Performing a step of performing ion implantation and a step of forming the source / drain region by annealing and forming a well layer in a region surrounding the channel region and the source / drain region. It characterized the door, the method of manufacturing an electro-effect transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06089958A JP3127078B2 (en) | 1994-04-27 | 1994-04-27 | Field effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06089958A JP3127078B2 (en) | 1994-04-27 | 1994-04-27 | Field effect transistor and method of manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07297395A JPH07297395A (en) | 1995-11-10 |
JP3127078B2 true JP3127078B2 (en) | 2001-01-22 |
Family
ID=13985204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06089958A Expired - Fee Related JP3127078B2 (en) | 1994-04-27 | 1994-04-27 | Field effect transistor and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3127078B2 (en) |
-
1994
- 1994-04-27 JP JP06089958A patent/JP3127078B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07297395A (en) | 1995-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5371024A (en) | Semiconductor device and process for manufacturing the same | |
US6255152B1 (en) | Method of fabricating CMOS using Si-B layer to form source/drain extension junction | |
US20020068395A1 (en) | Double LDD devices for improved DRAM refresh | |
US20020025613A1 (en) | MIS semiconductor device having an LDD structure and a manufacturing method therefor | |
JP2701762B2 (en) | Semiconductor device and manufacturing method thereof | |
US6548363B1 (en) | Method to reduce the gate induced drain leakage current in CMOS devices | |
US7247919B1 (en) | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs | |
JPH08264789A (en) | Insulated gate semiconductor device and manufacture | |
JPS6344770A (en) | Field effect transistor and manufacture of the same | |
JPH10107267A (en) | Field-effect transistor and its manufacture | |
JP5060002B2 (en) | Manufacturing method of semiconductor device | |
JPH09135029A (en) | Mis semiconductor device and manufacturing method therefor | |
JP3127078B2 (en) | Field effect transistor and method of manufacturing the same | |
JP2633104B2 (en) | Method for manufacturing semiconductor device | |
US5747378A (en) | Method of damage free doping for forming a dram memory cell | |
JPH0234936A (en) | Semiconductor device and its manufacture | |
JPH0818042A (en) | Method for manufacturing mos transistor | |
JP3063692B2 (en) | Semiconductor device and manufacturing method thereof | |
US20070105295A1 (en) | Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device | |
JP2997123B2 (en) | Method for manufacturing semiconductor device | |
JP2800316B2 (en) | Method of manufacturing MOS transistor | |
JPH05211328A (en) | Mos transistor and manufacturing method thereof | |
JP3259479B2 (en) | MOS type semiconductor device and method of manufacturing the same | |
JP2004140059A (en) | Method of manufacturing insulated gate field effect transistor | |
KR0167231B1 (en) | Isolation method for semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |