KR0167231B1 - Isolation method for semiconductor device - Google Patents
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Abstract
본 발명은 다결정 실리콘기판상에 패드산화막과 다결정 실리콘층및 질화층을 순차적으로 형성하고 그 질화층의 활성영역을 제외한 필드영역을 제거한 후 남아있는 질화층을 마스크층으로 이용하여 그 다결정 실리콘층을 경사지게 식각하고 채널스톱이온을 그 단결정 실리콘층의 필드영역에 이온주입한 후 그 단결정 실리콘층을 산화하여 필드 산화층과 채널스톱확산영역을 형성시킴으로써 새부리의 크기를 감소시키고 기판의 스트레스를 감소시켜 필드 영역의 절연 특성을 향상시킨다.According to the present invention, a pad oxide film, a polycrystalline silicon layer, and a nitride layer are sequentially formed on a polycrystalline silicon substrate, and after removing a field region except for the active region of the nitride layer, the remaining nitride layer is used as a mask layer. Inclined etching and ion implantation of channel stop ions into the field region of the single crystal silicon layer, followed by oxidation of the single crystal silicon layer to form a field oxide layer and a channel stop diffusion region, thereby reducing the size of the beak and reducing the stress of the substrate Improves the insulating properties.
Description
제1a도 내지 제1e도는 종래의 반도체 장치의 격리방법을 나타낸 단면 공정도.1A to 1E are cross-sectional process diagrams showing a method of isolating a conventional semiconductor device.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 반도체 장치의 격리방법을 나타낸 단면 공정도.2A through 2D are cross-sectional process diagrams illustrating a method of isolating a semiconductor device in accordance with an embodiment of the present invention.
제3a도 내지 제3d도는 본 발명의 다른 실시예에 따른 반도체 장치의 격리방법을 나타낸 단면 공정도이다.3A to 3D are cross-sectional process diagrams illustrating a method of isolating a semiconductor device in accordance with another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,11,21 : 기판 2,12,22 : 패드 산화막1,11,21: substrate 2,12,22: pad oxide film
3,13,23,25 : 다결정 실리콘층 4,5,14,26 : 질화층3,13,23,25: polycrystalline silicon layer 4,5,14,26: nitride layer
6,24 : 산화층 7,15,27 : 필드 산화층6,24 oxide layer 7,15,27 field oxide layer
8,16,28 : 채널스톱확산영역8,16,28: Channel stop diffusion area
본 발명은 반도체 장치의 격리방법에 관한 것으로, 더욱 상세하게는 필드 산화층의 새부리(Bird's beak)를 줄이고 단결정 실리콘 기판의 스트레스를 억제하여 필드 영역의 절연 특성을 향상시키는 반도체 장치의 격리방법에 관한 것이다.The present invention relates to a method for isolating a semiconductor device, and more particularly, to a method for isolating a semiconductor device, which reduces the bird's beak of the field oxide layer and suppresses the stress of the single crystal silicon substrate to improve the insulating properties of the field region. .
일반적으로, 집적회로에서는 단결정 실리콘 기판의 활성 영역들을 서로 절연시키기 위한 방법의 하나로서, 실리콘 기판의 필드 영역상에 필드 산화막을 형성하는 LOCOS(local oxidation of silicon) 법이 많이 이용되고 있다.In general, in an integrated circuit, as one of methods for insulating the active regions of a single crystal silicon substrate from each other, a local oxidation of silicon (LOCOS) method of forming a field oxide film on a field region of a silicon substrate is widely used.
그 LOCOS법은 단결정 실리콘 기판의 전면상에 패드(pad) 산화막을 형성하고, 단결정 실리콘 기판의 활성영역의 패드(pad) 산화막에만 질화막을 형성한 후 그 질화막을 마스크로 이용하여 산화성 분위기에서 단결정 실리콘 기판을 열처리하여 단결정 실리콘 기판의 필드 영역상에 필드 산화막을 선택적으로 형성하는 것이다.The LOCOS method forms a pad oxide film on the entire surface of a single crystal silicon substrate, forms a nitride film only on a pad oxide film in an active region of the single crystal silicon substrate, and then uses the nitride film as a mask to form a single crystal silicon in an oxidative atmosphere. The substrate is heat-treated to selectively form a field oxide film on the field region of the single crystal silicon substrate.
한편, LOCOS법이 적용된 집적회로의 경우에 있어서, p형 단결정 실리콘 기판상에 형성된 n+확산층의 활성 영역들사이에서는 필드 트랜지스터, 즉 N-필드 트랜지스터가 기생적으로 발생하게 된다.On the other hand, in the integrated circuit to which the LOCOS method is applied, a field transistor, that is, an N-field transistor, is parasiticly generated between the active regions of the n + diffusion layer formed on the p-type single crystal silicon substrate.
이를 좀더 상세히 언급하면, LOCOS법이 적용된 집적회로의 경우에 있어서, 먼저 , p형 단결정 실리콘 기판의 전면상에 패드(pad) 산화막과 질화막을 순차적으로 형성하고, 그 단결정 실리콘 피판의 n+확산층의 패드(pad) 산화막에만 질화막을 남게한 후 그 질화막을 마스크로 이용하여 p형 불순물인 보론(B) 이온을 채널 스톱 도핑(channel stop doping)용 이온으로서 단결정 실리콘 기판의 필드 영역에 이온 주입하고, 산화성 분위기에서 단결정 실리콘 기판을 열처리하여 단결정 실리콘 기판의 필드 영역에 필드 산화막을 선택적으로 형성하는 자기 정합 도핑(self align doping)법을 실시함으로써 기생적인 N-필드 트랜지스터가 n+확산층의 활성영역들과 그 활성 영역사이에 형성된 이온주입된 채널 스톱 영역에 의해 이루어져 발생하게 된다.More specifically, in the case of an integrated circuit to which the LOCOS method is applied, first, a pad oxide film and a nitride film are sequentially formed on the entire surface of the p-type single crystal silicon substrate, and then the n + diffusion layer of the single crystal silicon flap is sequentially formed. After leaving the nitride film only on the pad oxide film, using the nitride film as a mask, the boron (B) ion, which is a p-type impurity, is implanted into the field region of the single crystal silicon substrate as ions for channel stop doping, By performing a self align doping method in which the single crystal silicon substrate is heat-treated in an oxidizing atmosphere to selectively form a field oxide film in the field region of the single crystal silicon substrate, the parasitic N-field transistor is formed with the active regions of the n + diffusion layer. It is generated by ion implanted channel stop regions formed between the active regions.
그런데, 필드 산화막이 형성되는 동안에 단결정 실리콘 기판에 주입되어 있던 보론의 이온이 필드 산화막의 내부로 이동하게 되는 편석(segregation) 현상이 발생하게 되므로 필드 산화막의 형성이 완료된 후에는 필드 산화막과 그 필드산화막의 하부의 단결정 실리콘 기판사이의 계면에서 보론 이온의 농도가 감소하여 기생 필드 트랜지스터의 문턱 전압이 감소하게 된다.However, a segregation phenomenon occurs in which boron ions injected into the single crystal silicon substrate move to the inside of the field oxide film while the field oxide film is formed. Therefore, after the formation of the field oxide film, the field oxide film and the field oxide film are completed. The concentration of boron ions at the interface between the single crystal silicon substrates at the bottom of the substrate is reduced, thereby reducing the threshold voltage of the parasitic field transistor.
또한, LOCOS법이 적용된 집적회로의 경우에 있어서, 필드 영역과 활성 영역사이의 경계 영역에서 필드 산화막의 새 부리(bird's beak) 현상이 발생하게 되는데, 필드 산화막의 새부리는 활성 영역을 침입하게 되어 실질적인 활성 영역을 감소시킨다.In addition, in the case of the integrated circuit to which the LOCOS method is applied, a bird's beak phenomenon of the field oxide film occurs in the boundary region between the field region and the active region, and the bird's beak enters the active region substantially Reduces the active area.
그리고, 필드 산화막이 형성되는 동안 채널 스톱 이온의 측면 확산(lateral diffusion)으로 인하여 실질적인 활성영역이 감소하게 되고 활성 영역의 확산층과의 접합 용량(junction capacitance)과 접합 누설 전류(junction leakage current)가 증가하게 된다.During the formation of the field oxide layer, the substantial active region decreases due to lateral diffusion of channel stop ions, and the junction capacitance and junction leakage current with the diffusion layer of the active region increase. Done.
따라서, 종래의 반도체 장치의 격리방법은 절연 특성이 불안정하여 반도체 장치를 집적화하는 데 한계를 갖고 있다.Therefore, the isolation method of the conventional semiconductor device has a limitation in integrating the semiconductor device due to unstable insulating properties.
이에 따라, 반도체 장치의 고집적화에 효율적으로 대응하기 위하여 필드영역의 절연특성을 개선하기 위한 종래의 방법으로는 미국 특허5,252,511호를 그 예로 들 수 있다.Accordingly, US Pat. No. 5,252,511 may be cited as a conventional method for improving the insulation characteristics of the field region in order to efficiently cope with high integration of semiconductor devices.
그 미국 특허5,252,511호에 게시되어 있는 반도체 장치의 격리방법을 제1a도 내지 제1e도를 참조하여 설명하면 다음과 같다.A method of isolating a semiconductor device disclosed in U.S. Patent No. 5,252,511 will now be described with reference to FIGS. 1A to 1E.
제1a도를 참조하면, 먼저, 기판(1), 예를 들어 단결정 실리콘 기판의 전면상에 패드 산화막(2)이 열산화법에 의하여 성장되고, 다결정 실리콘 층(3) 및 질화층(4)이 그 패드 산화막(2)의 전면상에 순차적으로 증착된 후 통상의 사진식각방법에 의하여 활성영역이외의 필드 영역의 질화층(4)이 제거되어 그 필드 영역들의 다결정 실리콘층(3)의 표면이 노출된다.Referring to FIG. 1A, first, a pad oxide film 2 is grown on a front surface of a substrate 1, for example, a single crystal silicon substrate by thermal oxidation, and the polycrystalline silicon layer 3 and the nitride layer 4 are formed. After being sequentially deposited on the entire surface of the pad oxide film 2, the nitride layer 4 of the field region other than the active region is removed by a conventional photolithography method, so that the surface of the polycrystalline silicon layer 3 of the field regions is removed. Exposed.
제1b도를 참조하면, 그 노출된 다결정 실리콘층(3)의 표면과 남아있는 산화층(4)의 표면상에 스페이서를 형성하기 위한 질화층(5)과 산화층(6)이 순차적으로 증착된다.Referring to FIG. 1B, a nitride layer 5 and an oxide layer 6 for forming spacers are deposited sequentially on the surface of the exposed polycrystalline silicon layer 3 and the surface of the remaining oxide layer 4.
제1c도를 참조하면, 그 산화층(6)과 질화층(5)에 대하여 에치백(Etch-back)을 실시하여 필드 영역의 다결정 실리콘층(3)의 표면이 노출된다.Referring to FIG. 1C, the oxide layer 6 and the nitride layer 5 are etched back to expose the surface of the polycrystalline silicon layer 3 in the field region.
즉, 산화층(6)의 스페이서(speacer)와 질화층(5)의 스페이서(spacer)가 상기 질화막(4)의 측벽에 형성되어 필드 영역의 다결정 실리콘층(3)의 가장자리를 제외한 중앙부의 표면이 노출된다.That is, spacers of the oxide layer 6 and spacers of the nitride layer 5 are formed on the sidewalls of the nitride film 4 so that the surface of the center portion except for the edge of the polycrystalline silicon layer 3 in the field region is formed. Exposed.
이후, 그 산화층(6)의 스페이서(spacer)와 질화층(5)의 스페이서(speacer) 및 질화층(4)을 마스크층으로 이용하여 노출된 영역의 다결정 실리콘층(3)과 패드 산화막(2)을 거쳐 기판(1)에 이온(9)이 이온주입된다.Thereafter, using the spacer of the oxide layer 6, the spacer of the nitride layer 5, and the nitride layer 4 as a mask layer, the polycrystalline silicon layer 3 and the pad oxide film 2 in the exposed region are exposed. Ion 9 is implanted into the substrate 1 via the.
이때, 그 이온(9)은 그 산화층(6)의 스페이서(speacer)와 질화층(5)의 스페이서(speacer)에 의해 차단되어 필드 영역의 가장자리에 해당하는 영역의 기판(1)에 주입되지 않는 반면에, 필드 영역의 가장자리를 제외한 중앙부에 해당하는 영역의 기판(1)에만 주입된다.At this time, the ions 9 are blocked by spacers of the oxide layer 6 and spacers of the nitride layer 5 and are not implanted into the substrate 1 in the region corresponding to the edge of the field region. On the other hand, it is injected only into the substrate 1 in the region corresponding to the central portion except for the edge of the field region.
제1d도를 참조하면, 상기 산화층(6)의 스페이서가 습식 식각법에 의하여 제거된 후 그 기판(1)이산화성 분위기에서 열처리되어 상기 필드 영역의 가장자리를 제외한 중앙부에 해당하는 영역의 기판(1)과 다결정 실리콘층(3)이 산화됨과 동시에 그 이온 주입된 이온이 활성화됨으로써 필드 산화층(7)과 채널스톱확산영역(8)이 각각 형성된다.Referring to FIG. 1D, the spacer of the oxide layer 6 is removed by a wet etching method, and then the substrate 1 is heat-treated in a dioxide atmosphere so that the substrate 1 of the region corresponding to the center portion excluding the edge of the field region 1 is removed. ) And the polycrystalline silicon layer 3 are oxidized and the ion implanted ions are activated to form the field oxide layer 7 and the channel stop diffusion region 8, respectively.
제1e도를 참조하면, 상기 질화층(5)의 스페이서와 질화층(4)이 제거되고, 다결정 실리콘층(3)이 제거된 후 패드 산화막(2)이 제거되어 필드 영역이 완성되는 것이다.Referring to FIG. 1E, the spacer and the nitride layer 4 of the nitride layer 5 are removed, the polycrystalline silicon layer 3 is removed, and then the pad oxide film 2 is removed to complete the field region.
따라서, 종래의 반도체 장치의 격리방법은 PBL(Polysilicon Buffered LOCOS)법에 있어서, 필드 영역의 다결정 실리콘층의 가장자리상에 산화층과 질화층의 스페이서를 추가로 형성한 후 채널스톱 이온을 이온주입하여 필드 산화막의 형성시 산소 분자가 활성영역의 기판으로 침투하는 것을 방지함으로써 새부리의 크기를 감소시킨다.Therefore, in the conventional semiconductor device isolation method, in the PBL (Polysilicon Buffered LOCOS) method, a spacer of an oxide layer and a nitride layer is further formed on the edge of the polycrystalline silicon layer in the field region, followed by ion implantation of channel stop ions. The formation of the oxide film reduces the size of the beak by preventing oxygen molecules from penetrating into the substrate of the active region.
그러나, 종래의 반도체 장치의 격리방법에서는 새부리의 크기가 비록 다소 감소되지만, 성장되는 필드 산화층의 부피가 팽창함에 따라 기판이 스트레스를 받게 되어 누설전류가 증가하게 되고, 필드 산화막의 단차가 크게 생기며, 스페이서의 형성에 따른 공정의 복잡성이 야기되는 문제점이 있었다.However, in the isolation method of the conventional semiconductor device, although the size of the beak is somewhat reduced, the substrate is stressed as the volume of the grown field oxide layer expands, so that the leakage current increases, and the step oxide field is large. There was a problem that the complexity of the process caused by the formation of the spacer is caused.
따라서, 본 발명의 목적은 기판상에 패드산화막과 다결정 실리콘층및 질화층을 순차적으로 형성하고 그 질화층의 활성영역을 제외한 필드영역을 제거한 후 남아있는 질화층을 마스크층으로 이용하여 그 다결정실리콘층을 제거하고 그 기판을 산화하여 필드 산화층을 형성함으로써 새부리의 크기를 감소시키고 기판의 스트레스를 감소시켜 필드 영역의 절연 특성을 향상시키는 반도체 장치의 격리방법을 제공하는 데 있다.Accordingly, an object of the present invention is to form a pad oxide film, a polycrystalline silicon layer and a nitride layer sequentially on a substrate, and remove the field region except for the active region of the nitride layer, and then use the remaining nitride layer as a mask layer. The present invention provides a method of isolating a semiconductor device by removing a layer and oxidizing the substrate to form a field oxide layer, thereby reducing the size of the beak and reducing the stress of the substrate to improve the insulating properties of the field region.
이와 같은 목적을 달성하기 위한 본 발명의 기판의 전면상에 제1 절연층과 다결정 실리콘층및 제2 질화층을 순차적으로 형성하는 단계와, 상기 제2 절연층의 활성영역이외의 필드 영역을 제거하는 단계와, 상기 활성영역의 상기 제2 질화층을 마스크층으로 이용하여 상기 다결정 실리콘층을 식각하는 단계와, 상기 기판의 필드 영역에 필드 산화층을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the step of sequentially forming a first insulating layer, a polycrystalline silicon layer and a second nitride layer on the front surface of the substrate of the present invention, and removing the field region other than the active region of the second insulating layer And etching the polycrystalline silicon layer using the second nitride layer of the active region as a mask layer, and forming a field oxide layer in the field region of the substrate.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 격리방법을 제2a도 내지 제2d를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an isolation method of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 2A through 2D.
제2a도를 참조하면, 먼저, 기판(11), 예를 들어 p형 단결정 실리콘 기판(또는 P 웰(well) 영역)의 전면상에 패드 산화막(12)을 열산화법을 이용하여 성장시킨다.Referring to FIG. 2A, first, a pad oxide film 12 is grown on the entire surface of a substrate 11, for example, a p-type single crystal silicon substrate (or P well region) by thermal oxidation.
여기서, 상기 기판(11)은 N형 단결정 실리콘 기판(또는 N 웰 영역)이어도 무방하다.The substrate 11 may be an N-type single crystal silicon substrate (or N well region).
이어서, 화학증착법을 이용하여 그 패드 산화막(12)의 전면상에 다결정 실리콘층(13)및 질화층(14)을 순차적으로 증착한 후 통상의 사진식각방법에 의하여 활성영역이외의 필드 영역의 질화층(14)만을 제거하여 그 필드 영역의 다결정 실리콘층(13)의 표면을 노출시킨다. 이때, 남아있는 질화층(14)이 최종적으로 원하는 활성영역보다 크게 된다.Subsequently, the polycrystalline silicon layer 13 and the nitride layer 14 are sequentially deposited on the entire surface of the pad oxide film 12 by chemical vapor deposition, and then nitrided the field region other than the active region by a conventional photolithography method. Only layer 14 is removed to expose the surface of polycrystalline silicon layer 13 in its field region. At this time, the remaining nitride layer 14 is finally larger than the desired active region.
이후 제2b도를 참조하면, 남아있는 질화층(14)을 마스크층으로 이용하여 노출된 영역의 다결정실리콘층(13)을 등방성 식각한다.2B, the polysilicon layer 13 of the exposed region is isotropically etched using the remaining nitride layer 14 as a mask layer.
이때, 그 다결정 실리콘층(13)은 식각된 경사진 면을 갖게 된다.At this time, the polycrystalline silicon layer 13 has an etched inclined surface.
이어서, P형 기판 또는 P 웰 영역에 대하여 보론(B) 또는 BF2, N형 기판 또는 N 웰 영역에 대하여 인(Phosphorous) 등과 같은 채널스톱이온을 질화층(14)에 의해 마스킹되지 않은 필드 영역의 패드 산화막(12)을 거쳐 기판(11)에 이온주입한다.Subsequently, channel stop ions, such as boron (B) or BF2 for the P-type substrate or the P well region, or phosphorus (Phosphorous) for the N-type substrate or the N well region, are used for the field regions not masked by the nitride layer 14. Ions are implanted into the substrate 11 via the pad oxide film 12.
이후 제2c도를 참조하면, 상기 질화막(14)을 산화 방지층으로 이용하여 Pyro(H2+ O2) 또는 수증기의 산화성 분위기에서 기판(11)을 열처리하여 필드 영역의 기판(11)에 필드 산화층(15)을 형성함과 아울러 이온주입된 이온을 활성화하여 채널스톱 확산영역(16)을 형성한다.2C, a field oxide layer is applied to the substrate 11 in the field region by heat-treating the substrate 11 in an oxidative atmosphere of Pyro (H 2 + O 2 ) or water vapor using the nitride film 14 as an oxidation preventing layer. In addition, the channel stop diffusion region 16 is formed by activating the ion implanted ions.
이후 제2d도를 참조하면, 활성 영역에 남아있는 상기 질화층(14)과 다결정 실리콘층(13)및 패드 산화막(12)을 순차적으로 제거하여 최종적인 필드 영역이 완성되는 것이다.2d, the final field region is completed by sequentially removing the nitride layer 14, the polycrystalline silicon layer 13, and the pad oxide layer 12 remaining in the active region.
이하, 본 발명에 따른 다른 실시예를 제3a도 내지 제3d도를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, another embodiment according to the present invention will be described in detail with reference to FIGS. 3A to 3D.
제3a도를 참조하면, 먼저, 기판(21), 예를 들어 P형 단결정 실리콘 기판( 또는 P 웰(well)영역)의 전면상에 패드 산화막(22)을 열산화법을 이용하여 성장시킨다.Referring to FIG. 3A, first, a pad oxide film 22 is grown on the entire surface of a substrate 21, for example, a P-type single crystal silicon substrate (or P well region) by thermal oxidation.
여기서, 상기 기판(21)은 N형 단결정 실리콘 기판(또는 N웰 영역)이어도 무방하다.The substrate 21 may be an N-type single crystal silicon substrate (or N well region).
이어서, 화학증착법을 이용하여 그 패드 산화막(22)의 전면상에 다결정 실리콘층(23), 산화층(24), 다결정 실리콘층(25) 및 질화층(26)을 순차적으로 증착한 후 통상의 사진식각방법에 의하여 활성영역이외의 필드 영역의 질화층(26)을 제거하여 그 필드 영역의 다결정 실리콘층(25)의 표면을 노출시킨다. 이때, 남아있는 질화층(26)이 최종적으로 원하는 활성영역보다 크게 된다.Subsequently, the polycrystalline silicon layer 23, the oxide layer 24, the polycrystalline silicon layer 25 and the nitride layer 26 are sequentially deposited on the entire surface of the pad oxide film 22 by chemical vapor deposition. By etching, the nitride layer 26 in the field region other than the active region is removed to expose the surface of the polycrystalline silicon layer 25 in the field region. At this time, the remaining nitride layer 26 is finally larger than the desired active region.
이후 제3b도를 참조하면, 남아있는 질화층(26)을 마스크층으로 이용하여 산화층(24)의 표면이 노출될 때까지 다결정 실리콘층(25)을 등방성 식각한다.3B, the polycrystalline silicon layer 25 isotropically etched using the remaining nitride layer 26 as a mask layer until the surface of the oxide layer 24 is exposed.
이때, 그 다결정 실리콘층(25)은 식각된 경사진 면을 갖게 된다.At this time, the polycrystalline silicon layer 25 has an etched inclined surface.
이어서, P형 기판 또는 P 웰 영역에 대하여 보론(B) 또는 BF2, N형 기판 또는 N 웰 영역에 대하여 인(Phosphorous) 등과 같은 채널스톱이온을 산화층(26)에 의해 마스팅되지 않은 필드 영역의 산화층(24), 다결정 실리콘층(23) 및 패드 산화막(12)을 거쳐 기판(21)을 이온주입한다.Subsequently, channel stop ions such as boron (B) or BF2 for the P-type substrate or the P well region, phosphorus for the N-type substrate or the N well region, etc. The substrate 21 is ion implanted through the oxide layer 24, the polycrystalline silicon layer 23, and the pad oxide film 12.
이후 제3c도를 참조하면, 상기 질화막(26)을 산화 방지층으로 이용하여 Pyro(H2+ O2) 또는 수증기의 산화성 분위기에서 기판(21)을 열처리하여 필드 영역의 기판(21)과 다결정 실리콘층(23)을 산화시킴으로써 필드 산화층(27)을 형성함과 아울러 이온주입된 이온을 활성화하여 채널스톱 확산영역(28)을 형성한다.3C, the substrate 21 and the polycrystalline silicon of the field region are heat treated by heat treating the substrate 21 in an oxidative atmosphere of Pyro (H 2 + O 2 ) or water vapor using the nitride film 26 as an oxidation preventing layer. By oxidizing the layer 23, the field oxide layer 27 is formed, and the ion implanted ions are activated to form the channel stop diffusion region 28.
이후 제3d를 참조하면, 활성영역에 남아있는 상기 질화층(26), 다결정 실리콘층(25)을 순차적으로 제거한 후 필드 산화층(27)과 산화층(24)을 원하는 두께만큼 식각하여 필드 산화층(27)의 두께를 조정한다.Subsequently, referring to 3d, the nitride layer 26 and the polycrystalline silicon layer 25 remaining in the active region are sequentially removed, and then the field oxide layer 27 and the oxide layer 24 are etched to a desired thickness, thereby forming the field oxide layer 27. ) Adjust the thickness.
이어서, 산화층(24), 다결정 실리콘층(23), 패드 산화막(22)을 순차적으로 제거하여 필드 영역을 완성한다.Subsequently, the oxide layer 24, the polycrystalline silicon layer 23, and the pad oxide film 22 are sequentially removed to complete the field region.
따라서, 본발명은 단결정 실리콘 기판상의 필드 영역의 다결정 실리콘층을 등방성 식각하여 단결정 실리콘 기판상의 필드 영역의 경사지게 식각된 다결정실리콘층을 이용하여 필드산화층의 형성시 산소분자가 침투하는 것을 차단함으로써 스트레스를 줄여 누설전류를 감소시키고, 새부리의 크기를 감소시키며, 필드 산화층의 단차를 감소시켜 필드 영역의 절연 특성을 향상시키는 한편, 격리를 위한 공정을 단순화시킨다.Therefore, the present invention isotropically etched the polycrystalline silicon layer in the field region on the single crystal silicon substrate to prevent stress from penetrating oxygen molecules during formation of the field oxide layer by using the steeply etched polycrystalline silicon layer of the field region on the single crystal silicon substrate. This reduces the leakage current, reduces the size of the bird's beak, and reduces the level of the field oxide layer, improving the insulation properties of the field region while simplifying the process for isolation.
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| JPH04103126A (en) * | 1990-08-22 | 1992-04-06 | Mitsubishi Electric Corp | Element separation in semiconductor device |
| JP2620403B2 (en) * | 1990-10-18 | 1997-06-11 | 三菱電機株式会社 | Method for manufacturing semiconductor device |
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