JP3103757B2 - 半導体メモリ装置のデータ入出力感知回路 - Google Patents
半導体メモリ装置のデータ入出力感知回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、多数のデータ入出力端子（ＤＱ端子とす
る）を有するメモリ装置内部のデータバスとして使用さ
れるデータ入出力線（ＤＩＯ線とする）を制御するデー
タ入出力感知回路に関する。
関し、特に、多数のデータ入出力端子（ＤＱ端子とす
る）を有するメモリ装置内部のデータバスとして使用さ
れるデータ入出力線（ＤＩＯ線とする）を制御するデー
タ入出力感知回路に関する。
【０００２】
【従来の技術】一般に半導体メモリ装置は、対外部デー
タ入出力共有のデータバスとして、多数のＤＩＯ線を備
えている。そして、このＤＩＯ線を使用する方式は２つ
に大別される。１つは、ＤＩＯ線を対にして使用する方
式であり、図１〜図４に示すようなデータ入出力感知回
路を使用する。この方式においては、ＤＱ端子数の２倍
のＤＩＯ線を必要とし、通常、ＤＩＯ線を論理“ハイ”
の状態へプリチャージして使用するようにしている。も
う１つは、ＤＩＯ線を１線で使用する方式であり、図５
〜図８に示すようなデータ入出力感知回路を使用する。
この方式においては、ＤＱ端子数とＤＩＯ線数は同じに
なる。
タ入出力共有のデータバスとして、多数のＤＩＯ線を備
えている。そして、このＤＩＯ線を使用する方式は２つ
に大別される。１つは、ＤＩＯ線を対にして使用する方
式であり、図１〜図４に示すようなデータ入出力感知回
路を使用する。この方式においては、ＤＱ端子数の２倍
のＤＩＯ線を必要とし、通常、ＤＩＯ線を論理“ハイ”
の状態へプリチャージして使用するようにしている。も
う１つは、ＤＩＯ線を１線で使用する方式であり、図５
〜図８に示すようなデータ入出力感知回路を使用する。
この方式においては、ＤＱ端子数とＤＩＯ線数は同じに
なる。
【０００３】まず図１〜図４の相補対形の方式から説明
する。図１は、メモリセルアレイからセルアレイのアレ
イ入出力線ＩＯ，ＩＯＢ（相補対）へ読出されたデータ
をＤＩＯ線ＤＩＯ，ＤＩＯＢ（相補対）へ伝える読出駆
動回路の構成例、図２は、ＤＩＯ線ＤＩＯ，ＤＩＯＢの
データをＤＱ端子ＤＱを通じて出力する出力駆動回路の
構成例をそれぞれ示している。このデータ入出力感知回
路では、入出力線ＩＯＢは入出力線ＩＯの相補線で互い
に逆の論理状態となり、同様にＤＩＯ線ＤＩＯＢはＤＩ
Ｏ線ＤＩＯの相補線で互いに逆の論理状態となる。
する。図１は、メモリセルアレイからセルアレイのアレ
イ入出力線ＩＯ，ＩＯＢ（相補対）へ読出されたデータ
をＤＩＯ線ＤＩＯ，ＤＩＯＢ（相補対）へ伝える読出駆
動回路の構成例、図２は、ＤＩＯ線ＤＩＯ，ＤＩＯＢの
データをＤＱ端子ＤＱを通じて出力する出力駆動回路の
構成例をそれぞれ示している。このデータ入出力感知回
路では、入出力線ＩＯＢは入出力線ＩＯの相補線で互い
に逆の論理状態となり、同様にＤＩＯ線ＤＩＯＢはＤＩ
Ｏ線ＤＩＯの相補線で互いに逆の論理状態となる。
【０００４】データ“１”が読出される場合は次のよう
な動作となる。図１の読出駆動回路におけるＤＩＯ線Ｄ
ＩＯ，ＤＩＯＢは、論理“ロウ”のプリチャージ信号Ｐ
ＲＥＣＨに応じてプリチャージされる。そして、メモリ
セルから読出されたデータに従って入出力線ＩＯが論理
“ハイ”、入出力線ＩＯＢが論理“ロウ”に展開してＩ
／Ｏ感知増幅器１０２に入力され、次いで入出力感知エ
ネーブル信号ＩＯＳＥが論理“ハイ”にエネーブルされ
ると、入出力線ＩＯ，ＩＯＢの論理に従って、ＭＯＳＦ
ＥＴ１１４，１２２がＯＮ、ＭＯＳＦＥＴ１１６，１２
０がＯＦＦとなる。これにより、ＤＩＯ線ＤＩＯはプリ
チャージの論理“ハイ”を維持する一方、ＤＩＯ線ＤＩ
ＯＢは論理“ロウ”へ遷移する。このＤＩＯ線ＤＩＯ，
ＤＩＯＢの論理状態は図２の出力駆動回路へ伝わり、読
出データ伝送信号ＲＤＴＰが論理“ハイ”にエネーブル
されると、ＤＩＯ線ＤＩＯ，ＤＩＯＢの論理状態に従っ
てＭＯＳＦＥＴ２０８がＯＮ、ＭＯＳＦＥＴ２１０がＯ
ＦＦとなる。これに応じるデータ出力バッファ２１２
は、データ“１”をＤＱ端子から出力する。
な動作となる。図１の読出駆動回路におけるＤＩＯ線Ｄ
ＩＯ，ＤＩＯＢは、論理“ロウ”のプリチャージ信号Ｐ
ＲＥＣＨに応じてプリチャージされる。そして、メモリ
セルから読出されたデータに従って入出力線ＩＯが論理
“ハイ”、入出力線ＩＯＢが論理“ロウ”に展開してＩ
／Ｏ感知増幅器１０２に入力され、次いで入出力感知エ
ネーブル信号ＩＯＳＥが論理“ハイ”にエネーブルされ
ると、入出力線ＩＯ，ＩＯＢの論理に従って、ＭＯＳＦ
ＥＴ１１４，１２２がＯＮ、ＭＯＳＦＥＴ１１６，１２
０がＯＦＦとなる。これにより、ＤＩＯ線ＤＩＯはプリ
チャージの論理“ハイ”を維持する一方、ＤＩＯ線ＤＩ
ＯＢは論理“ロウ”へ遷移する。このＤＩＯ線ＤＩＯ，
ＤＩＯＢの論理状態は図２の出力駆動回路へ伝わり、読
出データ伝送信号ＲＤＴＰが論理“ハイ”にエネーブル
されると、ＤＩＯ線ＤＩＯ，ＤＩＯＢの論理状態に従っ
てＭＯＳＦＥＴ２０８がＯＮ、ＭＯＳＦＥＴ２１０がＯ
ＦＦとなる。これに応じるデータ出力バッファ２１２
は、データ“１”をＤＱ端子から出力する。
【０００５】図３は、ＤＱ端子ＤＱからメモリ装置へ入
力されるデータをＤＩＯ線ＤＩＯ，ＤＩＯＢへ伝える入
力駆動回路の構成例、図４は、その入力駆動回路により
ＤＩＯ線ＤＩＯ，ＤＩＯＢへ伝えられたデータをメモリ
セルアレイのアレイ入出力線ＩＯ，ＩＯＢへ伝えてメモ
リセルに記憶させるための書込駆動回路の構成例をそれ
ぞれ示す。
力されるデータをＤＩＯ線ＤＩＯ，ＤＩＯＢへ伝える入
力駆動回路の構成例、図４は、その入力駆動回路により
ＤＩＯ線ＤＩＯ，ＤＩＯＢへ伝えられたデータをメモリ
セルアレイのアレイ入出力線ＩＯ，ＩＯＢへ伝えてメモ
リセルに記憶させるための書込駆動回路の構成例をそれ
ぞれ示す。
【０００６】データ“１”が書込まれる場合、図３の入
力駆動回路におけるＤＱ端子ＤＱは論理“ハイ”にな
る。そして、書込データ伝送信号ＷＤＴＰが論理“ハ
イ”にエネーブルされると、ＭＯＳＦＥＴ３０８，３１
６がＯＮ、ＭＯＳＦＥＴ３１０，３１４がＯＦＦとな
る。従って、ＤＩＯ線ＤＩＯは論理“ハイ”、ＤＩＯ線
ＤＩＯＢは論理“ロウ”になる。図４の書込駆動回路で
は、このＤＩＯ線ＤＩＯ，ＤＩＯＢの論理状態に応答
し、データ伝送制御信号ＤＴＣＰが論理“ハイ”にエネ
ーブルされるとＭＯＳＦＥＴ４０８，４１６がＯＮ、Ｍ
ＯＳＦＥＴ４１０，４１４がＯＦＦとなる。これに従っ
て、入出力線ＩＯは論理“ハイ”、入出力線ＩＯＢは論
理“ロウ”となり、メモリセルへの書込が行われる。
力駆動回路におけるＤＱ端子ＤＱは論理“ハイ”にな
る。そして、書込データ伝送信号ＷＤＴＰが論理“ハ
イ”にエネーブルされると、ＭＯＳＦＥＴ３０８，３１
６がＯＮ、ＭＯＳＦＥＴ３１０，３１４がＯＦＦとな
る。従って、ＤＩＯ線ＤＩＯは論理“ハイ”、ＤＩＯ線
ＤＩＯＢは論理“ロウ”になる。図４の書込駆動回路で
は、このＤＩＯ線ＤＩＯ，ＤＩＯＢの論理状態に応答
し、データ伝送制御信号ＤＴＣＰが論理“ハイ”にエネ
ーブルされるとＭＯＳＦＥＴ４０８，４１６がＯＮ、Ｍ
ＯＳＦＥＴ４１０，４１４がＯＦＦとなる。これに従っ
て、入出力線ＩＯは論理“ハイ”、入出力線ＩＯＢは論
理“ロウ”となり、メモリセルへの書込が行われる。
【０００７】図５〜図８に示す１線形の方式を次に説明
する。図５は、メモリセルアレイからセルアレイのアレ
イ入出力線ＩＯ，ＩＯＢ（相補対）へ読出されたデータ
をＤＩＯ線ＤＩＯへ伝える読出駆動回路の構成例、図６
は、ＤＩＯ線ＤＩＯのデータをＤＱ端子ＤＱを通じて出
力する出力駆動回路の構成例をそれぞれ示す。
する。図５は、メモリセルアレイからセルアレイのアレ
イ入出力線ＩＯ，ＩＯＢ（相補対）へ読出されたデータ
をＤＩＯ線ＤＩＯへ伝える読出駆動回路の構成例、図６
は、ＤＩＯ線ＤＩＯのデータをＤＱ端子ＤＱを通じて出
力する出力駆動回路の構成例をそれぞれ示す。
【０００８】図５の読出駆動回路において、データ
“１”が読出される場合、入出力線ＩＯは論理“ハ
イ”、入出力線ＩＯＢは論理“ロウ”となってＩ／Ｏ感
知増幅器５０２へ入力される。そして、入出力感知エネ
ーブル信号ＩＯＳＥが論理“ハイ”にエネーブルされる
と、ＭＯＳＦＥＴ５１２がＯＮ、ＭＯＳＦＥＴ５１４が
ＯＦＦとなり、ＤＩＯ線ＤＩＯは論理“ハイ”になる。
このＤＩＯ線ＤＩＯの論理“ハイ”が図６の出力駆動回
路へ入力され、読出データ伝送信号ＲＤＴＰが論理“ハ
イ”にエネーブルされると、ＭＯＳＦＥＴ６１０がＯ
Ｎ、ＭＯＳＦＥＴ６１２がＯＦＦとなる。これに応じる
データ出力バッファ６１４は、データ“１”をＤＱ端子
ＤＱから出力することになる。
“１”が読出される場合、入出力線ＩＯは論理“ハ
イ”、入出力線ＩＯＢは論理“ロウ”となってＩ／Ｏ感
知増幅器５０２へ入力される。そして、入出力感知エネ
ーブル信号ＩＯＳＥが論理“ハイ”にエネーブルされる
と、ＭＯＳＦＥＴ５１２がＯＮ、ＭＯＳＦＥＴ５１４が
ＯＦＦとなり、ＤＩＯ線ＤＩＯは論理“ハイ”になる。
このＤＩＯ線ＤＩＯの論理“ハイ”が図６の出力駆動回
路へ入力され、読出データ伝送信号ＲＤＴＰが論理“ハ
イ”にエネーブルされると、ＭＯＳＦＥＴ６１０がＯ
Ｎ、ＭＯＳＦＥＴ６１２がＯＦＦとなる。これに応じる
データ出力バッファ６１４は、データ“１”をＤＱ端子
ＤＱから出力することになる。
【０００９】図７は、ＤＱ端子ＤＱからメモリ装置へ入
力されるデータをＤＩＯ線ＤＩＯに伝える入力駆動回路
の構成例、図８は、ＤＩＯ線ＤＩＯのデータをアレイ入
出力線ＩＯ，ＩＯＢへ伝えてメモリセルへ記憶させる書
込駆動回路の構成例をそれぞれ示す。
力されるデータをＤＩＯ線ＤＩＯに伝える入力駆動回路
の構成例、図８は、ＤＩＯ線ＤＩＯのデータをアレイ入
出力線ＩＯ，ＩＯＢへ伝えてメモリセルへ記憶させる書
込駆動回路の構成例をそれぞれ示す。
【００１０】データ“１”が書込まれる場合、図７の入
力駆動回路におけるＤＱ端子ＤＱは論理“ハイ”にな
る。そして、書込データ伝送信号ＷＤＴＰが論理“ハ
イ”にエネーブルされると、ＭＯＳＦＥＴ７１０がＯ
Ｎ、ＭＯＳＦＥＴ７１２がＯＦＦとなり、ＤＩＯ線ＤＩ
Ｏは論理“ハイ”になる。このＤＩＯ線ＤＩＯの論理状
態が図８の書込駆動回路へ入力され、データ伝送制御信
号ＤＴＣＰが論理“ハイ”にエネーブルされると、ＭＯ
ＳＦＥＴ８１２，８１８がＯＮ、ＭＯＳＦＥＴ８１４，
８１６がＯＦＦとなる。これに従って、入出力線ＩＯは
論理“ハイ”、入出力線ＩＯＢは論理“ロウ”となり、
メモリセルへの書込が行われる。
力駆動回路におけるＤＱ端子ＤＱは論理“ハイ”にな
る。そして、書込データ伝送信号ＷＤＴＰが論理“ハ
イ”にエネーブルされると、ＭＯＳＦＥＴ７１０がＯ
Ｎ、ＭＯＳＦＥＴ７１２がＯＦＦとなり、ＤＩＯ線ＤＩ
Ｏは論理“ハイ”になる。このＤＩＯ線ＤＩＯの論理状
態が図８の書込駆動回路へ入力され、データ伝送制御信
号ＤＴＣＰが論理“ハイ”にエネーブルされると、ＭＯ
ＳＦＥＴ８１２，８１８がＯＮ、ＭＯＳＦＥＴ８１４，
８１６がＯＦＦとなる。これに従って、入出力線ＩＯは
論理“ハイ”、入出力線ＩＯＢは論理“ロウ”となり、
メモリセルへの書込が行われる。
【００１１】
【発明が解決しようとする課題】最近のメモリ装置で
は、より多量のデータを迅速にアクセスするためにＤＱ
端子数を増やす傾向にある。これに伴いメモリ内のＤＩ
Ｏ線数も増加し、レイアウト面積が増えて高集積化のマ
イナス要因になってきている。特に相補対形のＤＩＯ線
方式の場合には、ＤＱ端子数の倍の数が必要になるので
影響が大きい。
は、より多量のデータを迅速にアクセスするためにＤＱ
端子数を増やす傾向にある。これに伴いメモリ内のＤＩ
Ｏ線数も増加し、レイアウト面積が増えて高集積化のマ
イナス要因になってきている。特に相補対形のＤＩＯ線
方式の場合には、ＤＱ端子数の倍の数が必要になるので
影響が大きい。
【００１２】また、特に１線形のＤＩＯ線方式の場合に
は、無効データがアレイ入出力線やＤＱ端子に現れるの
を防止するために、読出データ伝送信号とデータ伝送制
御信号の印加時期にタイミングマージン(timing margi
n) を必要とするという改善点がある。即ち、１線形の
ＤＩＯ線方式の場合、ＤＩＯ線は常に論理“ハイ”か
“ロウ”の状態になっているので、ＤＩＯ線に現れてい
る論理状態が確実に有効データのものになるタイミング
をみて、ある程度の時間的マージンをとってからでなけ
れば、読出データ伝送信号、データ伝送制御信号をエネ
ーブルさせられない。もし、有効データが現れるより先
に読出データ伝送信号、データ伝送制御信号がエネーブ
ルされてしまえば、読出時のＤＱ端子や書込時のアレイ
入出力線には無効データが送られてしまう。従って、Ｄ
ＩＯ線に有効データが現れてから、実際にアレイ入出力
線やＤＱ端子にそのデータが送られるまでにはある程度
のロスタイムが必須的になっている。これが、データア
クセス速度を遅らせる要因ともなっている。
は、無効データがアレイ入出力線やＤＱ端子に現れるの
を防止するために、読出データ伝送信号とデータ伝送制
御信号の印加時期にタイミングマージン(timing margi
n) を必要とするという改善点がある。即ち、１線形の
ＤＩＯ線方式の場合、ＤＩＯ線は常に論理“ハイ”か
“ロウ”の状態になっているので、ＤＩＯ線に現れてい
る論理状態が確実に有効データのものになるタイミング
をみて、ある程度の時間的マージンをとってからでなけ
れば、読出データ伝送信号、データ伝送制御信号をエネ
ーブルさせられない。もし、有効データが現れるより先
に読出データ伝送信号、データ伝送制御信号がエネーブ
ルされてしまえば、読出時のＤＱ端子や書込時のアレイ
入出力線には無効データが送られてしまう。従って、Ｄ
ＩＯ線に有効データが現れてから、実際にアレイ入出力
線やＤＱ端子にそのデータが送られるまでにはある程度
のロスタイムが必須的になっている。これが、データア
クセス速度を遅らせる要因ともなっている。
【００１３】このような従来技術に鑑みて本発明では、
ＤＩＯ線数が少なくてすみ、且つ、読出データ伝送信号
やデータ伝送制御信号にタイミングマージンの制限を要
しないようなデータ入出力感知回路を提供する。
ＤＩＯ線数が少なくてすみ、且つ、読出データ伝送信号
やデータ伝送制御信号にタイミングマージンの制限を要
しないようなデータ入出力感知回路を提供する。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために本発明によれば、メモリセルアレイからのアレ
イ入出力線と外部出力用のＤＱ端子との間に設けられ、
１線形のＤＩＯ線方式とされた半導体メモリ装置のデー
タ入出力感知回路において、ＤＩＯ線の有効データ発生
を感知して感知信号を発生する感知手段を備えるように
し、出力駆動回路及び書込駆動回路を、前記感知信号に
応じて前記ＤＩＯ線のデータを入力するようにすること
を特徴とする。
るために本発明によれば、メモリセルアレイからのアレ
イ入出力線と外部出力用のＤＱ端子との間に設けられ、
１線形のＤＩＯ線方式とされた半導体メモリ装置のデー
タ入出力感知回路において、ＤＩＯ線の有効データ発生
を感知して感知信号を発生する感知手段を備えるように
し、出力駆動回路及び書込駆動回路を、前記感知信号に
応じて前記ＤＩＯ線のデータを入力するようにすること
を特徴とする。
【００１５】或いは、メモリセルアレイからのアレイ入
出力線と外部出力用のＤＱ端子との間に設けられ、１線
形のＤＩＯ線方式とされた半導体メモリ装置のデータ入
出力感知回路において、前記アレイ入出力線に読出され
るデータをＤＩＯ線へ伝送する読出駆動回路に、該ＤＩ
Ｏ線の有効データ発生を感知して感知信号を発生する感
知手段を備えるようにし、前記ＤＩＯ線に伝送されたデ
ータを前記ＤＱ端子へ出力する出力駆動回路を、前記感
知信号に応じて前記ＤＩＯ線のデータを入力するように
することを特徴とする。また、メモリセルアレイからの
アレイ入出力線と外部出力用のＤＱ端子との間に設けら
れ、１線形のＤＩＯ線方式とされた半導体メモリ装置の
データ入出力感知回路において、前記ＤＱ端子に入力さ
れるデータをＤＩＯ線へ伝送する入力駆動回路に、該Ｄ
ＩＯ線の有効データ発生を感知して感知信号を発生する
感知手段を備えるようにし、前記ＤＩＯ線に伝送された
データを前記アレイ入出力線へ伝送する書込駆動回路
を、前記感知信号に応じて前記ＤＩＯ線のデータを入力
するようにすることを特徴とする。
出力線と外部出力用のＤＱ端子との間に設けられ、１線
形のＤＩＯ線方式とされた半導体メモリ装置のデータ入
出力感知回路において、前記アレイ入出力線に読出され
るデータをＤＩＯ線へ伝送する読出駆動回路に、該ＤＩ
Ｏ線の有効データ発生を感知して感知信号を発生する感
知手段を備えるようにし、前記ＤＩＯ線に伝送されたデ
ータを前記ＤＱ端子へ出力する出力駆動回路を、前記感
知信号に応じて前記ＤＩＯ線のデータを入力するように
することを特徴とする。また、メモリセルアレイからの
アレイ入出力線と外部出力用のＤＱ端子との間に設けら
れ、１線形のＤＩＯ線方式とされた半導体メモリ装置の
データ入出力感知回路において、前記ＤＱ端子に入力さ
れるデータをＤＩＯ線へ伝送する入力駆動回路に、該Ｄ
ＩＯ線の有効データ発生を感知して感知信号を発生する
感知手段を備えるようにし、前記ＤＩＯ線に伝送された
データを前記アレイ入出力線へ伝送する書込駆動回路
を、前記感知信号に応じて前記ＤＩＯ線のデータを入力
するようにすることを特徴とする。
【００１６】また或いは、メモリブロックごとのアレイ
入出力線にそれぞれ接続された読出駆動回路及び書込駆
動回路と、外部出力用のＤＱ端子にそれぞれ接続された
出力駆動回路及び入力駆動回路と、を備え、これら回路
の間を１線形のＤＩＯ線で接続するようにした半導体メ
モリ装置のデータ入出力感知回路において、前記読出駆
動回路及び入力駆動回路のそれぞれに、前記ＤＩＯ線の
有効データ発生を感知して感知信号を発生する感知手段
を備えるようにし、前記出力駆動回路及び書込駆動回路
を、前記感知信号に応じて前記ＤＩＯ線のデータを入力
するようにすることを特徴とする。また、メモリブロッ
クごとのアレイ入出力線にそれぞれ接続された読出駆動
回路及び書込駆動回路と、外部出力用のＤＱ端子にそれ
ぞれ接続された出力駆動回路及び入力駆動回路と、を備
え、これら回路の間を１線形のＤＩＯ線で接続するよう
にした半導体メモリ装置のデータ入出力感知回路におい
て、所定のグループ単位でアクセスされる前記メモリブ
ロックのそのグループ１つにつき少なくとも１つの前記
読出駆動回路及び入力駆動回路に、前記ＤＩＯ線の有効
データ発生を感知して感知信号を発生する感知手段を備
えるようにし、前記出力駆動回路及び書込駆動回路を、
前記グループごとに対応する前記感知信号に応じて前記
ＤＩＯ線のデータを入力するようにすることを特徴とす
る。
入出力線にそれぞれ接続された読出駆動回路及び書込駆
動回路と、外部出力用のＤＱ端子にそれぞれ接続された
出力駆動回路及び入力駆動回路と、を備え、これら回路
の間を１線形のＤＩＯ線で接続するようにした半導体メ
モリ装置のデータ入出力感知回路において、前記読出駆
動回路及び入力駆動回路のそれぞれに、前記ＤＩＯ線の
有効データ発生を感知して感知信号を発生する感知手段
を備えるようにし、前記出力駆動回路及び書込駆動回路
を、前記感知信号に応じて前記ＤＩＯ線のデータを入力
するようにすることを特徴とする。また、メモリブロッ
クごとのアレイ入出力線にそれぞれ接続された読出駆動
回路及び書込駆動回路と、外部出力用のＤＱ端子にそれ
ぞれ接続された出力駆動回路及び入力駆動回路と、を備
え、これら回路の間を１線形のＤＩＯ線で接続するよう
にした半導体メモリ装置のデータ入出力感知回路におい
て、所定のグループ単位でアクセスされる前記メモリブ
ロックのそのグループ１つにつき少なくとも１つの前記
読出駆動回路及び入力駆動回路に、前記ＤＩＯ線の有効
データ発生を感知して感知信号を発生する感知手段を備
えるようにし、前記出力駆動回路及び書込駆動回路を、
前記グループごとに対応する前記感知信号に応じて前記
ＤＩＯ線のデータを入力するようにすることを特徴とす
る。
【００１７】
【発明の実施の形態】以下、本発明の実施形態につき添
付の図面を参照して説明する。尚、図中の共通部分には
可能な限り同じ符号を付して説明する。また、以下の説
明では、既によく知られたものについての詳細説明は適
宜省略する。
付の図面を参照して説明する。尚、図中の共通部分には
可能な限り同じ符号を付して説明する。また、以下の説
明では、既によく知られたものについての詳細説明は適
宜省略する。
【００１８】図９に、本発明の一実施形態として、８個
のメモリブロックＢＬＫ１〜ＢＬＫ８を有したメモリ装
置に適用した場合のブロック図を示す。図示のようにこ
のメモリ装置では、１線形のＤＩＯ線ＤＩＯ０〜ＤＩＯ
７と、該ＤＩＯ線ＤＩＯ０〜ＤＩＯ７の有効データ発生
を感知する１本の感知信号線（ＳＤＴ線とする）ＳＤＴ
が配置されいてる。
のメモリブロックＢＬＫ１〜ＢＬＫ８を有したメモリ装
置に適用した場合のブロック図を示す。図示のようにこ
のメモリ装置では、１線形のＤＩＯ線ＤＩＯ０〜ＤＩＯ
７と、該ＤＩＯ線ＤＩＯ０〜ＤＩＯ７の有効データ発生
を感知する１本の感知信号線（ＳＤＴ線とする）ＳＤＴ
が配置されいてる。
【００１９】ＲＤ１〜ＲＤ８は図１０に示す構成の読出
駆動回路１０、ＯＤ１〜ＯＤ８は図１１に示す構成の出
力駆動回路２０、ＩＤ１〜ＩＤ８は図１３に示す構成の
入力駆動回路３０、ＷＤ１〜ＷＤ８は図１４に示す構成
の書込駆動回路４０で、これらは、各メモリブロックＢ
ＬＫ１〜ＢＬＫ８に対応させて設けられている。即ち、
各メモリブロックＢＬＫ１〜ＢＬＫ８のアレイ入出力線
ＩＯ，ＩＯＢ（相補対）に対しそれぞれ、ＲＤ１〜ＲＤ
８とＷＤ１〜ＷＤ８が１ずつ接続されており、各ＲＤ１
〜ＲＤ８及びＷＤ１〜ＷＤ８は、それぞれＤＩＯ線ＤＩ
Ｏ０〜ＤＩＯ７に接続されている。各ＤＩＯ線ＤＩＯ０
〜ＤＩＯ７は、それぞれＯＤ１〜ＯＤ８及びＩＤ１〜Ｉ
Ｄ８へ接続される。そして、各ＯＤ１〜ＯＤ８及びＩＤ
１〜ＩＤ８は、それぞれＤＱ端子ＤＱ１〜ＤＱ８へ１ず
つ接続される。尚、分かりやすくするために図面上で
は、読出駆動回路１０及び出力駆動回路２０と、入力駆
動回路３０及び書込駆動回路４０と、で、それぞれＤＩ
Ｏ線を有しているように示してあるが、実際には１本で
ある。
駆動回路１０、ＯＤ１〜ＯＤ８は図１１に示す構成の出
力駆動回路２０、ＩＤ１〜ＩＤ８は図１３に示す構成の
入力駆動回路３０、ＷＤ１〜ＷＤ８は図１４に示す構成
の書込駆動回路４０で、これらは、各メモリブロックＢ
ＬＫ１〜ＢＬＫ８に対応させて設けられている。即ち、
各メモリブロックＢＬＫ１〜ＢＬＫ８のアレイ入出力線
ＩＯ，ＩＯＢ（相補対）に対しそれぞれ、ＲＤ１〜ＲＤ
８とＷＤ１〜ＷＤ８が１ずつ接続されており、各ＲＤ１
〜ＲＤ８及びＷＤ１〜ＷＤ８は、それぞれＤＩＯ線ＤＩ
Ｏ０〜ＤＩＯ７に接続されている。各ＤＩＯ線ＤＩＯ０
〜ＤＩＯ７は、それぞれＯＤ１〜ＯＤ８及びＩＤ１〜Ｉ
Ｄ８へ接続される。そして、各ＯＤ１〜ＯＤ８及びＩＤ
１〜ＩＤ８は、それぞれＤＱ端子ＤＱ１〜ＤＱ８へ１ず
つ接続される。尚、分かりやすくするために図面上で
は、読出駆動回路１０及び出力駆動回路２０と、入力駆
動回路３０及び書込駆動回路４０と、で、それぞれＤＩ
Ｏ線を有しているように示してあるが、実際には１本で
ある。
【００２０】ＲＤ１〜ＲＤ８、ＷＤ１〜ＷＤ８、ＯＤ１
〜ＯＤ８、及びＩＤ１〜ＩＤ８には、ＳＤＴ線ＳＤＴが
共通に接続されている。従ってＳＤＴ線ＳＤＴには、読
出時にはＲＤ１〜ＲＤ８、書込時にはＩＤ１〜ＩＤ８の
いずれかが動作することで感知信号が発生するようにな
っている。このときに、図１０及び図１３を参照すると
分かるように、ＤＩＯ線ＤＩＯを駆動するトランジスタ
数とＳＤＴ線ＳＤＴを駆動するトランジスタ数は等しく
なるようにしてある。ＳＤＴ線ＳＤＴにおける感知信号
は、図１１及び図１４に示すように、出力駆動回路２０
及び書込駆動回路４０へデータと組合せ入力され、その
動作を制御する。常にＤＩＯ線ＤＩＯ及びＳＤＴ線ＳＤ
Ｔは共に動作するので、これら２線間のスキュー(skew)
発生は防止される。
〜ＯＤ８、及びＩＤ１〜ＩＤ８には、ＳＤＴ線ＳＤＴが
共通に接続されている。従ってＳＤＴ線ＳＤＴには、読
出時にはＲＤ１〜ＲＤ８、書込時にはＩＤ１〜ＩＤ８の
いずれかが動作することで感知信号が発生するようにな
っている。このときに、図１０及び図１３を参照すると
分かるように、ＤＩＯ線ＤＩＯを駆動するトランジスタ
数とＳＤＴ線ＳＤＴを駆動するトランジスタ数は等しく
なるようにしてある。ＳＤＴ線ＳＤＴにおける感知信号
は、図１１及び図１４に示すように、出力駆動回路２０
及び書込駆動回路４０へデータと組合せ入力され、その
動作を制御する。常にＤＩＯ線ＤＩＯ及びＳＤＴ線ＳＤ
Ｔは共に動作するので、これら２線間のスキュー(skew)
発生は防止される。
【００２１】図１０に、ＲＤ１〜ＲＤ８となる読出駆動
回路１０の具体例を示している。入出力線ＩＯ，ＩＯＢ
はＩ／Ｏ感知増幅器１００２を経てＮＯＲゲート１００
６，１００８の一入力となる。これらＮＯＲゲート１０
０６，１００８は、インバータ１００４で反転した入出
力感知エネーブル信号ＩＯＳＥの入力で制御される。Ｎ
ＯＲゲート１００６の出力は、ＮＭＯＳＦＥＴ１０１０
のゲート入力になると共にインバータ１０１６を介して
ＰＭＯＳＦＥＴ１０１８のゲート入力になる。またＮＯ
Ｒゲート１００８の出力は、ＮＭＯＳＦＥＴ１０１２，
１０２２のゲート入力になる。ＮＭＯＳＦＥＴ１０１
０，１０１２は、ドレイン端子がＳＤＴ線ＳＤＴへ接続
され、ソース端子は接地されている。ＰＭＯＳＦＥＴ１
０１８のソース端子には電源電圧Ｖｃｃが加えられ、ド
レイン端子はＤＩＯ線ＤＩＯへ接続される。ＮＭＯＳＦ
ＥＴ１０２２のドレイン端子はＤＩＯ線ＤＩＯへ接続さ
れ、ソース端子は接地されている。そして、ＤＩＯ線Ｄ
ＩＯ及びＳＤＴ線ＳＤＴは、プリチャージ信号ＰＲＥＣ
Ｈで制御されるＰＭＯＳＦＥＴ１０２０，１０１４によ
りプリチャージされる。即ち、ＮＭＯＳＦＥＴ１０１
０，１０１２及びＰＭＯＳＦＥＴ１０１４により、ＤＩ
Ｏ線ＤＩＯの有効データ発生を感知する感知手段が構成
されている。
回路１０の具体例を示している。入出力線ＩＯ，ＩＯＢ
はＩ／Ｏ感知増幅器１００２を経てＮＯＲゲート１００
６，１００８の一入力となる。これらＮＯＲゲート１０
０６，１００８は、インバータ１００４で反転した入出
力感知エネーブル信号ＩＯＳＥの入力で制御される。Ｎ
ＯＲゲート１００６の出力は、ＮＭＯＳＦＥＴ１０１０
のゲート入力になると共にインバータ１０１６を介して
ＰＭＯＳＦＥＴ１０１８のゲート入力になる。またＮＯ
Ｒゲート１００８の出力は、ＮＭＯＳＦＥＴ１０１２，
１０２２のゲート入力になる。ＮＭＯＳＦＥＴ１０１
０，１０１２は、ドレイン端子がＳＤＴ線ＳＤＴへ接続
され、ソース端子は接地されている。ＰＭＯＳＦＥＴ１
０１８のソース端子には電源電圧Ｖｃｃが加えられ、ド
レイン端子はＤＩＯ線ＤＩＯへ接続される。ＮＭＯＳＦ
ＥＴ１０２２のドレイン端子はＤＩＯ線ＤＩＯへ接続さ
れ、ソース端子は接地されている。そして、ＤＩＯ線Ｄ
ＩＯ及びＳＤＴ線ＳＤＴは、プリチャージ信号ＰＲＥＣ
Ｈで制御されるＰＭＯＳＦＥＴ１０２０，１０１４によ
りプリチャージされる。即ち、ＮＭＯＳＦＥＴ１０１
０，１０１２及びＰＭＯＳＦＥＴ１０１４により、ＤＩ
Ｏ線ＤＩＯの有効データ発生を感知する感知手段が構成
されている。
【００２２】図１１に、ＯＤ１〜ＯＤ８となる出力駆動
回路２０の具体例を示している。ＳＤＴ線ＳＤＴは、イ
ンバータ１１０２を介してＮＡＮＤゲート１１０６，１
１０８の一入力となる。またＤＩＯ線ＤＩＯは、ＮＡＮ
Ｄゲート１１０６の入力となると共にインバータ１１０
４で反転してＮＡＮＤゲート１１０８の入力となる。更
に、読出データ伝送信号ＲＤＴＰが、３入力形のＮＡＮ
Ｄゲート１１０６，１１０８の入力として印加されてい
る。ＮＡＮＤゲート１１０６の出力はＰＭＯＳＦＥＴ１
１１２のゲート入力となり、ＮＡＮＤゲート１１０８の
出力は、インバータ１１１０を介してＮＭＯＳＦＥＴ１
１１４のゲート入力となる。電源側のＰＭＯＳＦＥＴ１
１１２と接地側のＮＭＯＳＦＥＴ１１１４の各ドレイン
端子が接続されてデータ出力バッファ１１１６の入力と
なっており、該データ出力バッファ１１１６の出力は、
ＤＱ端子ＤＱから出力される。
回路２０の具体例を示している。ＳＤＴ線ＳＤＴは、イ
ンバータ１１０２を介してＮＡＮＤゲート１１０６，１
１０８の一入力となる。またＤＩＯ線ＤＩＯは、ＮＡＮ
Ｄゲート１１０６の入力となると共にインバータ１１０
４で反転してＮＡＮＤゲート１１０８の入力となる。更
に、読出データ伝送信号ＲＤＴＰが、３入力形のＮＡＮ
Ｄゲート１１０６，１１０８の入力として印加されてい
る。ＮＡＮＤゲート１１０６の出力はＰＭＯＳＦＥＴ１
１１２のゲート入力となり、ＮＡＮＤゲート１１０８の
出力は、インバータ１１１０を介してＮＭＯＳＦＥＴ１
１１４のゲート入力となる。電源側のＰＭＯＳＦＥＴ１
１１２と接地側のＮＭＯＳＦＥＴ１１１４の各ドレイン
端子が接続されてデータ出力バッファ１１１６の入力と
なっており、該データ出力バッファ１１１６の出力は、
ＤＱ端子ＤＱから出力される。
【００２３】図１２に、データ読出時における関連信号
の波形図を示し動作を説明する。
の波形図を示し動作を説明する。
【００２４】まず、ＤＩＯ線ＤＩＯとＳＤＴ線ＳＤＴの
初期値は論理“ハイ”である（プリチャージ）。従っ
て、従来の１線形とは異なり、ＤＩＯ線ＤＩＯ及びＳＤ
Ｔ線ＳＤＴは読出データに従ってフルスイングすること
はない。これは電源雑音、消費電力の点で有利であり、
また、１線形のためレイアウト面積でも有利である。
初期値は論理“ハイ”である（プリチャージ）。従っ
て、従来の１線形とは異なり、ＤＩＯ線ＤＩＯ及びＳＤ
Ｔ線ＳＤＴは読出データに従ってフルスイングすること
はない。これは電源雑音、消費電力の点で有利であり、
また、１線形のためレイアウト面積でも有利である。
【００２５】データ“１”が読出される場合、アレイ入
出力線ＩＯは論理“ハイ”、入出力線ＩＯＢは論理“ロ
ウ”へ展開する。図１０の読出駆動回路１０で、プリチ
ャージ信号ＰＲＥＣＨがディスエーブルされ、入出力感
知エネーブル信号ＩＯＳＥが論理“ハイ”になると、入
出力線ＩＯ，ＩＯＢの論理状態に従うＮＯＲゲート１０
０６，１００８の出力により、ＮＭＯＳＦＥＴ１０１０
がＯＮしてＳＤＴ線ＳＤＴは論理“ロウ”とされると共
に、ＰＭＯＳＦＥＴ１０１８がＯＮしてＤＩＯ線ＤＩＯ
は論理“ハイ”を保つことになる。一方、データ“０”
の読出であれば、アレイ入出力線ＩＯが論理“ロウ”、
入出力線ＩＯＢが論理“ハイ”となるので、ＮＭＯＳＦ
ＥＴ１０１２，１０２２のＯＮにより、ＳＤＴ線ＳＤ
Ｔ、ＤＩＯ線ＤＩＯ共に論理“ロウ”になる。即ち、有
効データがＤＩＯ線ＤＩＯに現れると同時にＳＤＴ線Ｓ
ＤＴは論理“ロウ”へ遷移するようになっている。
出力線ＩＯは論理“ハイ”、入出力線ＩＯＢは論理“ロ
ウ”へ展開する。図１０の読出駆動回路１０で、プリチ
ャージ信号ＰＲＥＣＨがディスエーブルされ、入出力感
知エネーブル信号ＩＯＳＥが論理“ハイ”になると、入
出力線ＩＯ，ＩＯＢの論理状態に従うＮＯＲゲート１０
０６，１００８の出力により、ＮＭＯＳＦＥＴ１０１０
がＯＮしてＳＤＴ線ＳＤＴは論理“ロウ”とされると共
に、ＰＭＯＳＦＥＴ１０１８がＯＮしてＤＩＯ線ＤＩＯ
は論理“ハイ”を保つことになる。一方、データ“０”
の読出であれば、アレイ入出力線ＩＯが論理“ロウ”、
入出力線ＩＯＢが論理“ハイ”となるので、ＮＭＯＳＦ
ＥＴ１０１２，１０２２のＯＮにより、ＳＤＴ線ＳＤ
Ｔ、ＤＩＯ線ＤＩＯ共に論理“ロウ”になる。即ち、有
効データがＤＩＯ線ＤＩＯに現れると同時にＳＤＴ線Ｓ
ＤＴは論理“ロウ”へ遷移するようになっている。
【００２６】図１１の出力駆動回路２０では、ＳＤＴ線
ＳＤＴが論理“ロウ”になると、読出出力のときには読
出データ伝送信号ＲＤＴＰが論理“ハイ”で提供される
ので、ＤＩＯ線ＤＩＯが論理“ハイ”であればＮＡＮＤ
ゲート１１０６，１１０８の出力に従ってＰＭＯＳＦＥ
Ｔ１１１２がＯＮし、ＤＱ端子ＤＱからデータ“１”が
出力される。一方、ＤＩＯ線ＤＩＯが論理“ロウ”であ
れば、ＮＭＯＳＦＥＴ１１１４がＯＮし、ＤＱ端子ＤＱ
からデータ“０”が出力される。
ＳＤＴが論理“ロウ”になると、読出出力のときには読
出データ伝送信号ＲＤＴＰが論理“ハイ”で提供される
ので、ＤＩＯ線ＤＩＯが論理“ハイ”であればＮＡＮＤ
ゲート１１０６，１１０８の出力に従ってＰＭＯＳＦＥ
Ｔ１１１２がＯＮし、ＤＱ端子ＤＱからデータ“１”が
出力される。一方、ＤＩＯ線ＤＩＯが論理“ロウ”であ
れば、ＮＭＯＳＦＥＴ１１１４がＯＮし、ＤＱ端子ＤＱ
からデータ“０”が出力される。
【００２７】このように、ＤＩＯ線ＤＩＯの有効データ
発生と同時にＳＤＴ線ＳＤＴによる感知信号を発生し、
これにより出力駆動回路２０の動作を制御しているの
で、読出データ伝送信号ＲＤＴＰは、プリチャージ信号
ＰＲＥＣＨのディスエーブルに合わせて即座に提供する
タイミングとできる。即ち、従来のように有効データ発
生のタイミングマージンを考慮せずにすむこととなって
いる。
発生と同時にＳＤＴ線ＳＤＴによる感知信号を発生し、
これにより出力駆動回路２０の動作を制御しているの
で、読出データ伝送信号ＲＤＴＰは、プリチャージ信号
ＰＲＥＣＨのディスエーブルに合わせて即座に提供する
タイミングとできる。即ち、従来のように有効データ発
生のタイミングマージンを考慮せずにすむこととなって
いる。
【００２８】有効データが発生した後には入出力感知エ
ネーブル信号ＩＯＳＥがまず論理“ロウ”へ遷移するこ
とで、ＤＩＯ線ＤＩＯ及びＳＤＴ線ＳＤＴが出力に十分
な間論理状態を一旦維持した後、プリチャージ信号ＰＲ
ＥＣＨのエネーブルでプリチャージされる。このＳＤＴ
線ＳＤＴのプリチャージにより、出力駆動回路２０では
ＭＯＳＦＥＴ１１１２，１１１４の両方がＯＦＦして出
力はそのまま維持される。そして、次の出力待機とな
る。
ネーブル信号ＩＯＳＥがまず論理“ロウ”へ遷移するこ
とで、ＤＩＯ線ＤＩＯ及びＳＤＴ線ＳＤＴが出力に十分
な間論理状態を一旦維持した後、プリチャージ信号ＰＲ
ＥＣＨのエネーブルでプリチャージされる。このＳＤＴ
線ＳＤＴのプリチャージにより、出力駆動回路２０では
ＭＯＳＦＥＴ１１１２，１１１４の両方がＯＦＦして出
力はそのまま維持される。そして、次の出力待機とな
る。
【００２９】次に、書込関係の回路例を説明する。ま
ず、図１３には、ＩＤ１〜ＩＤ８となる入力駆動回路３
０の構成例を示している。書込データ伝送信号ＷＤＴＰ
がＮＡＮＤゲート１３０４，１３０６の一入力とされ、
そしてＤＱ端子ＤＱが、ＮＡＮＤゲート１３０４の入力
になると共にインバータ１３０２で反転してＮＡＮＤゲ
ート１３０６の入力になり、論理演算される。ＮＡＮＤ
ゲート１３０４の出力は、ＮＡＮＤゲート１３１４の一
入力となると共にＰＭＯＳＦＥＴ１３１０のゲート入力
になり、またＮＡＮＤゲート１３０６の出力は、ＮＡＮ
Ｄゲート１３１４の入力になると共にインバータ１３０
８を介してＮＭＯＳＦＥＴ１３１２のゲート入力にな
る。ＮＡＮＤゲート１３１４の出力は、ＮＭＯＳＦＥＴ
１３１６のゲート入力になっている。ソース端子に電源
電圧Ｖｃｃを受けるＰＭＯＳＦＥＴ１３１０のドレイン
端子及びソース端子が接地されたＮＭＯＳＦＥＴ１３１
２のドレイン端子がＤＩＯ線ＤＩＯに接続されており、
そしてソース端子を接地したＮＭＯＳＦＥＴ１３１６の
ドレイン端子がＳＤＴ線ＳＤＴに接続されている。即
ち、ＮＡＮＤゲート１３１４及びＮＭＯＳＦＥＴ１３１
６により、ＤＩＯ線ＤＩＯの有効データ発生を感知する
感知手段が構成されている。
ず、図１３には、ＩＤ１〜ＩＤ８となる入力駆動回路３
０の構成例を示している。書込データ伝送信号ＷＤＴＰ
がＮＡＮＤゲート１３０４，１３０６の一入力とされ、
そしてＤＱ端子ＤＱが、ＮＡＮＤゲート１３０４の入力
になると共にインバータ１３０２で反転してＮＡＮＤゲ
ート１３０６の入力になり、論理演算される。ＮＡＮＤ
ゲート１３０４の出力は、ＮＡＮＤゲート１３１４の一
入力となると共にＰＭＯＳＦＥＴ１３１０のゲート入力
になり、またＮＡＮＤゲート１３０６の出力は、ＮＡＮ
Ｄゲート１３１４の入力になると共にインバータ１３０
８を介してＮＭＯＳＦＥＴ１３１２のゲート入力にな
る。ＮＡＮＤゲート１３１４の出力は、ＮＭＯＳＦＥＴ
１３１６のゲート入力になっている。ソース端子に電源
電圧Ｖｃｃを受けるＰＭＯＳＦＥＴ１３１０のドレイン
端子及びソース端子が接地されたＮＭＯＳＦＥＴ１３１
２のドレイン端子がＤＩＯ線ＤＩＯに接続されており、
そしてソース端子を接地したＮＭＯＳＦＥＴ１３１６の
ドレイン端子がＳＤＴ線ＳＤＴに接続されている。即
ち、ＮＡＮＤゲート１３１４及びＮＭＯＳＦＥＴ１３１
６により、ＤＩＯ線ＤＩＯの有効データ発生を感知する
感知手段が構成されている。
【００３０】図１４に、ＷＤ１〜ＷＤ８となる書込駆動
回路４０の構成例を示している。ＤＩＯ線ＤＩＯは、Ｎ
ＡＮＤゲート１４０８の一入力になると共にインバータ
１４０２を介してＮＡＮＤゲート１４０６の一入力にな
る。またＳＤＴ線ＳＤＴは、インバータ１４０４を介し
てＮＡＮＤゲート１４０６，１４０８の入力になってい
る。そして、３入力形のＮＡＮＤゲート１４０６，１４
０８には、更にデータ伝送制御信号ＤＴＣＰが共通入力
されている。ＮＡＮＤゲート１４０６の出力は、ＰＭＯ
ＳＦＥＴ１４１８のゲート入力になると共にインバータ
１４１０を介してＮＭＯＳＦＥＴ１４１４のゲート入力
になり、ＮＡＮＤゲート１４０８の出力は、ＰＭＯＳＦ
ＥＴ１４１２のゲート入力になると共にインバータ１４
１６を介してＮＭＯＳＦＥＴ１４２０のゲート入力にな
る。ソース端子に電源電圧Ｖｃｃを受けるＰＭＯＳＦＥ
Ｔ１４１２のドレイン端子及びソース端子を接地したＮ
ＭＯＳＦＥＴ１４１４のドレイン端子がアレイ入出力線
ＩＯへ接続され、ソース端子に電源電圧Ｖｃｃを受ける
ＰＭＯＳＦＥＴ１４１８のドレイン端子及びソース端子
を接地したＮＭＯＳＦＥＴ１４２０のドレイン端子がア
レイ入出力線ＩＯＢへ接続される。
回路４０の構成例を示している。ＤＩＯ線ＤＩＯは、Ｎ
ＡＮＤゲート１４０８の一入力になると共にインバータ
１４０２を介してＮＡＮＤゲート１４０６の一入力にな
る。またＳＤＴ線ＳＤＴは、インバータ１４０４を介し
てＮＡＮＤゲート１４０６，１４０８の入力になってい
る。そして、３入力形のＮＡＮＤゲート１４０６，１４
０８には、更にデータ伝送制御信号ＤＴＣＰが共通入力
されている。ＮＡＮＤゲート１４０６の出力は、ＰＭＯ
ＳＦＥＴ１４１８のゲート入力になると共にインバータ
１４１０を介してＮＭＯＳＦＥＴ１４１４のゲート入力
になり、ＮＡＮＤゲート１４０８の出力は、ＰＭＯＳＦ
ＥＴ１４１２のゲート入力になると共にインバータ１４
１６を介してＮＭＯＳＦＥＴ１４２０のゲート入力にな
る。ソース端子に電源電圧Ｖｃｃを受けるＰＭＯＳＦＥ
Ｔ１４１２のドレイン端子及びソース端子を接地したＮ
ＭＯＳＦＥＴ１４１４のドレイン端子がアレイ入出力線
ＩＯへ接続され、ソース端子に電源電圧Ｖｃｃを受ける
ＰＭＯＳＦＥＴ１４１８のドレイン端子及びソース端子
を接地したＮＭＯＳＦＥＴ１４２０のドレイン端子がア
レイ入出力線ＩＯＢへ接続される。
【００３１】図１５に、データ書込時の関連信号の波形
図を示し説明する。
図を示し説明する。
【００３２】データ“１”書込の場合、ＤＱ端子ＤＱは
論理“ハイ”とされる。プリチャージ信号ＰＲＥＣＨが
論理“ハイ”へディスエーブルされ、書込データ伝送信
号ＷＤＴＰが論理“ハイ”へ遷移すると、ＤＱ端子ＤＱ
の論理状態に従うＮＡＮＤゲート１３０４，１３０６の
出力により、ＰＭＯＳＦＥＴ１３１０とＮＭＯＳＦＥＴ
１３１６がＯＮするので、ＳＤＴ線ＳＤＴは論理“ロ
ウ”へ遷移し、ＤＩＯ線ＤＩＯは論理“ハイ”を保つこ
とになる。一方、データ“０”書込でＤＱ端子ＤＱが論
理“ロウ”とされる場合は、ＮＭＯＳＦＥＴ１３１２，
１３１６のＯＮでＳＤＴ線ＳＤＴ、ＤＩＯ線ＤＩＯ共に
論理“ロウ”になる。即ち、有効データがＤＩＯ線ＤＩ
Ｏに現れると同時にＳＤＴ線ＳＤＴは論理“ロウ”へ遷
移するようになっている。
論理“ハイ”とされる。プリチャージ信号ＰＲＥＣＨが
論理“ハイ”へディスエーブルされ、書込データ伝送信
号ＷＤＴＰが論理“ハイ”へ遷移すると、ＤＱ端子ＤＱ
の論理状態に従うＮＡＮＤゲート１３０４，１３０６の
出力により、ＰＭＯＳＦＥＴ１３１０とＮＭＯＳＦＥＴ
１３１６がＯＮするので、ＳＤＴ線ＳＤＴは論理“ロ
ウ”へ遷移し、ＤＩＯ線ＤＩＯは論理“ハイ”を保つこ
とになる。一方、データ“０”書込でＤＱ端子ＤＱが論
理“ロウ”とされる場合は、ＮＭＯＳＦＥＴ１３１２，
１３１６のＯＮでＳＤＴ線ＳＤＴ、ＤＩＯ線ＤＩＯ共に
論理“ロウ”になる。即ち、有効データがＤＩＯ線ＤＩ
Ｏに現れると同時にＳＤＴ線ＳＤＴは論理“ロウ”へ遷
移するようになっている。
【００３３】図１４の書込駆動回路４０では、ＳＤＴ線
ＳＤＴが論理“ロウ”になると、書込入力のときにはデ
ータ転送制御信号ＤＴＣＰが論理“ハイ”で提供される
ので、ＤＩＯ線ＤＩＯが論理“ハイ”であればＮＡＮＤ
ゲート１４０６，１４０８の出力により、ＰＭＯＳＦＥ
Ｔ１４１２及びＮＭＯＳＦＥＴ１４２０がＯＮし、アレ
イ入出力線ＩＯは論理“ハイ”、入出力線ＩＯＢは論理
“ロウ”状態になってデータ“１”が書込まれる。一
方、ＤＩＯ線ＤＩＯが論理“ロウ”であれば、ＮＭＯＳ
ＦＥＴ１４１４及びＰＭＯＳＦＥＴ１４１８のＯＮで入
出力線ＩＯは論理“ロウ”、入出力線ＩＯＢは論理“ハ
イ”になり、データ“０”が書込まれる。
ＳＤＴが論理“ロウ”になると、書込入力のときにはデ
ータ転送制御信号ＤＴＣＰが論理“ハイ”で提供される
ので、ＤＩＯ線ＤＩＯが論理“ハイ”であればＮＡＮＤ
ゲート１４０６，１４０８の出力により、ＰＭＯＳＦＥ
Ｔ１４１２及びＮＭＯＳＦＥＴ１４２０がＯＮし、アレ
イ入出力線ＩＯは論理“ハイ”、入出力線ＩＯＢは論理
“ロウ”状態になってデータ“１”が書込まれる。一
方、ＤＩＯ線ＤＩＯが論理“ロウ”であれば、ＮＭＯＳ
ＦＥＴ１４１４及びＰＭＯＳＦＥＴ１４１８のＯＮで入
出力線ＩＯは論理“ロウ”、入出力線ＩＯＢは論理“ハ
イ”になり、データ“０”が書込まれる。
【００３４】このように、ＤＩＯ線ＤＩＯの有効データ
発生と同時にＳＤＴ線ＳＤＴによる感知信号を発生し、
これにより書込駆動回路４０の動作を制御しているの
で、データ伝送制御信号ＤＴＣＰは、プリチャージ信号
ＰＲＥＣＨのディスエーブルに合わせて即座に提供する
タイミングとできる。即ち、従来のように有効データ発
生のタイミングマージンを考慮せずにすむこととなって
いる。
発生と同時にＳＤＴ線ＳＤＴによる感知信号を発生し、
これにより書込駆動回路４０の動作を制御しているの
で、データ伝送制御信号ＤＴＣＰは、プリチャージ信号
ＰＲＥＣＨのディスエーブルに合わせて即座に提供する
タイミングとできる。即ち、従来のように有効データ発
生のタイミングマージンを考慮せずにすむこととなって
いる。
【００３５】有効データが発生した後には書込データ伝
送信号ＷＤＴＰがまず論理“ロウ”へ遷移することで、
ＤＩＯ線ＤＩＯ及びＳＤＴ線ＳＤＴが入出力線ＩＯ，Ｉ
ＯＢの電位展開に十分な間論理状態を一旦維持した後、
プリチャージ信号ＰＲＥＣＨのエネーブルでプリチャー
ジされる。このＳＤＴ線ＳＤＴのプリチャージにより、
書込駆動回路４０ではＭＯＳＦＥＴ１４１２，１４１
４，１４１８，１４２０の全部がＯＦＦし、その出力は
直前の状態が維持される。そして、次の入力待機とな
る。
送信号ＷＤＴＰがまず論理“ロウ”へ遷移することで、
ＤＩＯ線ＤＩＯ及びＳＤＴ線ＳＤＴが入出力線ＩＯ，Ｉ
ＯＢの電位展開に十分な間論理状態を一旦維持した後、
プリチャージ信号ＰＲＥＣＨのエネーブルでプリチャー
ジされる。このＳＤＴ線ＳＤＴのプリチャージにより、
書込駆動回路４０ではＭＯＳＦＥＴ１４１２，１４１
４，１４１８，１４２０の全部がＯＦＦし、その出力は
直前の状態が維持される。そして、次の入力待機とな
る。
【００３６】以上の実施形態では、ＤＩＯ線ＤＩＯをプ
リチャージするようにしているので、従来の１線形のも
のに比べ、特にＤＩＯ線駆動用のＦＥＴ５１２，７１
０，１０１８，１３１０のサイズを小さいものにするこ
とができることは容易に理解されよう。
リチャージするようにしているので、従来の１線形のも
のに比べ、特にＤＩＯ線駆動用のＦＥＴ５１２，７１
０，１０１８，１３１０のサイズを小さいものにするこ
とができることは容易に理解されよう。
【００３７】上記実施形態においては、データ出力時に
ＲＤ１〜ＲＤ８のいずれか１つでも、そしてデータ入力
時にＩＤ１〜ＩＤ８のいずれか１つでも動作すればＳＤ
Ｔ線ＳＤＴに感知信号が発生するようになっている。と
ころが、図９に示すように８個のメモリブロックＢＬＫ
１〜ＢＬＫ８でメモリが構成される場合、例えばメモリ
ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５，ＢＬＫ７から
なる奇数番目のグループと、メモリブロックＢＬＫ２，
ＢＬＫ４，ＢＬＫ６，ＢＬＫ８からなる偶数番目のグル
ープとが、グループ単位で一緒に動作するのが一般的で
ある。即ち、多数のメモリブロックを有する構成とした
メモリ装置においては、メモリブロックを１ずつ動作さ
せるのではなく、所定のグループ単位で複数同時に動作
させる方が一般的である。そこで、各グループ中で少な
くとも１つの読出駆動回路及び入力駆動回路をＳＤＴ線
ＳＤＴと接続しておけば、上記実施形態と同じ結果を得
られることになる。
ＲＤ１〜ＲＤ８のいずれか１つでも、そしてデータ入力
時にＩＤ１〜ＩＤ８のいずれか１つでも動作すればＳＤ
Ｔ線ＳＤＴに感知信号が発生するようになっている。と
ころが、図９に示すように８個のメモリブロックＢＬＫ
１〜ＢＬＫ８でメモリが構成される場合、例えばメモリ
ブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５，ＢＬＫ７から
なる奇数番目のグループと、メモリブロックＢＬＫ２，
ＢＬＫ４，ＢＬＫ６，ＢＬＫ８からなる偶数番目のグル
ープとが、グループ単位で一緒に動作するのが一般的で
ある。即ち、多数のメモリブロックを有する構成とした
メモリ装置においては、メモリブロックを１ずつ動作さ
せるのではなく、所定のグループ単位で複数同時に動作
させる方が一般的である。そこで、各グループ中で少な
くとも１つの読出駆動回路及び入力駆動回路をＳＤＴ線
ＳＤＴと接続しておけば、上記実施形態と同じ結果を得
られることになる。
【００３８】即ち、メモリブロックＢＬＫ１，ＢＬＫ
３，ＢＬＫ５，ＢＬＫ７が１グループとして動作し、メ
モリブロックＢＬＫ２，ＢＬＫ４，ＢＬＫ６，ＢＬＫ８
が１グループとして動作する場合、例えば図１６に示す
ように、ＲＤ１〜ＲＤ８のうちのＲＤ１〜ＲＤ６は図１
７に示す従来形構成の読出駆動回路５０とし、ＲＤ７，
ＲＤ８を図１０に示す読出駆動回路１０とすると共に、
ＩＤ１〜ＩＤ８のうちのＩＤ１〜ＩＤ６は図１８に示す
従来形構成の入力駆動回路６０とし、ＩＤ７，ＩＤ８を
図１３に示す入力駆動回路３０とすることも可能であ
る。この場合には、ＳＤＴ線ＳＤＴを駆動するためのト
ランジスタ数を削減できるので、より高集積化に有利と
なる。
３，ＢＬＫ５，ＢＬＫ７が１グループとして動作し、メ
モリブロックＢＬＫ２，ＢＬＫ４，ＢＬＫ６，ＢＬＫ８
が１グループとして動作する場合、例えば図１６に示す
ように、ＲＤ１〜ＲＤ８のうちのＲＤ１〜ＲＤ６は図１
７に示す従来形構成の読出駆動回路５０とし、ＲＤ７，
ＲＤ８を図１０に示す読出駆動回路１０とすると共に、
ＩＤ１〜ＩＤ８のうちのＩＤ１〜ＩＤ６は図１８に示す
従来形構成の入力駆動回路６０とし、ＩＤ７，ＩＤ８を
図１３に示す入力駆動回路３０とすることも可能であ
る。この場合には、ＳＤＴ線ＳＤＴを駆動するためのト
ランジスタ数を削減できるので、より高集積化に有利と
なる。
【００３９】以上、本発明の実施形態について説明した
が、この実施形態に限らずその他にも多様な実施形態が
可能であることは勿論である。
が、この実施形態に限らずその他にも多様な実施形態が
可能であることは勿論である。
【００４０】
【発明の効果】以上述べてきたように本発明によれば、
１線形のＤＩＯ線方式で線数を少なくすませながら、且
つ制御信号にタイミングマージンの制限をなくすことが
できるので、集積性に優れると共に高速アクセスを可能
とした半導体メモリ装置を提供することができるように
なる。
１線形のＤＩＯ線方式で線数を少なくすませながら、且
つ制御信号にタイミングマージンの制限をなくすことが
できるので、集積性に優れると共に高速アクセスを可能
とした半導体メモリ装置を提供することができるように
なる。
【図１】従来における読出駆動回路の一例を示す回路
図。
図。
【図２】従来における出力駆動回路の一例を示す回路
図。
図。
【図３】従来における入力駆動回路の一例を示す回路
図。
図。
【図４】従来における書込駆動回路の一例を示す回路
図。
図。
【図５】従来における読出駆動回路の他の例を示す回路
図。
図。
【図６】従来における出力駆動回路の他の例を示す回路
図。
図。
【図７】従来における入力駆動回路の他の例を示す回路
図。
図。
【図８】従来における書込駆動回路の他の例を示す回路
図。
図。
【図９】本発明に係るメモリ装置の実施形態を示す要部
ブロック図。
ブロック図。
【図１０】本発明に係る読出駆動回路の構成例を示す回
路図。
路図。
【図１１】本発明に係る出力駆動回路の構成例を示す回
路図。
路図。
【図１２】図１０及び図１１の回路を用いた場合の読出
タイミングを説明する信号波形図。
タイミングを説明する信号波形図。
【図１３】本発明に係る入力駆動回路の構成例を示す回
路図。
路図。
【図１４】本発明に係る書込駆動回路の構成例を示す回
路図。
路図。
【図１５】図１３及び図１４の回路を用いた場合の書込
タイミングを説明する信号波形図。
タイミングを説明する信号波形図。
【図１６】本発明に係るメモリ装置の他の実施形態を示
す要部ブロック図。
す要部ブロック図。
【図１７】図１６中の読出駆動回路５０の構成例を示す
回路図。
回路図。
【図１８】図１６中の入力駆動回路６０の構成例を示す
回路図。
回路図。
ＳＤＴ 感知信号線 ＤＩＯ データ入出力線 １０ 読出駆動回路 ２０ 出力駆動回路 ３０ 入力駆動回路 ４０ 書込駆動回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (5)
- 【請求項１】 メモリセルアレイからのアレイ入出力線
に読出されるデータに従いデータ入出力線を駆動する駆
動トランジスタを備えた読出駆動回路と、プリチャージ
信号に従い前記データ入出力線をプリチャージするプリ
チャージトランジスタと、前記読出駆動回路から前記デ
ータ入出力線に伝送されたデータを外部出力用のデータ
入出力端子へ出力する出力駆動回路と、をもつ１線形の
データ入出力線方式とされた半導体メモリ装置のデータ
入出力感知回路において、 前記アレイ入出力線に読出されるデータに従い感知信号
線を駆動する感知信号駆動トランジスタからなる感知手
段を前記読出駆動回路に備えるとともに前記プリチャー
ジ信号に従い前記感知信号線をプリチャージする感知信
号プリチャージトランジスタを設け、前記出力駆動回路
が、前記感知信号線に応じて前記データ入出力線のデー
タを入力するようになっていることを特徴とするデータ
入出力感知回路。 - 【請求項２】 データ入出力端子に入力されるデータに
従いデータ入出力線を駆動する駆動トランジスタを備え
た入力駆動回路と、プリチャージ信号に従い前記データ
入出力線をプリチャージするプリチャージトランジスタ
と、前記入力駆動回路から前記データ入出力線に伝送さ
れたデータをメモリセルアレイへのアレイ入出力線に伝
送する書込駆動回路と、をもつ１線形のデータ入出力線
方式とされた半導体メモリ装置のデータ入出力感知回路
において、 前記データ入出力端子に入力されるデータに従い感知信
号線を駆動する感知信号駆動トランジスタからなる感知
手段を前記入力駆動回路に備えるとともに前記プリチャ
ージ信号に従い前記感知信号線をプリチャージする感知
信号プリチャージトランジスタを設け、前記書込駆動回
路が、前記感知信号線に応じて前記データ入出力線のデ
ータを入力するようになっていることを特徴とするデー
タ入出力感知回路。 - 【請求項３】 アレイ入出力線に読出されるデータに従
いデータ入出力線を駆動する駆動トランジスタを備えた
読出駆動回路と、プリチャージ信号に従い前記データ入
出力線をプリチャージするプリチャージトランジスタ
と、前記読出駆動回路から前記データ入出力線に伝送さ
れたデータを外部出力用のデータ入出力端子へ出力する
出力駆動回路と、をもつ１線形のデータ入出力線方式と
され、メモリブロックごとに設けられた前記アレイ入出
力線にそれぞれ設置される半導体メモリ装置のデータ入
出力感知回路において、 所定のグループ単位でアクセスされる前記メモリブロッ
クのそのグループ１つにつき少なくとも１つの前記読出
駆動回路に、前記アレイ入出力線に読出されるデータに
従い感知信号線を駆動する感知信号駆動トランジスタか
らなる感知手段を備えるとともに、前記プリチャージ信
号に従い前記感知信号線をプリチャージする感知信号プ
リチャージトランジスタを設け、そして前記出力駆動回
路が、前記グループごとに対応する前記感知信号線に応
じて前記データ入出力線のデータを入力するようになっ
ていることを特徴とするデータ入出力感知回路。 - 【請求項４】 データ入出力端子に入力されるデータに
従いデータ入出力線を駆動する駆動トランジスタを備え
た入力駆動回路と、プリチャージ信号に従い前記データ
入出力線をプリチャージするプリチャージトランジスタ
と、前記入力駆動回路から前記データ入出力線に伝送さ
れたデータをアレイ入出力線に伝送する書込駆動回路
と、をもつ１線形のデータ入出力線方式とされ、メモリ
ブロックごとに設けられた前記アレイ入出力線にそれぞ
れ設置される半導体メモリ装置のデータ入出力感知回路
において、 所定のグループ単位でアクセスされる前記メモリブロッ
クのそのグループ１つにつき少なくとも１つの前記入力
駆動回路に、前記データ入出力端子に入力されるデータ
に従い感知信号線を駆動する感知信号駆動トランジスタ
からなる感知手段を備えるとともに、前記プリチャージ
信号に従い前記感知信号線をプリチャージする感知信号
プリチャージトランジスタを設け、そして前記書込駆動
回路が、前記グループごとに対応する前記感知信号線に
応じて前記データ入出力線のデータを入力するようにな
っていることを特徴とするデータ入出力感知回路。 - 【請求項５】 メモリブロックごとのアレイ入出力線に
それぞれ接続された読出駆動回路及び書込駆動回路と、
外部出力用のデータ入出力端子にそれぞれ接続された出
力駆動回路及び入力駆動回路と、を備え、これら回路の
間を１線形のデータ入出力線で接続するようにした半導
体メモリ装置のデータ入出力感知回路において、 所定のグループ単位でアクセスされる前記メモリブロッ
クのそのグループ１つにつき少なくとも１つの前記読出
駆動回路及び入力駆動回路に、前記データ入出力線の有
効データ発生を感知して感知信号を発生する感知手段を
備え、前記出力駆動回路及び書込駆動回路が、前記グル
ープごとに対応する前記感知信号に応じて前記データ入
出力線のデータを入力するようになっていることを特徴
とするデータ入出力感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035014A KR0151443B1 (ko) | 1994-12-19 | 1994-12-19 | 메모리장치의 데이터 입출력 감지회로 |
| KR1994P35014 | 1994-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235869A JPH08235869A (ja) | 1996-09-13 |
| JP3103757B2 true JP3103757B2 (ja) | 2000-10-30 |
Family
ID=19402159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07322780A Expired - Fee Related JP3103757B2 (ja) | 1994-12-19 | 1995-12-12 | 半導体メモリ装置のデータ入出力感知回路 |
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|---|---|
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| KR (1) | KR0151443B1 (ja) |
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|---|---|---|---|---|
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| JPH10334663A (ja) * | 1997-05-30 | 1998-12-18 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| US5933375A (en) * | 1997-09-17 | 1999-08-03 | Mitsubishi Semiconductor America, Inc. | Main amplifier with fast output disablement |
| US5933371A (en) * | 1998-06-26 | 1999-08-03 | Kabushiki Kaisha Toshiba | Write amplifier for use in semiconductor memory device |
| KR100289341B1 (ko) * | 1998-12-30 | 2001-05-02 | 윤종용 | 반도체 메모리 장치의 어드레스 천이 검출 회로 |
| US6366130B1 (en) * | 1999-02-17 | 2002-04-02 | Elbrus International Limited | High speed low power data transfer scheme |
| JP2001143471A (ja) | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置 |
| JP2004247566A (ja) * | 2003-02-14 | 2004-09-02 | Ricoh Co Ltd | 半導体記憶装置 |
| KR100670709B1 (ko) * | 2004-11-01 | 2007-01-17 | 주식회사 하이닉스반도체 | 저전력 파워 소모를 갖는 반도체메모리소자 |
| KR100837801B1 (ko) * | 2006-06-29 | 2008-06-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH02838U (ja) * | 1988-01-19 | 1990-01-05 | ||
| JPH02177090A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
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-
1994
- 1994-12-19 KR KR1019940035014A patent/KR0151443B1/ko not_active IP Right Cessation
-
1995
- 1995-11-30 US US08/565,292 patent/US5598371A/en not_active Expired - Lifetime
- 1995-12-12 JP JP07322780A patent/JP3103757B2/ja not_active Expired - Fee Related
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|---|---|
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| US5598371A (en) | 1997-01-28 |
| JPH08235869A (ja) | 1996-09-13 |
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