JP4558032B2 - アナログ−デジタル変換回路 - Google Patents

Description

本発明は、アナログ−デジタル変換回路に関する。本発明は特に、サイクリックＡＤ変換器の技術に関する。

近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、アナログ−デジタル変換回路（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の一形態として、サイクリックＡＤ変換器が知られている（例えば、特許文献１参照。）。
特開平１１−１４５８３０号公報 （全文、第１図）

上記のサイクリックＡＤ変換器は、多段パイプライン型のＡＤ変換器と比べて構成する素子数が少ないので回路面積を抑えられる点で有利である。しかしながら、回路面積を小さくすること変換処理速度を向上させることがトレードオフの関係にあるのが通常であり、これらを両立できるような構成の効率化および電力消費の効率化がサイクリックＡＤ変換器における課題となっている。 本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器による処理を効率化させる点にある。

上記課題を解決するために、本発明のある態様のアナログ−デジタル変換回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第１ＡＤ変換部と、第１ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値と第１ＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力を第１ＡＤ変換部へ循環させる循環経路と、循環経路上で第１ＡＤ変換部への循環をオンまたはオフするスイッチと、増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第２ＡＤ変換部と、増幅部の出力を循環経路から第２ＡＤ変換部へ分岐させる分岐経路と、スイッチのオンとオフを制御する制御部と、を有する。制御部は、スイッチのオンとオフを定期的に切り替えることにより、ｎ回循環させる間に第１ＡＤ変換部および第２ＡＤ変換部による変換回数が（ｎ＋１）回となるよう制御する。

このアナログ−デジタル変換回路は、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。特に、いわゆるサブＡＤ変換部を複数設けており、変換処理速度が向上している。例えば、一つの入力電圧に対して変換を２回循環させる場合、その間に３回の変換を処理できるので１．５倍の速度向上を実現できる。なお、ここでいうアナログ−デジタル変換回路を２ユニット設けるとともに、一つの第２ＡＤ変換部を共用させてもよい。この場合、アナログ−デジタル変換回路のユニットごとに処理タイミングをずらすことにより、第２ＡＤ変換部を各ユニットで交互に利用してもよい。「増幅部」は、１倍の増幅率をもつサンプルホールド回路を含んでもよい。

本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第１ＡＤ変換部と、第１ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値と第１ＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力を第１ＡＤ変換部へ循環させる循環経路と、
循環経路上で第１ＡＤ変換部への循環をオンまたはオフする第１のスイッチと、増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第２ＡＤ変換部と、増幅部の出力を循環経路から第２ＡＤ変換部へ分岐させる分岐経路と、分岐経路上で第２ＡＤ変換部への入力をオンまたはオフする第２のスイッチと、第１のスイッチおよび第２のスイッチのオンとオフを制御する制御部と、を有する。制御部は、第１のスイッチおよび第２のスイッチのうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替えることにより、ｎ回循環させる間に第１ＡＤ変換部および第２ＡＤ変換部による変換回数が（ｎ＋１）回となるよう制御する。

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。本態様においても、一つの入力電圧に対して変換を２回循環させる間に３回の変換を処理できるので１．５倍の速度向上を実現できる。なお、ここでいうアナログ−デジタル変換回路を２ユニット設けるとともに、一つの第２ＡＤ変換部を共用させてもよい。この場合、アナログ−デジタル変換回路のユニットごとに処理タイミングをずらすことにより、第２ＡＤ変換部を各ユニットで交互に利用してもよい。「増幅部」は、１倍の増幅率をもつサンプルホールド回路を含んでもよい。

本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換するＡＤ変換部と、ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値とＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力をＡＤ変換部へ循環させる循環経路と、循環経路上でＡＤ変換部への循環をオンまたはオフするスイッチと、スイッチのオンとオフおよびＡＤ変換部に印加するクロックを制御する制御部と、を有する。制御部は、循環をｎ回繰り返すようスイッチのオンとオフを制御するとともに、ｎ回循環させる間にＡＤ変換部に対して（ｎ＋１）回変換させるようクロックを制御する。

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。特に、構成する素子の制御を変えるだけで変換処理速度を改善している。その結果、本態様においても２回循環させる間に３回の変換を処理できるので１．５倍の速度向上を実現できる。

本発明のさらに別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第１ＡＤ変換部と、第１ＡＤ変換部から出力されるデジタル値をアナログ値に変換する第１ＤＡ変換部と、第１ＤＡ変換部から出力されるアナログ値と第１ＡＤ変換部に入力されたアナログ値との差を出力する第１減算部と、第１減算部の出力を増幅する第１増幅部と、第１増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第２ＡＤ変換部と、第２ＡＤ変換部から出力されるデジタル値をアナログ値に変換する第２ＤＡ変換部と、第２ＤＡ変換部から出力されるアナログ値と第２ＡＤ変換部に入力されたアナログ値との差を出力する第２減算部と、第２減算部の出力を増幅する第２増幅部と、第２増幅部の出力を第１ＡＤ変換部へ循環させる第１循環経路と、第２増幅部の出力を第２ＡＤ変換部へ循環させる第２循環経路と、第１循環経路上で第１ＡＤ変換部への循環をオンまたはオフする第１のスイッチと、第２循環経路上で第２ＡＤ変換部への循環をオンまたはオフする第２のスイッチと、第１のスイッチおよび第２のスイッチのオンとオフを制御する制御部と、を有する。制御部は、第１のスイッチと第２のスイッチのうち一方をオンするときに他方をオフし、定期的にそのオンとオフを切り替えることにより、第１ＡＤ変換部による変換と第２ＡＤ変換部による変換とを並行して実行させる。

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加え
たＡＤ変換器である。特に、サブＡＤ変換部を複数設けることにより変換処理速度を向上させている。その結果、本態様においては２回循環させる間に４回の変換を処理できるので２倍の速度向上を実現できる。

本発明のさらに別の態様もまたアナログ−デジタル変換回路である。入力されたアナログ値を所定ビット数のデジタル値へ変換するＡＤ変換部と、ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値とＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力をＡＤ変換部へ循環させる循環経路と、増幅部へ電圧を供給する経路上に設けられたスイッチと、スイッチのオンオフを制御する制御部と、を有する。制御部は、循環の回数が所定回数に達したときのＡＤ変換部による変換時にスイッチをオフにして増幅部の動作を停止させる。

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。特に、循環中に一時的に動作していない構成に供給する電力を遮断することにより、消費電力を低減させることができる。なお、増幅器への電圧供給を遮断する代わりに、ＤＡ変換部をはじめとする他の構成への電圧供給を遮断する制御としてもよい。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、サイクリックＡＤ変換器に含まれる各構成の利用効率を向上させることができる。

（第１実施形態）
図１は、本実施形態のＡＤ変換器を一部に含む画像処理回路の基本的な構成を示す。ＣＣＤ（Charge Coupled Device）１５は、被写体からの光を取り込んで電気信号に変換し
、これをワンチップＬＳＩ（Large Scale Integration）１０へ入力する。ワンチップＬ
ＳＩ１０には、ＡＧＣ（Auto Gain Control）１７、ＡＤ変換器２０、ＤＳＰ（Digital Signal Processor）１６が内蔵されている。ＡＧＣ１７はＣＣＤ１５から受け取る電気信
号を増幅し、ＡＤ変換器２０は増幅されたアナログ信号をデジタル信号に変換し、ＤＳＰ１６は変換されたデジタル信号に圧縮などの処理を施す。ワンチップＬＳＩ１０に内蔵された各構成は所定の電圧電源から電力供給される。

ＡＤ変換器２０は、いわゆるサイクリックＡＤ変換器であり、多段パイプライン型のＡＤ変換器と比べて回路面積が小さい。また本実施形態においては、従来のサイクリックＡＤ変換器と比べてＡＤ変換の処理速度も改善されている。

図２は、第１実施形態のＡＤ変換器の構成を示す。第１ＡＤ変換部３２は、入力電圧のアナログ値を所定ビット数のデジタル値へ変換し、ＤＡ変換部３４およびデジタル出力回路４８へ出力する。ＤＡ変換部３４は、入力されたデジタル値をアナログ値に変換する。第１増幅部３６は、入力電圧をサンプリングするサンプルホールド回路であり、その増幅率は２倍である。減算部３８は、ＤＡ変換部３４から出力されるアナログ値と、第１ＡＤ変換部３２に入力され第１増幅部３６にサンプリングされたアナログ値との差を出力する。第２増幅部４０は、減算部３８の出力を増幅する。増幅率は４倍である。

循環経路４２は、第２増幅部４０の出力を第１ＡＤ変換部３２へ循環させる経路であり
、一端が第１スイッチＳＷ１１と第１ＡＤ変換部３２の間に接続される。第２スイッチＳＷ１２（請求項１における「スイッチ」または請求項２における「第１のスイッチ」に相当する。）は循環経路４２上に設けられ、オンされたときに第２増幅部４０の出力を第１ＡＤ変換部３２へ循環させ、オフされたときにその循環を遮断する。

分岐経路４４は、第２増幅部４０の出力を循環経路４２から第２ＡＤ変換部４６へ分岐させる経路であり、循環経路４２側の一端が第２スイッチＳＷ１２と第２増幅部４０の間に接続される。第２ＡＤ変換部４６は、第２増幅部４０の出力であるアナログ値を所定ビット数のデジタル値に変換する。第３スイッチＳＷ１３（請求項２における「第２のスイッチ」に相当する。）は分岐経路４４上に設けられ、オンされたときに第２増幅部４０の出力を第２ＡＤ変換部４６へ入力し、オフされたときにその入力を遮断する。なお、本実施形態では分岐経路４４上に第３スイッチＳＷ１３が設けられた構成を説明するが、変形例においては分岐経路４４上に第３スイッチＳＷ１３が設けられておらず、第２増幅部４０の出力と第２ＡＤ変換部４６の入力がスイッチを介さずに接続された構成であってもよい。その場合、第２スイッチＳＷ１２のオンオフにかかわらず第２ＡＤ変換部４６を動作させ続けるとともに、第２ＡＤ変換部４６の出力であるデジタルデータのうち有効な部分のみをデジタル出力回路４８が取得する構成としてもよい。

制御部１９は、第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０などの各構成へ印加するクロック信号ＣＬＫを生成する。また、制御部１９は第１スイッチＳＷ１１、第２スイッチＳＷ１２、および第３スイッチＳＷ１３へ印加するスイッチ制御信号ＳＷを生成する。制御部１９は、第２スイッチＳＷ１２および第３スイッチＳＷ１３のうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替える。

以上の構成によって以下の通り動作する。まず、第１スイッチＳＷ１１がオンされたときに入力電圧Ｖｉｎが第１ＡＤ変換部３２および第１増幅部３６に入力される。第１ＡＤ変換部３２は、入力電圧Ｖｉｎを４ビットのデジタル値に変換する。変換された値は減算部３８によって元の入力電圧Ｖｉｎから差し引かれる。以上が循環１巡目の動作である。

減算部３８の出力は第２増幅部４０によって増幅される。このとき、第１スイッチＳＷ１１および第３スイッチＳＷ１３はオフされ、第２スイッチＳＷ１２がオンされる。第２増幅部４０の出力は循環経路４２を通じて第１ＡＤ変換部３２および第１増幅部３６へフィードバックされる。第１ＡＤ変換部３２は、入力値を３ビットのデジタル値に変換する。その変換した値に相当するアナログ値は減算部３８によって元の入力値から差し引かれる。以上が循環２巡目の動作である。

減算部３８の出力は第２増幅部４０によって増幅される。このとき、第２スイッチＳＷ１２がオフされるとともに、第１スイッチＳＷ１１および第３スイッチＳＷ１３がオンされる。第２増幅部４０の出力としてのアナログ値は分岐経路４４を通じて第２ＡＤ変換部４６に入力され、第２ＡＤ変換部４６はその入力値を３ビットのデジタル値に変換する。こうして上位から段階的にＡＤ変換された４ビット、３ビット、３ビットの各デジタル値は、デジタル出力回路４８によって１０ビットのデジタル値Ｄｏｕｔに整形されて出力される。一方、第２ＡＤ変換部４６の変換と並行して、第１ＡＤ変換部３２には次の入力電圧Ｖｉｎが入力され、これを第１ＡＤ変換部３２が４ビットのデジタル値に変換する。このように、以上の動作は最初の入力電圧Ｖｉｎについては３巡目の動作に相当するが、次の入力電圧Ｖｉｎについては１巡目の動作となる。したがって、全体としては２回循環する間に３回のＡＤ変換が実行され、その間に１０ビットのデジタル値が生成される。すなわち、ｎ回循環させる間に（ｎ＋１）回のＡＤ変換回数を処理させることができる。従来は２回循環させて２回のＡＤ変換しか処理できなかったが、本実施形態によれば３回のＡ
Ｄ変換を処理できるので、全体として動作速度が１．５倍に高速化される。

図３は、第１実施形態における制御部による制御内容を示すタイムチャートである。スイッチ制御信号ＳＷは、その周期がクロック信号ＣＬＫの周期の２倍であり、立ち上がりおよび立ち下がりがクロック信号ＣＬＫの立ち上がりと同期する。第１スイッチＳＷ１１および第３スイッチＳＷ１３は、スイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ１２は、スイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。

第１増幅部３６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２増幅部４０はクロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第１ＡＤ変換部３２および第２ＡＤ変換部４６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ＤＡ変換部３４は、クロック信号ＣＬＫがハイのときにＤＡ変換を実行し、ローのときは不定である。

循環１巡目において、第１スイッチＳＷ１１および第３スイッチＳＷ１３がオンされ、第２スイッチＳＷ１２がオフされる。このとき、入力電圧Ｖｉｎが第１増幅部３６によってサンプリングされるとともに、第１ＡＤ変換部３２によりＡＤ変換される。この変換は、変換結果のデジタル値が１０ビットのうち上位４ビットに相当する１回目のＡＤ変換である（図において「（１）」と示す。）。これと並行して一つ前の入力電圧について第２ＡＤ変換部４６によりＡＤ変換が実行される。この変換は、変換結果のデジタル値が１０ビットのうち下位３ビットに相当する３回目のＡＤ変換である（図において「（３）」と示す。）。

循環２巡目において、第１スイッチＳＷ１１および第３スイッチＳＷ１３がオフされ、第２スイッチＳＷ１２がオンされる。このとき、減算部３８の出力は第２増幅部４０によって増幅され、第１ＡＤ変換部３２にフィードバックされると、第１ＡＤ変換部３２によりＡＤ変換される。この変換は、変換結果のデジタル値が１０ビットのうち中間の３ビットに相当する２回目のＡＤ変換である（図において「（２）」と示す。）。その出力は、次の入力電圧Ｖｉｎについての１巡目に第２増幅部４０によって増幅され、第２ＡＤ変換部４６によってさらに３回目のＡＤ変換がなされる。このような１巡目と２巡目の動作が交互に繰り返される。

本実施形態によれば、従来のサイクリックＡＤ変換器に第２ＡＤ変換部４６のようなＡＤ変換回路を一つ追加することによって全体の変換速度を１．５倍に高めることができる。この第２ＡＤ変換部４６は、ＡＤ変換器２０の周辺で一時的に利用されていないＡＤ変換回路を転用する形で追加されてもよい。
（第２実施形態）
本実施形態においては、第１実施形態のＡＤ変換器２０に相当するサイクリックＡＤ変換器を複数ユニット設け、第２ＡＤ変換部４６に相当する一つのＡＤ変換部を複数のサイクリックＡＤ変換器で共用する点で第１実施形態と異なる。以下、第１実施形態との相違点を中心に説明する。

図４は、第２実施形態のＡＤ変換器の構成を示す。本実施形態のＡＤ変換器２０は、第１変換ユニット１００と第２変換ユニット１０２を有する。第１変換ユニット１００の第１ＡＤ変換部７０、第１ＤＡ変換部７２、第１増幅部７４、第１減算部７６、および第２増幅部７８と、第２変換ユニット１０２の第２ＡＤ変換部８０、第２ＤＡ変換部８２、第３増幅部８４、第２減算部８６、および第４増幅部８８は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０と同様
の構成である。第１変換ユニット１００の第１スイッチＳＷ１４１、第２スイッチＳＷ１４２、および第３スイッチＳＷ１４３と、第２変換ユニット１０２の第４スイッチＳＷ１４４、第５スイッチＳＷ１４５、および第６スイッチＳＷ１４６は、それぞれ第１実施形態の第１スイッチＳＷ１１、第２スイッチＳＷ１２、および第３スイッチＳＷ１３と同様の構成である。第１変換ユニット１００の第１循環経路１１０および第１分岐経路１１２と、第２変換ユニット１０２の第２循環経路１１４および第２分岐経路１１６は、それぞれ第１実施形態の循環経路４２および分岐経路４４と同様の構成である。

第１デジタル出力回路９２および第２デジタル出力回路９４は、それぞれ第１実施形態のデジタル出力回路４８と同様の構成である。第３ＡＤ変換部９０および制御部１９は、それぞれ第１実施形態の第２ＡＤ変換部４６および制御部１９と同様の構成である。ただし、第３ＡＤ変換部９０は、第１変換ユニット１００と第２変換ユニット１０２とで交互に利用される。そのため、第３スイッチＳＷ１４３がオンのときは第６スイッチＳＷ１４６がオフ、第３スイッチＳＷ１４３がオフのときは第６スイッチＳＷ１４６がオンになるよう制御される。すなわち、第１変換ユニット１００と第２変換ユニット１０２の処理は１巡ずれた形に制御される。

図５は、第２実施形態における制御部による制御内容を示すタイムチャートである。第１変換ユニット１００および第２変換ユニット１０２における処理順序は、それぞれ第１実施形態のＡＤ変換器２０における処理順序と同様である。ただし、第１変換ユニット１００で１巡目の処理をする間に第２変換ユニット１０２で２巡目の処理をするように、処理タイミングが１巡分ずれている点で異なる。したがって、第３スイッチＳＷ１４３と第６スイッチＳＷ１４６の双方がオンまたはオフとなることはなく、第３ＡＤ変換部９０を第１変換ユニット１００と第２変換ユニット１０２で共用できる。クロック信号ＣＬＫとスイッチ制御信号ＳＷの周期および同期タイミングは第１実施形態と同様である。

第１スイッチＳＷ１４１および第３スイッチＳＷ１４３はスイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ１４２はスイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。一方、第４スイッチＳＷ１４４および第６スイッチＳＷ１４６はスイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。第５スイッチＳＷ１４５はスイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。

本実施形態によれば、第３ＡＤ変換部９０を第１変換ユニット１００と第２変換ユニット１０２で共用することにより、構成要素の利用効率を高めることができる。すなわち、第１実施形態の第２ＡＤ変換部４６には２巡に１回ずつＡＤ変換を処理させたのに対し、第３ＡＤ変換部９０には１巡に１回ずつＡＤ変換を処理させることができ、ＡＤ変換部を無駄なく利用できる。
（第３実施形態）
本実施形態のＡＤ変換器２０は、内部に設けられるＡＤ変換部が一つだけである点と、そのＡＤ変換部の処理速度が可変である点で他の実施形態のＡＤ変換器２０と異なる。

図６は、第３実施形態のＡＤ変換器の構成を示す。ＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。第１スイッチＳＷ２１、第２スイッチＳＷ２２（請求項３における「スイッチ」に相当する。）、循環経路４２、およびデジタル出力回路４８は、それぞれ第１実施形態の第１スイッチＳＷ１１、第２スイッチＳＷ１２、循環経路４２、およびデジタル出力回路４８と同様の構成である。

制御部１９は、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０などの各構成へ印加する第１クロック信号ＣＬＫ１を生成する。また、制御部１９は、ＤＡ変換部３４へ印加する第２クロック信号ＣＬＫ２を生成する。さらに制御部１９は第１スイッチＳＷ２１および第２スイッチＳＷ２２へ印加するスイッチ制御信号ＳＷを生成してそれらのオンとオフを制御する。

以上の構成によって以下の通り動作する。まず、第１スイッチＳＷ２１がオンされたときに入力電圧ＶｉｎがＡＤ変換部３０および第１増幅部３６に入力される。ＡＤ変換部３０は、入力電圧Ｖｉｎを４ビットのデジタル値に変換する。このとき、制御部１９は第２クロック信号ＣＬＫ２の周波数を３倍に高める。これにより、ＡＤ変換部３０によるＡＤ変換処理の時間は、第１実施形態の第１ＡＤ変換部３２によるＡＤ変換処理時間の１／３となる。このＡＤ変換が終わるときに第１スイッチＳＷ２１はオフされ、第２スイッチＳＷ２２はオンされる。変換された値は減算部３８によって元の入力電圧Ｖｉｎから差し引かれる。以上が１巡目の動作であり、１巡目が終わるタイミングで第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１と同じ周波数に戻される。

減算部３８の出力は第２増幅部４０によって増幅される。このとき、第１スイッチＳＷ２１はオフのままで、第２スイッチＳＷ２２はオンのままにされる。第２増幅部４０の出力は循環経路４２を通じて第１ＡＤ変換部３２および第１増幅部３６へフィードバックされる。第１ＡＤ変換部３２は、入力値を３ビットのデジタル値に変換する。その変換した値に相当するアナログ値は減算部３８によって元の入力値から差し引かれる。以上が２巡目の動作である。

減算部３８の出力は第２増幅部４０によって増幅される。その間に、第１スイッチＳＷ２１がオンされ、第２スイッチＳＷ２２がオフされる。よって、ＡＤ変換部３０および第１増幅部３６には次の入力電圧Ｖｉｎが入力され、第２クロック信号ＣＬＫ２の周波数も３倍に引き上げられる。ＡＤ変換部３０による４ビットのＡＤ変換処理が終わるタイミングで第１スイッチＳＷ２１はオフされ、第２スイッチＳＷ２２はオンされる。よって、ＡＤ変換部３０には第２増幅部４０の出力が入力され、ＡＤ変換部３０による３ビットのＡＤ変換が実行される。こうして上位から段階的にＡＤ変換された４ビット、３ビット、３ビットの各デジタル値は、デジタル出力回路４８によって１０ビットのデジタル値Ｄｏｕｔに整形されて出力される。以上の動作は最初の入力電圧Ｖｉｎについては３巡目の動作に相当するが、次の入力電圧Ｖｉｎについては１巡目の動作となる。すなわち、循環１回の間にＡＤ変換部３０によって２回のＡＤ変換が処理される。したがって、全体としては２回循環する間に３回のＡＤ変換が実行され、その間に１０ビットのデジタル値が生成される。一般化すると、ｎ回循環させる間に（ｎ＋１）回のＡＤ変換回数を処理させることができる。従来は２回循環させて２回のＡＤ変換しか処理できなかったが、本実施形態によれば３回のＡＤ変換を処理できるので、全体として動作速度が１．５倍に高速化される。

図７は、第３実施形態における制御部による制御内容を示すタイムチャートである。第２クロック信号ＣＬＫ２の周期は可変であり、第１クロック信号ＣＬＫ１と周期が等しい期間と第１クロック信号ＣＬＫ１の１／３の周期となる期間とが繰り返される。基本的には第１クロック信号ＣＬＫ１がハイのときに第２クロック信号ＣＬＫ２がローとなり、第１クロック信号ＣＬＫ１がローのときに第２クロック信号ＣＬＫ２がハイとなる。ただし、第１クロック信号ＣＬＫ１の２周期に１回、第１クロック信号ＣＬＫ１がローとなっている間に、第２クロック信号ＣＬＫ２の周期が１／３となって、順次ハイ、ロー、ハイになる。

スイッチ制御信号ＳＷの周期は、第１クロック信号ＣＬＫ１の周期の２倍であり、スイ
ッチ制御信号ＳＷがハイになる期間は第１クロック信号ＣＬＫ１がハイになる期間の２／３である。スイッチ制御信号ＳＷが立ち下がるタイミングは、第２クロック信号ＣＬＫ２の周期が１／３となる期間における１回目の立ち下がりタイミングと同期する。

第１スイッチＳＷ２１はスイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ２２はスイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。第１増幅部３６は第１クロック信号ＣＬＫ１がハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２増幅部４０は、基本的には第２クロック信号ＣＬＫ２の立ち下がりでアンプ動作を実行し、立ち上がりでオートゼロ動作を実行する。ただし、第２クロック信号ＣＬＫ２の周期が１／３のときの１回目の立ち上がりと立ち下がりは第２増幅部４０に印加されない。ＡＤ変換部３０は、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作を実行し、ハイのときにＡＤ変換を実行する。ＤＡ変換部３４は、第１クロック信号ＣＬＫ１がハイのときにＤＡ変換を実行し、ローのときは不定である。

本実施形態によれば、ＡＤ変換部３０の処理速度を一時的に速めることにより、従来３回の循環で処理されていたＡＤ変換を２回の循環で処理でき、変換速度を１．５倍に高めることができる。
（第４実施形態）
本実施形態の構成は、主にＤＡ変換部、増幅部、減算部の個数が多い点で他の実施形態と異なる。全体のＡＤ変換処理の速度は従来の２倍となる。

図８は、第４実施形態のＡＤ変換器の構成を示す。第１ＡＤ変換部３２、第１ＤＡ変換部５０、第１増幅部５４、第１減算部６０、および第２増幅部５６は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。ただし、第１増幅部５４の増幅率は１倍で、第２増幅部５６の増幅率は２倍である。

第２ＡＤ変換部４９、第２ＤＡ変換部５２、第３増幅部５８、第２減算部６２、および第４増幅部６４もまた、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。ただし、第３増幅部５８の増幅率は２倍で、第４増幅部６４の増幅率も２倍である。

制御部１９およびデジタル出力回路４８は、それぞれ第１実施形態の制御部１９およびデジタル出力回路４８と同様の構成である。第１スイッチＳＷ１３１および第３スイッチＳＷ１３３は、それぞれ第１実施形態の第１スイッチＳＷ１１と同様の構成である。第１循環経路４５、第２循環経路４７、第２スイッチＳＷ１３２（請求項４における「第１のスイッチ」に相当する。）、および第４スイッチＳＷ１３４（請求項４における「第２のスイッチ」に相当する。）は、それぞれ第１実施形態の循環経路４２、分岐経路４４、第２スイッチＳＷ１２、および第３スイッチＳＷ１３に相当する構成である。ただし、第１循環経路４５は第４増幅部６４の出力を第１ＡＤ変換部３２へ循環させる経路であり、第２循環経路４７は第４増幅部６４の出力を第２ＡＤ変換部４９へ循環させる経路である。第２スイッチＳＷ１３２は第１循環経路４５上で第１ＡＤ変換部３２への循環をオンまたはオフする。第４スイッチＳＷ１３４は第２循環経路４７上で第２ＡＤ変換部４９への循環をオンまたはオフする。

以上の構成によって以下の通り動作する。入力電圧Ｖｉｎは、第１スイッチＳＷ１３１がオンされ、第２スイッチＳＷ１３２がオフされたときに第１スイッチＳＷ１３１を介して第１ＡＤ変換部３２および第１増幅部５４に入力される。第１ＡＤ変換部３２により４ビットのＡＤ変換がなされる。

第２増幅部５６の出力は、第３スイッチＳＷ１３３がオンされ、第４スイッチＳＷ１３４がオフされたときに第３スイッチＳＷ１３３を介して第２ＡＤ変換部４９および第３増幅部５８に入力される。第２ＡＤ変換部４９により２ビットのＡＤ変換がなされる。

第４増幅部６４の出力は、第３スイッチＳＷ１３３がオンされたときに第１ＡＤ変換部３２へフィードバックされ、第４スイッチＳＷ１３４がオンされたときに第２ＡＤ変換部４９へフィードバックされる。制御部１９は、第１スイッチＳＷ１３１および第２スイッチＳＷ１３２のうち一方をオンするときに他方をオフにし、第３スイッチＳＷ１３３および第４スイッチＳＷ１３４のうち一方をオンするときに他方をオフにする。また、制御部１９は、第２スイッチＳＷ１３２および第４スイッチＳＷ１３４のうち一方をオンするときに他方をオフにする。制御部１９は、これらオンとオフを定期的に切り替える。

入力電圧Ｖｉｎは、第１ＡＤ変換部３２による４ビットのＡＤ変換と、第２ＡＤ変換部４９による２ビットのＡＤ変換が順次実行された後、第２ＡＤ変換部４９にフィードバックされて再び第２ＡＤ変換部４９により２ビットのＡＤ変換が実行される。次に第１ＡＤ変換部３２にフィードバックされて第１ＡＤ変換部３２により２ビットのＡＤ変換が実行される。こうして上位から段階的にＡＤ変換された４ビット、２ビット、２ビット、２ビットの各デジタル値は、デジタル出力回路４８によって１０ビットのデジタル値Ｄｏｕｔに整形されて出力される。

一方、第２ＡＤ変換部４９による２回目のＡＤ変換が実行される間、第１ＡＤ変換部３２には次の入力電圧Ｖｉｎが入力され、ＡＤ変換が並行して実行される。第４増幅部６４の出力が第１ＡＤ変換部３２によりＡＤ変換されるときには、次の入力電圧Ｖｉｎについて第２ＡＤ変換部４９による１回目のＡＤ変換が並行して実行される。したがって、全体としては１回循環する間に２回のＡＤ変換が実行され、２回循環する間に１０ビットのデジタル値が生成される。一般化すると、ｎ回循環させる間に２ｎ回のＡＤ変換回数を処理させることができる。従来は２回循環させて２回のＡＤ変換しか処理できなかったが、本実施形態によれば４回のＡＤ変換を処理できるので、全体として動作速度が２倍に高速化される。

従来のサイクリックＡＤ変換器と比べると、主に第１ＡＤ変換部３２、第１ＤＡ変換部５０、第１増幅部５４、第２増幅部５６などの構成が追加された形となる。ただし、これらの構成としてＡＤ変換器２０の周辺で一時的に利用されていない回路を転用する形で追加してもよい。

図９は、第４実施形態における制御部による制御内容を示すタイムチャートである。スイッチ制御信号ＳＷは、その周期がクロック信号ＣＬＫの周期の２倍であり、立ち上がりおよび立ち下がりがクロック信号ＣＬＫの立ち下がりと同期する。第１スイッチＳＷ１３１は、スイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。第２スイッチＳＷ１３２は、スイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第１増幅部５４はクロック信号ＣＬＫの立ち上がりでアンプ動作が実行され、次の立ち上がりでオートゼロ動作またはサンプリング動作が実行される。これらの動作をクロック信号ＣＬＫの立ち上がりごとに繰り返す。第２増幅部５６もまたクロック信号ＣＬＫの立ち上がりごとにアンプ動作とオートゼロ動作またはサンプリング動作を繰り返すが、第１増幅部５４の動作とは１周期分ずれている。

第１ＡＤ変換部３２は、クロック信号ＣＬＫがハイのときにＡＤ変換を実行し、ローのときにオートゼロ動作を実行する。第１ＤＡ変換部５０は、クロック信号ＣＬＫが立ち上がるときにＤＡ変換を実行し、次の立ち上がりで不定となる。ＤＡ変換は、第１増幅部５
４がオートゼロ動作またはサンプリング動作を実行しているときに並行して実行される。

第３スイッチＳＷ１３３はスイッチ制御信号ＳＷがローのときにオフされ、ハイのときにオンされる。第４スイッチＳＷ１３４はスイッチ制御信号ＳＷがローのときにオンされ、ハイのときにオフされる。第３増幅部５８は、クロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第４増幅部６４は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２ＡＤ変換部４９は、クロック信号ＣＬＫがハイのときにＡＤ変換を実行し、ローのときにオートゼロ動作を実行する。第２ＤＡ変換部５２は、クロック信号ＣＬＫがローのときにＤＡ変換を実行し、ハイのときは不定となる。

本実施形態によれば、従来のサイクリックＡＤ変換器に第１ＡＤ変換部３２、第１ＤＡ変換部５０、第１増幅部５４、第２増幅部５６、第１減算部６０などの各構成を追加することによって全体の変換速度を２倍に高めることができる。
（第５実施形態）
図１０は、第５実施形態のＡＤ変換器の構成を示す。本実施形態は、増幅部に供給する電圧を制御する点で他の実施形態と異なる。ＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０は、それぞれ第３実施形態のＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。第１スイッチＳＷ２１、第２スイッチＳＷ２２、およびデジタル出力回路４８は、それぞれ第３実施形態の第１スイッチＳＷ２１、第２スイッチＳＷ２２、およびデジタル出力回路４８と同様の構成である。

第１増幅部３６に対しては、第３スイッチＳＷ２３がオンされたときに電源電圧ＶＤＤから電圧が供給され、第３スイッチＳＷ２３がオフされたときにその供給が遮断される。第２増幅部４０に対しては、第４スイッチＳＷ２４がオンされたときに電源電圧ＶＤＤから電圧が供給され、第４スイッチＳＷ２４がオフされたときにその供給が遮断される。ＤＡ変換部３４に対しては、第５スイッチＳＷ２５がオンされたときに電源電圧ＶＤＤから電圧が供給され、第５スイッチＳＷ２５がオフされたときにその供給が遮断される。制御部１９は、ＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０などの各構成へ印加するクロック信号ＣＬＫを生成する。制御部１９は第１スイッチＳＷ２１および第２スイッチＳＷ２２へ印加する第１スイッチ制御信号ＳＷ１を生成してそれらのオンとオフを制御する。制御部１９は、第３スイッチＳＷ２３へ第２スイッチ制御信号ＳＷ２を印加し、第４スイッチＳＷ２４へ第３スイッチ制御信号ＳＷ３を印加して、それらのオンとオフを制御する。さらに、第１スイッチＳＷ２１および第２スイッチＳＷ２２のうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替える。

図１１は、第５実施形態における制御部による制御内容を示すタイムチャートである。第１スイッチ制御信号ＳＷ１は、その周期がクロック信号ＣＬＫの周期の３倍であり、クロック信号ＣＬＫの１周期分のハイと２周期分のローを繰り返す。第１スイッチ制御信号ＳＷ１の立ち上がりおよび立ち下がりはクロック信号ＣＬＫの立ち上がりと同期する。第２スイッチ制御信号ＳＷ２および第３スイッチ制御信号ＳＷ３もまたその周期がクロック信号ＣＬＫの周期の３倍であり、クロック信号ＣＬＫの２周期分のハイと１周期分のローを繰り返す。第２スイッチ制御信号ＳＷ２の立ち上がりおよび立ち下がりはクロック信号ＣＬＫの立ち上がりと同期し、第３スイッチ制御信号ＳＷ３の立ち上がりおよび立ち下がりはクロック信号ＣＬＫの立ち下がりと同期する。

第１スイッチＳＷ２１は、第１スイッチ制御信号ＳＷ１がハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ２２は、第１スイッチ制御信号ＳＷ１がハイのと
きにオフされ、ローのときにオンされる。第３スイッチＳＷ２３は、第２スイッチ制御信号ＳＷ２がハイのときにオンされ、ローのときにオフされる。第４スイッチＳＷ２４および第５スイッチＳＷ２５は、第３スイッチ制御信号ＳＷ１がハイのときにオンされ、ローのときにオフされる。

第１増幅部３６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。ただし、第２スイッチ制御信号ＳＷ２がローのとき、すなわち第３スイッチＳＷ２３がオフされたときに動作が一時停止される。第２増幅部４０は、クロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。ただし、第３スイッチ制御信号ＳＷ３がローのとき、すなわち第４スイッチＳＷ２４がオフされたときに動作が一時停止される。

ＡＤ変換部３０は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ＤＡ変換部３４は、クロック信号ＣＬＫがハイのときにＤＡ変換を実行し、ローのときは不定となる。ただし、第３スイッチ制御信号ＳＷ３がローのとき、すなわち第５スイッチＳＷ２５がオフされたときに動作が一時停止される。なお、第３スイッチＳＷ２３、第４スイッチＳＷ２４、および第５スイッチＳＷ２５がオフされるのは、循環が３回目に達したときのＡＤ変換時である。このＡＤ変換の結果はさらにフィードバックする必要がないので、増幅の必要もないためである。

本実施形態によれば、増幅部の動作が不要となるタイミングでその増幅部への電圧供給を遮断することにより、消費電力を低減することができる。
（第６実施形態）
図１２は、第６実施形態のＡＤ変換器の構成を示す。本実施形態は、ＡＤ変換部に供給する電圧を制御する点で他の実施形態と異なる。第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０、および第２ＡＤ変換部４６は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０、および第２ＡＤ変換部４６と同様の構成である。第１スイッチＳＷ１１、第２スイッチＳＷ１２、第３スイッチＳＷ１３、制御部１９、およびデジタル出力回路４８は、それぞれ第１実施形態の第１スイッチＳＷ１１、第２スイッチＳＷ１２、第３スイッチＳＷ１３、制御部１９、およびデジタル出力回路４８と同様の構成である。

第２ＡＤ変換部４６に対しては、第４スイッチＳＷ１４がオンされたときに電源電圧ＶＤＤから電圧が供給され、第４スイッチＳＷ１４がオフされたときにその供給が遮断される。制御部１９は、第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０、第２ＡＤ変換部４６などの各構成へクロック信号ＣＬＫを印加する。制御部１９は第１スイッチＳＷ１１、第２スイッチＳＷ１２、第３スイッチＳＷ１３、および第４スイッチＳＷ１４へスイッチ制御信号ＳＷを印加してそれらのオンとオフを制御する。第１スイッチＳＷ１１および第３スイッチＳＷ１３はつねに同時にオンまたはオフされる。第１スイッチＳＷ１１および第３スイッチＳＷ１３をオンするときは第２スイッチＳＷ１２をオフし、第１スイッチＳＷ１１および第３スイッチＳＷ１３をオフするときは第２スイッチＳＷ１２をオンする。

図１３は、第６実施形態における制御部による制御内容を示すタイムチャートである。クロック信号ＣＬＫおよびスイッチ制御信号ＳＷは、その周期と同期タイミングが第１実施形態と同様である。第１スイッチＳＷ１１、第３スイッチＳＷ１３、および第４スイッチＳＷ１４は、スイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ１２は、スイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。

第１増幅部３６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２増幅部４０は、クロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第１ＡＤ変換部３２は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ＤＡ変換部３４は、クロック信号ＣＬＫがハイのときにＤＡ変換を実行し、ローのときは不定となる。

第２ＡＤ変換部４６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ただし、スイッチ制御信号ＳＷがローのとき、すなわち第４スイッチＳＷ１４がオフのときは電圧供給が遮断されてその動作は一時停止される。なお、第４スイッチＳＷ１４がオフされるのは循環が１回目のときのＡＤ変換時である。このとき第２ＡＤ変換部４６はＡＤ変換をする必要がない。本実施形態によれば、ＤＡ変換部の動作が不要となるタイミングでそのＤＡ変換部への電圧供給を遮断することにより、消費電力を低減することができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。

各実施形態において減算部とその出力を増幅する増幅部を別々に設けたが、変形例においてはこれらを減算増幅器の形で一体に構成してもよい。また、各実施形態におけるデジタル出力回路４８を、変形例においては図１のＤＳＰ１６の一部として構成してもよい。

第５実施形態では第１増幅部３６、第２増幅部４０、およびＤＡ変換部３４へ供給される電圧をすべて制御する構成とした。変形例ではこれら第１増幅部３６、第２増幅部４０、およびＤＡ変換部３４のうちいずれか一つまたは二つについてのみ供給される電圧を制御する構成としてもよい。

第６実施形態では第２ＡＤ変換部４６へ供給される電圧を制御する構成としたが、変形例ではＤＡ変換部３４へ供給される電圧をさらに制御する構成としてもよい。そのような構成によっても消費電力を低減できる場合がある。

図１は、本実施形態のＡＤ変換器を一部に含む画像処理回路の基本的な構成を示す図である。 第１実施形態のＡＤ変換器の構成を示す図である。 第１実施形態における制御部による制御内容を示すタイムチャートである。 第２実施形態のＡＤ変換器の構成を示す図である。 第２実施形態における制御部による制御内容を示すタイムチャートである。 第３実施形態のＡＤ変換器の構成を示す図である。 第３実施形態における制御部による制御内容を示すタイムチャートである。 第４実施形態のＡＤ変換器の構成を示す図である。 第４実施形態における制御部による制御内容を示すタイムチャートである。 第５実施形態のＡＤ変換器の構成を示す図である。 第５実施形態における制御部による制御内容を示すタイムチャートである。 第６実施形態のＡＤ変換器の構成を示す図である。 第６実施形態における制御部による制御内容を示すタイムチャートである。

符号の説明

ＶＤＤ 電源、 ＳＷ１１ 第１スイッチ、 ＳＷ１２ 第２スイッチ、 ＳＷ１３ 第３スイッチ、 １９ 制御部、 ２０ ＡＤ変換器、 ３２ 第１ＡＤ変換部、 ３４
ＤＡ変換部、 ３６ 第１増幅部、 ３８ 減算部、 ４０ 第２増幅部、 ４２ 循環経路、 ４４ 分岐経路、 ４６ 第２ＡＤ変換部、 ４８ デジタル出力回路。

Claims (1)

1. 入力されたアナログ値を所定ビット数のデジタル値へ変換する第１ＡＤ変換部と、
   前記第１ＡＤ変換部から出力されるデジタル値をアナログ値に変換する第１ＤＡ変換部と、
   前記第１ＤＡ変換部から出力されるアナログ値と前記第１ＡＤ変換部に入力されたアナログ値との差を出力する第１減算部と、
   前記第１減算部の出力を増幅する第１増幅部と、
   前記第１増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第２ＡＤ変換部と、
   前記第２ＡＤ変換部から出力されるデジタル値をアナログ値に変換する第２ＤＡ変換部と、
   前記第２ＤＡ変換部から出力されるアナログ値と前記第２ＡＤ変換部に入力されたアナログ値との差を出力する第２減算部と、
   前記第２減算部の出力を増幅する第２増幅部と、
   前記第２増幅部の出力を前記第１ＡＤ変換部へ循環させる第１循環経路と、
   前記第２増幅部の出力を前記第２ＡＤ変換部へ循環させる第２循環経路と、
   前記第１循環経路上で前記第１ＡＤ変換部への循環をオンまたはオフする第１のスイッチと、
   前記第２循環経路上で前記第２ＡＤ変換部への循環をオンまたはオフする第２のスイッチと、
   前記第１のスイッチおよび第２のスイッチのオンとオフを制御する制御部と、を有し、
   前記制御部は、前記第１のスイッチと第２のスイッチのうち一方をオンするときに他方をオフし、定期的にそのオンとオフを切り替えることにより、前記第１ＡＤ変換部による変換と前記第２ＡＤ変換部による変換とを並行して実行させることを特徴とするアナログ−デジタル変換回路。

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