[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100253870B1 - 반도체장치와 그 제조방법 및 기판프레임(semiconductor device, method of manufacturing the same, and semiconductor circuit board) - Google Patents

반도체장치와 그 제조방법 및 기판프레임(semiconductor device, method of manufacturing the same, and semiconductor circuit board) Download PDF

Info

Publication number
KR100253870B1
KR100253870B1 KR1019970008871A KR19970008871A KR100253870B1 KR 100253870 B1 KR100253870 B1 KR 100253870B1 KR 1019970008871 A KR1019970008871 A KR 1019970008871A KR 19970008871 A KR19970008871 A KR 19970008871A KR 100253870 B1 KR100253870 B1 KR 100253870B1
Authority
KR
South Korea
Prior art keywords
wiring board
wiring
substrate frame
semiconductor device
sealing body
Prior art date
Application number
KR1019970008871A
Other languages
English (en)
Other versions
KR970067788A (ko
Inventor
겐지 미야지마
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR970067788A publication Critical patent/KR970067788A/ko
Application granted granted Critical
Publication of KR100253870B1 publication Critical patent/KR100253870B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은, 푸쉬백방식의 기판프레임으로부터 형성된 배선기판에 수지밀봉된 반도체소자를 탑재해서 반도체장치를 소형화하고, 더욱이 가장 자동화가 쉽고, 양산성·저가격성·신뢰성이 높은 트랜스퍼몰드공정을 이용해서 최적 반도체장치의 제조방법을 제공하기 위한 것이다.
본 발명에 따른 반도체소자(2)는, 배선기판(1)의 주면상에 형성되고, 반도체소자를 피복하는 수지밀봉체(13)가 트랜스퍼몰드에 의해 형성된 측면에서 소정 테이퍼 각도를 가지고 있다. 배선기판의 주면에 접하는 수지밀봉체의 측면단부는 배선기판의 각변의 단부와 접하고 있다. 반도체장치는 수지밀봉체의 각변이 배선기판의 각면과 일치하고 있고, 수지밀봉체가 배선기판을 초과하지 않도록 형성되어 있기 때문에, 종래보다 반도체장치가 소형화된다. 또한, 푸쉬백방식의 기판프레임에는 가정지부를 형성해서 프레임의 유지력을 높이고 있다.

Description

반도체장치와 그 제조방법 및 기판프레임(SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR CIRCUIT BOARD)
본 발명은 반도체장치에 관한 것으로, 특히 동장 유리 에폭시 적층판 등으로 구성되고, 개량된 기판프레임을 사용한 반도체장치 및 그 제조방법에 관한 것이다.
종래, 반도체장치에서는 수지밀봉체를 사용한 플라스틱형의 비기밀 밀봉형과, 세라믹이나 금속 등의 패키지를 사용한 기밀 밀봉형으로 크게 나누어진다. 전자는 신뢰성에서 약간 떨어지지만 후자에 비해 양산성이나 경제성이 우수하기 때문에 그 실용성이 높다. 수지밀봉형 반도체장치의 대부분은 금속제의 리드프레임과 이것에 탑재된 반도체칩이 에폭시수지 등의 몰드수지에 의해 수지밀봉되어 있다. 그러나, 리드프레임에서는 외부 취출전극으로 되는 외부리드가 변형되기 쉽거나, 복수의 반도체소자를 탑재하는데에는 적합하지 않거나 하는 등의 이유에 의해, 최근 동장적층판(銅張積層板) 등으로 구성된 프린트배선판(PCB; Printed Circuit Board) 등의 절연기판으로 이루어진 배선기판을 사용해서 이 위에 반도체소자를 탑재하고, 와이어본딩 등에 의해 반도체소자의 접속전극과 배선기판의 배선부를 전기적으로 접속한 후, 종래기술의 수지성형을 실시하는 방법이 시도되고 있다. 이 동장적층판은 배선기판이 통상 기판프레임에 유지된 상태나, 배선기판의 개개의 조각의 형태로 공급된다.
반도체소자를 패키징하는 수지밀봉체를 형성하는 방법에는, 예컨대 포팅법이나 트랜스퍼몰드법 등이 알려져 있다. 포팅법은 배선기판상에 배치 고정되고, 이 배선기판의 배선부와 전기적으로 접속된 접속전극을 갖춘 반도체소자의 위로부터 에폭시계나 실리콘계 등의 액상수지를 정량 적하(滴下)하고, 이것을 가열경화시키는 방법이다. 이 방법에 의해 형성된 수지밀봉체는 고가이고, 제조시에 결정된 영역 이상으로 넓어질 우려가 있다. 또한, 바람직한 두께로 하는 것이 곤란하다. 트랜스퍼몰드법은 열경화성 수지의 성형법으로, 가열실내에서 재료를 가소화시키고, 이를 배선기판상에 위치고정시키며, 이 배선기판의 배선부와 전기적으로 접속된 접속전극을 갖춘 반도체소자를 이 배선기판과 공통으로 배치된 가열된 금형캐비티내에 압력을 넣어 수지밀봉체를 성형하는 방법이다.
도14를 참조해서 종래의 포팅법에 의해 형성되는 배선기판에 지지된 반도체소자를 갖춘 반도체장치를 설명한다. 도면은 반도체소자를 탑재한 배선기판의 단면도이다. 도14a의 배선기판(1)은 동장적층판을 성형해서 주면에 배선패턴(내부리드)을 형성한 프린트배선판(PCB)으로 이루어진다. 동장적층판은 유리섬유포에 에폭시수지를 함침시키고 적층시켜 이루어진 적층체를 가압가열해서 제조한다. 적층판의 표면에 형성된 동박은 에칭되어 배선패턴으로 형성된다. 배선기판(1)의 측면에는 내부리드(도시되지 않았음)에 전기적으로 접속되고, 외부회로와 전기적으로 접속되는 복수의 접속전극(3)이 형성되어 있다. 접속전극(3)은 니켈도금층 또는 니켈도금층에 금 또는 납땜층을 형성한 도전층으로 구성되어 있다. 반도체소자(2)의 주면에도 접속전극(도시되지 않았음)이 형성되어 있고, 이 접속전극은 금이나 알루미늄(Al) 등의 본딩와이어(4)에 의해 상기 배선패턴과 전기적으로 접속되어 있다. 배선기판(1)의 접속전극(3)은 상기 배선패턴과 접속되어, 상기 외부회로가 반도체소자(2)와 전기적으로 접속되도록 되어 있다. 이 반도체소자(2)와 본딩와이어(4)의 위에 에폭시수지 등의 액상수지가 적하된다. 액상수지는 경화되어 수지밀봉체(20)로 된다.
도14b의 배선기판(1)은 내부리드(도시되지 않았음)를 갖춘 동장적층판의 프린트배선판으로 이루어진다. 배선기판(1)의 이면에는 내부리드에 전기적으로 접속되고, 외부회로와 전기적으로 접속되는 땜납 등의 범프전극(5)이 형성되어 있다. 이 배선기판(1)의 주면의 내부리드와 이면에 취부된 땜납범프(5;범프전극)는 배선기판(1)에 형성된 관통구멍(도시되지 않았음)의 내표면에 형성된 접속전극(도시되지 않았음)을 매개로 전기적으로 접속된다. 이 땜납범프(5)는 다른 배선기판이 취부된 회로기판(도시되지 않았음)의 배선패턴에 접속된다. 반도체소자(2)의 주면에도 접속전극(도시되지 않았음)이 형성되어 있고, 이 접속전극은 금이나 알루미늄 등의 본딩와이어(4)에 의해 상기 내부리드와 전기적으로 접속되어 있다. 이 반도체소자(2)와 본딩와이어(4)상에 에폭시수지 등의 액상수지가 적하된다. 액상수지는 경화되어 수지밀봉체(20)로 된다.
도14c의 배선기판(1)은 내부리드(도시되지 않았음)를 갖춘 동장적층판의 프랜트배선판으로 이루어진다. 배선기판(1)의 이면에는 내부리드에 전기적으로 접속되고, 외부회로와 전기적으로 접속되는 금 등의 접속전극(3)이 형성되어 있다. 이 배선기판(1)의 주면의 내부리드는 배선기판(1)에 형성된 관통구멍(도시되지 않았음)의 내표면까지 연장되는 상기 접속전극(3)과 전기적으로 접속되어 있다. 이 접속전극(3)은 다른 배선기판이 취부된 회로기판(도시되지 않았음)의 배선패턴에 직접 접속되도록 되어 있다. 접속전극(3)은 니켈도금층 또는 니켈도금층에 금 또는 납땜층을 형성한 도전층으로 구성되어 있다.
반도체소자(2)의 주면에도 접속전극(도시되지 않았음)이 형성되어 있고, 이 접속전극은 금이나 알루미늄 등의 본딩와이어(4)에 의해 상기 내부리드와 전기적으로 접속되어 있다. 이 반도체소자(2)와 본딩와이어(4)의 위에 에폭시수지 등의 액상수지가 적하된다. 액상수지는 경화되어 수지밀봉체(20)로 된다.
이외에 본딩와이어를 이용하지 않고, 반도체소자에 취부된 범프전극을 배선기판의 내부리드에 접속하는 플립칩법을 이용하는 방법이 있다.
이와 같이, 종래의 배선기판에 반도체소자를 지지하는 형태의 반도체장치에서는 포팅법에 의한 수지밀봉체를 이용하는 방법이 있다. 그러나, 이 포팅수지밀봉에 의해 성형된 수지밀봉체는 포팅수지 그 자체가 고가(양산성이 나쁘고, 수지효율이 나쁘다는 등의 이유에 의한)일 뿐만 아니라 제조공정에 있어서도 결정된 수지밀봉영역 이상으로 넓어지기 쉽고, 배선기판을 수지밀봉체의 면적보다 크게 해서 수지밀봉체의 피복되지 않은 영역을 배선기판의 주변부에 형성할 필요가 있다. 또한, 이 포팅법에서는 수지의 표면장력작용이 강하게 작용하거나 상기한 바와 같이 흐름이 생기기도 하기 때문에, 높이방향(두께)의 정밀도가 나오기 어려워 수지밀봉체를 바람직한 두께로 제어하는 것이 어려웠다.
한편, 트랜스퍼몰드법을 이용하는 방법도 있는데, 이 방법에서는 금형을 이용하고 있기 때문에 수지밀봉체는 원하는 수지밀봉영역내에 형성할 수 있고, 또한 필요 이상으로 두껍게 되지 않고 얇게 형성할 수 있다. 더욱이, 이 방법으로는 저가로 제조할 수 있다. 그러나, 이 배선기판은 금형내에 고정되어 수지밀봉처리가 행해지고, 수지밀봉 후 절단분리되기 때문에, 몰드공정에서는 트랜스퍼몰드금형에, 절단공정에서는 절단금형에 배선기판을 견고하게 유지함에 충분히 필요한 부분(통상 판두께의 6∼8배가 필요함)을 수지밀봉체의 주위에 형성할 필요가 있다. 그러나, 이렇게 견고하게 유지하는데 필요한 부분이 반대로 반도체장치에 있어서는 소형화 경향의 큰 장애로 되고 있다.
또한, 반도체의 조립공정에 기판프레임을 공급하는 방법으로서, 동장적층판 등의 프레임배선판을 배선기판에 사용하고, 이것에 반도체소자를 탑재시키며, 이어서 반도체소자와 배선기판의 내부결선을 행하고, 더욱이 수지밀봉체를 형성하는 반도체장치의 조립처리에 있어서의 배선기판의 공급방법으로서는 기판프레임에 복수의 배선기판을 유지해서 공급하는 방법이 있지만, 이 반송형태에서도 상술한 소형화 경향의 장애를 제거하기 어렵다.
한편, 기판프레임에 배선기판을 탑재하는 방법으로서는 기판프레임의 재료로 되는 프린트배선판에 배선기판영역을 형성하고, 이 영역에 반도체소자를 탑재하고, 내부결선을 행하며, 수지밀봉을 실시해서 반도체장치를 조립하는 처리를 행한 후에 기판프레임을 절단해서 배선기판마다 반도체소자가 탑재된 복수의 반도체장치를 형성하는 방법이 있지만, 이러한 종래의 어떠한 방법에 의해서도 배선기판의 주변부에 수지밀봉체의 피복되지 않은 영역이 형성되게 되어 이 영역이 이런 종류의 반도체장치의 소형화의 방해로 되고 있다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 배선기판에 수지밀봉된 반도체소자를 탑재하는 반도체장치에 있어서, 소형화된 패키지를 갖춘 반도체장치를 제공하고, 그리고 가장 자동화가 쉽고, 양산성·저가격성·신뢰성이 높은 트랜스퍼몰드공정에 공급해서 최적인 반도체장치의 제조방법 및 그 제조방법에 이용되는 기판프레임을 제공함에 그 목적이 있다.
도1은 본 발명의 기판프레임의 평면도.
도2은 본 발명의 반도체장치의 단면도.
도3은 본 발명의 반도체장치의 단면도.
도4은 본 발명의 반도체장치의 제조공정 단면도.
도5은 본 발명의 반도체장치의 제조공정 단면도.
도6은 본 발명의 반도체장치의 제조에 이용하는 금형의 단면도.
도7은 도6의 금형 캐비티부분의 평면도.
도8은 본 발명의 기판프레임의 부분평면도.
도9는 본 발명의 기판프레임의 부분평면도.
도10은 본 발명의 기판프레임의 부분평면도.
도11은 본 발명의 프레임의 부분평면도.
도12는 본 발명의 반도체장치의 단면도.
도13은 본 발명의 반도체장치의 평면도 및 단면도.
도14는 종래의 반도체장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 배선기판 2 : 반도체소자
3, 26 : 접속전극 4 : 본딩와이어
5, 24 : 땜납범프 6 : 전송구멍
7 : 위치결정구멍 8 : 푸쉬백라인
9 : 섬(아일랜드)부 10 : 기판프레임
11 : 내부리드 12 : 가정지부(假停止部)
13, 20 : 수지밀봉체 14 : 하형 캐비티블록
15 : 상형 캐비티블록 16 : 하형 캐비티홀더
17 : 상형 캐비티홀더 18 : 캐비티
19 : 게이트 21 : 잘림부
22 : 돌출부 23 : 보강부
25 : 관통구멍 27 : 러너
상기 목적을 달성하기 위한 본 발명은, 배선기판의 주면에 반도체소자가 탑재된 반도체장치에 있어서, 이 반도체장치가 상기 배선기판의 주면상에 형성되고, 상기 반도체소자를 피복하는 트랜스퍼몰드에 의해 형성된 측면에서 소정의 테이퍼각도를 가진 수지밀봉체를 구비하며, 상기 배선기판의 주면에 접하는 상기 수지밀봉체의 측면단부가 상기 배선기판의 각변의 단부와 접하고 있는 것을 특징으로 한다.
본 발명의 반도체장치의 제조방법은, 기판프레임에 배선패턴과 이 배선패턴에 전기적으로 접속된 복수의 접속전극이 형성된 배선기판영역을 복수 형성하고, 이들의 배선기판영역에 따라 이 기판프레임을 구멍내서 복수의 배선기판을 형성하는 공정과, 상기 구멍낸 배선기판을 상기 기판프레임의 원래의 위치에 푸쉬백하는 공정, 상기 배선기판의 주면상에 반도체소자를 탑재 고정하는 공정, 상기 반도체소자와 상기 배선패턴을 전기적으로 접속하는 공정, 상기 배선기판의 주면 및 그 위의 상기 반도체소자를 피복하는 측면에 소정의 테이퍼 각도를 가진 수지밀봉체를 트랜스퍼몰드에 의해 형성하는 공정 및, 상기 배선기판을 상기 기판프레임으로부터 떼어내는 공정을 구비하고 있는 것을 특징으로 한다.
본 발명의 기판프레임은, 복수의 배선기판영역을 구멍내서 복수의 개구부를 형성한 절연기판과, 상기 개구부에 푸쉬백되어 배선패턴과 이 배선패턴에 전기적으로 접속된 복수의 접속전극이 형성된 복수의 배선기판을 구비하고, 상기 기판과 상기 개구부내의 상기 배선기판과의 경계영역상의 상기 배선패턴이 형성되어 있지 않은 마진영역의 소정 영역에는 상기 배선기판의 유지를 강화하는 가정지부가 형성되어 있는 것을 특징으로 한다.
반도체장치는, 수지밀봉체의 각 변이 배선기판의 각 변과 일치하고 있고, 수지밀봉체가 배선기판을 초과하지 않도록 되어 있기 때문에, 반도체장치가 종래보다 소형화될 수 있도록 되어 있다. 또한, 조립공정에 있어서, 기판프레임에는 푸쉬백방식을 이용하고 있기 때문에, 상기와 같은 반도체장치가 제조가능하고, 또한 기판프레임의 푸쉬백된 배선기판영역과 프레임부의 경계영역에 가정지부를 특히 배선패턴이 없는 영역에 설치하였기 때문에, 기판프레임의 배선기판에 대한 유지력이 향상되어 상기 공정이 용이하게 행해지게 되었다.
[실시예]
이하, 도1 내지 도13을 참조해서 본 발명의 실시예를 상세히 설명한다.
기판프레임에는, 예컨대 프린트배선판을 이용한다. 우선, 내열성 유리포를 기재(基材)로 해서 이것에 에폭시수지를 함침시키고, 이 기재를 적층하여 양면에 동박을 붙인 양면 동장적층판을 사용한다. 이 양면 동장적층판에 포토에칭, 구멍뚫음, 적층 등을 반복해서 소정의 회로형성을 행해서 프린트배선판을 형성한다. 이 후, 소정 형상으로 QFN이나 BGA기판에 적합한 외형절단가공을 행해서 배선기판을 유지한 기판프레임을 형성한다. 이 외형절단은 푸쉬백법으로 행해지고, 절단된 각각의 배선기판은 다시 한 번 기판프레임으로 되돌려진다.
도1은 이 기판프레임의 평면도이다. 기판프레임(10)에는 그 양측에 기판프레임을 반송하기 위한 가이드구멍(6)이 소정의 간격으로 형성되고, 더욱이 어느 한쪽측의 가이드공간에는 위치결정구멍(7)이 형성되어 있다. 양측의 가이드구멍열간의 기판프레임(10)의 중앙부분에는 소정 간격으로 배선기판(1)이 배치되어 있다. 이 배선기판(1)은 기판프레임(10)을 구멍내서 형성되고, 그리고 이 구멍을 내는 것에 의해 형성된 개구부에 재차 푸쉬백되어 있다. 기판프레임(10)의 두께는 약 0.45㎜이다.
배선기판(1)과 기판프레임(10)의 경계에는 푸쉬백라인(8)이 형성되어 있다. 배선기판(1)은 중심부분에 반도체소자가 배치되는 영역인 섬(아일랜드)부(9)가 형성되고, 이 섬부(9)로부터 조금 떨어져 배선패턴, 즉 내부리드(11)가 형성되어 있다. 기판프레임(10)에 배선기판(1)이 푸쉬백되고 나서 프레임(10)과 배선기판(1)의 경계영역에 가정지부(12)가 보강을 위해 형성된다.
본 발명의 실시예에서는 가정지부를 설치하고 있지만, 본 발명에 있어서는 가정지는 형성하지 않아도 된다. 즉, 가정지는 필요에 따라 이루어지게 된다. 가정지는 가정지부를 누르기도 하고 두두리기도 함으로써 형성된다. 가정지부는 배선패턴이 형성되지 않는 영역(마진부), 예컨대 배선기판의 코너부 근방에 형성하는 것이 좋다. 이 존재에 의해 경계영역이 서로 접근하기 때문에, 기판프레임이 배선기판을 유지하는 힘을 향상시킨다. 가정지부는 한곳에 한정되지 않고 복수 장소에 형성할 수 있다. 이 수는 필요로 하는 유지력에 의해 결정된다.
수지밀봉체는 이 배선기판(1)의 위에 형성되고, 그 처리는 배선기판이 탑재된 기판프레임이 반송된 자동기에서 행해진다.
다음에, 도2 및 도3을 참조하면서 본 발명의 실시예의 반도체장치를 설명한다.
도2는 이 배선기판상에 형성된 반도체장치의 단면도이다. 도3은 도2의 변형예를 나타낸 단면도이다. 도1의 기판프레임(10)으로부터 형성된 배선기판(1)의 이면에는 주면에 형성된 내부리드(도시되지 않았음)에 전기적으로 접속되고, 외부회로와 전기적으로 접속되는 납땜 등의 범프전극(5)이 형성되어 있다. 배선기판(1)의 주면에는 반도체소자(2)가 접합되어 있다. 이 배선기판(1)의 주면의 내부리드와 이면에 취부된 납땜범프(5)는 배선기판(1)에 형성한 관통구멍(도시되지 않았음)의 내표면에 형성한 접속전극(도시되지 않았음)을 매개로 전기적으로 접속된다. 이 납땜범프(5)는 외부회로에 접속할 때에 다른 배선기판이 취부되어 있는 회로기판(도시되지 않았음)등의 배선패턴에 접속된다. 반도체 소자(2)의 주면에도 접속전극(도시되지 않았음)이 형성되어 있고, 이 접속전극은 금이나 알루미늄 등의 본딩와이어(4)에 의해 상기 내부리드와 전기적으로 접속되어 있다. 이 반도체소자(2)와 본딩와이어(4)에 트랜스퍼몰드에 의해 형성된 에폭시수지 등의 수지밀봉체(13)가 피복된다. 수지밀봉체(13)는 트랜스퍼몰드에 의해 금형으로 형성되기 때문에, 그 측면은 테이퍼 형상으로 되어 있다.
예컨대, 테이퍼각은 수직방향에 대해서 약 30도 경사져 있다. 수지밀봉체(13)의 저면의 각변은 배선기판(1)의 각변을 따라 배치되어 있다. 즉, 배선기판(1)의 주면과 수지밀봉체(13)의 저면은 실질적으로 동일한 형상이고 동일한 크기이다. 이는 후술한 바와 같이 금형의 캐비티의 변과 푸쉬백라인을 일치시키도록 기판프레임을 금형에 배치함으로써 달성된다. 수지밀봉체의 저면이 적어도 배선기판의 주면을 초과하면 수지밀봉체가 이글어지기도 하는 등 파손되기 쉽기 때문에, 이 저면이 상기 주면보다 후퇴하여도 초과하지 않도록 하는 것이 큰일이다. 수지밀봉체의 저면의 변이 배선기판의 주면의 변보다 약 0.1㎜의 거리(d) 정도는 후퇴하고 있어도 실질적으로 동일한 것으로 볼 수 있다(도3참조).
다음, 도4 내지 도7을 참조하면서 도2에 도시된 반도체장치의 제조공정을 설명한다. 도4 내지 도5는 본 반도체장치의 제조공정 단면도이고, 도6은 이 제조공정에서 이용되는 금형의 단면도이며, 도7은 금형캐비티내의 배선기판의 배치를 설명하는 평면도이다.
먼저, 기판프레임(10)에는 도1에 나타나는 프린트배선판을 준비한다(도4a). 기판프레임(10)에는 간격을 두고서 배치된 복수의 배선기판영역이 존재하고 있다. 이 영역의 주면에는 내부리드 등의 배선패턴(도시되지 않았음)이 형성되어 있다. 다음에, 기판프레임(10)에 외형 펀칭을 실시하고, 다이/펀치에 의해 배선기판영역을 구멍내어, 복수의 배선기판(1)을 형성한다(도4b). 구멍낸 배선기판(1)은 소정의 힘(F)으로 기판프레임(10)에 푸쉬백된다(도4c). 그 후, 필요에 따라 푸쉬백라인(8)에 따른 배선패턴이 형성되지 않은 배선기판(1)의 코너부 등의 영역을 눌러 가정지부를 형성한다(가정지부를 형성하지 않은 경우도 당연하다). 다음에, 반도체소자(2)를 배선기판(1)의 섬부에 배치하고, 접착제 등으로 고정시킨다. 반도체소자(2)의 표면에 노출되는 접속전극(도시되지 않았음)과 배선기판(1)의 주면상의 내부리드(도시되지 않았음)를 얇은 금세선 등의 본딩와이어(4)로 전기적으로 접속한다(도5a).
다음에, 기판프레임(10)을 금형에 배치고정한 다음 액상화된 몰드수지를 그 캐비티내에 트랜스퍼몰드에 의해 충전시키고, 경화시켜 수지밀봉체(13)를 형성한다(도5b). 다음에, 배선기판(1)의 이면에, 내부리드에 전기적으로 접속되고 외부회로와 전기적으로 접속되는 납땜 등의 범프전극(5; 납땜범프)이 형성된다. 이 배선기판(1)의 주면의 내부리드와 이면에 취부된 납땜범프(5)는 배선기판(1)에 형성한 관통구멍(도시되지 않았음)의 내표면에 형성한 접속전극(도시되지 않았음)을 매개로 전기적으로 접속된다. 이 납땜범프(5)는 다른 배선기판이 취부된 회로기판(도시되지 않았음)의 배선패턴에 접속된다(도5c). 이와 같이, 반도체장치는 배선기판이 기판프레임에 유지된 상태에서 완성된다. 다음에, 이 반도체장치를 기판프레임(1)으로부터 떼어낸다(도2). 납땜범프(5)는 배선기판(1)을 기판프레임(10)으로부터 떼어낸 다음 취부시켜도 좋다.
다음에, 도6 및 도7을 참조해서 트랜스퍼몰드공정에서 이용하는 금형을 설명한다. 금형의 캐비티(18)는 하형 캐비티블록(14) 및 상형 캐비티블록(15)에 의해 형성된다. 캐비티(18)내에는 배선기판(1)이 유지된 기판프레임(10)이 배치고정되어 있다. 하형 및 상형 캐비티블록은 하형 캐비티홀더(16) 및 상형 캐비티홀더(17)에 의해 고정되어 있다. 캐비티(18)내의 배선기판(1)의 위에는 반도체소자(2) 및 본딩와이어(4)가 배치되어 있다. 본딩와이어(4)는 반도체소자(2)의 접속전극(도시되지 않았음)과 배선기판(1)의 주면에 형성된 내부리드(11)를 전기적으로 접속한다. 상형 캐비티블록(15)의 캐비티(18)를 구성하는
Figure kpo00002
부의 주변부는 푸쉬백라인(8)의 위에 놓이도록 기판프레임(10)을 고정한다. 도7에 있어서, 푸쉬백라인(8)과 점선으로 표시한 캐비티(18)의 영역을 나타내는 라인은 일치해야 하는데, 위치관계를 명확히 하기 위해 캐비티(18)의 라인을 약간 작게 표시했다. 에폭시수지 등으로 이루어지는 몰드수지는 러너(27), 게이트(19)로부터 캐비티(18)내로 눌려 들어가 수지밀봉체가 형성된다.
다음에, 도8 내지 도11을 참조해서 기판프레임에 유지된 가정지부 또는 보강부를 갖춘 배선기판에 대해 설명한다. 도면은 모두 기판프레임의 부분평면도이다. 도8은 푸쉬백방식에 의해 기판프레임(10)에 유지된 배선기판(1)의 4개의 코너에 눌려지는 것에 의해 형성되는 가정지부(12)가 형성되어 있다. 배선기판(1)에는 내부리드(11) 및 반도체소자를 탑재시키는 섬부(9)가 형성되어 있다. 가정지부(12)의 기판프레임측에는 원형의 잘림부(21)를 갖추고, 배선기판(1)에는 이 잘림부(21)를 향하도록 돌출부(22)가 형성되어 있다. 잘림부(21)와 돌출부(22)는 떨어져 있기 때문에, 유지력을 강화하는 가정지부(12)의 가정지되어 있는 부분은 적지만 잘림부(21)가 기판프레임(10)에 가해지는 휘어짐을 흡수하기 때문에, 불필요한 응력으로 배선기판(1)이 기판프레임(10)으로부터 벗겨지는 것은 현저하게 적어지게 된다. 돌출부(22)는 최종적으로 잘려진다. 도9는 푸쉬백방식에 의해 기판프레임(10)에 유지된 배선기판(1)의 4개의 코너에 눌려지는 것에 의해 형성되는 가정지부(12)가 형성되어 있다. 배선기판(1)에는 내부리드(11) 및 반도체소자를 탑재시키는 섬부(9)가 형성되어 있다.
가정지부(12)의 기판프레임측에는 원형의 잘림부(21)를 갖추고, 배선기판(1)에는 기판프레임(10)을 향하도록 돌출부(22)가 형성되어 있다. 가정지부(12)가 거의 돌출부(22)에 형성되기 때문에, 특히 배선패턴의 영역을 피할 필요가 없이 임의의 영역에 형성될 수 있다. 돌출부(22)는 최종적으로 잘려진다. 도10은 푸쉬백방식에 의해 기판프레임(10)에 유지된 배선기판(1)의 각으로 절단된 4개의 코너에는 납땜이나 접착재 등을 이용한 보강부(23)가 형성되어 있다. 배선기판(1)에는 내부리드(11) 및 반도체소자를 탑재시킨 섬부(9)가 형성되어 있다. 보강부는 배선패턴의 영역을 피할 수 있으면, 특히 코너부에 한정되는 것은 아니다. 도11은 푸쉬백방식에 의해 기판프레임(10)에 유지된 배선기판(1)의 각으로 절단된 4개의 코너에 눌려지는 것에 의해 형성되는 가정지부(12)가 형성되어 있다. 배선기판(1)에는 내부리드(11) 및 반도체소자를 탑재시킨 섬부(9)가 형성되어 있다. 가정지부는 배선패턴의 영역을 피할 수 있으면, 특히 코너부에 한정되는 것은 아니다. 도10의 보강부와 도11의 가정지부를 병용할 수도 있다.
다음에, 도12를 참조해서 반도체소자를 배선기판에 플립칩 접속하는 반도체장치를 설명한다. 도면은 반도체장치의 단면도이다. 배선기판(1)은 도1의 기판프레임으로부터 형성된다. 배선기판(1)에는 관통구멍(25)이 형성되어 있다. 그리고, 배선기판(1)의 주면 및 이면의 관통구멍(25) 주변 및 관통구멍 내표면에는 니켈도금막 등으로 이루어진 접속전극(26)이 형성되어 있다. 배선기판(1)의 표면에는 접속전극(26)에 전기적으로 접속되고, 외부회로와 전기적으로 접속되는 0.1㎜ 직경 정도의 납땜범프(5)가 형성되어 있다. 한편, 반도체소자(2)의 주면에도 그 접속전극(도시되지 않았음)상에 80㎛ 직경 정도의 납땜범프(24)가 취부되어 있다. 이 납땜범프(5)는 다른 배선기판이 취부된 회로기판(도시되지 않았음)의 배선패턴에 접속된다. 반도체소자(2)의 주면측에도 접속전극(26)은 연장되어 있고, 반도체소자(2)의 납땜범프(24)와 접합되어 있다. 이 반도체소자(2)에 트랜스퍼몰드에 의해 형성된 에폭지수지들의 수지 밀봉체(13)가 피복된다. 수지 밀봉체(13)는 트랜스퍼몰드에 의해 금형으로 형성되기 때문에, 그 측면은 테이퍼 형상으로 되어 있다. 예컨대, 테이퍼각은 수직방향에 대해서 약 30도 경사져 있다.
수지밀봉체(13)의 저면의 각변은 배선기판(1)의 각변을 따라 배치되어 있다. 즉, 배선기판(1)의 주면과 수지밀봉체(13)의 저면은 실질적으로 동일한 형상이고 동일한 크기이다. 수지밀봉체의 저면이 적어도 배선기판의 주면을 초과하면, 수지밀봉체가 이글어지기도 하는 등 파손되기 쉽기 때문에, 이 저면이 상기 주면보다 후퇴하여도 초과하지 않도록 하는 것이 큰일이다.
다음에, 도13을 참조해서 접속전극을 배선기판의 측면에 형성한 반도체장치를 설명한다. 도면은 반도체장치의 평면도 및 그 A-A'선에 따른 부분의 단면도이다. 배선기판(1)은 푸쉬백방식의 기판프레임으로부터 형성된다. 배선기판(1)에는 푸쉬백라인(8)을 따라 니켈도금막 등으로 이루어진 접속전극(3)이 형성되고, 이는 배선기판(1)의 주면에 형성된 내부리드(11)와 전기적으로 접속되어 있다. 배선기판(1)의 중앙부분에는 반도체소자(2)가 형성되어 있고, 반도체소자(2)의 접속전극과 내부리드(11)는 본딩와이어(4)로 전기적으로 접속되어 있다. 수지밀봉체(13)의 배선기판(1)과 접하는 저면의 단부는 배선기판(1)의 변을 따라 형성되어 있다. 즉, 수지밀봉체의 저면의 각변과 배선기판의 각변은 일치하고 있다.
더욱이, 본 발명에서는 푸쉬백방식의 기판프레임을 이용하고 있기 때문에, 반도체장치의 조립공정에 있어서 배선기판을 반송하는 1개의 기판프레임에 양품 만을 모으거나, 동일한 품질의 배선기판을 모을 수 있다. 따라서, 상기 조립공정이 효율화 된다. 또한, 기판프레임의 두께는 상술한 발명의 실시예에서는 약 0.45㎜이지만, 본 발명에서는 0.45∼0.55㎜ 정도가 적당하다. 종래의 푸쉬백방식의 기판프레임의 두께는 0.8㎜ 정도이지만, 본 발명은 상기 기판프레임이 이 종래의 두께보다 얇아도 반도체장치의 조립공정에 적용해서 충분히 높은 배선기판에 대한 유지력을 유지시킬 수 있다.
이상 설명한 바와 같이, 본 발명의 배선기판상에 수지밀봉된 반도체장치는 충분히 소형화를 달성할 수 있다. 또한, 프린트배선판 등으로 이루어지는 푸쉬백방식의 기판프레임을 이용해서 조립공정을 처리하고 있기 때문에, 효율이 좋은 자동화를 이룰 수 있다. 더욱이, 푸쉬백방식의 기판프레임의 배선기판을 유지하는 능력을 대폭 향상시킬 수 있다.
더욱, 본원 청구범위의 각 구성요건에 변기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

Claims (8)

  1. 배선패턴과 이 배선패턴에 전기적으로 접속된 복수의 접속전극이 표면에 형성된 배선기판(1)과; 이 배선기판의 주면에 탑재되고, 상기 배선패턴과 전기적으로 접속된 반도체소자(2) 및; 상기 배선기판의 주면상에 형성되고, 상기 반도체소자를 피복하는 트랜스퍼몰드에 의해 형성된 측면에 소정의 테이퍼각도를 가진 수지밀봉체(3)를 구비하여 구성되고, 상기 배선기판의 주면에 접하는 상기 수지밀봉체의 측면단부는 상기 배선기판의 각변의 단부와 접하고 있는 것을 특징으로 하는 반도체장치.
  2. (정정) 기판프레임에 배선패턴과 이 배선패턴에 전기적으로 접속된 복수의 접속전극이 형성된 배선기판영역을 형성하고, 이들의 배선기판영역에 따라 이 기판프레임을 구멍내서 복수의 배선기판을 형성하는 공정과; 상기 구멍낸 배선기판을 상기 기판프레임의 원래의 위치로 푸쉬백하는 공정; 상기 배선기판의 주면상에 반도체소자를 배치고정하는 공정; 상기 반도체소자와 상기 배선패턴을 전기적으로 접속하는 공정; 상기 배선기판의 주면 및 그 위의 상기 반도체소자를 피복하고, 측면에 소정의 테이퍼각도를 가진 수지밀봉체를 트랜스퍼몰드에 의해 형성하는 공정 및; 상기 배선기판을 상기 기판프레임으로부터 떼어내는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  3. (정정) 제2항에 있어서, 상기 수지밀봉체를 형성한 다음 상기 배선기판을 상기 기판프레임으로부터 떼어내는 공정의 전 또는 후에 상기 배선기판의 이면에 상기 각 접속전극을 매개로 납땜범프를 형성하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  4. (정정) 제3항에 있어서, 상기 배선기판을 상기 기판프레임의 원래의 위치로 푸쉬백하는 공정에 이어서 상기 반도체소자를 배치고정하기 전에 상기 기판프레임과 상기 배선기판의 경계영역상의 상기 배선패턴이 형성되어 있지 않은 영역내의 소정의 영역에 상기 배선기판의 유지를 강화하는 가정지부를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. (정정) 제4항에 있어서, 상기 수지밀봉체를 트랜스퍼몰드에 의해 형성하는 공정에 있어서, 상기 트랜스퍼몰드는 금형내에서 행해지고, 상기 기판프레임은 상기 배선기판의 변을 따라 캐비티의 변이 배치되도록 이 금형에 장착되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  6. (정정) 복수의 배선기판영역을 구멍내서 복수의 개구부를 형성한 절연기판(10)과; 상기 개구부에 푸쉬백되고, 배선패턴과 이 배선패턴에 전기적으로 접속된 복수의 접속전극이 형성된 복수의 배선기판(1)을 구비하여 구성되고, 상기 기판과 상기 개구부내의 상기 배선기판의 경계영역상의 상기 배선패턴이 형성되어 있지 않은 영역내의 소정의 영역에는 상기 배선기판의 유지를 강화하는 가정지부(12)가 형성되어 있는 것을 특징으로 하는 기판프레임.
  7. 제6항에 있어서, 상기 소정의 영역에는 상기 배선기판의 유지를 강화하는 보강부(21, 22)를 더 형성하는 것을 특징으로 하는 기판프레임.
  8. 제6항에 있어서, 상기 가정지부는 상기 배선기판의 코너부에 형성하는 것을 특징으로 하는 기판프레임.
KR1019970008871A 1996-03-15 1997-03-15 반도체장치와 그 제조방법 및 기판프레임(semiconductor device, method of manufacturing the same, and semiconductor circuit board) KR100253870B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-087482 1996-03-15
JP08748296A JP3170199B2 (ja) 1996-03-15 1996-03-15 半導体装置及びその製造方法及び基板フレーム

Publications (2)

Publication Number Publication Date
KR970067788A KR970067788A (ko) 1997-10-13
KR100253870B1 true KR100253870B1 (ko) 2000-04-15

Family

ID=13916170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970008871A KR100253870B1 (ko) 1996-03-15 1997-03-15 반도체장치와 그 제조방법 및 기판프레임(semiconductor device, method of manufacturing the same, and semiconductor circuit board)

Country Status (3)

Country Link
US (1) US5731231A (ko)
JP (1) JP3170199B2 (ko)
KR (1) KR100253870B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3417247B2 (ja) * 1996-05-28 2003-06-16 株式会社デンソー 樹脂封止型電子装置の製造方法
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
US6114189A (en) * 1997-09-10 2000-09-05 Lsi Logic Corp. Molded array integrated circuit package
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6038136A (en) * 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
US6495083B2 (en) 1997-10-29 2002-12-17 Hestia Technologies, Inc. Method of underfilling an integrated circuit chip
KR100244504B1 (ko) * 1997-11-15 2000-02-01 김영환 칩 사이즈 반도체 패키지의 제조방법
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JP3481117B2 (ja) * 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
JPH11354689A (ja) 1998-06-04 1999-12-24 Oki Electric Ind Co Ltd フレーム状基板とその製造方法及び半導体装置の製造方法
JP2000012745A (ja) 1998-06-24 2000-01-14 Nec Corp 半導体パッケージおよびその製造方法
JP3127889B2 (ja) * 1998-06-25 2001-01-29 日本電気株式会社 半導体パッケージの製造方法およびその成形用金型
US6489183B1 (en) * 1998-07-17 2002-12-03 Micron Technology, Inc. Method of manufacturing a taped semiconductor device
JP3414663B2 (ja) * 1999-02-08 2003-06-09 沖電気工業株式会社 半導体装置の製造方法およびそれに用いられる基板フレーム
JP3878781B2 (ja) * 1999-12-27 2007-02-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US6190943B1 (en) * 2000-06-08 2001-02-20 United Test Center Inc. Chip scale packaging method
US6487082B1 (en) * 2000-07-20 2002-11-26 Silicon Graphics, Inc. Printed circuit board component packaging
JP2002076040A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
KR100410946B1 (ko) * 2001-05-16 2003-12-18 삼성전기주식회사 이미지 센서 모듈 및 그 제조 방법
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
KR100652549B1 (ko) * 2005-07-11 2006-12-01 삼성전기주식회사 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판
TW200739831A (en) * 2006-04-12 2007-10-16 Phoenix Prec Technology Corp Carrier board structure with chip embedded therein and method for fabricating the same
NO335920B1 (no) * 2006-06-30 2015-03-23 Defa As Kupévarmer
CN103681557B (zh) * 2012-09-11 2017-12-22 恩智浦美国有限公司 半导体器件及其组装方法
CN106463474A (zh) * 2014-05-12 2017-02-22 天工方案公司 用于处理单片化射频单元的设备和方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336639A (en) * 1993-06-28 1994-08-09 Motorola, Inc. Method for securing a semiconductor chip to a leadframe
JPH07193162A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd ボールグリッドアレイ半導体装置及びその実装基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275764A (ja) * 1993-03-19 1994-09-30 Fujitsu Miyagi Electron:Kk リードフレーム及びそのリードフレームを用いた半導体装置の製造方法
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336639A (en) * 1993-06-28 1994-08-09 Motorola, Inc. Method for securing a semiconductor chip to a leadframe
JPH07193162A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd ボールグリッドアレイ半導体装置及びその実装基板

Also Published As

Publication number Publication date
KR970067788A (ko) 1997-10-13
JP3170199B2 (ja) 2001-05-28
US5731231A (en) 1998-03-24
JPH09252065A (ja) 1997-09-22

Similar Documents

Publication Publication Date Title
KR100253870B1 (ko) 반도체장치와 그 제조방법 및 기판프레임(semiconductor device, method of manufacturing the same, and semiconductor circuit board)
KR100437437B1 (ko) 반도체 패키지의 제조법 및 반도체 패키지
KR100553281B1 (ko) 반도체 장치 및 반도체 소자 탑재용 기판 및 이들의 제조 방법
KR100395188B1 (ko) 반도체장치 및 그 제조방법과 전자기기
KR100645415B1 (ko) 반도체장치및그제조방법
WO1984004648A1 (en) Integrated circuit module and method of making same
KR20020070107A (ko) 표면에 장착 가능한 칩형 반도체 장치 및 그 제조 방법
KR100271656B1 (ko) 비지에이 반도체 패키지 및 그 제조방법
KR19990068199A (ko) 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법
KR20050096851A (ko) 회로 장치 및 그 제조 방법
US20020003308A1 (en) Semiconductor chip package and method for fabricating the same
KR100346899B1 (ko) 반도체장치 및 그 제조방법
US20120086133A1 (en) Semiconductor Device And Semiconductor Device Manufacturing Method
KR100369205B1 (ko) 반도체 장치의 제조 방법
US20020081769A1 (en) Method of fabricating semiconductor device
KR100658120B1 (ko) 필름 기판을 사용한 반도체 장치 제조 방법
JPH11307673A (ja) 半導体装置とその製造方法
JP3781998B2 (ja) 積層型半導体装置の製造方法
JP3398580B2 (ja) 半導体装置の製造方法及び基板フレーム
KR100364419B1 (ko) 적층형 비엘피 패키지 및 제조방법
KR100280440B1 (ko) 적층형반도체패키지제조방법및그제조장치
KR100246367B1 (ko) 반도체 패키지 및 그 제조방법
KR100313526B1 (ko) 적층형 패키지 및 그 제조방법
JP2007281396A (ja) 発光装置およびその製造方法
JP2726648B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021231

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee