JPH029165A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に、半導体メモリに関し、より具体的に
は、トレンチ内に埋め込まれた１ｄ荷増幅セルに関する
。

Ｂ、従来技術 ダイナミック・メモリ・セルは、安価な半導体メモリの
最も普通のものになってきた。その動作は、セル・ノー
ド（コンデンサ）に電荷を選択的に蓄積し、その電荷の
量を後で読み取って記憶されたデータ値を求めることに
基づいている。製造技術がますます精巧になるにつれて
、記憶セルの大きさは減少し、したがって、大抵の場合
、蓄積される電荷の量も減少する。しかし、非常に小さ
な蓄積された電荷を読み取ることは、ますます困難にな
ってきている。通常、読取り動作中蓄積電荷は、記憶ノ
ードをセンス増幅器に接続するビット線全体にわたって
分布し、したがって得られる電圧（電圧変動）は非常に
小さくなる。また、集積回路に若干のノイズが存在する
ことは避けられず、それが蓄積電荷によって生じる小さ
な電圧変動の感知を困難にする恐れがある。

１つの解決策は、ジョン（Ｊｏｓｈｉ　）などの米国特
許第４１６８５３６号明細書に開示されているような電
荷増幅セルであった。このセルでは、書込みトランジス
タによって、電荷が記憶ノードまたはコンデンサ上に選
択的にゲートされる。その後、書込みトランジスタがオ
フになり、蓄積電荷の量が記憶されたデータの値となる
。コンデンサの片面が、読取りトランジスタのゲートに
結合される。記憶されたデータ値を読み取りたい場合、
様々の技術により、読取りトランジスタ中を通過する電
流（そのコンダクタンス、すなわち蓄積電荷の量によっ
て決定される）を測定する。この測定には、かなりの電
流を読取りトランジスタ中に流すことが必要となること
がある。重要な点は、記憶ノード上の電荷は読取りトラ
ンジスタを制御するだけで、読取り電流によって直接に
は検出されず、直接には影響されないことである。すな
わち、読取りトランジスタによって、蓄積電荷が増幅さ
れる。したがって、比較的小さなコンデンサ上の比較的
小さな蓄積電荷で、大きな電流を読み取ることができる
。

ダイナミック半導体メモリ・チップ上の素子数が増加す
るにつれて、比較的小さなチップ面積で比較的大きな記
憶コンデンサを実現するのに使用される技術の１つとし
て、トレンチ技術が使用されてきた。この技術では、基
板内に垂直な側壁を有する比較的深いトレンチを形成す
る。次いで、垂直な側壁の１つまたは複数にコンデンサ
を形成する。こうして、コンデンサに占められるチップ
の表面積を、コンデンサ自体の面積よりもはるかに小さ
くすることができる。マシコ（Ｍａｓｈｉｋｏ）などの
論文、「折り重ねビット線適応側壁分離コンデンサ（Ｆ
ＡＳ　Ｉ　Ｃ）セルを備えた４ＭビットＤ　　ＲＡ　Ｍ
　　（Ａ　　４−Ｍｂｉｔ　　ＤＲ八へ　　ｗｉｔｈ　
　Ｆｏｌｄｅｄ−Ｂｉｔ−Ｌｉｎｅ八ｄａへｔｉｖｅ　
　Ｓｉｄｅｗａｌｌ−Ｉｓｏｌａｔｅｄ　　Ｃａｐａｃ
ｉｔｏｒ　　（ＦＡＳＩＣ）Ｃａｌｌ）　Ｊ　、ＩＥＥ
Ｅ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−Ｓｔａｔｅ　
Ｃ１ｒｃｕｉｔｓｔＶｏ１．５Ｃ−２２、Ｎｏ、５．１
９８７年１０月、Ｉ）Ｉ）、ｆ３４３−８４９など、こ
のようなりＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）の例は多数ある。もう１つの例は、１９８７
年１０月１７日に本出願人により出願された、「側壁で
画定されたブリッジ接点とゲート電極を備えた共用トレ
ンチ記憶コンデンサを有するグイナミノクＲＡＭセル（
Ｄｙｎａｍｉｃ　ＲＡＭ　Ｃｅ１ｌ　ｌｌａｖｉｎｇＳ
ｈａｒｅｄ　　Ｔｒｅｎｃｈ　　Ｓｔｏｒａｇｅ　　Ｃ
ａｐａｃｉｔｏｒ　　ｗｉｔｃｈ　　Ｓｉｄｅｗａｌｌ
Ｄｅｆｉｎｅｄ　Ｂｒｉｄｇｅ　Ｃｏｎｔａｃｔｓ　ａ
ｎｄ　Ｇａｔｅ　Ｅｌｅｃｔｒｏｄｅｓ）　Ｊと題する
、米国特許出願第９１９９４０号明細書である。

電荷増幅ＤＲＡＭセルに対する現在までの提案は、通常
のＤＲＡＭセルよりもはるかに大きいレイアウト、ある
いは未開発またはやっと開発されたばかりの動作原理を
利用するレイアウトのものであった。

Ｃ５発明が解決しようとする問題点 本発明の目的は、電荷増幅式のメモリ・セルを提供する
ことにある。

本発明のもう１つの目的は、トレンチ技術で許容される
密度を何する、ダイナミック・メモリ・セルを提供する
ことにある。

Ｄ２問題点を解決するための手段 本発明は、要約すると、トレンチが基板内に形成さ、れ
、高導電性領域まで下に延びているという、トレンチ技
術に基づいて作成された電荷増幅式セルである。トレン
チ内に順に絶縁体層、ポリシリコン層、絶縁体層を形成
する。次いで、少なくともトレンチの残りの一部をポリ
シリコンで埋める。

中間のポリシリコン層は、高導電性領域とトレンチ中の
バルク・ポリシリコンの両方に対して静電容量をもつ、
記憶ノードとして働く。２つの側壁上のポリシリコン層
は、高導電性領域に対するチャネルとしてドープ濃度の
あまり高くない基板を使用する、２つの縦形トランジス
タに対するゲート電極として働く。２つのトランジスタ
の一方が常にオフであり、もう一方は、記憶ノードの電
圧によって制御される読取りトランジスタである。記憶
ノードに電荷をゲートするため、表面にプレーナ形書込
みトランジスタを形成する。トレンチを充填するポリシ
リコンは、読取りワード線として使用する。

Ｅ、実施例 本発明は、通常のトレンチ技術を使って、電荷増幅式セ
ルを作成しようとするものである。第１図に、セルの回
路図を示す。内部コンデンサ１２によって高導電性接地
基板に結合され、かつ外部コンデンサ１６によって読取
りワード線１４にも結合された記憶ノード１０上に、デ
ータ値を表わす電荷が印加される。内部コンデンサ１２
及び外部コンデンサ１６の意味は、あとで明らかになる
。

読取りワード線１４は、通常、高電位Ｖ□に保持され、
記憶ノードの合計静電容量は、内部コンデンサ１２の容
量と外部コンデンサ１６の容量の和になる。記憶ノード
１０上に蓄積電荷を印加し、そこから蓄積電荷を読み取
るための電荷信号線として、ビット線１８を使用する。

電荷を記憶ノード１０上に印加するため、書込みワード
線２２によってゲートされる書込みトランジスタ２０が
、記憶ノード１０へのビット線１８をゲートする。

記憶ノード１０上の電荷が、読取りトランジスタ２４及
び分離トランジスタ２６の導電性を制御する。読取りト
ランジスタ２４は、読取りワード線１８から高導電性基
板に延びるチャネルを備えている。分離トランジスタ２
６は、記憶ノード１Ｏから高導電性基板に延びるチャネ
ルを備えている。ただし、この回路は、分離トランジス
タ２６が決してオンにならないように設計されている。

具体的には、読取りトランジスタ２４及び分離トランジ
スタ２６は、ＶＴ＝−約３Ｖのしきい電圧をもつｐチャ
ネルＭＯ８）ランジスタである。

一方、書込みトランジスタ２０は、■、＝−約ＩＶのし
きい電圧をもつｐチャネルＭＯ３）ランジスタである。

第１表に、図の記憶セルの動作を要約して示す。

第　　１　　表 読取り書込み 動　作　と１線　七五徐　ビット線　　　ノード書込み
　ｖＩＩ　　ＯｖｏまたはＯＶＨまたは１待　機　ＶＨ
ＶＨＶＨＶ）ｌ　＊　タハ１読取すＯＶＨＶＨＶＨＶｓ または −Ｖｓ 記憶ノード１０への書込み動作中、読取りワード線１４
をＶＨ（現在の技術では約３．３Ｖ）に上げる。書込み
ワード線２２は、ＯＶに下がり、高電圧ＶＯまたは低電
圧ＯＶがビット線１８に印加され、その結果、データに
応じて、ＶＨまたは１ｖの電圧が記憶ノード１０に現わ
れる。待機モード中、ダイナミック・メモリ・セルでは
大部分の時間、書込みワード線２２がＶＨに上がるため
、書込みトランジスタ２０はオフになる。待機モード中
、読取りワード線１４の電圧はＶＨに保たれ、したがっ
て７−ド１０の電圧はデータに応じて、Ｖｌ＋またはＩ
Ｖに維持される。

読取り動作では、読取りワード線１４をＯＶに下げる。

読取りワード線１４のこのＶＨからＯｖへの振れにより
、前に印加した電圧と無関係に、記憶ノード１０で約２
ｖの電圧の振れＶｓが起こる。

第２図に、この利得セルの動作を示す。ｐチャネル読取
りトランジスタ２４及び分離トランジスタ２６のしきい
値電圧ｖ１が負方向で比較的大きく、好ましくは一部３
ｖであることが重要である。

その時、約１ｖのしきい値電圧をもつ書込みトランジス
タ２０によってゲートされるノード電圧Ｖ、は、データ
の値に応じて、３．３Ｖまたは１゜０ｖである。このノ
ード電圧ＶＨは待機モード中保持される。このどちらの
電圧も、読取りトランジスタ２４をオンにして、ノード
１０上に電荷を蓄積させ続けるには不充分である。読取
り動作の場合、読取りワード線１４をＶＨからＯＶに下
げる。これにより、ノード１０上の電圧は１．３Ｖまた
は−１，ＯＶに減少する。高レベル記憶信号用の１．３
Ｖは、読取りトランジスタ２４をオンにするには不充分
であるが、低レベル記憶信号用の−１，０Ｖは読取りト
ランジスタ２４をオンにし、したがってビット線１８に
接続されたセンス増幅器でかなり多情の電流が測定でき
る。

分離トランジスタ２６は、常にそのソース（第１図の上
側の電極）がそのゲートに接続されている。その結果、
決してオンにならない。記憶ノード１０上にＩＶの低レ
ベル・データが記憶されると、読取り用電圧の振れ■３
により、記憶ノード１０の電圧は負の値をとる。その結
果、分離トランジスタ２６の上側の電極は、もう一方の
電極上の接地電位を基準として、ソースからドレインに
変換される。ただし、この負の値は、なお、比較的大き
な負のしきい電圧Ｖ工より上にあり、したがって、分離
トランジスタ２６はオフのままである。分離トランジス
タ２６は、トレンチ技術の産物であるが、その存在が動
作上の障害になることはない。

第１図のメモリ・セルは、第３図の平面図、及び第４図
と第５図の断面図に示した構造により、トレンチ技術で
実現できる。この構造を実現する方法は後で説明する。

第４図が最もわかりやすいが、逆行的にドープしたｎ−
ウェル３２を何するｐ＋基板３０上にセルを作成する。

逆行的ドーピングとは、表面でのドーピング濃度がｎ−
ウェル３２のより深い領域よりも低いという意味である
。

書込みトランジスタ２０は、書込みワード線２２になっ
ているポリシリコン電極３４の下に形成したプレーナ形
トランジスタである。半導体のｎウェル３２内にトレン
チが形成され、下のｐ＋基板３０中に延びる。トレンチ
中に、順に外側誘電体層３６、ポリシリコン層３８、内
側誘電体層４０を形成する。次いで、トレンチの残りの
部分をポリシリコン４２で充填する。ポリシリコン層３
８は、電圧ノード１０として山く。外側誘電体層３６は
、読取りトランジスタ２４及び分離トランラスタ２６用
のゲート酸化物層として山き、また、主としてポリシリ
コン層３８とｐ＋基板３０の間て、コンデンサ１２の絶
縁体としても儂く。トランジスタ２４及び２６は、ｎ−
ウェル３２中で垂直方向に動作する。トレンチ内のポリ
シリコン４２は読取りワード線１４として働き、内側誘
電体層４０はコンデンサ１６の絶縁体として働く。ｐ＋
表面領域４４は、プレーナ形書込みトランジスタ２０の
ドレイン及び縦形分離トランジスタ２６のソースとして
働き、また外側誘電体層３６を介してポリシリコン層３
８に接続される。もう１つの９１表面領域４６は、金属
ビット線４８に接触し、縦形読取りトランジスタ２４の
ソースとして働く。

ｐ“基板３０は、縦形トランジスタ２４及び２６のドレ
インとしてのく。さらにもう１つのｐ＋表面領域５ｏは
、金属ビット線４８に接触し、プレーナ形書込みトラン
ジスタ２０のソースとして山く。

第５図に示すように、メモリ・セル相互間の絶縁分離領
域では、トレンチ内のポリシリコン４２は、比較的厚い
絶縁酸化物５２によりバルク領域であるｎ−領域３２及
びｐ＋領域３０から分離されている。第４図の隣接する
メモリ・セルの表面は、絶縁分離領域中の厚い表面酸化
物５４により分離されている。

第３図の集積回路は、垂直方向のアレイをはっきりと示
している。追加の平行トレンチを作成して、平行方向の
アレイを生成させる。実際には、ｐ°表面領域４６及び
５０が、隣接するトレンチに対する接触領域として利用
できる。つまり、ｐ＋表面領域４６及び５０の中央を垂
直に通る直線に関して、本図に示した集積回路の鏡像が
形成される。その結果、２×３区画の領域内に利得メモ
リ・セルを作成できることがわかる。

次に、第３図ないし第５図の構造をもたらす製造工程に
ついて説明する。まず、第６図、第７図、第８図で、逆
行ドーピングにより７リコンのｐ十基板内にｎ−ウェル
３２を形成する。ｎ−ウェル３２は多数のメモリ・セル
にわたって延びているが、周辺回路はｎ−ウェル３２の
領域外に作成してもよい。逆行ドーピングでは、ｎ型ド
ーピング濃度は、ｎ−ウェル３２の底部の方がその頂部
よりも３倍高い。この逆行ドーピングは、単一の化学種
のイオン注入により、ただし異なるエネルギーで実施す
ることができる。高エネルギー・イオンの持つ高い移動
能力が深部で高濃度をもたらす。この種のドーピング勾
配により、深部にある読取りトランジスタ２４及び分離
トランジスタ２６の方が表面に近い所にある書込・みト
ランジスタ２０よりもしきい電圧ｖＴが大きくなる。ｎ
−ウェル３２は、約１．５ミクロンの深さまで形成する
。次いで、フォトリングラフィ用マスクをパターンづけ
し、規則的縞模様をなす酸化物／窒化物／酸化物マスク
５６を形成する。酸化物／窒化物／酸化物マスク５６を
形成するには、湿潤または乾燥条件下で９００°Ｃで露
出ソリコンロ−ウェル３２を熱酸化して、２０　ｎ　ｍ
の厚さまで底部酸化物を作成する。シランとＮ　Ｈ３を
使ったＣＶＤ　（化学的気相成長法）により、厚さが１
１００ｎの窒化物層を形成する。周知の酸化物ＣＶＤ法
により、厚さ１１００ｎの上部酸化物層を形成する。そ
の後、フォトリングラフィ用マスクを除去してから、ｎ
ウェル３２の酸化物／窒化物／酸化物マスク５６で覆わ
れていない部分を熱酸化して、ＲＯＸストライプ５８を
形成して、酸化シリコンを生成させる。この酸化ステッ
プは、ｎ−ウェル３２中のドーパントを活性化させる俄
きもする。

トレンチ６０は、第９図、第１０図、第１１図に示すよ
うに、フォトリングラフィ用マスクを使ってパターンづ
けを行ない、トレンチ６０の当該領域を覆わないままに
残すことにより形成する。次いで、ＲＩＥ（反応性イオ
ン・エツチング）を行なう。エツチング中、酸化物／窒
化物／酸化物マスク５６及びＲＯＸストライプ５８のエ
ツチングから下地のシリコンのエツチングへの変化に対
応すべく、反応性イオン・エツチングの条件を変化させ
る。トレンチ深さが約２．０ミクロンになるまで反応性
イオン・エツチングを続けると、トレンチが下方にｐ＋
基板３０まで延びる。

次いで、第１２ないし第１４図に示すように、トレンチ
６０内に、外側絶縁体層３６を形成する。

外側絶縁体層３６は、２つの二酸化シリコン層が窒化シ
リコンで分離された、酸化物／窒化物／酸化物居とする
ことが好ましい。この３つの層はそれぞれ厚さ４ｎｍで
ある。内側の二酸化シリコン居は熱酸化することができ
、その上の窒化シリコン層は化学的気相成長法による窒
化物層である。

外側の二酸化シリコン層は窒化シリコンから熱酸化する
ことができる。窒化シリコンの酸化は比較的遅いが、所
望の層は比較的薄い。トレンチの外側にある部分は最後
に除去するので、外側絶縁体層３６の形成をパターンづ
けする必要はない。

この時点で、外側絶縁層３６内の、トレンチ６０の右側
の上面の下部０．３ミクロンまで延び、一般に酸化物／
窒化物／酸化物マスク５６の下にある領域に、埋込み接
点孔６２を形成する。トレンチの側壁でのこの局部的パ
ターンづけは、第１５図に示すようにして実施できる。

ｎ−ウェル３２の上にある酸化物／窒化物／酸化物マス
ク５６の上面に、多段フォトレジスト６３をコートし、
トレンチ６０を充填して平面化する。フォトレジスト６
３は、外側の侵食可能層と、プラズマ・エツチングや反
応性イオン・エツチングに耐える中央の侵食不能層６４
とを含んでいる。フォトレジスト６３を光学的手段でパ
ターンづけして現像して、トレンチ６０の右上隅の酸化
物／窒化物／酸化物マスク５６の領域で、上部侵食可能
層中に開口を設ける。・次いで、露出した侵食不能層６
４をエッチ・スルーする。そのあと、反応性イオン・エ
ツチングを行なって、フォトレジスト６３の上部侵食可
能層と下の侵食可能層を除去する。反応性イオン・エツ
チングの継続時間を注意深く制御して、酸化物／窒化物
／酸化物マスク５６の平面状底面部分の下部０．３ミク
ロンの所までフォトレジスト６３を除去する。次いで、
トレンチ６０内に露出した外側絶縁層３６を乾式プラズ
マ・エツチングでエツチングして除去し、埋込み接点孔
６２を形成する。他の領域では侵食不能層６４によって
エツチングがストップする。プラズマ・エツチング後、
フォトレジスト６３を除去する。これにより、外側絶縁
層３６を貫いて、トレンチ６０内にｎ−ウェル３２が露
出する。

やはり第１２図ないし第１４図に示す次のステップでは
、トレンチ６０内の全表面にわたって、約５０ｎｍの厚
さになるようにｐ＋型ポリシリコン層３８を付着させる
。このようにして付着させたポリシリコン層３８は、埋
込み接点孔６２を介してｎ−ウェル３２と直接接触して
いることに留意されたい。この接触は、電気的であるだ
けでなく、ｎ−ウェル３２にとってｐ＋型ポリンリコン
３８からのｐ型ドーパントの供給源ともなる。この付着
は化学的気相成長法によって行なうことができ、パター
ンづけは不要である。その代わり、ポリシリコンを優先
的に侵食する化学薬品を使って、表面の化学的機械的研
磨を行なう。たたし、トレンチ６０内のポリシリコン３
８は、機械的研磨を受けないので侵食されない。この段
階で、順次、希フッ化水素酸でエツチングして露出して
いる酸化シリコンを溶かし、１５０℃のリン酸でエツチ
ングして露出している窒化シリコンを溶かすことにより
、外側絶縁層３６を形成する際に、付着させた上側の二
酸化シリコン層と窒化シリコン層を除去することができ
る。どちらの酸も、ポリシリコンを侵食しない。

この時点までに、埋込み接点６２を別にすれば、トレン
チ内でパターンづけは行なっていない。第１６図、第１
７図、第１８図に示すように、次のステップを実行して
、第１８図の分離領域で、トレンチ６０内のポリシリコ
ン層３８を除去する。

まず、化学的気相成長法により、２００ｍの窒化シリコ
ン層６６を均一に付着させる。多段フォトレジストを付
むさせ、トレンチ６０を充填する。

このフォトレジストを光学的手段でパターンづけして現
像して、分離領域６８の上にある領域の侵食不能層を露
出させる。フォトレジストの侵食不能層をエツチングし
、次いで、露出した侵食可能なフォトレジストを優先的
に侵食するが、露出した酸化シリコンや侵食不能層には
あまり作用しない酸素反応性イオン・エツチングを行な
う。この反応性イオン・エツチングで、侵食不能層の上
の侵食可能なフォトレジストが除去され、反応性イオン
・エツチングの継続時間に応じて、露出した下の侵食不
能層が所期の深さまで除去される。これにより、分難領
域６８中で、パターンづけしたフォトレジストがトレン
チから除去される。この後、無指向性プラズマ・エツチ
ングを用いて、露出している窒化シリコンを、分離領域
６８中のトレンチの側壁上のものまで含めて除去する。

これにより窒化物層６６が除去され、分離領域６８中の
ポリシリコン層３８が露出する。続いて、熱酸化ステッ
プで、ポリシリコン層３８の露出部分全体を酸化して、
それを分離領域で約１１００ｎの厚さまで酸化シリコン
絶縁酸化物層５２に変換する。ただし、メモリ・セル（
第１７図）領域中のポリシリコン層３８は露出せず、し
たがって、変換されないままである。しかし、熱処理は
、ｐ＋ポリシリコン層３８からのｐ型ドーパントを埋込
み接点孔６２中に叩き込んで、ｐ＋埋込み接点４４を形
成させる儂きもする。次いで、１５０℃のリン酸に浸す
ことにより、トレンチ６０の活性領域（第１７図）中に
残っている窒化物層６６を除去する。

その後、第１９図、第２０図、第２１図に示すように、
外側誘電体層３６と同様な構造及び工程で、内側誘電体
ｆｆ１４０を形成する。第１の酸化物層は熱酸化法また
は化学的気相成長法によって形成できる。内側誘電体層
４０は、パターンづけする必要がない。分離領域中の部
分は、意味がないので図示していない。表面上の部分は
後で除去する。次いで、トレンチ内をｐ＋ポリシリコン
４２で充填する。ポリシリコンは、その付着後に前記の
種類の化学的機械的エツチングを行なって表面上の全ポ
リシリコンを除去するので、パターンづけしないでコー
トしてよい。その後、トレンチ内に露出したポリシリコ
ン４２を熱酸化して、厚さ約１００ないし１５０ｎｍの
酸化物キャップ７２を形成する。酸化物キャップ７２は
、ｐ＋埋込み接点４４の領域にまで延びるべきであるが
、ポリシリコン層３８がｐ＋埋込み接点４４との接触部
を越えて酸化されるのを防止するため、ｐ＋埋込み接点
４４の一部分をポリシリコン４２に対向する状態にして
おかなければならない。酸化物キャップ７２の熱酸化に
先立ってポリシリコン４２の反応性イオン・エツチング
を行なって、酸化物キャップ７２の上面をｐ＋埋込み接
点４４のほぼ最上部まで、すなわち約１１００ｎはど凹
ませる。すべての酸化ステップにより、ＲＯＸストライ
プ５８が約０．５ミクロンの厚さに達するまで、厚さが
増大したことに留意されたい。

次に、第３図ないし第５図に戻って、酸化物／窒化物／
酸化物マスク５６を除去する。次いで、ゲート酸化物７
３を約１５ｎｍの厚さまで熱成長させ、ｐ＋表面領域４
４と５０の間に延びるようにする。さらに、化学的気相
成長法でポリシリコン・ゲート３４を付着させ、フォト
リングラフィ・パターンづけによって画定し、イオン注
入によりｐ＋領域５０を形成する。ｐ＋領領域活性化す
るには活性化アニールが必要であるが、そうするとポリ
シリコン・ゲート３４のゲート領域の下にｐ型ドーパン
トが拡散する傾向がある。この傾向を避けるため、イオ
ン注入に先立って、ポリシリコン・ゲートのどちらかの
側に側壁スペーサを形成することができる。スペーサを
形成するには、周知のように、表面上に二酸化シリコン
を付着させ、次に指向性反応性イオン・エツチングを行
なう。

次いで、ＢＰＳＧ　（ホウ素リンケイ酸ガラス）７２を
付着させ、リフローして表面を一様に覆わせる。フォト
リングラフィ法により、ホウ素リンケイ酸ガラス（ＢＰ
ＳＧ）７２及びその酸化物中に２つのｐ＋表面領域４６
及び５０に対する接点孔をエツチングし、パターンづけ
した金属を付着させてビット線４８を形成する。

上記の工程で、本発明の電荷利得メモリ・セルの製造の
重要な部分は終わる。周辺回路の構成は、たとえばデナ
ード（Ｄｅｎｎａｒｄ　）の米国特許第３３８７２８６
号明細書に記載の方法等に基づいて行なうことができる
。

第２２図に、本発明の電荷利得メモリ・セルの第２の実
施例を示す。これは、製造がいくらか難しくなるものの
、さらに大きな密度をもたらす。

このデバイスでは、トレンチは、軸方向部分と、互いに
対向する腕木部分とを有する、交互嵌合型の十字形トレ
ンチ８０として形成される。２本のポリシリコン読取り
ワード線８２及び８４が、互いに接触せずに、トレンチ
８０の軸方向部分の対向する側壁を充填し、対応する腕
木部分も完全に充填するので、抵抗が減少する。トレン
チ８０の残りの部分は、絶縁体で充填する。２本の読取
りワード線８２及び８４は、独立して動作できるように
、トレンチを充填する絶縁体で互いに分離されている。

本発明者は、技術論文「電界効果トランジスタ用自己整
合Ｕ字形みぞゲート（Ｓｅｌｆａｌｉｇｎｅｄ　Ｕ−ｇ
ｒｏｏｖｅ　Ｇａｔｅｓ　ｆｏｒ　Ｆｉｅｌｄ−ｅ「ｆ
ｅｃｔＴｒａｎｓｉｓｔｏｒｓ）　Ｊ、Ｉ　８Ｍテクニ
カル・ディスクロージャ’プルテン（ＩＢＭ　Ｔｅｃｈ
ｎｉｃａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ）
　　、Ｖ　ｏ　　Ｉ　、　　２２、Ｎｏ、　　１０、１
９８０年３月、ｐｐ、４４４８−４４４９に、トレンチ
内にこのような分離されたポリシリコン層を形成する方
法を開示した。この方法は、ポリシリコンの同形層を付
着させ、次いで、指向性反応性イオン・エツチングを行
なって、トレンチ８０の軸方向部分の底部のポリシリコ
ンを除去するものである。その後、トレンチの残りの部
分をホウ素リンケイ酸ガラスで充填する。

トレンチ８０の軸方向部分が対向する充填側壁と出会う
各隅のまわりに、ポリシリコン・ノード層８６を形成す
る。ポリシリコン・ノード層８６は、第１の実施例のポ
リシリコン層３８、内側誘電体層３６及び外側誘電体層
４０に対応する。ポリシリコン・ノード層８６は、トレ
ンチ８０を完全に横切って延びてはいない意思外は、第
１の実施例と同様に形成されている。トレンチ８ｏの軸
方向部分でのポリシリコン・ノード層相互の間隔は、厚
さ１００’ｎｍの酸化物８８で分離されている。同様に
、トレンチの腕木部分の末端側は厚さ１１００ｎの酸化
物９０で相互に分離されている。

埋込み接点孔６２の場合と同じやり方で、ポリシリコン
・ノード層８６の末端に埋込み接点９２を作成する。こ
れにより、ポリシリコン・ノード層８６からのドーパン
トが接触領域を形成する。この領域は、平行なポリシリ
コン書込みワード線９４の１本及び下にあるドープ領域
に対するビット線接点９６とあいまって、書込みトラン
ジスタを形成する。上にある水平金属ビット線が、ビッ
ト線接点９６の列を接続する。たたし、ノードを絶縁分
離するため、ポリシリコン・ノード層８６の下のワード
線９４の領域に厚い酸化物９８を形成させることが重要
である。酸化シリコンの厚い側壁部分を選択的に形成す
る方法は、上記に引用した技術論文に開示されている。

軸方向でのメモリ・セル相互間の分離は、主としてトレ
ンチ８０の腕木部分によって行なわれるが、残りの領域
にはＲＯＸ領域１００が必要である。トレンチ８０の腕
木部分の両末端側に縦形読取りトランジスタを形成スる
。そのソース及びドレインは、基板及びビット線接点９
６の下のドープ領域であり、ゲート電極及びゲート絶縁
体は、ポリシリコン・ノード層８６で実現される。トレ
ンチ８０の軸方向部分の埋込み接点９２の下に、絶縁分
離トランジスタを形成する。トレンチの絶縁分離領域の
構造は、第１の実施例とほとんど同じである。

第２２図の電荷利得セルは、いくつかの利点をもつ。１
個のセルを、２×２区画の領域内に、つまり高密度で収
容することができる。さらに、２個のセルに対して１個
のビット線接点９６があればよく、第１の実施例の半分
で済む。製造の複雑さがほんの少し増すたけで、こうし
た非常に高い密度が実現される。はとんどすべてのステ
ップは、第１の実施例に関して説明したステップを直接
採用できる。

【図面の簡単な説明】

第１図は、本発明の電荷増幅メモリ・セルの回路図であ
る。 第２図は、異なるメモリ・レベル及び異なる時点で、第
１図のメモリ・セルに生じる電圧を示す、信号図である
。 第３図は、本発明の第１の実施例を用いた集積回路の平
面図である。 第４図は、第３図のデバイスの能動領域の断面図である
。 第５図は、第３図のデバイスの絶縁分離領域の断面図で
ある。 第６図、第９図、第１２図、第１６図、第１９図は、第
１の実施例の回路の製造中の様々な時点での、第３図に
対応する平面図である。 第７図、第１０図、第１３図、第１７図、第２０図は、
それぞれ第６図、第９図、第１２図、第１６図、第１９
図に対応する製造中の時点での、第４図に対応する断面
図である。 第８図、第１１図、第１４図、第１８図、第２１図は、
それぞれ、第６図、第９図、第１２図、第１６図、第１
９図に対応する製造中の時点での、第５図に対応する断
面である。 第１５図は、埋込み接点の形成方法を示す断面図である
。 第２２図は、本発明の第２の実施例を示す平面図である
。 １０・・・・記憶ノード、１２・・・・内部コンデンサ
、１４・・・・読取りワード線、１６・・・・外部コン
デンサ、１８・・・・ビット線、２０・・・・書込みト
ランジスタ、２２・・・・書込みワード線、２４・・・
・読取りトランジスタ、２６・・・・分離トランジスタ
。 出願人　　インターナショナル・ビジネスφマシーンズ
ーコーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ＦＩＧ　、＋２ ＦＩＧ、８ ＦＩＧ ＦＩＧつ ＦＩＧ ＦＩＧ、１１ ＦＩＧ　１８ ＦＩＧ、２０

Claims (3)

【特許請求の範囲】
1. （１）記憶ノードと所定の電位との間に接続された第１
   のキャパシタと、 入力データ信号を供給するとともに記憶データ信号を出
   力するためのビット信号ノードと、前記入力データ信号
   を前記ビット信号ノードから前記記憶ノードへと転送さ
   せる書込み制御信号を供給するための書込み制御ノード
   と、 前記記憶データ信号を前記記憶ノードから前記ビット信
   号ノードへと転送させる読出し制御信号を供給するため
   の読出し制御ノードと、 前記記憶ノードと前記読出し制御ノードとの間に接続さ
   れた第２のキャパシタと、 前記ビット信号ノードと前記所定の電位とに接続された
   主電流用電極と、前記記憶ノードに接続された制御用電
   極と、を有する読出しトランジスタと、 前記記憶ノードと前記ビット信号ノードとに接続された
   主電流用電極と、前記書込み制御ノードに接続された制
   御用電極と、を有する書込みトランジスタと、 を備えた半導体メモリ。
2. （２）請求項（１）に記載の半導体メモリにおいて、前
   記所定の電位と前記記憶ノードとに接続された主電流用
   電極と、前記記憶ノードに接続された制御用電極と、を
   有する分離トランジスタを更に備えた半導体メモリ。
3. （３）請求項（２）に記載の半導体メモリにおいて、前
   記読出しトランジスタ、書込みトランジスタ、及び分離
   トランジスタはＭＯＳトランジスタであり、前記書込み
   トランジスタのしきい値電圧は前記読出しトランジスタ
   及び分離トランジスタのしきい値電圧よりも低い値であ
   る、半導体メモリ。