JP2993557B2 - 熱型赤外線撮像装置およびその駆動方法 - Google Patents
熱型赤外線撮像装置およびその駆動方法Info
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Description
その駆動方法に関し、特に入射赤外線を熱の形でとらえ
る熱型赤外線撮像装置とその駆動方法に関するものであ
る。
から放射される赤外線を吸収して熱に変換し、さらに熱
を電気信号に変換して、画像として表示することによっ
て、物体の表面の温度分布を計測する等の目的に用いら
れるものである。
における大きなバイアス成分に基づくノイズを除去して
S/Nを向上するとともに、測定を安定に行えるように
し、画素間のばらつきを小さくすることが必要である。
えば本発明者の先願発明である特開平7−193752
号および特願平6−189144号に記載されたものが
ある。
面図を示したものである。また図22は、従来の熱型赤
外線撮像装置の平面図を示したものである。先願の熱型
赤外線撮像素子は、図21,図22に一例を示すよう
に、半導体基板20とその基板表面に走査回路21を持
ち、その上に入射赤外線を電気信号に変換する受光部を
持っている。
3と、アルミニウム(Al)からなるグラウンド配線2
4と、Alからなる信号配線25と、スリット26と、
チタンボロメータ27と、シリコン酸化膜28と、窒化
チタン29と、垂直選択線30とを有している。
外線画像が得られるようにするために、複数の画素に対
する回路および受光部を集積化している。
と、熱の逃げを防ぐダイヤフラム、熱を電気信号に変換
する熱電変換素子からなる。ダイヤフラムはその下層を
エッチングで取り除くことによって、宙に浮いた膜状の
構造を形成している。熱電変換素子は、この例では温度
によってその電気抵抗値が変化するボロメータを用いて
おり、ボロメータの材質としてチタンを用いている。
線吸収層に吸収され、各画素のダイヤフラムの温度を上
昇させる。この温度上昇はチタンボロメータによって電
気信号に変換され、基板上の回路を通じて順次外部に読
み出される。なおこれらの詳細については、特願平6−
189144号に記載されている。
度に応じたあるパワーの赤外線を放射している。このた
め赤外線撮像装置は、可視光の撮像装置と異なり、大き
なバイアス成分を持っている。例えば300°K付近の
物体の赤外線を撮像する場合、300°Kの物体が放射
する大きなバイアス成分の上の、わずかな信号成分を取
り出す必要がある。
は、信号を読み出すためにバイアス電流を流す必要があ
り、常温で動作するボロメータ型の赤外線撮像素子では
特に信号電流に対するバイアス電流の割合が大きくな
り、これもバイアス成分を大きくする原因になってい
る。
は、信号を電流に変換するトランジスタとは別に定電流
源を設けて、この信号に対して非常に大きなバイアス成
分をキャンセルしている。
路図を示したものであって、ボロメータ1と、画素スイ
ッチ2と、垂直AND素子3と、水平スイッチ4と、水
平AND素子5と、グラウンド線6と、垂直信号線7
と、水平信号線8と、垂直シフトレジスタ9と、ラッチ
10と、水平シフトレジスタ11と、出力(1) 12と、
出力(2) 13と、積分回路(1) 14と、積分回路(2) 1
5とを有することが示されている。なお、これらの詳細
については、特願平6−189144号に記載されてい
る。
た例では、積分コンデンサを各画素に設けている。これ
によって積分時間を大きくすることができ、ノイズの帯
域を狭くしてノイズを減らすことができる。また他の例
として、量子型赤外線撮像装置の場合に、積分コンデン
サを各ラインに設けて積分コンデンサを大きくできるよ
うにした例が、特願平5−229946号に記載されて
いる。
器のばらつきなどに起因する、バイアスレベルのばらつ
きが存在する。これを固定パターンノイズ(FPN)と
称し、通常、補正回路を設けて補正を行っている。この
一例として従来例では、赤外線撮像素子外部にバイアス
レベルのばらつき量を保持するメモリーを設けて、固定
パターンノイズを補正している(特願平6−18914
4号参照)。
トランジスタを持っており、このトランジスタのエミッ
タを出力に接続し、コレクタを積分コンデンサに接続し
ている(特願平6−189144号参照)。
3752号公報に開示された技術においては、大きなバ
イアス成分をカットして信号成分を取り出すことができ
るが、以下のような問題がある。
熱電変換素子の抵抗変化または電圧変化を電流変化に変
換する必要がある。そのためには、トランジスタなどの
増幅素子または非線形素子が必要となるが、トランジス
タにはバイポーラ型にしても、MOS型にしても、ショ
ットノイズ,ジョンソンノイズなどのノイズが存在す
る。S/Nを良くするためには、このトランジスタによ
るノイズを極力小さくする必要がある。
積分回路は、非常に低ノイズであるが、上述したバイア
ス成分のキャンセルについて考慮されていない。両先願
の技術を組み合わせても、さらに以下のような問題が残
る。
た熱型赤外線撮像装置では、デバイスの温度が変化した
場合、デバイス上のボロメータの温度も当然変化するた
め、その温度変化はそのまま信号に現れることになる。
例えば、温度差1℃の被写体を見たときのダイヤフラム
の温度変化は、0.002℃程度のわずかな温度差であ
るため、このデバイスの温度変化(ドリフト)は大きな
影響を与える。そこで、この対策のために、恒温装置や
補正回路が必要になるほか、信号のダイナミックレンジ
も狭まるという問題がある。
のノイズは、S/N改善のため極力小さくする必要があ
るが、従来例では考慮されていない。
素ごとに積分用のコンデンサを持っているため、コンデ
ンサの容量を大きくするには限界があり、そのため、信
号のダイナミックレンジも制限されてしまうという問題
がある。これに対して、画素の各列に積分コンデンサを
配置する量子型の例があるが、熱型の赤外線撮像装置に
はそのまま適用できない。
を大きくする必要があり、その場合デバイスの動作電圧
が増大するが、その場合の対策が従来例では考慮されて
いない。
を起こし、この自己発熱によって信号のダイナミックレ
ンジを制限する場合があるが、その場合の対策が従来例
では考慮されていない。
ナミックレンジを狭めるという問題があり、従来例でも
補正回路などで補正を行っているが、補正回路にはA/
D変換器やメモリなど大規模な回路が必要になるという
問題がある。
解決しようとするものであって、ノイズを十分小さくす
ることができるとともに、信号のダイナミックレンジを
広くすることができ、回路構成が簡単な熱型赤外線撮像
装置およびその駆動方法を提供することを目的としてい
る。
題を解決するための具体的手段を掲げる。
赤外線を吸収して発生した熱に応じて定まる温度に対応
する電気信号を発生する第1の熱電変換素子101と、
第1の熱電変換素子101をエミッタに接続された第1
のバイポーラトランジスタ102と、コレクタを第1の
バイポーラトランジスタ102のコレクタに接続された
第2のバイポーラトランジスタ104と、一端を該第2
のバイポーラトランジスタのエミッタに接続すると共に
他端を電源に接続した抵抗とを有し、そして、第1のバ
イポーラトランジスタ102と第2のバイポーラトラン
ジスタ104のそれぞれのコレクタの接続点に積分コン
デンサ105を接続してなり、積分コンデンサ105に
対象物の温度に対応する電圧を得るものである。
ンジスタ102と、第2のバイポーラトランジスタ10
4のそれぞれのコレクタに流れる電流値を、ほぼ同じに
設定する。
赤外線を吸収して発生した熱に応じて定まる温度に対応
する電気信号を発生する第1の熱電変換素子と、第1の
熱電変換素子をソースに接続された第1の電界効果トラ
ンジスタと、ドレインを第1の電界効果トランジスタの
ドレインに接続された第2の電界効果トランジスタと、
一端を該第2のバイポーラトランジスタのエミッタに接
続すると共に他端を電源に接続した抵抗とを有し、そし
て、第1の電界効果トランジスタと第2の電界効果トラ
ンジスタのそれぞれのドレインの接続点に積分コンデン
サを接続してなり、この積分コンデンサに対象物の温度
に対応する電圧を得るものである。
ジスタと、第2の電界効果トランジスタのそれぞれのド
レインに流れる電流値を、ほぼ同じに設定する。
1の熱電変換素子の抵抗値の1.5倍から10倍、好ま
しくは2倍から5倍とする。
射赤外線を吸収して発生した熱によって温度が変化しな
い第2の熱電変換素子を用い、第2の熱電変換素子と第
1の熱電変換素子のそれぞれの温度係数をほぼ同じにす
る。
散を妨げるようにした熱分離構造部を設け、第1の熱電
変換素子をこの熱分離構造部に設けるとともに、第2の
熱電変換素子を、この熱分離構造部以外の半導体基板上
に設ける。
第1の熱電変換素子を2次元のマトリクス状に配列する
とともに、積分コンデンサを、2次元マトリクスの各ラ
インまたは複数ラインごとに1個配置する。
置の駆動方法として、複数の積分コンデンサにおける積
分動作を、各積分コンデンサについて同時に行う。
装置の駆動方法として、複数の積分コンデンサにおける
積分動作を、各積分コンデンサごとに順次時間をずらし
て行う。
装置の駆動方法として、複数の積分コンデンサにおける
積分動作終了から積分値の読み出しまでの時間を、各積
分コンデンサについて同じにする。
装置の駆動方法として、複数の積分コンデンサにおける
積分動作終了後の積分値の読み出しを、各積分コンデン
サについて順番に時系列で行う。
に、第1の熱電変換素子を2次元のマトリクス状に配列
し、この2次元マトリクスの一辺に画素選択用の第1の
シフトレジスタを持ち、他の一辺に第2のシフトレジス
タと、第2のシフトレジスタによって制御されて画素選
択を行う複数の第1のスイッチを持つとともに、第3の
シフトレジスタと、第3のシフトレジスタによって制御
されて積分コンデンサを選択する複数の第2のスイッチ
を持つ。
に、第1の熱電変換素子を2次元のマトリクス状に配列
し、この2次元マトリクスの一辺に画素選択用のトラン
ジスタを持ち、他の一辺に画素選択用の第1のスイッチ
を持つとともに、各画素を選択するための入力または内
部で発生した論理信号を、トランジスタまたはスイッチ
を駆動するレベルにまで変換するレベル変換器を備え
る。
換素子と接続されるバイポーラトランジスタのベースま
たは電界効果トランジスタのゲートに、ランプ波形発生
器を備える。
は、ランプ発生用トランジスタ(または電界効果トラン
ジスタ)と、このランプ発生用トランジスタのエミッタ
(またはソース)に接続されたランプ発生用抵抗と、ラ
ンプ発生用トランジスタのコレクタ(またはドレイン)
に接続されたランプ発生用コンデンサとを有し、ランプ
発生用トランジスタのベース(またはゲート)に入力す
る電圧をVbramp、ランプ電圧をVr、第2の熱電
変換素子の抵抗をRb2として、ランプ発生用抵抗の抵
抗値Rrampを、Rb2・(Vbramp/Vr)2
以下に設定する。
に2次元のマトリクス状に配列された各画素ごとに、第
1の熱電変換素子と第2の熱電変換素子とを配置する。
導体基板上に画素ごとに2次元のマトリクス状に配列さ
れた入射赤外線を吸収して発生した熱に応じて定まる温
度に対応する電気信号を発生する熱電変換素子と、この
各画素の熱電変換素子を選択するためのスイッチと、各
画素の熱電変換素子の信号を選択または積分するための
トランジスタを有し、各画素を選択するための入力また
は内部で発生すた論理信号を、各トランジスタまたはス
イッチを駆動するレベルにまで変換するレベル変換器を
備えるものである。
導体基板上に画素ごとに2次元のマトリクス状に配列さ
れた入射赤外線を吸収して発生した熱に応じて定まる温
度に対応する電気信号を発生する熱電変換素子と、この
各画素の熱電変換素子の信号を切り替えるるためのスイ
ッチと、各画素の熱電変換素子の信号を選択または積分
するためのトランジスタと、各スイッチとトランジスタ
とを制御するためのシフトレジスタとを有する熱型赤外
線撮像装置において、シフトレジスタが発生する論理信
号を、スイッチまたはトランジスタを駆動するレベルに
まで変換するレベル変換器を備えるものである。
導体基板上に、画素ごとに、入射赤外線を吸収して発生
した熱に応じて定まる温度に対応する電気信号を発生す
る第1の熱電変換素子と、第1の熱電変換素子の出力の
バイアス成分を補償するための第2の熱電変換素子とを
備えるとともに、各画素ごとに不揮発性記憶素子を配置
して、各第1の熱電変換素子と第2の熱電変換素子の抵
抗の比率のばらつきを補正するものである。
を、フローティングゲートを有するMOS電界効果トラ
ンジスタから構成する。
トを有するMOS電界効果トランジスタが、第1または
第2の熱電変換素子または該MOS電界効果トランジス
タのドレインに接続された積分コンデンサのバイアス電
流値、またはこの積分コンデンサのバイアス電荷量に応
じてそのしきい値電圧を変化させることによって、第1
の熱電変換素子と第2の熱電変換素子の抵抗の比率のば
らつきを補正する。
す熱型赤外線撮像装置の回路図である。
チタンボロメータ1(ダイヤフラム上)、102NPN
トランジスタ、103チタンボロメータ2(基板上)、
104PNPトランジスタ、105積分コンデンサを形
成している。
ように、熱の逃げを防いだダイヤフラム上に形成してお
り、入射赤外線に対して感度がある。102NPNトラ
ンジスタのベースに電圧Vb1を印加すると、102N
PNトランジスタのベース,エミッタ間電圧をVbeと
して、101チタンボロメータ1には、(Vb1−Vb
e)の電圧がかかる。
の抵抗をRb1とすると、102NPNトランジスタの
コレクタには、Ic1=(Vb1−Ve)/Rb1の電
流が流れることになる。
しており、入射赤外線に対して感度がない。104PN
Pトランジスタのベースに電圧Vb2を印加すると、上
記と同ように、104PNPトランジスタのコレクタに
は、Ic2=(Vb2−Vbe)/Rb2の電流が流れ
る。ここで、Rb2は103チタンボロメータ2の抵抗
である。103チタンボロメータ2を基板上に形成する
のは、入射赤外線に対して感度を持たせないためと、後
述する自己発熱の対策のためである。
PNトランジスタのコレクタ電流Ic1と、104PN
Pトランジスタのコレクタ電流Ic2はつり合ってお
り、105積分コンデンサにはほとんど電流が流れな
い。
フラムの温度が上昇し、ダイヤフラム上の101チタン
ボロメータ1の抵抗値が変化する。この抵抗の変化はI
c1を変化させる。しかしながら、基板上の103チタ
ンボロメータ2の抵抗値は変化しないため、Ic2は変
化しない。
△I=(Ic2−Ic1)が生じ、105積分コンデン
サに蓄えられる。この差分△Iは、信号成分と、除きき
れなかったバイアス成分からなっており、大きなバイア
ス成分は取り除かれている。
き、1℃の温度差の被写体を見た時の信号成分はこの内
の6nA程度(ダイヤフラムの温度上昇は2m℃、ボロ
メータの温度係数は0.3%/℃として計算)であり、
バイアス電流を取り除く効果は非常に大きい。
によって、完全にバイアス成分を取り除くことは難しい
が、ばらつきによって除ききれない1%以外の、99%
程度までバイアス成分を取り除くことは可能であり、こ
れによって積分コンデンサを大幅に小さくすることが可
能となる。
ンサの電圧を5Vまでとした場合、バイアス電流が1m
Aのままでは、800pFもの容量が必要になるのに対
し、本発明の回路では、8pF程度で十分である。
は、バイアス電流に比例して、積分時間のルートに比例
してS/Nが改善される。つまり、積分コンデンサに蓄
えられる信号成分を大きくできればできるほど、S/N
が改善されることになり、バイアス電流を取り除ける意
義は大きい。
ではなく、103チタンボロメータ2を用いている。こ
の103チタンボロメータ2の抵抗の温度係数は、10
1チタンボロメータ1と同じにしている。これによって
デバイスの温度が変化しても、Rb1、Rb2は同じ割
合で変化し、従って、上式よりIc1、Ic2も同じ割
合で変化するので、デバイスの温度変化をキャンセルで
きる。これに対して、Rb2として単なる抵抗を用いた
場合は、デバイスの温度変化によってIc1のみ変化
し、ダイナミックレンジを簡単にはずれてしまうことに
なる。
作を表す回路図(1) であって、上述したRb1(101
チタンボロメータ1),Rb2(103チタンボロメー
タ2)による補償回路の等価回路と、出力電流in2 と
を示している。
ノイズやショットノイズ,1/fノイズなどの各種のノ
イズを持っている。ボロメータ自身のノイズは、材料な
どを選定して小さくする必要があることは当然である
が、トランジスタのノイズはボロメータのノイズに対し
てさらに小さくする必要がある。
るノイズ電流inは、次式(1)に示すように、2つの
ボロメータのノイズ電流inb1とinb2、および2
つのトランジスタのノイズ電流in1とin2の2乗和
で表される。
コンダクタンス(gm)や、ボロメータ抵抗(Rb1、
Rb2),rπ(ベース、エミッタ間抵抗)で割算され
る形となり、これらの値が大きいほどノイズ電流inに
現れにくいことになる。これは、相互コンダクタンス
(gm)やボロメータ抵抗,rπを大きくすれば、トラ
ンジスタのノイズを見えにくくできることになり、ボロ
メータ型の積分回路として非常に有効である。
きく、1/fノイズも比較的小さいため都合がよいが、
バイポーラ回路だけですべての回路を作成した場合、チ
ップ面積が増大したり、消費電力が大きくなるという問
題もある。
イポーラトランジスタに比べて小さいが、ゲート幅を大
きくしたり、ゲート長やゲート酸化膜厚を小さくするこ
とによって、gmを十分大きくすることは可能であり、
MOSFETを積分回路に使用することが可能である。
が大きいという問題があるが、その対策として、半導体
基板の表面をチャンネルとして使用しない埋め込み型M
OSFETを使ったり、接合型FETを使用することも
考えられる。
用い、シフトレジスタなどノイズに関係しない部分にM
OSFETを使用した、バイポーラ・MOSFET一体
型の構成にすれば、製造プロセスは若干複雑になるが効
果的である。近年、ゲートアレイなどで、このようなB
iCMOSのプロセスが普及し始めているので、それら
を利用して十分安価に作ることが可能である。図1に示
された回路は、このBiCMOS構成の場合の一例であ
る。
はほぼ同じ電流が流れるようにして、バイアス成分を取
り除いている。しかしながら、ノイズの観点からすれ
ば、Rb2はバイアス成分を除去するためだけに存在す
るものであるため、Rb2の発生するノイズは可能な限
り小さくする必要がある。
るには、Rb2の抵抗値を大きくする必要があるが、そ
の場合Rb1とほぼ同じ電流を流すために、電圧を上げ
ることが必要となる。
の目で認識できるようになる。Rb2がRb1に対して
1.5倍だとノイズの増大は2.2dB、抵抗比が2倍
程度であれば、ノイズの増大は1.8dB程度で済む。
さらに抵抗比が5倍程度であればノイズの増大は0.8
db程度で済むが、その代わり、Rb2の両端の電圧が
かなり大きくなってくる。
0.4dBであって、非常に小さいが、電圧は非常に大
きくなる。このため、Rb2の値としては、Rb1の
1.5倍から10倍、好ましくは2倍から5倍程度とが
望ましい。
は、109水平スイッチ1を通して順次読み出される。
107ソースフォロワ、108負荷トランジスタは、1
11水平信号線1に信号を送りだすためのバッファであ
る。このバッファは、省略することも可能である。11
0水平シフトレジスタ1は、109水平スイッチ1を順
次選択してゆく。選択された積分コンデンサの電圧は、
112ソースフォロワのゲートに現れる。
ジスタは、114出力に信号を送り出すためのバッファ
であり、114出力には、積分コンデンサの電圧が現れ
る。106リセットスイッチは、読み出された後の積分
コンデンサの電圧をリセット電圧VRに戻すためのもの
である。この例では各積分回路に106リセットスイッ
チを設けているが、後に述べる1個のリセットスイッチ
で全積分回路をリセットすることも可能である。
積分時間Tsを短くしても、ボロメータに流す電流Ib
を大きくしてやれば、同じS/Nが得られる。S/Nは
IbとTsのルートに比例する(S/N Ib√T
s)。積分コンデンサに蓄えられる電荷量Qは、Ibと
Tsの積であるため(Q=Ib・Ts)、同じS/Nを
得る場合、Ibを大きくしてTsを小さくした方がQは
小さくなり、コンデンサの容量を小さくできる。従っ
て、マトリクス上に並んだ各画素に積分コンデンサを配
置して、積分時間を大きくとるよりも、積分時間が短く
なるが、各列または複数列に1個配置した方がメリット
がある場合がある。
4μsec程度の積分を行った場合、バイアス電流をI
mA、バイアス成分除去率を99%として、8pF程度
の容量で済む。各画素に配置して、33msecの積分
を行った場合は、同じS/Nを得るのに11μA程度の
バイアス電流が必要となり、同じバイアス成分除去率と
して、700pFもの容量が必要になってしまう。
タ,103チタンボロメータ2,104PNPトランジ
スタ,105積分コンデンサなどからなる積分回路を、
複数列に1個持っている。この場合、積分時間は、積分
回路を各画素に設ける場合より小さくなるが、その分、
Ibを大きくすることによって同じS/Nが得られる。
しかも、各画素に設けるコンデンサ容量より、小さい容
量のコンデンサを、複数列に1個設けるだけで良く、チ
ップサイズを大幅に削減できる。このように積分時間は
短いほど、積分コンデンサを小さくできるが、Ibが大
きくなると別の問題が発生する。
タには、ジョンソンノイズ,ショットノイズ,1/fノ
イズなどが存在する。このうち1/fノイズは、Ibに
比例して大きくなるため、1/fノイズが支配的になる
と、S/N改善の効果が無くなってしまう。従って、積
分時間を短くできる限界は、Ibが大きくなって、1/
fノイズが支配的になるあたりまでである。
は、ボロメータ材料によって異なる。3KΩ程度のチタ
ンボロメータを用いた場合、この限界は例えば3mA程
度となるが、この値はボロメータの膜厚形状などによっ
ても大きく変わってくる。本発明においては、いろいろ
な大きさの積分時間に対応できるように、種々の構成を
後述している。
るために、本発明では2組の水平スイッチと水平シフト
レジスタを持っている。1組は、前述した積分コンデン
サを選択するための、109水平スイッチ1と110水
平シフトレジスタ1であり、もう1組は、マトリクス上
に並んだ画素の各列を選択するための、116水平スイ
ッチ2と117水平シフトレジスタ2である。
分回路を配置した例であり、32列に1個の積分回路を
持たせている。116水平スイッチ2、117水平シフ
トレジスタ2は、この128列を順次選択して、4本の
118水平信号線2に振り分けている。4本の118水
平信号線2は、それぞれ独立の積分回路に接続されてい
る。
各画素の101チタンボロメータ1を選択する。119
垂直シフトレジスタは、この120画素スイッチを制御
して各行を選択する。例えば128行の画素の場合、1
19垂直シフトレジスタは、128段となる。119垂
直シフトレジスタがある行を選択している間、117水
平シフトレジスタ2は各列を選択してゆき、その列を担
当する積分回路によって積分動作が行われ、114出力
に出力される。
個の積分回路を持たせて、32列に1個の積分回路を持
たせた例であるが、画素数や積分回路数はいくらでも増
大可能である。ただし、積分時間はおよそ(フレーム時
間)/(行数)/(積分回路につながる列数)で定まる
ため、行数や列数、積分時間に応じて積分回路数を決め
る必要がある。本発明では、積分回路の読み出し用に
も、110水平シフトレジスタ1を持っているため、積
分回路数が増大しても、110水平シフトレジスタ1の
段数を増やすだけで容易に対応できる。
作を表す回路図(2) であって、図1における積分回路部
分を抜き出した回路図である。図1の各部の電圧は、例
えば次のように設定する。
流す場合、101チタンボロメータ1の抵抗を例えば3
KΩとして、102NPNトランジスタのエミッタ電圧
は3Vとなる。このとき102NPNトランジスタのベ
ース電圧Vb1は、Vbeを0.7Vとして約3.7V
となる。
105積分コンデンサに接続されている。この部分の電
圧は積分動作中、動作点を中心に変化する。この変化の
間もNPNトランジスタは定電流動作をする必要があ
り、そのために、この動作点は、エミッタ電位(3V)
より例えば5V程度高くした8Vに設定する。104P
NPトランジスタのエミッタ電位も、同じ理由で動作点
(8V)から5V程度高くとり、13Vとする。
して12.3Vとなる。103チタンボロメータ2の抵
抗を、前述したノイズ上の理由で、101チタンボロメ
ータ1の例えば2倍の6KΩに設定した場合、103チ
タンボロメータ2に1mA流すためにVeは19Vに設
定する。
えた場合について行ったが、これ以外に次のような問題
がある。101チタンボロメータ1は、熱分離されたダ
イヤフラム上に形成されているため、電流を流すとジュ
ール熱によって温度上昇を引き起こす。この温度上昇
は、流す電流によっても異なるが、数10℃にまで達す
ることもあり、ボロメータの抵抗値を数%変えることに
なる。
成しているため、これを流れる電流Ic2にこのような
変化はない。103チタンボロメータ2は、各行の選択
の度にバイアスキャンセルのために使用されるため、こ
のように基板上に形成しないと、自己発熱が非常に大き
くなってしまう。このため、積分動作中、Ic2は一定
であるのにIc1は減少して、バイアス成分がキャンセ
ルされなくなってしまう。
作を示すタイミング図であって、(a)はバイアス成分
の時間的変化を示し、バイアス成分がキャンセルされず
に、コンデンサの両端の電圧が積分動作中に飽和してし
まうことが示されている。
トランジスタのベースに、図4(b)のVb2に示すよ
うなランプ波形を入力して、Ic2を故意に変化させる
ことによって、温度上昇によるIc1の変化をキャンセ
ルしている。
0℃として、ボロメータの温度係数を0.3%/℃とし
た場合、ボロメータの抵抗値は3%上昇し、Ic1は3
%低下する。通常、ダイヤフラムの熱時定数は積分時間
よりはるかに大きいため、この温度上昇は時間に対して
ほぼリニアとなる。Rb2の両端の電圧は6Vであるた
め、図4(b)Vb2のように、12.3Vから12.
12Vまで0.18V(6V×3%)リニアに変化する
ランプ波形を入力すると、Ic2も3%変化し、Ic1
の変化をキャンセルできる。図1の115は、このよう
な動作をするランプ波形発生器である。
実施形態における各部回路構成例を示す回路図(1) であ
って、図5(c)はランプ波形発生器の一例を示してい
る。
器は、501NPNトランジスタ、抵抗Rramp、コ
ンデンサCramp、502P型MOSFET、503
バッファからなっている。
電圧(12.3V)を与えてやる。501NPNトラン
ジスタのベースに与える電圧Vbrampは、ランプ波
形の期間をTr、ランプ電圧をVrとして、Vbram
p=Cramp・Rramp・Vr/Tr+Vbe(V
beは約0.7V)となるように設定する。
流動作するように、Vbramp<Vb2とする必要が
ある。ランプ電圧Vrは、103チタンボロメータ2の
両端の電圧(例えば6V)が、上述した3%変化する電
圧(0.18V)に設定する。
SFETを制御するパルスであり、116水平スイッチ
2がONするのと同じタイミングで、502P型MOS
FETがONするようにパルスを与える。
04PNPトランジスタのベースに入力されるため、こ
の回路のノイズに関しても注意する必要がある。Rra
mpの抵抗値の選定は、そのジョンソンノイズが、10
1チタンボロメータ1または103チタンボロメータ2
に対して、十分小さくなるようにする必要がある。
積分コンデンサに流れるノイズ電流として現れるが、そ
のゲインはTr/(Cramp・Rb2)で表される。
このゲインは、当然小さい方がよい。このRrampの
ジョンソンノイズの現れ方を、チタンボロメータRbの
それに対して、同等かそれ以下にするためには、次式
(2),(3)とする必要がある。次式(2)中、kは
ボルツマン定数、Tは絶対温度である。
す限り、できるだけ大きい方がCrampを小さくでき
る。いま、Rb2を6KΩ、Vbrampを10V、V
rを0.18Vとした場合、式(3)からRrampは
18.5MΩが上限である。Trを4μsecとする
と、式(4)からCrampは12pFとなる。このレ
ベルの容量は、IC内で容易に作成可能である。
104PNPトランジスタのベースに接続するものとし
て説明を行ったが、102NPNトランジスタのベース
に接続することも可能である。この場合は、各部の設定
電圧が変わってくる。
ス電流を大きくさせるため、各部の電圧が増大する。そ
のためデバイス上の回路の動作電圧を上げる必要がある
が、そのために本発明ではレベル変換器を備えている。
図1において、121から128は、このレベル変換器
を構成している。
バイス周辺のタイミング回路は、5V系の論理ICで構
成されている。しかしながら前述したように、デバイス
内の例えば109水平スイッチ1などは、動作点(8
V)+ダイナミックレンジ(5V)のような、高い電圧
(13V)を扱う。
水平スイッチ1,106リセットスイッチの具体的な回
路例を示している。この回路では、スイッチを制御する
パルスは、スイッチを通る信号と同じか、それ以上の電
圧のパルスを与える必要があるが、このような場合、レ
ベル変換器がないと、ダイナミックレンジが制限されて
しまう。
実施形態における各部回路構成例を示す回路図(2) であ
って、図6(b)は、レベル変換器の具体的な回路構成
の例を示している。
電圧のパルスを与えるために、110水平シフトレジス
タ1もこの高電圧(13V)で動作させるとする。この
とき、129水平データ入力1、130水平クロック入
力1に、このレベル変換器(121、122)が必要に
なってくる。図6(b)のVDDは、入力する論理振幅
(例えば5V)、V1は必要な高電圧(例えば13V)
に設定する。
は、121、122レベル変換器で高電圧(13V)に
変換されて、13Vで動作する110水平シフトレジス
タ1に入力される。110水平シフトレジスタ1は、高
電圧(13V)パルスを、順次、109水平スイッチ1
に与えて選択してゆく。
入力部に配置するものとして説明を行ったが、レベル変
換器は、デバイス内部に配置することも可能である。例
えばレベル変換器を、110水平シフトレジスタ1と各
109水平スイッチ1の間に配置することによって、同
じ目的を達成できる。この場合は、110水平シフトレ
ジスタを高電圧で動作させる必要がないため、低耐圧の
回路が使用でき、高速、低電力化が可能となる。
前に配置するため、チップ面積が増大する場合がある。
図1の例では、レベル変換器を各部の入力に配置してい
るが、動作させる電圧によって省略することも可能であ
る。
実施形態を示すタイミング図(1) でっあって、図1の回
路構成における駆動タイミングを示したものである。
を順次選択するために、135垂直データとして、Vs
yncを入力し、136垂直クロックとしてHsync
を入力する。Vsyncは、例えば30Hzのフレーム
周波数の場合、33msecに1回パルスが出力される
ようにする。Hsyncは、例えば128行を考えた場
合、33m/128の、約250μsecに1回パルス
が出力されるようにする。119垂直シフトレジスタの
出力V1,V2,…,V128を図7に示す。これによ
って、各行を順次選択することができる。
フトレジスタ2は各列を選択してゆく。Hsync’,
Clockは、それぞれ133水平データ2,134水
平クロック2に入力する。前述したように、119垂直
シフトレジスタは、Hsyncによって各行を選択して
ゆくが、このとき120画素スイッチが完全にONする
のに、遅れがある場合がある。そのため、各例を選択す
るためのHsync’をHsyncに対して遅らせるこ
とが必要になる場合がある。117水平シフトレジスタ
2の出力H1,H2,…,H128を図7に示す。
るが、この4個の積分回路は独立に動作するため、当然
のことながら、積分動作を同時に行うことができる。し
かしながら、完全に同時に積分を行った場合、各積分回
路からの出力を同時に読み出すか、あるいは信号を一時
的に記憶しておいて、順次読み出すようにする必要があ
る。同時に読み出す場合は、当然、積分回路の数だけ出
力が必要になる。
路が複雑になるほか、出力間のドリフトが悪化するとい
う問題がある。また信号を一時的に記憶する場合、4つ
の積分回路の間で保持する時間が違ってくるため、これ
も4つの信号間のレベル差を生じる原因になる。
期間を、積分回路間で少しずつずらして、順次、信号を
読み出せるようにしている。これによって、積分回路か
らの信号の取り出しを、114出力の1ヵ所にまとめる
ことが可能になっている。
実施形態を示すタイミング図(2) でっあって、4つの積
分回路の動作を詳細に示したものである。
ように各積分回路を選択するためのものであり、129
水平データ1, 130水平クロック1に、それぞれ図8
のHsync’, Clockを入力する。これによって
110水平シフトレジスタ1からは、I1からI5まで
の積分回路選択用のパルスが出力される。
って、積分動作を説明する。一番左の積分回路は、11
8水平信号線の1本に接続されている。この信号線は、
117水平シフトレジスタ2によって、H1列,H5
列,H9列,…というように、4列おきに順番に接続さ
れてゆく。各列には、119垂直シフトレジスタによっ
て選択された、1つの画素が接続されている。
出力電圧Vc1を図8に示す。H1タイミングのハイレ
ベルの期間、H1の積分動作が行われ、Vc1に積分波
形が現れる。この積分波形は、入射赤外線の大小や、バ
イアス電流キャンセル時のばらつきなどによって、波形
の傾きが異なってくる。
な固定パターン除去方法によって除去を行うことができ
る。このVc1は、上述のI1パルスによって選択され
て、111水平信号線1に送り出され、114出力(O
ut)に現れる。
最後付近の電圧を、サンプルホールド(S/H)する必
要があるため、図8に示すように、I1とS/Hパルス
のANDをとって、S/H1というパルスを作成し、こ
のタイミングによって、109水平スイッチ1をONさ
せる。また積分動作の初めに、105積分コンデンサの
電圧をリセットするために、106リセットスイッチ
に、図8のReset1のパルスを与える。このRes
et1パルスは、I1の次のパルスであるI2と、Re
setパルスとのANDをとって作成している。
積分を行ってゆく。Vc2からVc4も並行して、しか
し少しずつ遅れて、順次積分動作を行っていく。ここで
I5は、Vc4のリセットパルスを作るために存在する
が、I1と全く同じパルスであり、I1を使用しても良
い。ただしI1とVc4では、デバイス上での距離が離
れているため、さらには積分回路間で同じレイアウトを
とった方がばらつきが少ないことから、I5を使用する
方が望ましい。
ンサに関して、積分開始時期を少しずつずらし、積分値
の読み出しを各積分コンデンサごとに時系列に行い、積
分終了から読み出しまでの時間を、複数のコンデンサに
ついて同じにしている。これによって積分を並列に行う
ことができ、少ない積分回路数でも、積分時間を長く取
れる以外に、前述したような積分回路間のばらつきやド
リフトを最小限にすることができる。
実施形態における各部回路構成例を示す回路図(3) であ
って、各列に積分回路を配置した例を示している。積分
時間によっては、このような選択が好ましい場合もあ
る。特に1000×1000画素のように、画素数が増
えたときに有効である。
ジスタ、902水平シフトレジスタ、903水平スイッ
チ1、904水平スイッチ2、909積分回路等を持っ
ている。この場合、水平シフトレジスタは、1つで良
い。
一実施形態を示すタイミング図(3)でっあって、図9の
回路の動作を示している。
のデータ入力,クロック入力に、それぞれ図10のVs
ync,Hsyncを入力し、各行を順次選択してゆ
く。902水平シフトレジスタのデータ入力,クロック
入力には、それぞれ図10のHsync’,Clock
を入力する。Hsync’には、図10に示すように、
Clock周期の何倍もある、長い選択パルスを入力す
る。これによって、長い積分時間をとることができる。
場合、その1/2程度の125μsec程度の積分時間
をとることができる。H1,H2,H3,…は、902
水平シフトレジスタの出力である。長い選択期間が、少
しずつ移行してゆく。これによって、904水平スイッ
チ2が選択され、積分を行う。Vc1,Vc2,Vc
3,…は積分波形であり、125μsecの長い積分
を、並列に、しかし信号の読み出しのために、少しずつ
遅らせて行っている。
2を、信号の読み出しのために使用する。903水平ス
イッチ1に、H1’,H2’,H3’,…という読み出
し用のパルスを入力する。このパルスによって、各積分
回路の電圧が、905水平信号線に読み出され、906
出力に出力される。ただしH1’,H2’,H3’,…
の、図中に示すaの部分は、ある903水平スイッチ1
が選択されている間、Resetパルスによって、90
7リッセトスイッチをONさせ、各908積分コンデン
サをリセットするために設けられている。
1個だけ配置しているが、各積分回路に1個づつ配置す
ることも、当然可能である。
するために、図1の説明のところで示したいくつかの工
夫を省略しているが、当然の事ながら、図9の回路にも
適宜導入することは可能である。
配置しているが、信号の読み出しがあるため、この構成
では、Hsyncの周期の期間いっぱいに、積分を行う
ことができない。
一実施形態における各部回路構成例を示す回路図(4) で
あって、ほぼHsyncの期間いっぱいに積分を行うた
めの回路例を示している。
101積分回路を持つことは、図9の回路と同じである
が、この例では各列に2本の垂直信号線1104と、そ
の2本の垂直信号線を切り替えるための、2接点の11
03水平スイッチ2を有している。2接点の1103水
平スイッチ2の1つの接点は、1104垂直信号線の奇
数行(Odd)に接続し、もう1つの接点は偶数行(E
ven)に接続する。
一実施形態を示すタイミング図(4)でっあって、図11
の回路の動作タイミングを示している。
スタのデータ入力,クッロク入力には、それぞれ図12
のVsync,Hsyncを入力する。ここで他の例と
違う点は、Vsyncとして、2つのHsyncパルス
にまたがる幅のパルスを入力して、各行の選択を、2周
期分のHsyncに渡って行っていることである。V
1,V2は垂直シフトレジスタの出力の例である。
タ入力として、Hsyncの2倍の周期を有し、デュー
ティが50%のパルスHsync’を入力している。1
107水平シフトレジスタの出力H1,H2,H3,…
は、2接点の1103水平スイッチ2に入力され、例え
ばハイレベルでは奇数行(Odd)、ロウレベルでは偶
数行(Even)が選択される。いま、奇数行の積分動
作に注目すると、H1列の奇数行が選択されている間、
1101積分回路は積分動作を行い、次の行である偶数
行に選択が切り替わる直前に、信号を読み出す。
み出すためのパルスであって、1102水平スイッチ1
に入力する。H1’パルスが立ち上がって、信号を読み
出した後、すぐに、リセットパルスResetが立ち上
がり、1108積分コンデンサのリセットを行う。H
1’が立ち下がった後も、少しの間、Resetはハイ
レベルを保持して、1105水平信号線の寄生容量をリ
セットする。
とき、すでにH1列の次の行(偶数行)の積分が始まっ
ている。通常ならこのようなことはできないが、各列に
2本の垂直信号線を有している本構成ならば可能であ
る。同様にして、他の列の読み出しのときも、それ以前
の列の偶数行の積分が始まっているが、奇数行はまだ選
択されており、信号を読み出すことができる。
れば、積分時間をHsync周期の、ほぼいっぱいま
で、長くすることができる。例えば、フレーム周期33
msec,画素数1000×1000程度を考えた場
合、Hsyncは33msec/1000=33μse
cとなるが、本構成では、ほぼ33μsecいっぱいに
積分時間をとることができる。各列に積分回路を持ち、
垂直信号線が1本の場合、このように長くとることが困
難である(クロック周波数の増大などを招く)。さらに
本構成では、各列の信号の読み出しに関しても、Hsy
nc周期をいっぱいに使うことが可能であり、信号の読
み出し速度に負担がかからない。
ッチを用い、n本の垂直信号線を切り替える構成も積分
時間によっては好都合である。
一実施形態における各部回路構成例を示す回路図(5) で
あって、1301水平スイッチ2として4接点のスイッ
チを用い、4本の垂直信号線を切り替える場合を示して
いる。
は、それぞれの列に接続されている。この場合も、各積
分回路はほぼ並列に、しかし少しずつずらして、積分を
行うことができる。本実施形態は、512×512等、
画素数が中程度の場合に適している。例えば画素数が5
12×512、フレーム周期が33msecであって、
4接点のスイッチを用いた場合、積分時間は、33ms
ec/512/4≒16μsecとなる。信号の読み出
しが他の場合と若干違って、n列とびに行われることに
なるが、このような並べ替えは、デバイス外での信号処
理によって、容易に行うことができる。
一実施形態における各部回路構成例を示す回路図(6) で
あって、1401チタンボロメータ1(ダイヤフラム
上)および1402積分トランジスタ1を、各画素に配
置した例を示している。
イッチと水平スイッチの機能を兼ねることができる。図
14の例では、MOSFETを使用しているが、バイポ
ーラトランジスタや接合型FET等、他の種類のトラン
ジスタを使用することは、当然、可能である。
のベース電流に相当する、ゲート回路の電流がほとんど
流れないメリットがある他、BiCMOSプロセスに対
して、プロセスが簡単になる特徴がある。
1408垂直シフトレジスタの間には、1406レベル
変換器1を配置している。これは、ロジックレベル(例
えば5V)で動いている1408垂直シフトレジスタの
レベルから、積分トランジスタに必要な電圧(例えば
3.7V)にレベル変換するためのものである。このよ
うなレベル変換器の例として、例えば図6(a)に示し
たような回路が考えられる。
として例えば3.7V、V1として例えば0Vを設定す
る。これによって、積分時、1402積分トランジスタ
1のゲートには3.7Vがかかり、非積分時は0Vとな
って、トランジスタのドレインはハイインピーダンスに
なる。
ために設けられている。ただし、この場合、ロジックレ
ベル(例えば5V)の信号を、1404積分トランジス
タ2の積分動作に必要なゲート電圧(例えば12.3
V)と、オフする電圧(例えば19V)に変換する必要
がある。このようなレベル変換器の例としては、例えば
図6(c)に示されたような回路が考えられる。この場
合、VDDとして例えば5V、V1として例えば19
V、V2として例えば12.3Vを印加する。これによ
って、5Vの論理振幅が、12.3Vと19Vの、14
04積分トランジスタ2の動作に必要な電圧に変換され
る。
策として、この例でも、積分トランジスタにランプ波形
を入力することが考えられるが、ランプ波形発生機能を
持ったレベル変換器を使用することが考えられる。
一実施形態における各部回路構成例を示す回路図(7) で
あって、ランプ波形発生機能を有するレベル変換器の例
を示している。
器1に、ランプ波形発生機能を持たせる場合、図15
(a)乃至(d)に示すように、V1部分に、V10か
らV10+△Vまで直線的に変化する、ランプ波形を入
力してやればよい。または、1407レベル変換器2
に、ランプ波形発生機能を持たせる場合は、図15
(e)乃至(h)に示すように、V2部分に、V20か
らV20+△V迄直線的に変化する、ランプ波形を入力
してやればよい。
を、完全に並列に行うことを仮定している。この場合、
積分終了から読み出しまでの時間が、1405積分コン
デンサによって異なることになる。この場合、1405
積分コンデンサの電荷が、リーク電流によって変化す
る、ドループという現象の発生が考えられる。
ンジスタ1,1404積分トランジスタ2,1410水
平スイッチおよび1405積分コンデンサ自身の、リー
ク電流を小さくすることと、さらには積分コンデンサを
大きくすることで、対策可能である。また、これ以前の
構成例のように、積分期間はほぼ並列だが、読み出しの
ために、少しずつずらす構成にすることも当然可能であ
る。
一実施形態における各部回路構成例を示す回路図(8) で
あって、図14と同様に、1601チタンボロメータ
1, 1602積分トランジスタ1を、各画素に配置し
て、なおかつ、1603チタンボロメータ2, 1604
積分トランジスタ2も、各画素に配置した例を示してい
る。
タと、1609垂直シフトレジスタとの間に、図15に
ついて説明した、1607レベル変換器1と、1608
レベル変換器2も配置している。
く、画素領域の面積が大きい場合、画素間の抵抗値のば
らつきが問題になる場合がある。チタンボロメータ1と
チタンボロメータ2は、バイアス成分除去の目的に使用
しているため、2つの間の抵抗値の比率を、可能な限り
面内で均一にすることが重要である。
置した構成では、列の上部の画素と下部の画素とで、比
率の差が生じてしまう。これに対しては、各画素に、チ
タンボロメータ1とチタンボロメータ2とを配置するこ
とによって、面内での比率の変動を最小限にすることが
できる。通常、チタンボロメータ1はダイヤフラム上に
形成し、チタンボロメータ2は基板上に形成するが、こ
の例では、チタンボロメータ2も、別のダイヤフラム上
に形成することが可能である。
を補正するため、本発明においては、補正用の、不揮発
性記憶素子を配置する構成も提案している。このような
不揮発性記憶素子としては、半導体基板表面と通常のゲ
ートとの間に、フローティングゲートを備えたMOSF
ETや、ゲート絶縁膜として、多くのトラップ順位を持
ったシリコン窒化膜を用いたMNOSFETや、ゲート
絶縁膜として、強誘電体材料を用いたMFSFET等を
使用することができる。
一実施形態における各部回路構成例を示す回路図(9) で
あって、フローティングゲートを備えたMOSFET
を、各画素に配置した例を示している。
ングゲートMOSFETの他に、他の例と同様に、17
01チタンボロメータ1,1703チタンボロメータ
2,1704積分トランジスタ2,1705積分コンデ
ンサ,1706水平スイッチ等を備えている。
OSFETは、そのしきい値電圧Vtを、1701チタ
ンボロメータ1,1703チタンボロメータ2または積
分トランジスタを流れるハイアス電流、または1705
積分コンデンサに存在するバイアス電荷量のばらつき量
に応じて変化させる。このばらつきは、チタンボロメー
タ1とチタンボロメータ2、さらには、積分トランジス
タや積分コンデンサの、抵抗やリーク電流,寄生容量そ
の他の特性のばらつきを反映している。
Tの、ゲートに印加する積分電圧をVb1として、ドレ
インに流れる電流Ic1は、Ic1=(Vb1−Vt)
/Rb1で、ほぼ表される。このVtを変化させること
によって、各画素のRb1その他のばらつきを補正でき
る。
動作を示す回路図(3) であって、不揮発性記憶素子への
書き込み, 消去, 読み出しシーケンスの一例を示してい
る。また図19は、本発明の熱型赤外線撮像装置の一実
施形態を示すブロック図であって、図18に対応するブ
ロック図を示している。
な構成を持つ1901デバイス、シフトレジスタ等へタ
イミングを供給する1902駆動回路、信号を読み出
し、処理するための1903読み出し回路、その他、1
904記憶回路、1905書き込み,消去回路からなる
ことが示されている。
か、または1904記憶回路,1905書き込み,消去
回路等は、初期設定時の調整装置の中に設けて、撮像装
置には、信号の読み出しに必要な、その他の回路だけを
持たせるようにしてもよい。
は、種々の電圧を発生できるレベル変換器である。例え
ば、図18のような消去電圧に設定して、各不揮発性記
憶素子のVtの初期化を行う。その後、通常の読み出し
方法により、各画素の読み出しを行ない、初期化時の各
画素のばらつき量を、外部の記憶回路に記憶する。
なるように、各不揮発性記憶素子へ書き込みを行ない、
Vtを変化させる。書き込みは、例えば、図18に示さ
れた書き込み電圧に設定して、アバランシェ降伏を起こ
させ、フローティングゲートに電荷を注入して、Vtを
変化させる。この書き込み電圧印加の時間を変化させる
ことによって、注入する電荷量を変化させることができ
る。読み出しは、他の構成例で説明したようにして行う
ことができる。
一実施形態における各部回路構成例を示す回路図(10)で
あって、積分回路をデバイス外に設けた例を示してい
る。
4等のように、非常に小さい場合に有効である。図20
に示された構成におていは、例えば、マトリクス上に配
列されたチタンボロメータ1を持つ2001デバイス
と、2002積分トランジスタ1,2003チタンボロ
メータ2,2004積分トランジスタ,2005積分コ
ンデンサ,2006リセットスイッチ,2007サンプ
ルホールド(S/H)を備えている。
デバイス上に配置すれば、同じく2001デバイス上の
チタンボロメータ1と熱的マッチングがとれ、温度ドリ
フトを軽減できる。なお、温度ドリフトの問題が少なけ
れば、2003チタンボロメータ2の代わりに、200
1デバイスの外部の、普通の抵抗を使用することも可能
である。
の積分回路を配置する場合について説明を行ったが、行
側のラインと列側のラインとは、適宜、交換可能であ
る。
型赤外線撮像装置において、限られた積分容量で積分を
行う上で障害となる、バイアス電流の大部分をカットで
き、積分容量の小型化、または同じ積分容量で、バイア
ス電流のさらなるアップを実現することができる。この
場合、S/Nはバイアス電流に比例するため、S/Nの
アップが可能となる。また、積分容量を小さくすること
によって、積分回路のゲインを上げることができるた
め、デバイス出力部における信号レベルを大きくするこ
とができ、デバイスの外部回路に対するノイズの影響を
小さくすることができる。
メータ1のバイアス電流除去のための抵抗Rb2として
チタンボロメータ2を使用しているため、デバイスの温
度変化に基づいてダイナミックレンジを外れる現象を抑
制できる。
はソースに熱電変換素子を接続した構成と、バイアス電
流補償用チタンボロメータ2の抵抗値を測定用チタンボ
ロメータ1の抵抗値の1.5倍から10倍にすることに
よって、積分トランジスタおよび補償用チタンボロメー
タ2に存在するノイズの影響を最小限にすることができ
る。
サを画素の各列または複数列に1個設けることと、各積
分コンデンサの積分動作をほぼ並行に、しかし少しずつ
ずらして行うことと、積分コンデンサを選択する第3の
シフトレジスタを持つことによって、最適な積分動作お
よび信号読み出しを行うことができる。
ンボロメータ2を半導体基板上に形成することと、ラン
プ波形発生器を備えることによって、ボロメータの自己
発熱によって、ダイナミックレンジを外れる現象を抑制
することができる。
信号を積分動作または信号読み出し動作に必要なレベル
に変換するレベル変換器を備えることによって、バイア
ス電流のアップまたはダイナミックレンジの増大を図る
ことができる。
用のチタンボロメータ1と、補償用のチタンボロメータ
2とを配置すること、または各画素のばらつきに応じ
て、しきい値電圧Vtを変化させるためのデータを記憶
した不揮発性記憶素子を備えることによって、画素間の
ばらつきを小さくすることができ、外部のばらつき補正
回路を簡略化し、または削除することができる。
の回路図である。
図(1) であり、図2(a)は接続例を示す図で、図2
(b)は出力電流を示す図である。
図(2) である。
ミング図であり、図4(a)はコンデンサ両端の電圧が
積分動作中に飽和してしまう例を示す図で、図4(b)
はランプ波形(Vb2)を入力した状態を示す図であ
る。
ける各部回路構成例を示す回路図(1) であり、図5
(a)は水平スイッチ回路例を示す図で、図5(b)は
リセットスイッチの回路例を示す図で、図5(c)はラ
ンプ波形発生器の回路例を示す図である。
ける各部回路構成例を示す回路図(2) であり、図6
(a)〜(c)はロジクレベルの電圧(例えば5V)を
積分トランジスタに必要な電圧(例えば、3.7V)に
変換する例を示し、図6(a)は入力電圧を示す図で、
図6(b)はレベル変換回路を示す図で、図6(c)は
出力電圧を示す図であり、さらに、図6(d)〜(f)
はロジックレベルの電圧を水平シフトレジスタ等が必要
とする電圧(例えば13V)に変換する例を示し、図6
(d)は入力電圧を示す図で、図6(e)はレベル変換
回路を示す図で、図6(f)は出力電圧を示す図であ
り、また、図6(g)〜(i)はロジックレベルの電圧
を積分トランジスタに必要な電圧(ゲート電圧12Vと
オフする電圧19V)に変換する例を示す図で、図6
(g)は入力信号を示す図で、図6(h)はレベル変換
回路を示す図で、図6(i)は出力電圧を示す図であ
る。
すタイミング図(1) であり、図7(a)は垂直シフトレ
ジスタの出力を示す図で、図7(b)水平シフトレジス
タの出力を示す図である。
すタイミング図(2) である。
ける各部回路構成例を示す回路図(3) である。
示すタイミング図(3) であり、図10(a)はVsyn
cとHsyncの関係を示す図で、図10(b)はHs
yncとHsync’の関係を示す図である。
おける各部回路構成例を示す回路図(4) である。
示すタイミング図(4) であり、図12(a)はVsyn
cとHsyncの関係を示す図で、図12(b)はHs
y。ncとHsync’の関係を示す図である。
おける各部回路構成例を示す回路図(5) である。
おける各部回路構成例を示す回路図(6) である。
おける各部回路構成例を示す回路図(7) であり、図15
(a)〜(d)はV10〜V10+ΔVのランプ波形を
出力するレベル変換器を示し、図15(a)は入力する
ランプ波形を示す図で、図15(b)は入力波形を示す
図で、図15(c)はレベル変換回路を示す図で、図1
5(d)は出力波形を示す図であり、図15(e)〜
(h)は、V20〜V20−ΔVのランプ波形を出力す
るレベル変換器を示し、図15(e)は入力するランプ
波形を示す図で、図15(f)は入力波形を示す図で、
図15(g)はレベル変換回路を示す図で、図15
(h)は出力波形を示す図である。
おける各部回路構成例を示す回路図(8) である。
おける各部回路構成例を示す回路図(9) である。
路図(3) であり、図18(a)は不揮発性メモリへのリ
ードライトを行なう回路を示す図で、図18(b)は動
作例を示す図表である。
示すブロック図である。
おける各部回路構成例を示す回路図(10)である。
タ) 502 P型MOSFET 503 バッファ 901 垂直シフトレジスタ 902 水平シフトレジスタ 903 水平スイッチ1 904 水平スイッチ2 905 水平信号線 906 出力 907 リセットスイッチ 908 積分コンデンサ 1101 積分回路 1102 水平スイッチ1 1103 水平スイッチ2 1104 垂直信号線 1105 水平信号線 1106 垂直シフトレジスタ 1107 水平シフトレジスタ 1108 積分コンデンサ 1301 水平スイッチ2 1302 積分回路 1401 チタンボロメータ1 1402 積分トランジスタ1 1403 チタンボロメータ2 1404 積分トランジスタ2 1405 積分コンデンサ 1406 レベル変換器1 1407 レベル変換器2 1408 垂直シフトレジスタ 1409 水平スイッチ 1410 水平シフトレジスタ 1601 チタンボロメータ1 1602 積分トランジスタ1 1603 チタンボロメータ2 1604 積分トランジスタ2 1605 積分コンデンサ 1606 水平スイッチ 1607,1608,1611 レベル変換器 1609 垂直シフトレジスタ 1610 水平シフトレジスタ 1701 チタンボロメータ1 1702 フローティングゲートMOSFET(積分ト
ランジスタ1) 1703 チタンボロメータ2 1704 積分トランジスタ2 1705 積分コンデンサ 1706 水平スイッチ 1707 レベル変換器 1901 デバイス 1902 駆動回路 1903 読み出し回路 1904 記憶回路 1905 書き込み,消去回路 2001 デバイス 2002 積分トランジスタ1 2003 チタンボロメータ2 2004 積分トランジスタ2 2005 積分コンデンサ 2006 リセットスイッチ 2007 サンプルホールド
Claims (22)
- 【請求項1】 入射赤外線を吸収して発生した熱に応じ
て定まる温度に対応する電気信号を発生する第1の熱電
変換素子と、該第1の熱電変換素子をエミッタに接続さ
れた第1のバイポーラトランジスタと、コレクタを該第
1のバイポーラトランジスタのコレクタに接続された第
2のバイポーラトランジスタと、一端を該第2のバイポ
ーラトランジスタのエミッタに接続すると共に他端を電
源に接続した抵抗とを有し、 該第1のバイポーラトランジスタと第2のバイポーラト
ランジスタのそれぞれのコレクタの接続点に積分コンデ
ンサを接続したことを特徴とする熱型赤外線撮像装置。 - 【請求項2】 前記第1のバイポーラトランジスタと第
2のバイポーラトランジスタのそれぞれのコレクタに流
れる電流値をほぼ同じに設定することを特徴とする請求
項1に記載の熱型赤外線撮像装置。 - 【請求項3】 入射赤外線を吸収して発生した熱に応じ
て定まる温度に対応する電気信号を発生する第1の熱電
変換素子と、この第1の熱電変換素子をソースに接続さ
れた第1の電界効果トランジスタと、ドレインを前記第
1の電界効果トランジスタのドレインに接続された第2
の電界効果トランジスタと、一端を該第2の電界効果ト
ランジスタのドレインに接続し他端を電源に接続した抵
抗とを有し、 該第1の電界効果トランジスタと第2の電界効果トラン
ジスタのそれぞれのドレインの接続点に積分コンデンサ
を接続したことを特徴とする熱型赤外線撮像装置。 - 【請求項4】 前記第1の電界効果トランジスタと第2
の電界効果トランジスタのそれぞれのドレインに流れる
電流値をほぼ同じに設定することを特徴とする請求項3
に記載の熱型赤外線撮像装置。 - 【請求項5】 前記抵抗の値を、前記第1の熱電変換素
子の抵抗値の1.5倍から10倍、好ましくは2倍から
5倍とすることを特徴とする請求項1から4までのいず
れかに記載の熱型赤外線撮像装置。 - 【請求項6】 前記抵抗に代えて入射赤外線を吸収して
発生した熱によって温度が変化しない第2の熱電変換素
子を用い、該第2の熱電変換素子と前記第1の熱電変換
素子のそれぞれの温度係数をほぼ同じに設定したことを
特徴とする請求項1から5までのいずれかに記載の熱型
赤外線撮像装置。 - 【請求項7】 半導体基板上に熱の放散を妨げるように
した熱分離構造部を設け、前記第1の熱電変換素子をこ
の熱分離構造部に設けるとともに、前記第2の熱電変換
素子を該熱分離構造部以外の前記半導体基板上に設けた
ことを特徴とする請求項6に記載の熱型赤外線撮像装
置。 - 【請求項8】 半導体基板上に前記第1の熱電変換素子
を2次元のマトリクス状に配列するとともに、前記積分
コンデンサを該2次元マトリクスの各ラインまたは複数
ラインごとに1個配置することを特徴とする請求項1か
ら7までのうちのいずれかに記載の熱型赤外線撮像装
置。 - 【請求項9】 請求項1から8までのうちのいずれかに
記載の熱型赤外線撮像装置において、前記複数の積分コ
ンデンサにおける積分動作を、各積分コンデンサについ
て同時に行うことを特徴とする熱型赤外線撮像装置の駆
動方法。 - 【請求項10】 請求項1から8までのうちのいずれか
に記載の熱型赤外線撮像装置において、前記複数の積分
コンデンサにおける積分動作を、各積分コンデンサごと
に順次時間をずらして行うことを特徴とする熱型赤外線
撮像装置の駆動方法。 - 【請求項11】 請求項1から8までのうちのいずれか
に記載の熱型赤外線撮像装置において、前記複数の積分
コンデンサにおける積分動作終了から積分値の読み出し
までの時間を、各積分コンデンサについて同じにするこ
とを特徴とする熱型赤外線撮像装置の駆動方法。 - 【請求項12】 請求項1から8までのうちのいずれか
に記載の熱型赤外線撮像装置において、前記複数の積分
コンデンサにおける積分動作終了後の積分値の読み出し
を、各積分コンデンサについて順番に時系列で行うこと
を特徴とする熱型赤外線撮像装置の駆動方法。 - 【請求項13】 半導体基板上に前記第1の熱電変換素
子を2次元のマトリクス状に配列し、該2次元マトリク
スの一辺に画素選択用の第1のシフトレジスタを持ち、
他の一辺に第2のシフトレジスタと該第2のシフトレジ
スタによって制御されて画素選択を行う複数の第1のス
イッチを持つとともに、第3のシフトレジスタと該第3
のシフトレジスタによって制御されて前記積分コンデン
サを選択する複数の第2のスイッチを持つことを特徴と
する請求項1から8までのうちのいずれかに記載の熱型
赤外線撮像装置。 - 【請求項14】 半導体基板上に前記第1の熱電変換素
子を2次元のマトリクス状に配列し、該2次元マトリク
スの一辺に画素選択用のトランジスタを持ち、他の一辺
に画素選択用の第1のスイッチを持つとともに、各画素
を選択するための入力または内部で発生した論理信号
を、前記トランジスタまたはスイッチを駆動するレベル
にまで変換するレベル変換器を備えることを特徴とする
請求項1から8までのうちのいずれかに記載の熱型赤外
線撮像装置。 - 【請求項15】 前記第2の熱電変換素子と接続される
バイポーラトランジスタのベースまたは電界効果トラン
ジスタのゲートに、ランプ波形発生器を備えることを特
徴とする請求項6から7までのうちのいずれかに記載の
熱型赤外線撮像装置。 - 【請求項16】 前記ランプ波形発生器は、ランプ発生
用トランジスタ(または電界効果トランジスタ)と、該
ランプ発生用トランジスタのエミッタ(またはソース)
に接続されたランプ発生用抵抗と、該ランプ発生用トラ
ンジスタのコレクタ(またはドレイン)に接続されたラ
ンプ発生用コンデンサとを有し、前記ランプ発生用トラ
ンジスタのベース(またはゲート)に入力する電圧をV
bramp、ランプ電圧をVr、前記第2の熱電変換素
子の抵抗をRb2として、ランプ発生用抵抗の抵抗値R
rampをRb2・(Vbramp/Vr)2 以下に設
定することを特徴とする請求項15に記載の熱型赤外線
撮像装置。 - 【請求項17】 半導体基板上に2次元のマトリクス状
に配列された各画素ごとに、前記第1の熱電変換素子と
前記第2の熱電変換素子とを配置することを特徴とする
請求項6から7までのうちのいずれかに記載の熱型赤外
線撮像装置。 - 【請求項18】 半導体基板上に画素ごとに2次元のマ
トリクス状に配列された入射赤外線を吸収して発生した
熱に応じて定まる温度に対応する電気信号を発生する熱
電変換素子と、該各画素の熱電変換素子を選択するため
のスイッチと、各画素の熱電変換素子の信号を選択また
は積分するためのトランジスタを有し、各画素を選択す
るための入力または内部で発生した論理信号を、前記各
トランジスタまたはスイッチを駆動するレベルにまで変
換するレベル変換器を備えることを特徴とする熱型赤外
線撮像装置。 - 【請求項19】 半導体基板上に画素ごとに2次元のマ
トリクス状に配列された入射赤外線を吸収して発生した
熱に応じて定まる温度に対応する電気信号を発生する熱
電変換素子と、該各画素の熱電変換素子の信号を切り替
えるるためのスイッチと、各画素の熱電変換素子の信号
を選択または積分するためのトランジスタと、該各スイ
ッチとトランジスタとを制御するためのシフトレジスタ
とを有する熱型赤外線撮像装置において、該シフトレジ
スタが発生する論理信号を、前記スイッチまたはトラン
ジスタを駆動するレベルにまで変換するレベル変換器を
備えることを特徴とする熱型赤外線撮像装置。 - 【請求項20】 半導体基板上に、画素ごとに、入射赤
外線を吸収して発生した熱に応じて定まる温度に対応す
る電気信号を発生する第1の熱電変換素子と、該第1の
熱電変換素子の出力のバイアス成分を補償するための第
2の熱電変換素子とを備えるとともに、各画素ごとに不
揮発性記憶素子を配置して、各第1の熱電変換素子と第
2の熱電変換素子の抵抗の比率のばらつきを補正するこ
とを特徴とする熱型赤外線撮像装置。 - 【請求項21】 前記不揮発性記憶素子が、フローティ
ングゲートを有するMOS電界効果トランジスタからな
ることを特徴とする請求項20に記載の熱型赤外線撮像
装置。 - 【請求項22】 前記フローティングゲートを有するM
OS電界効果トランジスタが、前記第1または第2の熱
電変換素子または該MOS電界効果トランジスタのドレ
インに接続された積分コンデンサのバイアス電流値また
は該積分コンデンサのバイアス電荷量に応じてそのしき
い値電圧を変化させることによって、前記第1の熱電変
換素子と第2の熱電変換素子の抵抗の比率のばらつきを
補正することを特徴とする請求項21に記載の熱型赤外
線撮像装置。
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