JP2833178B2 - 半導体チップ用パッケージ - Google Patents
半導体チップ用パッケージInfo
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- JP2833178B2 JP2833178B2 JP2231970A JP23197090A JP2833178B2 JP 2833178 B2 JP2833178 B2 JP 2833178B2 JP 2231970 A JP2231970 A JP 2231970A JP 23197090 A JP23197090 A JP 23197090A JP 2833178 B2 JP2833178 B2 JP 2833178B2
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体チップを実装する半導体チップ用パ
ッケージに関する。
ッケージに関する。
［従来の技術］ 第５図（Ａ）は、従来例の半導体チップ用パッケージ
の断面図であり、第５図（Ｂ）はその平面図である。
の断面図であり、第５図（Ｂ）はその平面図である。
同図において、10は導電性のチップ搭載板、２はこの
チップ搭載板10の中央部を矩形に囲むように形成された
絶縁体層、３はこの絶縁体層２上からチップ搭載板10の
外方に延在形成された複数のリードピンである。
チップ搭載板10の中央部を矩形に囲むように形成された
絶縁体層、３はこの絶縁体層２上からチップ搭載板10の
外方に延在形成された複数のリードピンである。
第６図は、このような半導体チップ用パッケージ4
0に、半導体チップ50を実装した状態を示す断面図であ
る。
0に、半導体チップ50を実装した状態を示す断面図であ
る。
この実装は、先ず、パッケージ40の中央部のチップ搭
載部に、半田等の導電性ペーストを用いて半導体チップ
50を接着する。次に、半導体チップ50の表面上のパッド
60とパッケージ40のリードピン３とをワイヤボンディン
グ法等を用いて電気的に接続することにより行われる。
載部に、半田等の導電性ペーストを用いて半導体チップ
50を接着する。次に、半導体チップ50の表面上のパッド
60とパッケージ40のリードピン３とをワイヤボンディン
グ法等を用いて電気的に接続することにより行われる。
［発明が解決しようとする課題］ ところが、このような従来例のパッケージ40では、半
導体チップ50の表面以外、すなわち、裏面あるいは側面
にパッドが存在するような場合には、パッドとリードピ
ンとを電気的に接続できないという難点がある。
導体チップ50の表面以外、すなわち、裏面あるいは側面
にパッドが存在するような場合には、パッドとリードピ
ンとを電気的に接続できないという難点がある。
本発明は、上述の点に鑑みて為されたものであって、
表面以外の面にパッドを有する半導体チップの前記パッ
ドとリードピンとを容易に電気的に接続できるようにし
たパッケージを提供することを目的とする。
表面以外の面にパッドを有する半導体チップの前記パッ
ドとリードピンとを容易に電気的に接続できるようにし
たパッケージを提供することを目的とする。
［課題を解決するための手段］ 本発明では、上述の目的を達成するために、次のよう
に構成している。
に構成している。
すなわち、請求項第１項に記載の第１の発明は、導電
性のチップ搭載板上に、該チップ搭載板の中央部を囲む
ように絶縁体層が形成され、該絶縁体層上からリードピ
ンが前記チップ搭載板の外方に延在形成され、前記チッ
プ搭載板の前記中央部に、半導体チップが搭載される半
導体チップ用パッケージにおいて、前記中央部の半導体
チップが搭載される領域の所要領域に、半導体チップが
搭載される側に突出している突出部を設け、前記半導体
チップ搭載時にこの半導体チップの裏面が前記突出部と
接触しない部分を有している。
性のチップ搭載板上に、該チップ搭載板の中央部を囲む
ように絶縁体層が形成され、該絶縁体層上からリードピ
ンが前記チップ搭載板の外方に延在形成され、前記チッ
プ搭載板の前記中央部に、半導体チップが搭載される半
導体チップ用パッケージにおいて、前記中央部の半導体
チップが搭載される領域の所要領域に、半導体チップが
搭載される側に突出している突出部を設け、前記半導体
チップ搭載時にこの半導体チップの裏面が前記突出部と
接触しない部分を有している。
また、請求項２項に記載の第２の発明は、請求項１記
載の半導体チップ用パッケージにおける半導体チップの
裏面の突出部と接触していない部分を、前記半導体チッ
プの裏面の端部にしたものである。
載の半導体チップ用パッケージにおける半導体チップの
裏面の突出部と接触していない部分を、前記半導体チッ
プの裏面の端部にしたものである。
また、請求項３項に記載の第３の発明は、請求項１ま
たは請求項２記載の半導体チップ用パッケージにおい
て、半導体チップの裏面の突出部と接触していない部分
にパッドを設けたものである。
たは請求項２記載の半導体チップ用パッケージにおい
て、半導体チップの裏面の突出部と接触していない部分
にパッドを設けたものである。
また、請求項第４項に記載の第４の発明は、導電性の
チップ搭載板上に、該チップ搭載板の中央部を囲むよう
に絶縁体層が形成され、該絶縁体層上からリードピンが
前記チップ搭載板の外方に延在形成され、前記チップ搭
載板の前記中央部に、半導体チップが搭載される半導体
チップ用パッケージにおいて、前記絶縁体層上の前記リ
ードピンの端部が、チップ搭載板の内方の該絶縁体層を
側面まで延長されている。
チップ搭載板上に、該チップ搭載板の中央部を囲むよう
に絶縁体層が形成され、該絶縁体層上からリードピンが
前記チップ搭載板の外方に延在形成され、前記チップ搭
載板の前記中央部に、半導体チップが搭載される半導体
チップ用パッケージにおいて、前記絶縁体層上の前記リ
ードピンの端部が、チップ搭載板の内方の該絶縁体層を
側面まで延長されている。
［作用］ 上記構成を有する第１、第２、第３の発明によれば、
半導体チップの搭載領域の所要領域に、チップ搭載側に
突出している突出部を設け、半導体チップ搭載時にこの
半導体チップの裏面が突出部と接触しない部分を有して
いるので、半導体チップの裏面の一部が、前記所要領域
外から臨むことになり、これによって、この裏面の一部
に形成されているパッドとリードピンとの接続が可能と
なる。
半導体チップの搭載領域の所要領域に、チップ搭載側に
突出している突出部を設け、半導体チップ搭載時にこの
半導体チップの裏面が突出部と接触しない部分を有して
いるので、半導体チップの裏面の一部が、前記所要領域
外から臨むことになり、これによって、この裏面の一部
に形成されているパッドとリードピンとの接続が可能と
なる。
上記構成を有する第４の発明によれば、リードピンの
端部が、絶縁体層の側面まで延長されているので、延長
されたリードピンの端部が、搭載される半導体チップの
側面に対向することになり、半導体チップの側面のパッ
ドとリードピンとを容易に接続できることになる。
端部が、絶縁体層の側面まで延長されているので、延長
されたリードピンの端部が、搭載される半導体チップの
側面に対向することになり、半導体チップの側面のパッ
ドとリードピンとを容易に接続できることになる。
［実施例］ 以下、図面によって本発明の実施例について、詳細に
説明する。
説明する。
第１図（Ａ）は、請求項第１項に記載の第１の発明の
一実施例の断面図であり、同図（Ｂ）はその平面図であ
り、第５図（Ａ），（Ｂ）の従来例に対応する部分に
は、同一の参照符号を付す。
一実施例の断面図であり、同図（Ｂ）はその平面図であ
り、第５図（Ａ），（Ｂ）の従来例に対応する部分に
は、同一の参照符号を付す。
この第１図において、１は導電性のチップ搭載板、２
はこのチップ搭載板１の中央部を矩形に囲むように形成
された絶縁体層、３はこの絶縁体層２上からチップ搭載
板１の外方に延在形成された複数のリードピンである。
はこのチップ搭載板１の中央部を矩形に囲むように形成
された絶縁体層、３はこの絶縁体層２上からチップ搭載
板１の外方に延在形成された複数のリードピンである。
チップ搭載板１の前記中央部には、後述するように、
裏面にパッドを有する半導体チップが搭載されて実装さ
れる。
裏面にパッドを有する半導体チップが搭載されて実装さ
れる。
この実施例では、裏面にパッドを有する半導体チップ
の前記パッドと、パッケージ４のリードピン３とを電気
的に接続できるようにするために、チップ搭載板１は、
中央部の半導体チップが搭載される領域の内の所要領域
1aが、半導体チップが搭載される側に凸型に突出して形
成されている。
の前記パッドと、パッケージ４のリードピン３とを電気
的に接続できるようにするために、チップ搭載板１は、
中央部の半導体チップが搭載される領域の内の所要領域
1aが、半導体チップが搭載される側に凸型に突出して形
成されている。
この所要領域1aは、半導体チップの裏面パッドのない
領域に対応している。
領域に対応している。
第２図は、第１図の半導体チップ用パッケージ４に、
半導体チップ５を実装した状態を示す断面図である。
半導体チップ５を実装した状態を示す断面図である。
この半導体チップ５は、裏面の端部にパッド６を有し
ており、次のようにしてパッケージ４に実装される。
ており、次のようにしてパッケージ４に実装される。
すなわち、先ず、パッケージ４の中央部の凸型に突出
形成された所要領域1aに、半田等の導電性ペーストを用
いて半導体チップ５を接着する。この所要領域1aは、上
述のように、半導体チップ５の裏面のパッド６のない領
域に対応するように予め形成されているので、半導体チ
ップ５の裏面端部のパッド６は、前記所要領域1a外に臨
み、チップ搭載板１には接触しないことになる。
形成された所要領域1aに、半田等の導電性ペーストを用
いて半導体チップ５を接着する。この所要領域1aは、上
述のように、半導体チップ５の裏面のパッド６のない領
域に対応するように予め形成されているので、半導体チ
ップ５の裏面端部のパッド６は、前記所要領域1a外に臨
み、チップ搭載板１には接触しないことになる。
次に、予めTBA（Tape Automated Bonding）などの手
法により半導体チップ５の裏面パッド６に接着させてお
いたリード７と、パッケージ４のリードピン３とを電気
的に接続する。
法により半導体チップ５の裏面パッド６に接着させてお
いたリード７と、パッケージ４のリードピン３とを電気
的に接続する。
このようにして半導体チップ５の裏面のパッド６とパ
ッケージ４のリードピン３とが電気的に接続されること
になる。
ッケージ４のリードピン３とが電気的に接続されること
になる。
第３図（Ａ）は、請求項第２項に記載の第２の発明の
一実施例の断面図であり、同図（Ｂ）はその平面図であ
り、第５図（Ａ），（Ｂ）の従来例に対応する部分に
は、同一の参照符を付す。
一実施例の断面図であり、同図（Ｂ）はその平面図であ
り、第５図（Ａ），（Ｂ）の従来例に対応する部分に
は、同一の参照符を付す。
この第３図において、10は導電性チップ搭載板、２は
このチップ搭載板10の中央部を矩形に囲むように形成さ
れた絶縁体層、31はこの絶縁体層２上からチップ搭載板
10の外方に延在形成された複数のリードピンである。
このチップ搭載板10の中央部を矩形に囲むように形成さ
れた絶縁体層、31はこの絶縁体層２上からチップ搭載板
10の外方に延在形成された複数のリードピンである。
チップ搭載板10の前記中央部には、後述するように、
側面にパッドを有する半導体チップが搭載されて実装さ
れる。
側面にパッドを有する半導体チップが搭載されて実装さ
れる。
この実施例では、半導体チップの側面パッドと、パッ
ケージ41のリードピン31とを電気的に接続できるように
するために、絶縁体層２上のリードピン31の端部31a
が、チップ搭載板10内方の絶縁体層２の側面まで延長さ
れており、搭載される半導体チップの側面にリードピン
31の端部31aが対向するようにしている。
ケージ41のリードピン31とを電気的に接続できるように
するために、絶縁体層２上のリードピン31の端部31a
が、チップ搭載板10内方の絶縁体層２の側面まで延長さ
れており、搭載される半導体チップの側面にリードピン
31の端部31aが対向するようにしている。
第４図は、第３図の半導体チップ用パッケージ41に、
半導体チップ51を実装した状態を示す断面図である。
半導体チップ51を実装した状態を示す断面図である。
この半導体チップ51は、側面にパッド61を有してお
り、次のようにしてパッケージ41に実装される。
り、次のようにしてパッケージ41に実装される。
すなわち、先ず、パッケージ41の中央部のチップ搭載
部に、半田等の導電性ペーストを用いて半導体チップ51
を接着する。次に、半導体チップ51の側面のパッド6
1と、このパッド61に対向する位置まで延長されたリー
ドピン31aと半田等の導電性ペースト８を用いて電気的
に接続する。
部に、半田等の導電性ペーストを用いて半導体チップ51
を接着する。次に、半導体チップ51の側面のパッド6
1と、このパッド61に対向する位置まで延長されたリー
ドピン31aと半田等の導電性ペースト８を用いて電気的
に接続する。
このようにして半導体チップ51の側面のパッド61とパ
ッケージ41のリードピン31とが電気的に接続されること
になる。
ッケージ41のリードピン31とが電気的に接続されること
になる。
上述の各実施例では、半導体チップ５の裏面パッド６
とリードピン３とを、あるいは、半導体チップ51の側面
パッド61とリードピン31とをそれぞれ電気的に接続する
ようにしたけれども、裏面パッド６あるいは側面パッド
61とともに、半導体チップの表面上のパッドをリードピ
ン3,31に電気的に接続するようにしてもよい。
とリードピン３とを、あるいは、半導体チップ51の側面
パッド61とリードピン31とをそれぞれ電気的に接続する
ようにしたけれども、裏面パッド６あるいは側面パッド
61とともに、半導体チップの表面上のパッドをリードピ
ン3,31に電気的に接続するようにしてもよい。
さらに、第１の発明および第２の発明を組み合わせる
ことにより、半導体チップの表面、側面および裏面の各
パッドとリードピンとをそれぞれ電気的に接続するよう
にしてもよい。
ことにより、半導体チップの表面、側面および裏面の各
パッドとリードピンとをそれぞれ電気的に接続するよう
にしてもよい。
［発明の効果］ 以上のように第１、第２、第３の発明によれば、半導
体チップの搭載領域の所要領域に、チップ搭載側に突出
している突出部を設け、半導体チップ搭載時にこの半導
体チップの裏面が突出部と接触しない部分を有している
ので、半導体チップの裏面の一部が、前記所要領域外か
ら臨むことになり、これによって、この裏面の一部に形
成されているパッドとリードピンとの接続が可能とな
る。
体チップの搭載領域の所要領域に、チップ搭載側に突出
している突出部を設け、半導体チップ搭載時にこの半導
体チップの裏面が突出部と接触しない部分を有している
ので、半導体チップの裏面の一部が、前記所要領域外か
ら臨むことになり、これによって、この裏面の一部に形
成されているパッドとリードピンとの接続が可能とな
る。
また、第４の発明によれば、リードピンの端部が、絶
縁体層の側面まで延長されているので、延長されたリー
ドピンの端部が、搭載される半導体チップの側面に対向
することになり、半導体チップの側面のパッドとリード
ピンとを容易に接続できることになる。
縁体層の側面まで延長されているので、延長されたリー
ドピンの端部が、搭載される半導体チップの側面に対向
することになり、半導体チップの側面のパッドとリード
ピンとを容易に接続できることになる。
第１図（Ａ）は第１の発明の一実施例の断面図、第１図
（Ｂ）はその平面図、第２図は第１図のパッケージに半
導体チップを実装した状態を示す断面図、第３図（Ａ）
は第２の発明の一実施例の断面図、第３図（Ｂ）はその
平面図、第４図は第３図のパッケージに半導体チップを
実装した状態を示す断面図、第５図（Ａ）は従来例の断
面図、第５図（Ｂ）はその平面図、第６図は従来例のパ
ッケージに半導体チップを実装した状態を示す断面図で
ある。 1,10……チップ搭載板、２……絶縁体層、3,31……リー
ドピン、4,40,41……パッケージ、5,50,51……半導体チ
ップ。
（Ｂ）はその平面図、第２図は第１図のパッケージに半
導体チップを実装した状態を示す断面図、第３図（Ａ）
は第２の発明の一実施例の断面図、第３図（Ｂ）はその
平面図、第４図は第３図のパッケージに半導体チップを
実装した状態を示す断面図、第５図（Ａ）は従来例の断
面図、第５図（Ｂ）はその平面図、第６図は従来例のパ
ッケージに半導体チップを実装した状態を示す断面図で
ある。 1,10……チップ搭載板、２……絶縁体層、3,31……リー
ドピン、4,40,41……パッケージ、5,50,51……半導体チ
ップ。
Claims (4)
- 【請求項１】導電性のチップ搭載板上に、該チップ搭載
板の中央部を囲むように絶縁体層が形成され、該絶縁体
層上からリードピンが前記チップ搭載板の外方に延在形
成され、前記チップ搭載板の前記中央部に、半導体チッ
プが搭載される半導体チップ用パッケージにおいて、 前記中央部の半導体チップが搭載される領域の所要領域
に、半導体チップが搭載される側に突出している突出部
を設け、前記半導体チップ搭載時にこの半導体チップの
裏面が前記突出部と接触しない部分を有していることを
特徴とする半導体チップ用パッケージ。 - 【請求項２】半導体チップの裏面の突出部と接触してい
ない部分は、前記半導体チップの裏面の端部であること
を特徴とする請求項１記載の半導体チップ用パッケー
ジ。 - 【請求項３】半導体チップの裏面の突出部と接触してい
ない部分にパッドを設けたことを特徴とする請求項１ま
たは請求項２記載の半導体チップ用パッケージ。 - 【請求項４】導電性のチップ搭載板上に、該チップ搭載
板の中央部を囲むように絶縁体層が形成され、該絶縁体
層上からリードピンが前記チップ搭載板の外方に延在形
成され、前記チップ搭載板の前記中央部に、半導体チッ
プが搭載される半導体チップ用パッケージにおいて、 前記絶縁体層上の前記リードピンの端部が、チップ搭載
板の内方の絶縁体層の側面まで延長されることを特徴と
する半導体チップ用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231970A JP2833178B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体チップ用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231970A JP2833178B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体チップ用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109644A JPH04109644A (ja) | 1992-04-10 |
| JP2833178B2 true JP2833178B2 (ja) | 1998-12-09 |
Family
ID=16931905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231970A Expired - Fee Related JP2833178B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体チップ用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833178B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3011233B2 (ja) | 1997-05-02 | 2000-02-21 | 日本電気株式会社 | 半導体パッケージ及びその半導体実装構造 |
-
1990
- 1990-08-29 JP JP2231970A patent/JP2833178B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109644A (ja) | 1992-04-10 |
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