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JP2000068444A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000068444A
JP2000068444A JP10240235A JP24023598A JP2000068444A JP 2000068444 A JP2000068444 A JP 2000068444A JP 10240235 A JP10240235 A JP 10240235A JP 24023598 A JP24023598 A JP 24023598A JP 2000068444 A JP2000068444 A JP 2000068444A
Authority
JP
Japan
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semiconductor element
main surface
semiconductor device
semiconductor
substrate
Prior art date
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Withdrawn
Application number
JP10240235A
Other languages
English (en)
Inventor
Yoshihiro Tomita
至洋 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10240235A priority Critical patent/JP2000068444A/ja
Priority to US09/243,486 priority patent/US6084294A/en
Publication of JP2000068444A publication Critical patent/JP2000068444A/ja
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Abstract

(57)【要約】 【課題】 低コストで小型化したスタック実装を得る。 【解決手段】 フレキシブル基板のリード線に半導体素
子の電極を接続して結合し、実装基板上にこれを複数個
スタックして、各フレキシブル基板のリード線を実装基
板の配線に電気的に接続する。これを実装基板またはパ
ッケージ基板に樹脂封止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子をスタッ
ク実装した半導体装置に関するものである。
【０００２】
【従来の技術】図６は、従来のスタック実装構造の半導
体装置の１例であり、図６において、１３ａ，１３ｂは
ＴＳＯＰパッケージであり、実装基板１４上で、それぞ
れ外部リード４ａ，４ｂを介して、接合部１２ａ，１２
ｂにて実装基板１４に搭載・接続されている。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体装置においては、特にＴＳＯＰパッケージ１３ａ，１
３ｂはそれぞれ異なった長さの外部リード４ａ，４ｂを
もって構成するため、曲げ加工のための金型が別に必要
で、かつ異なった外形を持つためのソケット、トレイな
どの周辺部品が必要となるため、コストが高かった。
【０００４】また、このような従来のスタック実装構造
では、パッケージの両側、または４方向から導出したリ
ードを重ね合わせて実装するために、実装が困難で上／
下のパッケージの設計を変更する必要があるなど、低価
格化が困難であった。この発明は、このような従来の課
題を解決するためになされたもので、低コストで小型化
されたスタック実装の半導体装置を提供しようとすもの
である。
【０００５】
【課題を解決するための手段】この発明の請求項１によ
る半導体装置は、主面に電極を形成した半導体素子と、
主面にリード線を形成したフレキシブル基板とを、上記
電極と上記リード線とを対向させ電気的接続をして半導
体素子構造単位を形成し、この半導体素子構造単位を主
面に配線を有する実装基板上に複数積層して結合し、上
記各フレキシブル基板のリード線を上記実装基板の配線
に接近させて電気的接続をしたことを特徴とするもので
ある。
【０００６】請求項２による半導体装置は、主面に電極
を形成した半導体素子と、主面にリード線を形成したフ
レキシブル基板とを、上記電極と上記リード線とを対向
させ電気的接続をして半導体素子構造単位を形成し、こ
の半導体素子構造単位を外部端子と接続された配線を主
面に有するパッケージ基板上に複数積層して結合し、上
記各フレキシブル基板のリード線を上記実装基板の配線
に接近させて電気的接続をし、上記積層された複数の半
導体素子構造を上記パッケージ基板に封止したことを特
徴とするものである。
【０００７】請求項３による半導体装置は、請求項１ま
たは２に記載の半導体装置において、上記半導体素子の
電極をその半導体素子の一側に配列したことを特徴とす
るものである。
【０００８】請求項４による半導体装置は、請求項１〜
３のいずれかに記載の半導体装置において、上記複数の
半導体素子構造単位を同一形状に形成したことを特徴と
するものである。
【０００９】請求項５による半導体装置は、主面に電極
を形成した複数の半導体素子と、上記複数の半導体素子
に対応して主面に複数組のリード線を形成したフレキシ
ブル基板とを、上記各半導体素子の電極と上記各組のリ
ード線とを対向させ電気的接続をしてそれぞれ半導体素
子構造単位を形成し、主面に配線を有する実装基板上で
上記フレキシブル基板を屈曲させて上記複数の半導体素
子構造単位を積層して結合し、上記フレキシブル基板の
上記複数組のリード線を上記実装基板の配線に接近させ
て電気的接続をしたことを特徴とするものである。
【００１０】請求項６による半導体装置は、主面に電極
を形成した複数の半導体素子と、上記複数の半導体素子
に対応して主面に複数組のリード線を形成したフレキシ
ブル基板とを、上記各半導体素子の電極と上記各組のリ
ード線とを対向させ電気的接続をしてそれぞれ半導体素
子構造単位を形成し、外部端子と接続された配線を主面
に有するパッケージ基板上で上記フレキシブル基板を屈
曲させて上記複数の半導体素子構造単位を積層して結合
し、上記フレキシブル基板の上記複数組のリード線を上
記実装基板の配線に接近させて電気的接続をし、上記積
層された複数の半導体素子構造を上記パッケージ基板に
樹脂封止したことを特徴とするものである。
【００１１】請求項７による半導体装置は、請求項５ま
たは６に記載の半導体装置において、上記半導体素子の
電極をその半導体素子の一側に配列したことを特徴とす
るものである。
【００１２】請求項８による半導体装置は、請求項５〜
７のいずれかに記載の半導体装置において、隣り合う半
導体素子構造単位を上記フレキシブル基板上に対称的に
配置したことを特徴とするものである。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお、図中、同一または
相当部分には同一符号を付してその説明を簡略化または
省略する。実施の形態１．図１及び図２は、本発明の実
施の形態１による半導体装置の構造を示す図である。図
１（ａ）の上側の図は、半導体素子構造単位を半導体素
子側からみた平面図であり、図１（ａ）の下側の図は、
その側面図である。図１（ｂ）は図１（ａ）と同じ半導
体素子構造を図１（ａ）と対象的に配置した図を示す。
また、図２は、半導体素子構造の単位を複数、この場合
は２個、積層して形成した半導体装置の断面図を示す。
【００１４】図１（ａ）（ｂ）において、１は半導体素
子、２は半導体素子１の主面上の一側に配列して設けら
れた複数の電極である。また、３はフレキシブル基板
（テープ基板）であり、４はフレキシブル基板３上に設
けらけたリード線（導体）であり、半導体素子１に対し
てその片側に引出され、外部リードを形成する。５は接
続部（バンプ）であり、半導体素子１の電極２を、フレ
キシブル基板３の配線４に対向させて両者を電気的に接
続する。６は封止剤であり、接続部５を封止し、かつ、
半導体素子１とフレキシブル基板３とを固着する。この
図１（ａ）又は（ｂ）に示した構造により半導体素子構
造単位７ａ，７ｂを構成する。
【００１５】図２は、図１（ａ）及び（ｂ）に示した半
導体素子構造単位を積層して形成した半導体装置の断面
図である。図２において、１４は主面に配線（図示せ
ず）が形成された実装基板、１１は接着剤であり、半導
体素子構造単位７ａを実装基板１４に接着するととも
に、半導体素子構造単位７ａと７ｂとを互いに接着す
る。半導体素子構造単位７ａ，７ｂは、フレキシブル基
板３の主面のリード線側が実装基板１４の表面に対向す
るように配置され、フレキシブル基板３の端部は緩やか
に折り曲げられてリード線４が実装基板１４の表面に近
接するようにされ、リード線４と実装基板１４の配線と
が電気的に接続される。
【００１６】図２において、半導体素子構造単位７ａ，
７ｂは、同一の構造のものを用いることができ、かつフ
レキシブル基板３上にリード線を備えている。したがっ
て、リード線の長さをそれぞれ変える曲げ加工が不要で
あり、かつ薄型で安価に構成できる。なお、図１におい
て、電極２は半導体素子１の片側に並べられているが、
両側／四方／エリア状に配置されても良い。また、半導
体装置は、半導体素子構造体単位７ａ，７ｂを２個以上
の複数個積層して構成されても良く、また、全体が封止
されていても良い。
【００１７】実施の形態２．図３はこの発明の実施の形
態２による半導体装置の構造を示す側断面図である。図
３において、７ａ，７ｂは実施の形態１で示した半導体
素子構造単位、８はパッケージ基板、１０はパッケージ
基板８の背面に配置された外部端子、９は封止樹脂であ
る。
【００１８】半導体素子構造単位７ａ，７ｂは、実施の
形態１と同様に、フレキシブル基板３の主面のリード線
側がパッケージ基板８の表面に対向するように搭載・配
置され、フレキシブル基板３の端部は緩やかに折り曲げ
られてリード線４がパッケージ基板１４の表面に近接す
るようにされ、リード線４とパッケージ基板８の表面の
配線とが電気的に接続される。また、パッケージ基板８
の表面の配線は、背面の外部端子１０と接続されてい
る。封止樹脂９は、このように搭載・接続された半導体
素子構造単位７ａ，７ｂをパッケージ基板８の主面に封
止する。
【００１９】この実施の形態においても、半導体素子構
造単位７ａ，７ｂは、同一の構造のものを用いることが
でき、かつフレキシブル基板３上にリード線を備えてい
る。したがって、リード線の長さをそれぞれ変える曲げ
加工が不要であり、かつ薄型で安価に構成できる。ま
た、この実施の形態の半導体装置は、半導体素子構造体
単位７ａ，７ｂを２個以上の複数個積層して構成しても
よい。
【００２０】このように、この実施の形態によれば、半
導体素子構造単位７ａ，７ｂを積層して１つの小型で安
価な、かつ高密度な半導体パッケージを構成することが
可能である。また、封止は、リッド、ポッティング等手
法に限定されず、キャン封止でもよく、また、外部端子
１０はリード状、ピン等形状によらない。なお、この実
施の形態において、電極２は半導体素子１の片側に並べ
られているが、両側／四方／エリア状に配置されていて
もよい。
【００２１】実施の形態３．図４及び図５は、この発明
の実施の形態３による半導体装置の構造を示す図であ
り、図４は組立前の半導体素子構造単位の平面図、図５
は組立後の半導体装置の側断面図である。図４におい
て、３’は１つのフレキシブル基板であり、１５はその
折り曲げ代、１６は中抜き部である。
【００２２】このようにこのフレキシブル基板３’は、
長手方向に長く形成され、隣り合う半導体素子１が対象
的に配置されている。フレキシブル基板３’は、隣り合
う半導体素子１の中間部で中抜きにパターニングされて
両側部が残され折り曲げ代１５とされている。図４の中
央より２分して、それぞれ両側で半導体素子構造単位７
ａ’，７ｂ’を構成している。
【００２３】図５は、図４のフレキシブル基板３’を折
り曲げ代１５で折り曲げて、半導体素子構造７ａ’，７
ｂ’を実装基板１４上に積層し、接着剤１１により固着
させたものである。
【００２４】半導体素子構造単位７ａ’，７ｂ’は、フ
レキシブル基板３’の主面のリード線４側が実装基板１
４の表面に対向するように配置され、フレキシブル基板
３’の端部は緩やかに折り曲げられてリード線４が実装
基板１４の表面に近接するようにされ、リード線４と実
装基板１４の配線とが電気的に接続される。
【００２５】この実施の形態では、１枚のフレキシブル
基板３’に複数の半導体素子構造単位を形成し、このフ
レキシブル基板３’を折り曲げて半導体素子構造単位を
積層し、実施の形態１で示したものと同様の構造を得る
ことができる。
【００２６】このように、この実施の形態によれば、半
導体素子構造単位７ａ’，７ｂ’を積層して１つの小型
で安価な、かつ高密度な半導体装置を構成することが可
能である。
【００２７】また、実施の形態２と同様に、この実施の
形態３における半導体素子構造単位をパッケージ基板上
に積層してスタック実装をした半導体装置を構成するこ
とができる。その方法・構造は、実施の形態２の説明か
ら理解されるので、詳細な説明は省略する。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、低コストで小型化されたスタック実装の半導体装置
を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体素子構
造単位の構造を示す平面図。
【図２】 この発明の実施の形態１による半導体装置の
構造を示す断面図。
【図３】 この発明の実施の形態２による半導体装置の
構造を示す断面図。
【図４】 この発明の実施の形態３による半導体素子構
造単位の構造を示す平面図。
【図５】 この発明の実施の形態３による半導体装置の
構造を示す断面図。
【図６】 従来のスタック実装の半導体装置の構造を示
す断面図。
【符号の説明】
１ 半導体素子、 ２ 半導体素子電極、 ３，３’
フレキシブル基板、４ リード線、 ５ 接続部、 ６
封止剤、 ７ａ，７ｂ，７ａ’，７ｂ’半導体素子構
造単位、 ８ パッケージ基板、 ９ 樹脂、 １０
外部端子、１１ 接着剤、 １４ 実装基板、 １５
折り曲げ代、 １６ 中抜き部。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 主面に電極を形成した半導体素子と、主
    面にリード線を形成したフレキシブル基板とを、上記電
    極と上記リード線とを対向させ電気的接続をして半導体
    素子構造単位を形成し、この半導体素子構造単位を主面
    に配線を有する実装基板上に複数積層して結合し、上記
    各フレキシブル基板のリード線を上記実装基板の配線に
    接近させて電気的接続をしたことを特徴とする半導体装
    置。
  2. 【請求項２】 主面に電極を形成した半導体素子と、主
    面にリード線を形成したフレキシブル基板とを、上記電
    極と上記リード線とを対向させ電気的接続をして半導体
    素子構造単位を形成し、この半導体素子構造単位を外部
    端子と接続された配線を主面に有するパッケージ基板上
    に複数積層して結合し、上記各フレキシブル基板のリー
    ド線を上記実装基板の配線に接近させて電気的接続を
    し、上記積層された複数の半導体素子構造を上記パッケ
    ージ基板に封止したことを特徴とする半導体装置。
  3. 【請求項３】 上記半導体素子の電極をその半導体素子
    の一側に配列したことを特徴とする請求項１または２に
    記載の半導体装置。
  4. 【請求項４】 上記複数の半導体素子構造単位を同一形
    状に形成したことを特徴とする請求項１〜３のいずれか
    に記載の半導体装置。
  5. 【請求項５】 主面に電極を形成した複数の半導体素子
    と、上記複数の半導体素子に対応して主面に複数組のリ
    ード線を形成したフレキシブル基板とを、上記各半導体
    素子の電極と上記各組のリード線とを対向させ電気的接
    続をしてそれぞれ半導体素子構造単位を形成し、主面に
    配線を有する実装基板上で上記フレキシブル基板を屈曲
    させて上記複数の半導体素子構造単位を積層して結合
    し、上記フレキシブル基板の上記複数組のリード線を上
    記実装基板の配線に接近させて電気的接続をしたことを
    特徴とする半導体装置。
  6. 【請求項６】 主面に電極を形成した複数の半導体素子
    と、上記複数の半導体素子に対応して主面に複数組のリ
    ード線を形成したフレキシブル基板とを、上記各半導体
    素子の電極と上記各組のリード線とを対向させ電気的接
    続をしてそれぞれ半導体素子構造単位を形成し、外部端
    子と接続された配線を主面に有するパッケージ基板上で
    上記フレキシブル基板を屈曲させて上記複数の半導体素
    子構造単位を積層して結合し、上記フレキシブル基板の
    上記複数組のリード線を上記実装基板の配線に接近させ
    て電気的接続をし、上記積層された複数の半導体素子構
    造を上記パッケージ基板に樹脂封止したことを特徴とす
    る半導体装置。
  7. 【請求項７】 上記半導体素子の電極をその半導体素子
    の一側に配列したことを特徴とする請求項５または６に
    記載の半導体装置。
  8. 【請求項８】 隣り合う半導体素子構造単位を上記フレ
    キシブル基板上に対称的に配置したことを特徴とする請
    求項５〜７のいずれかに記載の半導体装置。
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