JP2728453B2 - Output circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、導電変調型デバイスとその回路に係り、特
にリース接地で使用するのに好適な導電変調型デバイス
とこれを用いた出力回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a conductive modulation device and a circuit thereof, and more particularly to a conductive modulation device suitable for use in lease grounding and an output circuit using the same. .
従来、導電変調型MOSサイリスタに関してはアイ・イ
ー・デー・エム，コンフアレンスダイジエスト（1985
年）第724頁から第727頁（IEDM Conf.Digest（1985）pp
724−727）において論じられている。Conventionally, regarding the conduction modulation type MOS thyristor, IEDM, Conference Digest (1985
Year) pp. 724 to 727 (IEDM Conf. Digest (1985) pp.
724-727).
上記従来技術は誘電体分離構造のデバイスであり、寄
生トランジスタ動作が生じやすい接合分離構造内に製作
可能なデバイス構造については配慮がなされていなかつ
た。また、このような導電変調型MOSサイリスタをトー
テム・ポール型出力回路の電流吸込用素子として使用す
ることについては検討がなされていなかつた。The above prior art is a device having a dielectric isolation structure, and no consideration is given to a device structure that can be manufactured in a junction isolation structure in which a parasitic transistor operation easily occurs. Further, no study has been made on the use of such a conductive modulation type MOS thyristor as a current sink element of a totem-pole type output circuit.
本発明の第１の目的は、接合分離構造内に製作可能な
ソース接地形導電変調型MOSデバイスを提供することに
ある。SUMMARY OF THE INVENTION It is a first object of the present invention to provide a grounded-source conductive modulation MOS device that can be manufactured in a junction isolation structure.
本発明の第２の目的は、少ない素子構成で実現可能
で、電流吸込能力も高いトーテム・ポール型出力回路を
提供することにある。A second object of the present invention is to provide a totem-pole type output circuit which can be realized with a small number of elements and has a high current sinking capability.
上記第１の目的は、導電変調型MOSデバイスのドレイ
ン領域をアイソレーシヨン拡散層と兼用して用いている
前記導電変調型MOSデバイスのボデイ領域で囲むことに
より達成される。The first object is achieved by surrounding the drain region of the conduction modulation type MOS device with the body region of the conduction modulation type MOS device used also as an isolation diffusion layer.
上記第２の目的は、従来のトーテムポール型出力回路
の電流吸込用MOSトランジスタ部と、電流吸込用ダイオ
ードまたは、電流掃出用MOSトランジスタのゲート保護
として用いられているダイオードを導電変調型MOSデバ
イスに置き換えることにより達成される。A second object of the present invention is to provide a current modulation MOS transistor section of a conventional totem-pole type output circuit and a current modulation diode or a diode used as a gate protection for a current sweeping MOS transistor. This is achieved by replacing
接合分離構造内にソース接地で作られた導電変調型MO
Sデバイスでは、アイソレーシヨン領域（導電変調型MOS
デバイスのボデイ領域）に流れる電流も有効なソース電
流となるため、接合分離構造内でも、無効電流のないデ
バイスとして動作する。Conduction modulation type MO made with source ground in junction isolation structure
In the S device, the isolation region (conductive modulation type MOS
Since the current flowing in the body region of the device is also an effective source current, the device operates as a device having no reactive current even in the junction isolation structure.
以下、本発明の実施例を図面により詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の第１の実施例の半導体装置であ
る。本半導体装置の製造方法は以下のようになる。すな
わち、Ｐ型基板２の上にＮ型エピタキシヤル層４を形成
し、Ｐ型アイソレーシヨン拡散層５を形成する。次に、
Ｐ型拡散層６を拡散し、ゲート酸化膜を形成後、多結晶
シリコン層７をデポジシヨンし、ゲートを作る。その
後、この多結晶シリコンゲートをマスクにして、Ｐ型拡
散層８とＮ型拡散層10を形成する。最後にＰ型拡散層11
を形成し、コンタクトホトエツチング工程終了後にアル
ミニウム電極13を形成する。FIG. 1 shows a semiconductor device according to a first embodiment of the present invention. The method for manufacturing the semiconductor device is as follows. That is, the N-type epitaxial layer 4 is formed on the P-type substrate 2, and the P-type isolation diffusion layer 5 is formed. next,
After diffusing the P-type diffusion layer 6 and forming a gate oxide film, the polysilicon layer 7 is deposited to form a gate. Thereafter, using this polycrystalline silicon gate as a mask, a P-type diffusion layer 8 and an N-type diffusion layer 10 are formed. Finally, the P-type diffusion layer 11
Is formed, and an aluminum electrode 13 is formed after the end of the contact photoetching step.
本発明の半導体装置は、従来のソース接地型横型MOS
トランジスタのドレイン領域内に、ドレイン領域とは反
対導電型のアノード領域を設けた構造となつており、ソ
ース端子S,ゲート端子G,ドレイン端子D,アノード端子Ａ
からなる導電変調型デバイスとなつている。Ｎ型ドレイ
ン領域は、Ｐ形アイソレーシヨン領域と兼用して用いら
れているボデイ領域2,5,8に囲まれたソース接地構造と
なつているため、アノード領域からドレイン領域に注入
されたホールが基板２に達しても、ソース電流として有
効な電流となる。なお、Ｎ型拡散層６は、アノード・ソ
ース間のパンチスルー耐圧向上と、アノードからのホー
ルの注入量を抑制するために設けたもので、Ｎ型エピタ
キシヤル層４の濃度が低い場合に必要となる。The semiconductor device of the present invention is a conventional source-grounded lateral MOS.
The transistor has a structure in which an anode region of a conductivity type opposite to that of the drain region is provided in the drain region of the transistor. The source terminal S, the gate terminal G, the drain terminal D, and the anode terminal A
And a conduction modulation type device. Since the N-type drain region has a grounded source structure surrounded by body regions 2, 5, and 8 used also as a P-type isolation region, holes injected from the anode region to the drain region are formed. Is effective as a source current even if the current reaches the substrate 2. The N-type diffusion layer 6 is provided to improve the punch-through breakdown voltage between the anode and the source and to suppress the amount of holes injected from the anode, and is necessary when the concentration of the N-type epitaxial layer 4 is low. Becomes
第２図は、本発明の第２の実施例の半導体装置であ
る。本実施例では、Ｐ型基板の濃度を上層２に比べて下
層１を高くした構造としている。このため導電変調型MO
Sデバイスをはじめとする同一チツプ上の素子耐圧を低
下させることなく、導電変調型MOSデバイスの基板電位
を固定しやすい構造となつている。FIG. 2 shows a semiconductor device according to a second embodiment of the present invention. In this embodiment, the structure is such that the concentration of the P-type substrate is higher in the lower layer 1 than in the upper layer 2. For this reason, the conductivity modulation type MO
The structure is such that it is easy to fix the substrate potential of the conduction modulation type MOS device without lowering the element breakdown voltage on the same chip including the S device.
第３図は、本発明の第３の実施例の半導体装置であ
る。本実施例では、アノード端子をドレイン領域とシヨ
ツトキ接合した場合の断面構造図である。シヨツトキ接
合からの注入を用いた導電変調型MOSトランジスタに関
してはIEEE,Trans,ED−23 No.12 1986 p1940〜1947
で、報告されているが、本デバイスでは、この特性を利
用した、ソース接地型４端子素子となつている。FIG. 3 shows a semiconductor device according to a third embodiment of the present invention. In the present embodiment, it is a cross-sectional structure diagram in the case where the anode terminal is joined to the drain region by a shutter. IEEE, Trans, ED-23 No.12 1986 pp. 1940-1947 for a conductivity modulation type MOS transistor using injection from a Schottky junction.
In this device, a common-source four-terminal device utilizing this characteristic is reported.
第４図は、本発明の第４の実施例である、本実施例で
は、アノード端子を低濃度Ｐ形拡散層９に接続してお
り、第１図と第３図の中間的特性が得られる。FIG. 4 shows a fourth embodiment of the present invention. In this embodiment, the anode terminal is connected to the low-concentration P-type diffusion layer 9, and an intermediate characteristic between FIGS. 1 and 3 is obtained. Can be
第５図は、本発明の第５の実施例である。本実施例で
は、Ｐ形埋込層３をドレイン側に張り出した構造として
いる。これにより、多結晶シリコンゲート７直下のチヤ
ネル部周辺での電界集中防止を行なつている。またアノ
ード，ドレイン，ボデイで構成されるPNPトランジスタ
の電流増幅率を増加する働きと、基板に流れる電流によ
る基電電位の変動を小さくする働きがある。FIG. 5 shows a fifth embodiment of the present invention. In this embodiment, the structure is such that the P-type buried layer 3 extends to the drain side. Thus, concentration of an electric field around the channel portion immediately below the polycrystalline silicon gate 7 is prevented. It also has the function of increasing the current amplification factor of the PNP transistor composed of the anode, the drain, and the body, and the function of reducing the fluctuation of the base potential caused by the current flowing through the substrate.
第６図は本願明細書の回路図に用いるＮチヤネル導電
変調型デバイスのシンボル図である。Ａはアノード端
子,Dはドレイン端子,Gはゲート端子,Sはソース端子であ
る。本シンボル図では、ソースとボデイを短絡した場合
を示している。FIG. 6 is a symbol diagram of an N-channel conductive modulation type device used in the circuit diagram of the present specification. A is an anode terminal, D is a drain terminal, G is a gate terminal, and S is a source terminal. This symbol diagram shows a case where the source and the body are short-circuited.
第７図は、本発明の第６の実施例を示す回路図であ
る。本実施例では、通常のトーテム・ポール型出力回路
の電流吸入用MOSトランジスタと、電流掃出用MOSトラン
ジスタのゲート保護ダイオードを融合した部分をＮチヤ
ネル導電変調型MOSデバイスM1で置き変えている。この
ため、従来の回路に比べ、回路の占有面積低減と電流吸
込能力向上を図れる。導電変調型MOSデバイスM1として
は、本発明の第１図から第５図に示したソース接地形の
導電変調形MOSトランジスタを使用できる。M2のゲート
への電流供給は定電流でも良いが、ここでは、入力端子
VIN2によりM3のドレイン電流を制御できる回路としてい
る。出力VOUTの立上げには、VIN1を“L"にし、VIN2を
“H"にする。これにより、ｎチヤネルMOSトランジスタM
2のゲートは、ＰチヤネルMOSトランジスタからの電流供
給により立上がり、M2のゲート・ソース間電圧は導電変
調形MOSトランジスタに内蔵しているダイオードの降伏
電圧値でクランプされるまで増加可能となる。M2に流れ
る電流により、出力電圧VOUTは、増加するが、この時、
導電変調型MOSデバイスのアノード・ドレイン間は逆バ
イアスされているため、ドレイン内には、少数キヤリア
の注入がなされない。このため、M1のオフ耐圧は、通常
のMOSトランジスタのオフ耐圧と同一となる。一方、出
力の立下げの時には、VIN1を“H"とし、VIN2を“L"とす
る。これにより、M2はカツトオフとなり、また導電変調
型MOSトランジスタM1のアノード・ドレイン接合は順バ
イアスされる。このため、M1のドレインへの注入が行な
われ、アノード，ドレイン，ボデイで構成されるバイポ
ーラトランジスタ動作による電流成分により、電流吸込
能力は向上する。なお、この出力立下げの時に導電変調
型デバイスM1に過電流が流れる可能性がある場合には、
VIN2を“H"にし、M1のドレインに電流を供給し、M1のア
ノード，ドレイン間電圧の調整によりM1が過電流により
破壊することを防止できる。FIG. 7 is a circuit diagram showing a sixth embodiment of the present invention. In this embodiment, are changed every a MOS transistor for current intake conventional totem-pole type output circuit, the fused portion of the gate protection diode of the MOS transistor current sweeping with N-channel conductivity modulation MOS device M 1 . Therefore, the occupied area of the circuit can be reduced and the current sinking ability can be improved as compared with the conventional circuit. As the conductive modulation type MOS device M 1, a conductive modulation type MOS transistor of the source-grounded type shown from FIG. 1 to FIG. 5 of the present invention can be used. The current supply to the gate of M 2 may be a constant current, but here, the input terminal
And a circuit that can control the drain current of M 3 by V IN2. To raise the output V OUT , V IN1 is set to “L” and V IN2 is set to “H”. Thereby, the n-channel MOS transistor M
2 gates, rising by a current supply from the P-channel MOS transistor, the gate-source voltage of M 2 is allowed increased until clamped at the breakdown voltage of the diode being incorporated in the conductive modulation type MOS transistor. The output voltage V OUT increases due to the current flowing through M 2 ,
Since a reverse bias is applied between the anode and the drain of the conduction modulation type MOS device, a small number of carriers are not implanted in the drain. Therefore, the off-state breakdown voltage of M 1 is the same as the off-state breakdown voltage of the conventional MOS transistor. On the other hand, when the output falls , V IN1 is set to “H” and V IN2 is set to “L”. Thus, M 2 becomes cut-off, also conductive anode-drain junction of the modulation type MOS transistor M 1 is forward biased. Therefore, injection into the drain of M 1 is performed, the anode, drain, by the current component due to the bipolar transistor operation consists of body, current sink capability is improved. When there is a possibility that overcurrent flows to the conductive modulation type device M 1 at the time of this output falling down, the
The V IN2 is "H", the supply current to the drain of M 1, can be prevented M 1 is broken by the overcurrent anode of M 1, by adjusting the drain voltage.
第８図は本発明の第７の実施例である。本実施例では
第７図に示したトーテム・ポール型出力回路の電流吸込
能力向上のため、電流吸込用ＮチヤネルMOSトランジス
タM6を追加している。FIG. 8 shows a seventh embodiment of the present invention. In the present embodiment for current sink capability improved totem pole type output circuit shown in FIG. 7, it is adding current sink for N-channel MOS transistor M 6.
第９図は本発明の第８の実施例の半導体回路である。
本実施例では、第７図に示した出力回路を２組以上並ら
べて、導電変調型デバイスのドレイン領域への電流供給
を同時に行なえるようにした回路である。本実施例の回
路は、EL（エレクトロルミネセンス）デイスプレイやプ
ラズマデイスプレイ等のマトリツクス状負荷の行駆動回
路や列駆動回路に適用することが可能である。FIG. 9 shows a semiconductor circuit according to an eighth embodiment of the present invention.
In this embodiment, two or more sets of the output circuits shown in FIG. 7 are arranged side by side so that current can be simultaneously supplied to the drain region of the conduction modulation type device. The circuit of this embodiment can be applied to a row drive circuit or a column drive circuit of a matrix load such as an EL (electroluminescence) display or a plasma display.
第10図は本発明の第９の実施例の半導体回路である。
本回路はたとえば出力端子と電源側との間に負荷を接続
し、ローサイドスイツチ回路として使用する。本回路の
立上げと立下げは、基本的には、入力端子VIN1のみで行
なえるが、導電変調型デバイスのドレインに制御電流を
供給できるようにしたため、従来の導電変調型MOSトラ
ンジスタを用いた場合に比して出力VOUTの立上げを高速
化したり、出力VOUTの立下げ時に、導電変調型デバイス
M1に過電流が流れることを防止するようにM3のドレイン
電流を調節できる。FIG. 10 shows a semiconductor circuit according to a ninth embodiment of the present invention.
In this circuit, for example, a load is connected between an output terminal and a power supply side, and is used as a low-side switch circuit. Basically, the rise and fall of this circuit can be performed only with the input terminal V IN1 .However , since the control current can be supplied to the drain of the conduction modulation type device, the conventional conduction modulation type MOS transistor can be used. the startup of the output V OUT as compared with the case where had or faster, during the fall of the output V OUT, conductivity modulation devices
You can adjust the drain current of M 3 so as to prevent an overcurrent from flowing in the M 1.
第11図は本発明の第10の実施例の半導体回路である。
本回路では、導電変調型デバイスのドレインを出力端子
とし、アノードに制御電流を供給する回路とした。本回
路の場合も、出力端子と電源側との間に負荷を接続し、
ローサイドスイツチ回路として使用できる。本回路の立
上げと立下げも、基本的には、入力端子VIN1のみで行え
るが、導電変調型デバイスのアノードに制御電流を供給
できるようにしたため、通常のMOSトランジスタを用い
た場合に比べ、出力VOUTの立上げを高速化したり、出力
と接地電位との間の残り電圧を低減することが可能であ
る。FIG. 11 shows a semiconductor circuit according to a tenth embodiment of the present invention.
In this circuit, the drain of the conduction modulation type device is used as an output terminal, and a control current is supplied to the anode. Also in the case of this circuit, connect the load between the output terminal and the power supply side,
It can be used as a low side switch circuit. Although the rise and fall of this circuit can be basically performed only with the input terminal VIN1 , the control current can be supplied to the anode of the conduction modulation type device. It is possible to speed up the rise of the output VOUT or to reduce the remaining voltage between the output and the ground potential.
本発明によれば、ドレイン内への少数キヤリア注入量
を制御することができる導電変調型MOSデバイスを実現
できるので、電流駆動能力，オン抵抗，耐圧を最適制御
できる。また、本デバイスをトーテム・ポール型回路に
用いた場合、電流吸込用ダイオードまたは、電流掃出用
MOSトランジスタのダイオードが不要となり、また、電
流吸込能力も向上するという効果がある。According to the present invention, it is possible to realize a conductive modulation type MOS device capable of controlling a small number of carriers injected into a drain, and thus it is possible to optimally control a current driving capability, an on-resistance, and a withstand voltage. When this device is used in a totem-pole type circuit, a current sink diode or a current
There is an effect that the diode of the MOS transistor becomes unnecessary and the current sinking ability is improved.
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の断面図、
第４図は本発明の第４の実施例の半導体装置の断面図、
第５図は本発明の第５の実施例の半導体装置の断面図、
第６図は本発明の半導体装置を示すシンボル図、第７図
は本発明の第６の実施例の半導体回路図、第８図は本発
明の第７の実施例の半導体回路図、第９図は本発明の第
８の実施例の半導体回路図、第10図は本発明の第９の実
施例の半導体回路図、第11図は本発明の第10の実施例の
半導体回路図である。 １……高濃度Ｐ型シリコン層、２……Ｐ型シリコン層、
３……Ｐ型埋込層、４……Ｎ型エピタキシヤル層、5,8,
11……Ｐ型拡散層、6,10……Ｎ型拡散層、７……多結晶
シリコン層、９……低能度Ｐ型拡散層、12……絶絶層、
13……アルミ電極、M1,M11,M21……Ｎチヤネル導電変調
型デバイス、M2,M5,M12,M22……ＮチヤネルMOSトランジ
スタ、M3,M4,M6,M13,M23……ＰチヤネルMOSトランジス
タ、VH……高電源電圧、VIN1,VIN2,VIN（１）,
VIN（２）……入力電圧、VOUT,VOUT（１）,VOUT（２）
……出力電圧、VC……制御電圧。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention,
FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention,
FIG. 3 is a sectional view of a semiconductor device according to a third embodiment of the present invention,
FIG. 4 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention,
FIG. 5 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention;
FIG. 6 is a symbol diagram showing a semiconductor device of the present invention, FIG. 7 is a semiconductor circuit diagram of a sixth embodiment of the present invention, FIG. 8 is a semiconductor circuit diagram of a seventh embodiment of the present invention, and FIG. FIG. 10 is a semiconductor circuit diagram of an eighth embodiment of the present invention, FIG. 10 is a semiconductor circuit diagram of a ninth embodiment of the present invention, and FIG. 11 is a semiconductor circuit diagram of a tenth embodiment of the present invention. . 1. High-concentration P-type silicon layer, 2: P-type silicon layer,
3 ... P-type buried layer, 4 ... N-type epitaxial layer, 5,8,
11: P-type diffusion layer, 6, 10: N-type diffusion layer, 7: polycrystalline silicon layer, 9: low-efficiency P-type diffusion layer, 12: insulated layer,
13… Aluminum electrode, M 1 , M 11 , M 21 … N channel conduction modulation type device, M 2 , M 5 , M 12 , M 22 … N channel MOS transistor, M 3 , M 4 , M 6 , M 13 , M 23 … P channel MOS transistor, V H … High power supply voltage, V IN1 , V IN2 , V IN ( 1 ),
V IN ( 2 ): Input voltage, V OUT , V OUT ( 1 ), V OUT ( 2 )
…… Output voltage, V C …… Control voltage.
Claims (2)
導電変調型MOSデバイスと、そのソース端子が上記導電
変調型ＭOＳデバイスのアノード端子に接続され、か
つ、そのゲート端子が上記導電変調型ＭOＳデバイスの
ドレイン端子に接続されたＭOＳトランジスタとを具備
するトーテムポール型出力回路。A conductive modulation type MOS device having an anode terminal connected to the output terminal; a source terminal connected to the anode terminal of the conductive modulation type MOS device; and a gate terminal connected to the conductive modulation type MOS device. A totem-pole output circuit comprising a MOS transistor connected to the drain terminal of the device.
子、ソース端子を有する導電変調型MOSFETに対し、前記
アノード端子と電源端子との間に第１のトランジスタを
接続し、前記第１のトランジスタを制御するため、第２
のトランジスタをグランド端子に接続し、第２のトラン
ジスタの制御信号を前記第１のトランジスタに伝達する
ための負荷素子を前記第２のトランジスタと電源端子と
の間に接続したことを特徴とする出力回路。2. A conductive modulation type MOSFET having a drain terminal, a gate terminal, an anode terminal, and a source terminal, wherein a first transistor is connected between the anode terminal and a power supply terminal to control the first transistor. The second
And a load element for transmitting a control signal of a second transistor to the first transistor is connected between the second transistor and a power supply terminal. circuit.
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