JPH0278275A - Conductivity modulation type mos device and circuit thereof - Google Patents
Conductivity modulation type mos device and circuit thereofInfo
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- 238000002955 isolation Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 210000000746 body region Anatomy 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000001259 photo etching Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010408 sweeping Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 241000750042 Vini Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、導電変調型デバイスとその回路に係り、特に
リース接地で使用するのに好適な導電変調型デバイスと
これを用いた出力回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a conductive modulating device and its circuit, and more particularly to a conductive modulating device suitable for use in leased grounding and an output circuit using the same. .
従来、導電変調型ＭＯＳサイリスタに関してはアイ・イ
ー・デー・エム、コンファレンスダイジェスト（１９８
５年）第７２４頁から第７２７頁（ＩＥＤＭ Ｃｏｎｆ
、Ｄｉｇｅｓｔ （Ｌ ９８５） ｐ ｐ ７２４−７
２７）において論じられている。Conventionally, regarding conduction modulation type MOS thyristors, IDM, Conference Digest (198
5th year) pages 724 to 727 (IEDM Conf
, Digest (L 985) p p 724-7
27).
上記従来技術は誘電体分離構造のデバイスであり、寄生
トランジスタ動作が生じやすい接合分離構造内に製作可
能なデバイス構造については配慮がなされていなかった
。また、このような導電変調型ＭＯＳサイリスタをトー
テム・ボール型出力回路の電流吸込用素子として使用す
ることについては検討がなされていなかった。The above-mentioned conventional technology is a device with a dielectric isolation structure, and no consideration was given to a device structure that can be manufactured within a junction isolation structure where parasitic transistor operation is likely to occur. Further, no study has been made regarding the use of such a conductivity modulation type MOS thyristor as a current sinking element of a totem ball type output circuit.
本発明の第１の目的は、接合分離構造内に製作可能なソ
ース接地形導電変調型ＭＯＳデバイスを提供することに
ある。A first object of the present invention is to provide a grounded source conductivity modulated MOS device that can be fabricated in a junction-isolated structure.
本発明の第２の目的は、少ない素子構成で実現可能で、
電流吸込能力も高いトーテム・ボール型出力回路を提供
することにある。The second object of the present invention is that it can be realized with a small number of element configurations,
The object of the present invention is to provide a totem ball type output circuit that also has a high current sinking ability.
上記第１の目的は、導電変調型ＭＯＳデバイスのドレイ
ン領域をアイソレーション拡散層と兼用して用いている
前記導電変調型ＭＯＳデバイスのボディ領域で囲むこと
により達成される。The first object is achieved by surrounding the drain region of the conductivity modulation type MOS device with the body region of the conductivity modulation type MOS device which also serves as an isolation diffusion layer.
上記第２の目的は、従来のトーテムボール型出力回路の
電流吸込用ＭＯＳトランジスタ部と、＊流吸込用ダイオ
ードまたは、電流掃出用ＭＯＳトランジスタのゲート保
護として用いられているダイオードを導電変調型ＭＯＳ
デバイスに置き換えることにより達成される。The second purpose is to convert the current sinking MOS transistor section of the conventional totem ball output circuit and the diode used as the gate protection of the current sinking diode or current sweeping MOS transistor into a conduction modulation type MOS transistor.
This is achieved by replacing the device.
接合分離構造内にソース接地で作られた導電変調型ＭＯ
Ｓデバイスでは、アイソレーション領域（導電変調型Ｍ
ＯＳデバイスのボディ領域）に流れる電流も有効なソー
ス電流となるため、接合分離構造内でも、無効電流のな
いデバイスとして動作する。Conductivity modulation type MO made with source common in junction isolation structure
In the S device, the isolation region (conductivity modulation type M
Since the current flowing through the body region of the OS device also serves as an effective source current, the device operates as a device with no reactive current even within a junction isolation structure.
以下、本発明の実施例を図面により詳細に説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は、本発明の第１の実施例の半導体装置である６
本半導体装置の製造方法は以下のようになる。すなわち
、Ｐ型基板２の上にＮ型エピタキシャル層４を形成し、
Ｐ型アイソレーション拡散層５を形成する。次に、Ｐ型
拡散層６を拡散し、ゲート酸化膜を形成後、多結晶シリ
コン層７をデポジションし、ゲートを作る。その後、こ
の多結晶シリコンゲートをマスクにして、Ｐ型拡散層８
とＮ型拡散層１０を形成する。最後にＰ型拡散層１１を
形成し、コンタクトポ１−エツチング工程終了後にアル
ミニウム電極１３を形成する。FIG. 1 shows a semiconductor device 6 according to a first embodiment of the present invention.
The manufacturing method of this semiconductor device is as follows. That is, an N-type epitaxial layer 4 is formed on a P-type substrate 2,
A P-type isolation diffusion layer 5 is formed. Next, after diffusing the P-type diffusion layer 6 and forming a gate oxide film, a polycrystalline silicon layer 7 is deposited to form a gate. After that, using this polycrystalline silicon gate as a mask, the P-type diffusion layer 8
Then, an N-type diffusion layer 10 is formed. Finally, a P-type diffusion layer 11 is formed, and after the contact hole etching process is completed, an aluminum electrode 13 is formed.
本発明の半導体装置は、従来のソース接地型横型ＭＯＳ
トランジスタのドレイン領域内に、トレイン領域とは反
対導電型のアノード領域を設けた構造となっており、ソ
ース端子Ｓ、ゲート端子Ｇ。The semiconductor device of the present invention is a conventional source-grounded horizontal MOS.
It has a structure in which an anode region of a conductivity type opposite to that of the train region is provided in the drain region of the transistor, and has a source terminal S and a gate terminal G.
ドレイン端子り、アノード端子Ａからなる導電変調型デ
バイスとなっている。Ｎ型ドレイン領域は、Ｐ形アイソ
レーション領域と兼用して用いられているボディ領域２
，５．８に囲まれたソース接地構造となっているため、
アノード領域からドレイン領域に注入されたホールが基
板２に達しても、ソース電流として有効な電流となる。It is a conductivity modulation type device consisting of a drain terminal and an anode terminal A. The N-type drain region is a body region 2 which is also used as a P-type isolation region.
, 5.8 because it has a common source structure surrounded by
Even if the holes injected from the anode region to the drain region reach the substrate 2, the current becomes effective as a source current.
なお、Ｎ型拡散層６は、アノード・ソース間のパンチス
ルー耐圧向上と、アノードからのホールの注入量を抑制
するために設けたもので、Ｎ型エピタキシャル層４の濃
度が低い場合に必要となる。Note that the N-type diffusion layer 6 is provided to improve the punch-through breakdown voltage between the anode and the source and to suppress the amount of holes injected from the anode, and is necessary when the concentration of the N-type epitaxial layer 4 is low. Become.
第２図は、本発明の第２の実施例の半導体装置である０
本実施例では、Ｐ型基板の濃度を上層２に比べて下層１
を高くした構造としている。このため導電変調型ＭＯＳ
デバイスをはじめとする同一チップ上の素子耐圧を低下
させることなく、導電変調型ＭＯＳデバイスの基板電位
を固定しやすい構造となっている。FIG. 2 shows a semiconductor device according to a second embodiment of the present invention.
In this example, the concentration of the P-type substrate is lower than that of the lower layer 2.
It has a raised structure. Therefore, conduction modulation type MOS
The structure allows the substrate potential of a conductive modulation type MOS device to be easily fixed without lowering the breakdown voltage of elements on the same chip, including the device.
第３図は、本発明の第３の実施例の半導体装置である。FIG. 3 shows a semiconductor device according to a third embodiment of the present invention.
本実施例では、アノード端子をドレイン領域とショット
キ接合した場合の断面構造図である。ショットキ接合か
らの注入を用いた導電変調型ＭＯＳトランジスタに関し
てはＩＥＥＥ、Ｔｒａｎｓ、ＥＤ−２３Ｎｎ Ｌ ２
１９８６ ｐ １９４０〜１９４７で。This embodiment is a cross-sectional structural diagram in the case where the anode terminal and the drain region are connected to a Schottky junction. IEEE, Trans, ED-23Nn L 2 for conductivity modulated MOS transistors using injection from a Schottky junction.
In 1986 p 1940-1947.
報告されているが、本デバイスでは、この特性を利用し
た、ソース接地型４端子素子となっている。As reported, this device is a source-grounded four-terminal element that takes advantage of this characteristic.
第４図は、本発明の第４の実施例である、本実施例では
、アノード端子を低濃度Ｐ膨拡散層９に接続しており、
第１図と第３図の中間的特性が得られる。FIG. 4 shows a fourth embodiment of the present invention. In this embodiment, the anode terminal is connected to the low concentration P swelling diffusion layer 9,
An intermediate characteristic between FIG. 1 and FIG. 3 is obtained.
第５図は、本発明の第５の実施例である。本実施例では
、Ｐ形埋込層３をドレイン側に張り出した構造としてい
る。これにより、多結晶シリコンゲート７直下のチャネ
ル部周辺での電界集中防止を行なっている。またアノー
ド、トレイン、ボディで構成されるＰＮＰトランジスタ
の電流増幅率を増加する働きと、基板に流れる電流によ
る基型電位の変動を小さくする働きがある。FIG. 5 shows a fifth embodiment of the present invention. In this embodiment, the P-type buried layer 3 has a structure extending toward the drain side. This prevents electric field concentration around the channel portion directly under the polycrystalline silicon gate 7. It also has the function of increasing the current amplification factor of the PNP transistor consisting of an anode, train, and body, and the function of reducing fluctuations in the base potential due to the current flowing through the substrate.
第６図は本願明細書の回路図に用いるＮチャネル導電変
調型デバイスのシンボル図である。Ａはアノード端子、
Ｄはドレイン端子、Ｇはゲート端子、Ｓはソース端子で
ある。本シンボル図では、ソースとボディを短絡した場
合を示している。FIG. 6 is a symbolic diagram of an N-channel conductivity modulation type device used in the circuit diagrams herein. A is the anode terminal,
D is a drain terminal, G is a gate terminal, and S is a source terminal. This symbol diagram shows the case where the source and body are shorted.
第７図は、本発明の第６の実施例を示す回路図である。FIG. 7 is a circuit diagram showing a sixth embodiment of the present invention.
本実施例では、通常のトーテム・ボール型出力回路の電
流吸入用ＭＯ８ｔ−ラｔ−ランジス型流掃出用ＭＯＳト
ランジスタのゲート保護ダイオードを融合した部分をＮ
チャネル導電変調型ＭＯＳデバイスＭ１で置き変えてい
る。このため。In this example, the part that combines the gate protection diode of the MO8t-Lat-Rangis type current sweeping MOS transistor for current suction of a normal totem ball type output circuit is used.
It is replaced with a channel conduction modulation type MOS device M1. For this reason.
従来の回路に比べ、回路の占有面積低減と電流吸込能力
向上を図れる。導電変調型ＭＯＳデバイスＭ１としては
、本発明の第１図から第５図に示したソース接地形の導
電変調形ＭＯＳトランジスタを使用できる。Ｍ２のゲー
トへの電流供給は定電流でも良いが、ここでは、入力端
子ＶＩＮＺによりＭ８のドレイン電流を制御できる回路
としている。Compared to conventional circuits, the area occupied by the circuit can be reduced and the current sinking capacity can be improved. As the conduction modulation type MOS device M1, a conduction modulation type MOS transistor with a grounded source configuration as shown in FIGS. 1 to 5 of the present invention can be used. A constant current may be used to supply current to the gate of M2, but in this case, a circuit is used in which the drain current of M8 can be controlled by the input terminal VINZ.
出力Ｖ ＯＵＴの立上げには、 ＶＩＮＩ を“Ｌ Ｉ
＋にし、Ｖ ｒｓｚをＬＬ ＨＩ＋にする。これにより
、ｎチャネルＭＯＳトランジスタＭ２のゲートは、Ｐチ
ャネルＭＯＳトランジスタからの電流供給により立上が
り、Ｍ２のゲート・ソース間電圧は導電変調形ＭＯＳト
ランジスタに内蔵しているダイオードの降伏電圧値でク
ランプされるまで増加可能となる。To start up the output V OUT, set VINI to “L I
+, and set V rsz to LL HI+. As a result, the gate of the n-channel MOS transistor M2 rises due to the current supply from the P-channel MOS transistor, and the voltage between the gate and source of M2 is clamped at the breakdown voltage value of the diode built in the conduction modulation type MOS transistor. It is possible to increase up to
Ｍ２に流れる電流により、出力電圧ＶＯＵＴは、増加す
るが、この時、導電変調型ＭＯＳデバイスのアノード・
ドレイン間は逆バイアスされているため、ドレイン内に
は、少数キャリアの注入がなされない。このため、Ｍｌ
のオフ耐圧は、通常のＭＯＳトランジスタのオフ耐圧と
同一となる。−方、出力の立下げの時には、Ｖ ｘｎｘ
を“Ｈ”とし、Ｖ ｒＮｚをＩＩＬ”とする。これによ
り、Ｍ２はカットオフとなり、また導電変調型ＭＯＳト
ランジスタＭｌのアノード・ドレイン接合は順バイアス
される。このため、Ｍｌのドレインへの注入が行なわれ
、アノード、ドレイン、ボディで構成されるバイポーラ
トランジスタ動作による電流成分により、電流吸込能力
は向上する。なお、この出力立下げの時に導電変調型デ
バイスＭ１に過電流が流れる可能性がある場合には、Ｖ
ｒｐｒｚをＩＩＨ”にし、Ｍｌのドレインに電流を供
給し、Ｍｌのアノード。The output voltage VOUT increases due to the current flowing through M2, but at this time, the anode of the conductive modulation type MOS device
Since the drains are reverse biased, minority carriers are not injected into the drains. For this reason, Ml
The off-breakdown voltage is the same as that of a normal MOS transistor. - On the other hand, when the output falls, V xnx
is set to "H" and V rNz is set to "IIL".As a result, M2 is cut off and the anode-drain junction of the conductivity modulation type MOS transistor Ml is forward biased.Therefore, the injection of Ml into the drain is carried out, and the current sinking ability is improved due to the current component caused by the operation of the bipolar transistor composed of the anode, drain, and body.Note that when this output falls, there is a possibility that an overcurrent will flow through the conduction modulation type device M1. In this case, V
rprz to IIH'', supplying current to the drain of Ml, and the anode of Ml.
ドレイン間電圧の調整によりＭｌが過電流により破壊す
ることを防止できる。By adjusting the voltage between the drains, it is possible to prevent Ml from being destroyed by overcurrent.
第８図は本発明の第７の実施例である。本実施例では第
７図に示したトーテム・ボール型出力回路の電流吸込能
力向上のため、電流吸込用ＮチャネルＭｏＳトランジス
タＭ８を追加している。FIG. 8 shows a seventh embodiment of the present invention. In this embodiment, a current sinking N-channel MoS transistor M8 is added to improve the current sinking ability of the totem ball type output circuit shown in FIG.
第９図は本発明の第８の実施例の半導体回路である。本
実施例では、第７図に示した出力回路を２組以上並らべ
て、導電変調型デバイスのドレイン領域への電流供給を
同時に行なえるようにした回路である。本実施例の回路
は、ＥＬ（エレクトロルミネセンス）ディスプレイやプ
ラズマディスプレイ等のマトリックス状負荷の行駆動回
路や列駆動回路に適用することが可能である。FIG. 9 shows a semiconductor circuit according to an eighth embodiment of the present invention. This embodiment is a circuit in which two or more sets of output circuits shown in FIG. 7 are arranged to simultaneously supply current to the drain region of a conductivity modulation type device. The circuit of this embodiment can be applied to row drive circuits and column drive circuits of matrix loads such as EL (electroluminescence) displays and plasma displays.
第１０図は本発明の第９の実施例の半導体回路である。FIG. 10 shows a semiconductor circuit according to a ninth embodiment of the present invention.
本回路はたとえば出力端子と電源側との間に負荷を接続
し、ローサイドスイッチ回路として使用する。本回路の
立上げと立下げは、基本的には、入力端子Ｖ Ｉ Ｎ
１のみで行なえるが、導電変調型デバイスのドレインに
制御電流を供給できるようにしたため、従来の導電変調
型ＭＯ３）−ランジスタを用いた場合に比して出力ＶＯ
ＵＴの立上げを高速化したり、出力ＶＯＵＴの立下げ時
に、導電変調型デバイスＭｌに過電流が流れることを防
止するようにＭδのドレイン電流を調節できる。This circuit is used as a low-side switch circuit by connecting a load between the output terminal and the power supply side, for example. The startup and shutdown of this circuit is basically done using the input terminal V I N
However, since the control current can be supplied to the drain of the conduction modulation type device, the output VO is lower than when using the conventional conduction modulation type MO3)-transistor.
The drain current of Mδ can be adjusted to speed up the startup of UT or to prevent overcurrent from flowing through the conductive modulation type device Ml when the output VOUT falls.
第１１図は本発明の第１０の実施例の半導体回路である
。本回路では、導電変調型デバイスのドレインを出力端
子とし、アノードに制御電流を供給する回路とした。本
回路の場合も、出力端子と電源側との間に負荷を接続し
、ローサイドスイッチ回路として使用できる。本回路の
立上げと立下げも、基本的には、入力端子Ｖｒｓｚのみ
で行えるが、導電変調型デバイスのアノードに制御電流
を供給できるようにしたため、通常のＭｏＳトランジス
タを用いた場合に比べ、出力Ｖｏｕｔの立上げを高速化
したり、出力と接地電位との間の残り電圧を低減するこ
とが可能である。FIG. 11 shows a semiconductor circuit according to a tenth embodiment of the present invention. In this circuit, the drain of the conductivity modulation type device is used as an output terminal, and the circuit supplies a control current to the anode. This circuit can also be used as a low-side switch circuit by connecting a load between the output terminal and the power supply side. Basically, the startup and shutdown of this circuit can be done using only the input terminal Vrsz, but since the control current can be supplied to the anode of the conductivity modulation type device, compared to the case where a normal MoS transistor is used, It is possible to speed up the rise of the output Vout and reduce the remaining voltage between the output and the ground potential.
本発明によれば、ドレイン内への少数キャリア注入量を
制御することができる導電変調型ＭＯＳデバイスを実現
できるので、電流駆動能力、オン抵抗、耐圧を最適制御
できる。また、本デバイスをトーテム・ボール型回路に
用いた場合、電流吸込用ダイオードまたは、電流掃出用
ＭＯＳトランジスタのダイオードが不要となり、また、
電流吸込能力も向上するという効果がある。According to the present invention, it is possible to realize a conductivity modulation type MOS device in which the amount of minority carriers injected into the drain can be controlled, so that current drive capability, on-resistance, and breakdown voltage can be optimally controlled. Furthermore, when this device is used in a totem ball type circuit, a current sinking diode or a current sweeping MOS transistor diode is not required, and
This also has the effect of improving current sinking ability.
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の断面図、
第４図は本発明の第４の実施例の半導体装置の断面図、
第５図は本発明の第５の実施例の半導体装置の断面図、
第６図は本発明の半導体装置を示すシンボル図、第７図
は本発明の第６の実施例の半導体回路図、第８図は本発
明の第７の実施例の半導体回路図、第９図は本発明の第
８の実施例の半導体回路図、第１０図は本発明の第９の
実施例の半導体回路図、第１１図は本発明の第１０の実
施例の半導体回路図である。
１・・・高濃度Ｐ型シリコン層、２・・・Ｐ型シリコン
層。
３・・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、
５゜８．１１・・・Ｐ型拡散層、６，１ｏ・・・Ｎ型拡
散層、７・・・多結晶シリコン層、９・・・低能塵Ｐ型
拡散層、１２・・・絶絶層、１３・・・アルミ電極、Ｍ
ｌ、 Ｍｌ、。
Ｍ、 ２１・・・Ｎチャネル導電変調型デバイス、Ｍｚ
、Ｍδ。
Ｍｌ２． Ｍ２２・・・ＮチャネルＭＯＳトランジスタ
、Ｍ８． Ｍ４． Ｍａｌ、 Ｍｌ３１ Ｍ２ａ −Ｐ
チャネ＃ＭＯＳトランジスタ、ＶＨ・・・高電源電圧、
ＶＩＮＩＩ Ｖｕ＋ｚ＋ＶＩＮ（１）、 Ｖ＋Ｎ（ｘ）
−入力電圧、ＶＯＵＴＩ ＶＯＵＴ（１）ＩＶＯＴＬＩ
（２）・・・出力電圧、Ｖｃ・・・制御電圧。
第 ５ 図
ｚ Ｐ型シリコン眉
３ Ｆ型埋込層
４ Ｎシ（ビニニー７ヤーシ潟、）帽
５ Ｐ型紘章ｊ
１ｚ 奈色縁１
ＡＣ，ｎ−FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention;
FIG. 3 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention;
FIG. 4 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention;
FIG. 5 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention;
6 is a symbol diagram showing a semiconductor device of the present invention, FIG. 7 is a semiconductor circuit diagram of a sixth embodiment of the present invention, FIG. 8 is a semiconductor circuit diagram of a seventh embodiment of the present invention, and FIG. The figure is a semiconductor circuit diagram of an eighth embodiment of the invention, FIG. 10 is a semiconductor circuit diagram of a ninth embodiment of the invention, and FIG. 11 is a semiconductor circuit diagram of a tenth embodiment of the invention. . 1...High concentration P-type silicon layer, 2...P-type silicon layer. 3... P-type buried layer, 4... N-type epitaxial layer,
5゜8.11...P-type diffusion layer, 6,1o...N-type diffusion layer, 7...polycrystalline silicon layer, 9...low-power dust P-type diffusion layer, 12...absolute Layer 13... Aluminum electrode, M
l, Ml,. M, 21...N-channel conductivity modulation type device, Mz
, Mδ. Ml2. M22...N channel MOS transistor, M8. M4. Mal, Ml31 M2a-P
Channel #MOS transistor, VH...high power supply voltage,
VINII Vu+z+VIN(1), V+N(x)
−Input voltage, VOUTI VOUT(1)IVOTLI
(2)...Output voltage, Vc...Control voltage. Fig. 5 z P-type silicon eyebrow 3 F-type embedded layer 4 Nshi (Binini 7 Yashigata) cap 5 P-type Hiroaki j 1z Nairoji 1 AC, n-
Claims (1)
レイン領域が分離され、そのドレイン領域内にドレイン
とは反対導電型のアノード領域または、ドレインとシヨ
ツトキ接合で接続されるアノードを設け、アノード端子
、ドレイン端子、ゲート端子、ソース端子を有すること
を特徴とする導電変調型ＭＯＳデバイス。 ２、ドレイン領域直下のシリコン基板が、低不純物濃度
の上層部と高不純物濃度の下層部からなることを特徴と
する請求項第１項記載の導電変調型ＭＯＳデバイス ３、導電変調型ＭＯＳデバイスの、アノード端子を出力
端子とし、ゲート端子を第１の制御端子とし、ドレイン
端子を第２の制御端子とすることを特徴とする半導体回
路。 ４、導電変調型ＭＯＳデバイスのドレイン端子を出力端
子とし、ゲート端子を第１の制御端子とし、アノード端
子を第２の制御端子とすることを特徴とする半導体回路
。 ５、導電変調型ＭＯＳデバイスのアノード端子を出力端
子に接続し、アノード端子とドレイン端子をＭＯＳトラ
ンジスタのソース端子とゲート端子に各々接続したこと
を特徴とするトーテムボール型出力回路。 ６、導電変調型ＭＯＳデバイスのアノード端子を出力端
子に接続し、アノード端子とドレイン端子をバイポーラ
・トランジスタのエミッタ端子とベース端子に各々接続
したことを特徴とするトーテムボール型出力回路。 ７、請求項第１項または第２項の導電変調型ＭＯＳデバ
イスを用いたことを特徴とする請求項第３項乃至第６項
記載の半導体回路。 ８、請求項第３項乃至第７項記載の半導体回路のいずれ
かを駆動回路に用いたこと特徴とするディスプレイ装置
。[Claims] 1. A drain region is separated by a body region that is also used as an element isolation region, and an anode region of a conductivity type opposite to that of the drain or an anode region having a conductivity type opposite to that of the drain is connected to the drain by a shot junction. A conductivity modulation type MOS device, characterized in that it is provided with an anode and has an anode terminal, a drain terminal, a gate terminal, and a source terminal. 2. A conductive modulated MOS device 3 according to claim 1, wherein the silicon substrate immediately below the drain region comprises an upper layer with a low impurity concentration and a lower layer with a high impurity concentration. , a semiconductor circuit characterized in that an anode terminal is used as an output terminal, a gate terminal is used as a first control terminal, and a drain terminal is used as a second control terminal. 4. A semiconductor circuit characterized in that the drain terminal of a conductivity modulation type MOS device is used as an output terminal, the gate terminal is used as a first control terminal, and the anode terminal is used as a second control terminal. 5. A totem ball type output circuit characterized in that an anode terminal of a conductivity modulation type MOS device is connected to an output terminal, and an anode terminal and a drain terminal are respectively connected to a source terminal and a gate terminal of a MOS transistor. 6. A totem ball type output circuit characterized in that the anode terminal of a conductivity modulation type MOS device is connected to an output terminal, and the anode terminal and drain terminal are respectively connected to an emitter terminal and a base terminal of a bipolar transistor. 7. A semiconductor circuit according to claims 3 to 6, characterized in that the conduction modulation type MOS device according to claim 1 or 2 is used. 8. A display device characterized in that any one of the semiconductor circuits according to claims 3 to 7 is used in a drive circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP63228671A JP2728453B2 (en) | 1988-09-14 | 1988-09-14 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JPH0278275A true JPH0278275A (en) | 1990-03-19 |
| JP2728453B2 JP2728453B2 (en) | 1998-03-18 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728453B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0649175A1 (en) * | 1993-10-15 | 1995-04-19 | Siemens Aktiengesellschaft | Lateral IGBT device with switchable anode structure |
| EP0730308A2 (en) * | 1995-03-01 | 1996-09-04 | Siemens Aktiengesellschaft | Integrated circuit structure with at least one IGBT |
| TWI402967B (en) * | 2008-09-30 | 2013-07-21 | Sanken Electric Co Ltd | Semiconductor device |
Citations (2)
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| JPS62131580A (en) * | 1985-11-27 | 1987-06-13 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | High speed switching lateral insulated gate transistor |
| JPS6325973A (en) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | Semiconductor device |
-
1988
- 1988-09-14 JP JP63228671A patent/JP2728453B2/en not_active Expired - Fee Related
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| TWI402967B (en) * | 2008-09-30 | 2013-07-21 | Sanken Electric Co Ltd | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2728453B2 (en) | 1998-03-18 |
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