JPH0680825B2 - Semiconductor device - Google Patents
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- JPH0680825B2 JPH0680825B2 JP16795486A JP16795486A JPH0680825B2 JP H0680825 B2 JPH0680825 B2 JP H0680825B2 JP 16795486 A JP16795486 A JP 16795486A JP 16795486 A JP16795486 A JP 16795486A JP H0680825 B2 JPH0680825 B2 JP H0680825B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に低電圧域での電圧電流
変換の歪が小さく、ON抵抗が小さいアナログスイツチン
グ半導体装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an analog switching semiconductor device having a small distortion in voltage-current conversion in a low voltage range and a small ON resistance.
アイ イー デー エム(IEDM:インターナシヨナル
エレクトロン デバイシズ ミーテイング)1985年の第
744頁〜第747頁に示された従来のInsulated Gate Trans
istors(以下IGT)を第10図に示す。1はn形半導体基
板、2はp形ベース層、3はn形バツフア層、4はn形
エミツタ層、5はp形エミツタ層、6,7,8は絶縁膜、9
はレート効果対策としてのシヨートエミツタをなすカソ
ード電極、10は、ゲート電極、11はアノード電極であ
る。尚、半導体基板1とn形バツフア層はn形ベース層
として働く。このような構造においてアノードカソード
電圧(VAK)とアノード電流(IA)の関係は第11図に示
すようにゲート電圧によつて変化する。すなわち、アノ
ード電極11がカソード電極9より電位が高い場合におい
て、曲線aはゲート電圧が0Vの状態でブレークオーバ電
圧までアノード電流を阻止するが、曲線b,cの様にゲー
ト電圧を上げるに従つて、p形ベース層2にn形反転層
ができ、p形エミツタ層5−n形バツフア層3−n形半
導体基板1−上記n形反転層−n形エミツタ層4の間に
ダイオードが形成され、ダイオード特性を示した後、n
チヤネルMOSトランジスタ特性となり所定のアノードカ
ソード電圧を越えると負性抵抗を示した後オンする。逆
にカソード電極9がアノード電極11より電位が高い場合
においてはゲート電圧によらずブレークダウン電圧まで
アノード電流を阻止する。IEDM (IEDM: International)
Electron Devices Meeting) No. 1985
Conventional Insulated Gate Trans shown on pages 744 to 747
Figure 10 shows istors (IGT). 1 is an n-type semiconductor substrate, 2 is a p-type base layer, 3 is an n-type buffer layer, 4 is an n-type emitter layer, 5 is a p-type emitter layer, 6, 7 and 8 are insulating films, 9
Is a cathode electrode forming a short-circuit emitter as a measure against the rate effect, 10 is a gate electrode, and 11 is an anode electrode. The semiconductor substrate 1 and the n-type buffer layer act as an n-type base layer. This relationship of such structures in the anode cathode voltage (V AK) and the anode current (I A) is by connexion changes the gate voltage as shown in FIG. 11. That is, when the anode electrode 11 has a higher potential than the cathode electrode 9, the curve a blocks the anode current up to the breakover voltage when the gate voltage is 0 V, but as the curves b and c increase the gate voltage. Then, an n-type inversion layer is formed in the p-type base layer 2, and a diode is formed between the p-type emitter layer 5-n-type buffer layer 3-n-type semiconductor substrate 1-the n-type inversion layer-n-type emitter layer 4. After showing the diode characteristics, n
When it becomes a channel MOS transistor characteristic and exceeds a predetermined anode cathode voltage, it shows a negative resistance and then turns on. On the contrary, when the cathode electrode 9 has a higher potential than the anode electrode 11, the anode current is blocked up to the breakdown voltage regardless of the gate voltage.
第12図は従来のpチヤネルMOSトランジスタである。1
は半導体基板、12はドレイン層、13はソース層、14,15,
16は絶縁膜、17はドレイン電極、18はソース電極及び19
はゲート電極である。第12図においてドレイン電圧(V
DS)とドレイン電流(ID)の関係は、第13図曲線d〜g
で示す様にゲート電圧によつて変化する。すなわち、ゲ
ート電極19にゲート電圧を印加することによりゲート電
極19下にある半導体基板1で反転層が生じ、ソース層13
から反転層を経てドレイン層12へとドレイン電流(ID)
が流れる。この場合、ドレイン電流はゲート電圧が高い
程多く流れるが、ドレイン電圧が低い領域では抵抗成分
(オン抵抗)でもつて電圧−電流特性はリニアとなり、
ドレイン電圧を高くすると、二次曲線となる。さらにド
レイン電圧を高くすると、反転層はピンチオフしてドレ
イン電流は飽和し、やがて所定のドレイン電圧をもつて
降伏する。FIG. 12 shows a conventional p-channel MOS transistor. 1
Is a semiconductor substrate, 12 is a drain layer, 13 is a source layer, 14, 15,
16 is an insulating film, 17 is a drain electrode, 18 is a source electrode and 19
Is a gate electrode. In Fig. 12, the drain voltage (V
The relationship between DS ) and drain current ( ID ) is shown in FIG.
As indicated by, changes with the gate voltage. That is, by applying a gate voltage to the gate electrode 19, an inversion layer is generated in the semiconductor substrate 1 below the gate electrode 19 and the source layer 13
Drain current (I D ) from the inversion layer to the drain layer 12
Flows. In this case, the drain current flows more as the gate voltage increases, but in the region where the drain voltage is low, the voltage-current characteristic becomes linear due to the resistance component (ON resistance).
When the drain voltage is increased, the curve becomes a quadratic curve. When the drain voltage is further increased, the inversion layer is pinched off, the drain current is saturated, and finally the breakdown occurs with a predetermined drain voltage.
第10図に示した様なpnpn構造の半導体装置においては大
電流域におけるオン抵抗は小さいが、通電電流がpn接合
を必ず通らなければならないのでpn接合のもつ非線形特
性により低電圧域において電圧電流変換に歪が生じると
いう問題がある。一方第12図に示した様なMOSトランジ
スタでは、pn接合を通らずに電流を流せるため低電圧域
における電圧電流変換は歪を生じないが、大電流領域で
オン抵抗が極めて高いという問題がある。In the semiconductor device with the pnpn structure as shown in Fig. 10, the on-resistance is small in the large current region, but the conduction current must pass through the pn junction, so the voltage-current in the low voltage region is high due to the nonlinear characteristics of the pn junction. There is a problem that distortion occurs in conversion. On the other hand, in the MOS transistor as shown in Fig. 12, since current can flow without passing through the pn junction, voltage-current conversion does not cause distortion in the low voltage region, but there is a problem that the on-resistance is extremely high in the large current region. .
従つて、本発明の目的は、低電圧域で歪を生ずることな
く電圧電流変換が可能であり、また、大電流域では低い
オン抵抗である半導体装置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device which can perform voltage-current conversion without causing distortion in a low voltage region and has low on-resistance in a large current region.
以上の問題点を解決するために第10図に示した従来のIG
Tにおいて、その半導体基板をソースとし、p形エミツ
タ層中に形成した反対導電型の領域をドレイン層とし、
且つソースとドレインの間の上記p形エミツタ層にチヤ
ネルを形成する様にゲート電極を設けたMOSトランジス
タを具備せしめる。かつ上記ドレイン層と上記p形エミ
ツタ層を直接あるいは抵抗を介して接続する。そして、
上記のMOSトランジスタとカソード側のMOSトランジスタ
を同時にゲート信号で駆動する。In order to solve the above problems, the conventional IG shown in Fig. 10 is used.
At T, the semiconductor substrate is used as a source, and the opposite conductivity type region formed in the p-type emitter layer is used as a drain layer.
A MOS transistor having a gate electrode so as to form a channel in the p-type emitter layer between the source and the drain is provided. Moreover, the drain layer and the p-type emitter layer are connected directly or via a resistor. And
The above MOS transistor and the MOS transistor on the cathode side are simultaneously driven by the gate signal.
本構造によりp形エミツタ層上に形成されたゲート電極
及びp形ベース層上に形成されたゲート電極の両方にオ
ン信号を加え、且つ、アノードカソード間を順バイアス
すると低電圧域であつても主電流は両MOSトランジスタ
を介して流れはじめる。この結果、電流通路の途中に接
合が介在しないので低電圧域での電圧電流変換を歪なく
実現できる。一方、大電流域となり、p形エミツタ層,n
形ベース層を電流が流れて生じる電圧降下で、両層が形
成するpn接合をビルトアツプすると、p形エミツタ層か
らn形ベース層へ正孔が注入され、n形エミツタ層から
p形ベース層を介してn形ベース層へ電子が注入され
る。その結果、サイリスタアクシヨンを起し、オン抵抗
を小さくせしめることができる。With this structure, when an ON signal is applied to both the gate electrode formed on the p-type emitter layer and the gate electrode formed on the p-type base layer, and forward bias is applied between the anode and cathode, even in a low voltage range. The main current begins to flow through both MOS transistors. As a result, the junction is not present in the middle of the current path, so that the voltage-current conversion in the low voltage region can be realized without distortion. On the other hand, it becomes a large current region, and the p-type emitter layer, n
When a pn junction formed by both layers is built up by a voltage drop caused by a current flowing through the n-type base layer, holes are injected from the p-type emitter layer to the n-type base layer and the p-type base layer is changed from the n-type emitter layer. Electrons are injected into the n-type base layer via the. As a result, a thyristor action can be generated and the on-resistance can be reduced.
このように本構造により低電流域での線形性を維持しつ
つ、大電流域での低いオン抵抗を実現できる。As described above, this structure can realize low on-resistance in a large current region while maintaining linearity in a low current region.
以下本発明を実施例によつて具体的に説明する。第1図
は本発明を適用したIGTの基本的構造の断面を示す第1
の実施例である。第2図は等価回路である。1はn形半
導体基板、2はp形ベース層、4はn形エミツタ層、5
はp形エミツタ層、6,7,8,20,23,24は絶縁膜、9はカソ
ード電極、10は第1ゲート電極、11はアノード電極、21
は第2ゲート電極、22はドレイン電極、25はn形ドレイ
ン層である。製法は従来のものと同じである。The present invention will be specifically described below with reference to examples. FIG. 1 is a first sectional view showing the basic structure of an IGT to which the present invention is applied.
It is an example of. FIG. 2 is an equivalent circuit. 1 is an n-type semiconductor substrate, 2 is a p-type base layer, 4 is an n-type emitter layer, 5
Is a p-type emitter layer, 6,7,8,20,23,24 are insulating films, 9 is a cathode electrode, 10 is a first gate electrode, 11 is an anode electrode, 21
Is a second gate electrode, 22 is a drain electrode, and 25 is an n-type drain layer. The manufacturing method is the same as the conventional one.
本発明の特徴はp形エミツタ層5の中にn形ドレイン層
25を例えばセルフアラインを用いた二重拡散により形成
し、n形基板1をソースとし、且つ、セルフアラインを
用いて形成したp形エミツタ層上に絶縁膜(例えばSi
O2)7,20を介してゲート電極21を設けnチヤネルMOSト
ランジスタ(M2)を形成した事である。ここでn形基板
1の不純物濃度は2.5×1014cm-3、p形層2,5の表面不純
物濃度は5×1018cm-3、n+形層の表面不純物濃度は5×
1019cm-3、ゲート絶縁膜厚は0.1μm程度である。nチ
ヤネルMOSトランジスタのしきい値電圧は、セルフアラ
インを用いた二重拡散によりゲート絶縁膜下の不純物濃
度を低下させることができるために数V程度に低くでき
る。又、p形エミツタ層5とp形ベース層2の距離は70
μm程度にすればアノード・カソード間の耐圧は順逆共
350V程度である。この構造によればp形エミツタ層5と
MOSトランジスタ(M2)のn形ドレイン層25を短絡又は
抵抗R1を介して接続した後、第1ゲート電極10,第2ゲ
ート電極21のそれぞれにMOSトランジスタがオンする様
ゲート電圧を同時に印加しアノード電極11とカソード電
極9の間に順方向電圧を加えると、第3図のV-I特性が
得られる。即ち第2図の等価回路に示すように、従来よ
り存在する各トランジスタQ1,Q2,M1、シヨートエミツ
タ抵抗RKに新たにトランジスタM2,Q3,(場合によつて
R1)を付加したことにより、低電圧域(1V程度)におい
て電流はp形エミツタ層5→抵抗R1→MOSトランジスタM
2→n形基板1→MOSトランジスタM1→n形エミツタ層4
と流れpn接合を通らないため電圧電流変換を歪なく行え
る。素子サイズやR1にもよるが、アノードカソード間の
抵抗値は2KΩ程度を十分に作れる。又、大電流域(数百
mA)においてはp形エミツタ層5とn形基板1のpn接合
がビルトアツプするためp形エミツタ層5,n形基板1,p形
ベース層2,n形エミツタ層4からなるサイリスタ部分が
オンし、その部分のオン抵抗は約pn接合1つ分と小さく
てすむ。第4図は素子を駆動するための基本回路の一例
である。ゲートからホトカプラP1,P2を通じてしきい値
電圧以上の電圧V1,V2を、それぞれMOSトランジスタM1
のゲート・ドレイン間、MOSトランジスタM2のゲート・
ドレイン間に印加する。この駆動回路によればアノード
電位がカソード電位より十分高い場合はいかなるカソー
ド電位でも確実にオンできる。The feature of the present invention is that the p-type emitter layer 5 contains an n-type drain layer.
25 is formed by double diffusion using, for example, self-alignment, the n-type substrate 1 is used as a source, and an insulating film (for example, Si) is formed on the p-type emitter layer formed by using self-alignment.
The gate electrode 21 is provided through the O 2 ) 7, 20 to form an n-channel MOS transistor (M 2 ). Here, the impurity concentration of the n-type substrate 1 is 2.5 × 10 14 cm −3 , the surface impurity concentration of the p-type layers 2, 5 is 5 × 10 18 cm −3 , and the surface impurity concentration of the n + -type layer is 5 ×.
10 19 cm −3 , and the gate insulating film thickness is about 0.1 μm. The threshold voltage of the n-channel MOS transistor can be lowered to about several V because the impurity concentration under the gate insulating film can be reduced by double diffusion using self-alignment. The distance between the p-type emitter layer 5 and the p-type base layer 2 is 70.
If it is about μm, the breakdown voltage between the anode and cathode will be
It is about 350V. According to this structure, the p-type emitter layer 5 and
After short-circuiting or connecting the n-type drain layer 25 of the MOS transistor (M 2 ) via the resistor R 1 , a gate voltage is simultaneously applied to each of the first gate electrode 10 and the second gate electrode 21 so that the MOS transistor is turned on. Then, when a forward voltage is applied between the anode electrode 11 and the cathode electrode 9, the VI characteristic of FIG. 3 is obtained. That is, as shown in the equivalent circuit of FIG. 2 , the transistors Q 1 , Q 2 , M 1 existing in the past, the short-circuit emitter resistor R K, and the newly added transistors M 2 , Q 3 , (in some cases,
Due to the addition of R 1 ), the current in the low voltage range (about 1 V) is p-type emitter layer 5 → resistor R 1 → MOS transistor M
2 → n-type substrate 1 → MOS transistor M 1 → n-type emitter layer 4
Since it does not pass through the pn junction, voltage-current conversion can be performed without distortion. Although it depends on the element size and R 1 , the resistance between the anode and cathode can be made about 2KΩ. In addition, large current range (several hundred
(mA), the pn junction between the p-type emitter layer 5 and the n-type substrate 1 is built up, so the thyristor part consisting of the p-type emitter layer 5, n-type substrate 1, p-type base layer 2 and n-type emitter layer 4 turns on. , The on-resistance of that part can be as small as about one pn junction. FIG. 4 is an example of a basic circuit for driving the device. The voltage V 1, V 2 over the threshold voltage through photocoupler P 1, P 2 from the gate, respectively MOS transistors M 1
Between the gate and drain of the MOS transistor M 2
Apply between drains. According to this driving circuit, when the anode potential is sufficiently higher than the cathode potential, any cathode potential can be surely turned on.
第5図は本発明を適用したIGTの断面を示す第2の実施
例である。第1図と同一のものには同じ記号をつけてあ
る。28,29はそれぞれn形基板中に設けられたp形ソー
ス層,p形ドレイン層、30はn+コンタクト層、26はドレイ
ン電極、31はソース電極及びn+コンタクト電極、32,33,
34は絶縁膜、27は32,33をゲート酸化膜とする第3ゲー
ト電極である。第1の実施例と同様にp形エミツタ層5
とp形ドレイン層29を直接又は抵抗を介して接続する。
第3ゲート電極27へはp形ドレイン層29に対し負となる
電位のゲート信号が与えられる。ここでは第1図,第2
図におけるRKが小、MOSトランジスタM1のチヤネル抵抗
が大である時を考える。駆動回路の基準電位をカソード
に固定し、それぞれのゲートにMOSトランジスタM1,M2
がオンするのに十分なゲート電圧VG1,VG2を印加後、ア
ノード電圧を上げると、第6図のjに示すV-I特性が得
られる。MOSトランジスタM2は、低電圧域においては十
分に機能しているが、アノード電圧が上昇するに従いMO
SトランジスタM2のゲート・ソース間の電圧差がなくな
りオフする。やがて、p形エミツタ層5とn形基板1間
がビルトアツプするためIGTの抵抗値が変化しこの部分
で電圧電流変換に歪を生じる。しかし第2の実施例によ
れば第3ゲート電極27をp形エミツタ層5から一定電圧
に固定していることにより、アノード電圧が上昇して
も、p形ドレイン層29とp形ソース層28の間にチヤネル
が発生する様になつている。従つて特性は第6図の曲線
jの様にはならず、第6図の曲線kに示す様に線形にな
り電圧電流変換歪は生じない。第2の実施例ではnチヤ
ネルMOSトランジスタで補うことのできないアノード電
位上昇に伴う電圧電流変換の非線形部を極性の異なるp
チヤネルMOSトランジスタで行うことを特徴とする。FIG. 5 is a second embodiment showing a cross section of an IGT to which the present invention is applied. The same parts as those in FIG. 1 are designated by the same symbols. 28 and 29 are p-type source layer and p-type drain layer respectively provided in the n-type substrate, 30 is an n + contact layer, 26 is a drain electrode, 31 is a source electrode and an n + contact electrode, 32, 33,
Reference numeral 34 is an insulating film, and 27 is a third gate electrode having 32 and 33 as gate oxide films. Similar to the first embodiment, the p-type emitter layer 5 is used.
And the p-type drain layer 29 are connected directly or via a resistor.
A gate signal having a negative potential with respect to the p-type drain layer 29 is applied to the third gate electrode 27. Here, Fig. 1 and 2
Consider a case in which R K in the figure is small and the channel resistance of the MOS transistor M 1 is large. The reference potential of the drive circuit is fixed to the cathode, and the MOS transistors M 1 and M 2 are connected to the respective gates.
After applying sufficient gate voltages V G1 and V G2 to turn on, the VI voltage shown in j of FIG. 6 is obtained by increasing the anode voltage. The MOS transistor M 2 functions well in the low voltage range, but as the anode voltage increases, the MO transistor M 2
The voltage difference between the gate and source of the S-transistor M 2 disappears and it turns off. Eventually, the p-type emitter layer 5 and the n-type substrate 1 are built-up, so that the resistance value of the IGT changes and distortion occurs in the voltage-current conversion in this portion. However, according to the second embodiment, since the third gate electrode 27 is fixed to the constant voltage from the p-type emitter layer 5, even if the anode voltage rises, the p-type drain layer 29 and the p-type source layer 28 are formed. Channels are generated during the period. Therefore, the characteristic does not look like the curve j in FIG. 6, but becomes linear as shown by the curve k in FIG. 6, and the voltage-current conversion distortion does not occur. In the second embodiment, the non-linear portion of the voltage-current conversion that accompanies the increase in the anode potential, which cannot be compensated by the n-channel MOS transistor, has a different polarity p.
The feature is that it is performed by a channel MOS transistor.
尚、第6図における曲線hは一般的なダイオードのV-I
特性曲線であり、また、iはそのようなダイオードに抵
抗を直列接続した時のV-I特性曲線で、曲線j,kとの比較
のために示したものである。The curve h in FIG. 6 is VI of a general diode.
In addition, i is a characteristic curve, and i is a VI characteristic curve when a resistor is connected in series to such a diode, and is shown for comparison with the curves j and k.
第7図は本発明を適用したIGTの断面を示す第3の実施
例である。本実施例は第2の実施例の変形例である。第
5図と同一のものには同じ記号をつけてある。第2の実
施例ではpチヤネルMOSトランジスタのp形ソース層,p
形ドレイン層は独立に形成されていたが、ここではp形
ドレイン層をp形エミツタ層5と共有させた小型化を図
つたものである。特性的には実施例2と同じである。
尚、35はソース電極、36,38は絶縁膜、37はn+コンタク
ト電極である。ソース電極35とn+コンタクト電極37は直
接又は抵抗を介して接続する。FIG. 7 is a third embodiment showing a cross section of an IGT to which the present invention is applied. This embodiment is a modification of the second embodiment. The same parts as those in FIG. 5 are designated by the same reference numerals. In the second embodiment, the p-type source layer of the p-channel MOS transistor, p
The p-type drain layer was formed independently, but here, the p-type drain layer is shared with the p-type emitter layer 5 for the purpose of miniaturization. The characteristics are the same as in the second embodiment.
Incidentally, 35 is a source electrode, 36 and 38 are insulating films, and 37 is an n + contact electrode. The source electrode 35 and the n + contact electrode 37 are connected directly or via a resistor.
第8図は本発明を適用したMOSサイリスタの断面を示し
た第4の実施例である。第7図と同じものには同じ記号
をつけてある。第9図は電気的等価回路である。ここで
もp形エミツタ層5とMOSトランジスタ(M2)のドレイ
ン層25は短絡又は抵抗R1をもつて接続されている。39は
p形エミツタ層5をドレイン、p形ベース層2をソース
層とするpチヤネルMOSトランジスタの第3ゲート電極
である。40はpベース電極、RGKはpベース電極40とカ
ソード電極9の間に抵抗RKの代りに設けたシヨートエミ
ツタ抵抗である。本構造ではアノード電極11の電位がカ
ソード電極9より高い場合、ゲート駆動回路の基準電位
より見たカソード電極9の電位の高低にかかわらず容易
にオンできる。カソード電極9の電位がゲート駆動回路
の基準電位より低い時は、第1ゲート10と第2ゲート21
を使えば駆動回路から高電圧を印加しなくても容易に低
電圧域における電圧電流変換を歪なく行うことができ、
且つ低オン抵抗を実現できる。動作は第1の実施例と同
じである。逆にカソード電極9の電位がゲート駆動回路
の基準電位より高い場合においては、第3ゲート電極39
を使えば同様にオンできる。この時低電流領域ではp形
エミツタ層5→MOSトランジスタ(M3)→p形ベース層
2→抵抗RGK→カソード電極9とpn接合を介することな
く流れるので電圧電流変換を歪なく行うことができる。
又大電流領域ではp形ベース層2とn+形エミツタ層4間
でビルトアツプするため、pnpnがオンするのでオン抵抗
を小さくせしめることができる。即ち、第1〜3の実施
例ではカソード電極9の電位がゲート駆動回路の基準電
位より高い場合は、ゲート駆動回路より(カソード電極
の電位+しきい値電圧)以上の電圧を発生しなければ装
置を駆動できない。本実施例ではこの点を改良し、ゲー
ト駆動回路からは数Vのゲート信号のみでカソードの電
圧の高低には関係なく装置を駆動でき所望の特性を得る
ことができる。FIG. 8 is a fourth embodiment showing a cross section of a MOS thyristor to which the present invention is applied. The same parts as those in FIG. 7 are designated by the same symbols. FIG. 9 is an electrically equivalent circuit. Here again, the p-type emitter layer 5 and the drain layer 25 of the MOS transistor (M 2 ) are connected by a short circuit or a resistor R 1 . Reference numeral 39 is a third gate electrode of a p-channel MOS transistor having the p-type emitter layer 5 as a drain and the p-type base layer 2 as a source layer. Reference numeral 40 is a p base electrode, and R GK is a short emitter resistance provided in place of the resistance R K between the p base electrode 40 and the cathode electrode 9. In this structure, when the potential of the anode electrode 11 is higher than that of the cathode electrode 9, it can be easily turned on regardless of whether the potential of the cathode electrode 9 is higher or lower than the reference potential of the gate drive circuit. When the potential of the cathode electrode 9 is lower than the reference potential of the gate drive circuit, the first gate 10 and the second gate 21
Can be used to easily perform voltage-current conversion in the low voltage range without distortion without applying a high voltage from the drive circuit.
Moreover, low on-resistance can be realized. The operation is the same as in the first embodiment. Conversely, when the potential of the cathode electrode 9 is higher than the reference potential of the gate drive circuit, the third gate electrode 39
You can turn it on as well by using. At this time, in the low current region, the p-type emitter layer 5 → MOS transistor (M 3 ) → p-type base layer 2 → resistor R GK → flows without passing through the cathode electrode 9 and the pn junction, so that voltage-current conversion can be performed without distortion. it can.
Further, in the large current region, since the p-type base layer 2 and the n + -type emitter layer 4 are built-up, pnpn is turned on, so that the on-resistance can be reduced. That is, in the first to third embodiments, when the potential of the cathode electrode 9 is higher than the reference potential of the gate drive circuit, a voltage of (potential of cathode electrode + threshold voltage) or more must be generated from the gate drive circuit. Cannot drive the device. In the present embodiment, this point is improved, and the device can be driven with a gate signal of only a few V from the gate drive circuit regardless of whether the voltage of the cathode is high or low, and desired characteristics can be obtained.
以上のようにIGTやMOSサイリスタについて低電圧域にお
けるV-I特性の直線性と低オン抵抗を兼ね合せた半導体
アナログスイツチを実現しうる実施例を説明したが、本
発明は、これらの実施例に限定されるものではなくゲー
トターンオフMOSサイリスタ等にも同様に適用できる。As described above, the IGT and the MOS thyristor are described as the embodiments capable of realizing the semiconductor analog switch having both the linearity of the VI characteristic and the low on-resistance in the low voltage region, but the present invention is limited to these embodiments. However, it can be applied to a gate turn-off MOS thyristor as well.
また、本発明は各半導体層の導電型を逆転せしめた構成
のものであつても同様の作用効果が得られる。In addition, the present invention has the same operational effect even if the semiconductor layers are configured so that their conductivity types are reversed.
以上に述べた様に本発明によれば、低電圧域において電
圧電流変換を歪なく行う事ができ、大電流域においては
オン抵抗が小さい半導体装置を得ることができる。As described above, according to the present invention, voltage-current conversion can be performed without distortion in a low voltage region, and a semiconductor device having a small on-resistance in a large current region can be obtained.
第1図は本発明の一実施例になるIGTの基本的構造を示
す断面図、第2図,第3図は第1図に示すIGTの電気的
等価回路、及びV-I特性、第4図は駆動回路の一例を含
む等価回路、第5図は本発明の第2の実施例になるIGT
の基本的構造を示す断面図、第6図は第5図のIGTの低
電圧域でのV-I特性、第7図は本発明の第3の実施例に
なるIGTの基本的構造を示す断面図、第8図,第9図は
本発明の第4の実施例になるIGTの基本的構造を示す断
面図と等価回路、第10図は従来形のIGTの断面図、第11
図は第10図のIGTのV-I特性、第12図は従来形のpチヤネ
ルMOSトランジスタの断面図、第13図は第12図のV-I特性
図である。 1…半導体基板、2…p形ベース層、3…n形バフツア
層、4…n形エミツタ層、5…p形エミツタ層、6,7,8,
14,15,16,20,23,24,32,33,34,36,38…絶縁膜、9,10,11,
17,18,19,21,22,26,27,31,37,39…電極、12,25,29…ド
レイン層、13,28…ソース層、30…n+形コンタクト層。FIG. 1 is a sectional view showing the basic structure of an IGT according to an embodiment of the present invention, FIGS. 2 and 3 are electrical equivalent circuits of IGT shown in FIG. 1, and VI characteristics, and FIG. An equivalent circuit including an example of a drive circuit, FIG. 5 is an IGT according to a second embodiment of the present invention.
6 is a cross-sectional view showing the basic structure of the IGT, FIG. 6 is a VI characteristic of the IGT in the low voltage region of FIG. 5, and FIG. 7 is a cross-sectional view showing the basic structure of the IGT according to the third embodiment of the present invention. 8 and 9 are sectional views showing the basic structure of an IGT according to the fourth embodiment of the present invention and an equivalent circuit, and FIG. 10 is a sectional view of a conventional IGT, and FIG.
10 is a VI characteristic diagram of the IGT of FIG. 10, FIG. 12 is a sectional view of a conventional p-channel MOS transistor, and FIG. 13 is a VI characteristic diagram of FIG. 1 ... Semiconductor substrate, 2 ... P-type base layer, 3 ... N-type buffer layer, 4 ... N-type emitter layer, 5 ... P-type emitter layer, 6, 7, 8,
14,15,16,20,23,24,32,33,34,36,38 ... Insulating film, 9,10,11,
17,18,19,21,22,26,27,31,37,39 ... Electrode, 12,25,29 ... Drain layer, 13,28 ... Source layer, 30 ... N + type contact layer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/74 G N ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display location H01L 29/74 GN
Claims (3)
成し、 他方導電形のベース層の中には一方導電形のエミッタ層
を形成し、他方導電形のエミッタ層の中には一方導電形
のドレイン層を形成し、 他方導電形のベース層上及び他方導電形のエミッタ層上
には絶縁膜を介して、それぞれ第1のゲート電極及び第
2のゲート電極を設け、 一方導電形のエミッタ層にはカソード電極を設け、 他方導電形のエミッタ層にはアノード電極を設け、 他方導電形のエミッタ層と一方導電形のドレイン層を短
絡し、または抵抗を介して接続し、 第1のゲート電極と第2のゲート電極には同時にゲート
信号を印加することを特徴とする半導体装置。1. A semiconductor substrate of one conductivity type, a base layer of the other conductivity type and an emitter layer of the other conductivity type are formed, and an emitter layer of the one conductivity type is formed in the base layer of the other conductivity type. A drain layer of one conductivity type is formed in the emitter layer of the other conductivity type, and a first gate electrode and a drain layer of the other conductivity type are respectively formed on the base layer of the other conductivity type and the emitter layer of the other conductivity type through an insulating film. A second gate electrode is provided, a cathode electrode is provided on the one conductivity type emitter layer, an anode electrode is provided on the other conductivity type emitter layer, and the other conductivity type emitter layer and the one conductivity type drain layer are short-circuited. , Or a resistor, and a gate signal is simultaneously applied to the first gate electrode and the second gate electrode.
成し、 他方導電形のベース層の中には一方導電形のエミッタ層
を形成し、他方導電形のエミッタ層の中には一方導電形
のドレイン層を形成し、 他方導電形のベース層上及び他方導電形のエミッタ層上
には絶縁膜を介して、それぞれ第1のゲート電極及び第
2のゲート電極を設け、 一方導電形のエミッタ層にはカソード電極を設け、 他方導電形のエミッタ層にはアノード電極を設け、 他方導電形のエミッタ層と一方導電形のドレイン層を短
絡し、または抵抗を介して接続し、 さらに、前記一方導電形の半導体基板には、 他方導電形のドレイン層及び他方導電形のソース層と、
これらの層の間の半導体基板上に絶縁膜を介して設ける
第3のゲート電極と、を有するMOSトランジスタを形成
し、 他方導電形のドレイン層と前記他方導電形のエミッタ層
を短絡し、または抵抗を介して接続し、 他方導電形のソース層と半導体基板を接続し、 第1のゲート電極と第2のゲート電極には同時にゲート
信号を印加し、そして第3のゲート電極には他方導電形
のドレイン層に対して負となる電位のゲート信号を与え
ることを特徴とする半導体装置。2. A semiconductor substrate of one conductivity type, a base layer of the other conductivity type and an emitter layer of the other conductivity type are formed, and an emitter layer of the one conductivity type is formed in the base layer of the other conductivity type. A drain layer of one conductivity type is formed in the emitter layer of the other conductivity type, and a first gate electrode and a drain layer of the other conductivity type are respectively formed on the base layer of the other conductivity type and the emitter layer of the other conductivity type through an insulating film. A second gate electrode is provided, a cathode electrode is provided on the one conductivity type emitter layer, an anode electrode is provided on the other conductivity type emitter layer, and the other conductivity type emitter layer and the one conductivity type drain layer are short-circuited. , Or via a resistor, and further, on the semiconductor substrate of one conductivity type, a drain layer of the other conductivity type and a source layer of the other conductivity type,
Forming a MOS transistor having a third gate electrode provided on the semiconductor substrate between these layers via an insulating film, and short-circuiting the drain layer of the other conductivity type and the emitter layer of the other conductivity type, or The source layer of the other conductivity type is connected to the semiconductor substrate, the gate signal is simultaneously applied to the first gate electrode and the second gate electrode, and the other conductivity type is connected to the third gate electrode. A semiconductor device, characterized in that a gate signal having a negative potential is applied to the drain layer of the shape.
成し、 他方導電形のベース層の中には一方導電形のエミッタ層
を形成し、他方導電形のエミッタ層の中には一方導電形
のドレイン層を形成し、 他方導電形のベース層上及び他方導電形のエミッタ層上
には、絶縁膜を介して、それぞれ第1のゲート電極及び
第2のゲート電極を設け、 他方導電形のベース層と他方導電形のエミッタ層の間の
半導体基板上には、絶縁膜を介して、第3のゲート電極
を設け、 一方導電形のエミッタ層にはカソード電極を設け、 他方導電形のエミッタ層にはアノード電極を設け、 他方導電形のエミッタ層と一方導電形のドレイン層を短
絡し、または抵抗を介して接続し、 第1のゲート電極と第2のゲート電極には同時にゲート
信号を印加することを特徴とする半導体装置。3. A semiconductor substrate of one conductivity type, a base layer of the other conductivity type and an emitter layer of the other conductivity type are formed, and an emitter layer of the one conductivity type is formed in the base layer of the other conductivity type, A drain layer of one conductivity type is formed in the emitter layer of the other conductivity type, and a first gate electrode is formed on each of the base layer of the other conductivity type and the emitter layer of the other conductivity type through an insulating film. And a second gate electrode, and a third gate electrode is provided on the semiconductor substrate between the base layer of the other conductivity type and the emitter layer of the other conductivity type via an insulating film. The layer is provided with a cathode electrode, the other conductivity type emitter layer is provided with an anode electrode, and the other conductivity type emitter layer and the one conductivity type drain layer are short-circuited or connected via a resistor to form a first gate. For the electrode and the second gate electrode Semiconductor device and applying the at gate signal.
Priority Applications (1)
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JP16795486A JPH0680825B2 (en) | 1986-07-18 | 1986-07-18 | Semiconductor device |
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JPS6325973A JPS6325973A (en) | 1988-02-03 |
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Family
ID=15859123
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Application Number | Title | Priority Date | Filing Date |
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JP16795486A Expired - Lifetime JPH0680825B2 (en) | 1986-07-18 | 1986-07-18 | Semiconductor device |
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Families Citing this family (3)
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JP2728453B2 (en) * | 1988-09-14 | 1998-03-18 | 株式会社日立製作所 | Output circuit |
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1986
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