JP2722061B2 - 半導体メモリセルのキャパシタ構造およびその形成方法 - Google Patents
半導体メモリセルのキャパシタ構造およびその形成方法Info
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- 239000003990 capacitor Substances 0.000 title claims description 69
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000000034 method Methods 0.000 title claims description 33
- 239000010410 layer Substances 0.000 claims description 44
- 125000006850 spacer group Chemical group 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 37
- 239000003963 antioxidant agent Substances 0.000 claims description 21
- 230000003078 antioxidant effect Effects 0.000 claims description 21
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910019606 La0.5Sr0.5CoO3 Inorganic materials 0.000 claims description 6
- 229910004121 SrRuO Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 3
- 229910002264 La1.85Sr0.15CuO4 Inorganic materials 0.000 claims 4
- 229910018921 CoO 3 Inorganic materials 0.000 claims 3
- 239000004020 conductor Substances 0.000 claims 1
- 239000013078 crystal Substances 0.000 description 23
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 17
- 239000000463 material Substances 0.000 description 7
- 229910021521 yttrium barium copper oxide Inorganic materials 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 229910019897 RuOx Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005204 segregation Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910019895 RuSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 229910021320 cobalt-lanthanum-strontium oxide Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
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- Semiconductor Memories (AREA)
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- Containers, Films, And Cooling For Superconductive Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリセル
のキャパシタ構造およびその形成方法に係るもので、特
に、ペロブスカイト（perovskite）型構造の強誘電体膜
を用いた半導体メモリセルのキャパシタ構造およびその
形成方法に関するものである。
のキャパシタ構造およびその形成方法に係るもので、特
に、ペロブスカイト（perovskite）型構造の強誘電体膜
を用いた半導体メモリセルのキャパシタ構造およびその
形成方法に関するものである。
【０００２】
【従来の技術】近年、半導体メモリ素子の高集積化に従
いセルの大きさが段々小さくなり、キャパシタの形成さ
れる下部面積も小さくなってきている。このような小さ
い下部面積上にＤＲＡＭ（Dynamic Random Access Memo
ry）を動作させる静電容量２５ｐＦ／cellを確保するた
めの方法として、３次元的キャパシタ構造のシリンダー
型（cylinder type ）、ピン型（fin type）、トレンチ
型（trench type ）に対し、既存の窒化膜および酸化膜
誘電体の厚さを薄くする研究が行われている。また一方
で、誘電率（εｒ）の大きなＴａ2 Ｏ5 （εｒ＝２
４）、ペロブスカイト型構造の（Ｂａ0.5 ，Ｓｒ0.5)Ｔ
ｉＯ3 （εｒ＜３００、略称ＢＳＴＯ）、およびＰｂ(
Ｌａ，Ｚｒ）ＴｉＯ3 （略称ＰＬＺＴ）のような物質の
うちいずれか１つをキャパシタの誘電体として適用しよ
うとする研究が行われている。
いセルの大きさが段々小さくなり、キャパシタの形成さ
れる下部面積も小さくなってきている。このような小さ
い下部面積上にＤＲＡＭ（Dynamic Random Access Memo
ry）を動作させる静電容量２５ｐＦ／cellを確保するた
めの方法として、３次元的キャパシタ構造のシリンダー
型（cylinder type ）、ピン型（fin type）、トレンチ
型（trench type ）に対し、既存の窒化膜および酸化膜
誘電体の厚さを薄くする研究が行われている。また一方
で、誘電率（εｒ）の大きなＴａ2 Ｏ5 （εｒ＝２
４）、ペロブスカイト型構造の（Ｂａ0.5 ，Ｓｒ0.5)Ｔ
ｉＯ3 （εｒ＜３００、略称ＢＳＴＯ）、およびＰｂ(
Ｌａ，Ｚｒ）ＴｉＯ3 （略称ＰＬＺＴ）のような物質の
うちいずれか１つをキャパシタの誘電体として適用しよ
うとする研究が行われている。
【０００３】前記ペロブスカイト型構造の誘電体（diel
ectric）物質のＢＳＴＯおよびＰＬＺＴは、チタンの酸
素原子面に対する変位により大きい誘電率を有し、強誘
電体（ferroelectric ）の性質を有する。また、前記高
誘電率のペロブスカイト型構造のＢＳＴＯおよびＰＬＺ
Ｔを半導体メモリ素子のＤＲＡＭまたはＦＲＡＭ（ferr
oelectric random access memory）のキャパシタ誘電体
として用いるために多くの研究が行われているが、この
ような研究は大別して二つに分けられる。
ectric）物質のＢＳＴＯおよびＰＬＺＴは、チタンの酸
素原子面に対する変位により大きい誘電率を有し、強誘
電体（ferroelectric ）の性質を有する。また、前記高
誘電率のペロブスカイト型構造のＢＳＴＯおよびＰＬＺ
Ｔを半導体メモリ素子のＤＲＡＭまたはＦＲＡＭ（ferr
oelectric random access memory）のキャパシタ誘電体
として用いるために多くの研究が行われているが、この
ような研究は大別して二つに分けられる。
【０００４】その一つは、ＢＳＴＯまたはＰＬＺＴと格
子マッチング（lattice matching）の優れた単結晶Ｍｇ
Ｏ、およびＢＳＴＯの基板上にＹＢａ2 Ｃｕ3 Ｏ7 （略
称ＹＢＣＯ）、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 （略称ＬＳＣ
Ｏ）の電極層を形成し、該電極層上にペロブスカイト型
構造の強誘電体膜を連続してエピタキシャル構造に形成
するものである。この方法は、結晶粒界（grain bounda
ry）の影響を受けずに誘電体膜の物性を測定し、それを
バルク（bulk）の物性と比較することをその目的として
いる。
子マッチング（lattice matching）の優れた単結晶Ｍｇ
Ｏ、およびＢＳＴＯの基板上にＹＢａ2 Ｃｕ3 Ｏ7 （略
称ＹＢＣＯ）、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 （略称ＬＳＣ
Ｏ）の電極層を形成し、該電極層上にペロブスカイト型
構造の強誘電体膜を連続してエピタキシャル構造に形成
するものである。この方法は、結晶粒界（grain bounda
ry）の影響を受けずに誘電体膜の物性を測定し、それを
バルク（bulk）の物性と比較することをその目的として
いる。
【０００５】他の一つは、メモリ素子に実際に適用可能
な、Ｐｔ／Ｔｉ／ＳｉＯ2 またはＲｕＯ2 ／ＳｉＯ2 の
下部電極上に強誘電体膜を多結晶体（poly crystaline
）構造に形成するものである。この方法は、誘電体膜
の結晶方向を下部電極と関連して調節するものではな
く、誘電体膜の蒸着条件（例えば、温度および酸素成
分）を調節して誘電体膜の誘電特性および電気的特性を
向上させることをその目的としている。
な、Ｐｔ／Ｔｉ／ＳｉＯ2 またはＲｕＯ2 ／ＳｉＯ2 の
下部電極上に強誘電体膜を多結晶体（poly crystaline
）構造に形成するものである。この方法は、誘電体膜
の結晶方向を下部電極と関連して調節するものではな
く、誘電体膜の蒸着条件（例えば、温度および酸素成
分）を調節して誘電体膜の誘電特性および電気的特性を
向上させることをその目的としている。
【０００６】前記エピタキシャル構造は、ペロブスカイ
ト型構造の強誘電体膜が（００１）成長されて結晶粒界
がないため、多結晶体の構造よりも高い誘電率を有し、
また、該ペロブスカイト型構造に基づいて、（００１）
面の成長が他の面の成長よりも大きくなって、電気的特
性が優秀で平坦な表面を有すると、J.Appl.Phys.Vol.7
6, No.5,1994 に記載されている。
ト型構造の強誘電体膜が（００１）成長されて結晶粒界
がないため、多結晶体の構造よりも高い誘電率を有し、
また、該ペロブスカイト型構造に基づいて、（００１）
面の成長が他の面の成長よりも大きくなって、電気的特
性が優秀で平坦な表面を有すると、J.Appl.Phys.Vol.7
6, No.5,1994 に記載されている。
【０００７】しかし、前記エピタキシャル構造は、前述
のような特長を有するにも拘わらず、実際にメモリ素子
に適用することが難しいため、まだ物性研究の段階に留
っており、現在、実際にメモリ素子に適用可能な多結晶
体構造の強誘電体膜物質に対する研究が行われている。
このような多結晶体構造に用いられる電極層物質の代表
的な例としては、Ｐｔ／Ｔｉ／ＳｉＯ2 の金属性電極層
およびＲｕＯx 、ＲｕＯ2 ／Ｒｕの導電性酸化膜があ
り、最近、ＳｒＲｕＯ3 （略称ＳＲＯ）のペロブスカイ
ト型構造の導電性酸化膜が下部電極層物質として考慮さ
れている。
のような特長を有するにも拘わらず、実際にメモリ素子
に適用することが難しいため、まだ物性研究の段階に留
っており、現在、実際にメモリ素子に適用可能な多結晶
体構造の強誘電体膜物質に対する研究が行われている。
このような多結晶体構造に用いられる電極層物質の代表
的な例としては、Ｐｔ／Ｔｉ／ＳｉＯ2 の金属性電極層
およびＲｕＯx 、ＲｕＯ2 ／Ｒｕの導電性酸化膜があ
り、最近、ＳｒＲｕＯ3 （略称ＳＲＯ）のペロブスカイ
ト型構造の導電性酸化膜が下部電極層物質として考慮さ
れている。
【０００８】また、前記Ｐｔを用いた電極は、高温工程
中ヒルオック（hillock)が発生してキャパシタを電気的
に短絡させるおそれがあるため素子形成が難しいが、Ｒ
ｕＯ 2 およびＳＲＯは良好な特性の強誘電体膜を形成す
ることができる旨、Journalof Electronic Materials,V
ol.23,No.1,1994に記載されている。また、このような
多結晶体構造の強誘電体膜は１６０℃以下の温度で蒸着
されることが、Extended Abstracts of the 1991 Inter
national Conference on Solid State Device and Mate
rial, Yokohama, 1991, pp. 195-197 に開示されてい
る。
中ヒルオック（hillock)が発生してキャパシタを電気的
に短絡させるおそれがあるため素子形成が難しいが、Ｒ
ｕＯ 2 およびＳＲＯは良好な特性の強誘電体膜を形成す
ることができる旨、Journalof Electronic Materials,V
ol.23,No.1,1994に記載されている。また、このような
多結晶体構造の強誘電体膜は１６０℃以下の温度で蒸着
されることが、Extended Abstracts of the 1991 Inter
national Conference on Solid State Device and Mate
rial, Yokohama, 1991, pp. 195-197 に開示されてい
る。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな低温で蒸着された強誘電体膜は、蒸着条件によって
特定の面が選択される傾向があるが、その結晶面の調節
が難しく結晶化が不完全であり、且つ、蒸着される膜に
大小様々な結晶粒界が発生して、結晶粒界に隔離(segre
gation) 現象が生じて不安定な面(phase) が形成され
る。
うな低温で蒸着された強誘電体膜は、蒸着条件によって
特定の面が選択される傾向があるが、その結晶面の調節
が難しく結晶化が不完全であり、且つ、蒸着される膜に
大小様々な結晶粒界が発生して、結晶粒界に隔離(segre
gation) 現象が生じて不安定な面(phase) が形成され
る。
【００１０】また、前記強誘電体膜の表面は全体的に平
坦であるが、膜自体が特定結晶面でない任意の結晶面を
有するため、電極層と格子とのマッチングなしに界面が
形成され、高角度(high angle)結晶粒界のように表面エ
ネルギ(surface energy)の大きい界面が形成される。そ
の結果、膜内の結晶粒界および電極層と強誘電体膜との
界面にトラップ電荷(trap charge) が生成され、漏洩電
流(leackage current)が増加して、誘電体の信頼性を示
す指標の１つであるＴＤＤＢ(time depend directly br
eakdown)特性が悪化するという不都合な点があった。こ
こで、ＴＤＤＢ特性とは、所定の電流および電圧を印加
したときに誘電体膜がブレイクダウンするまでの時間を
相対的に比較したものである。
坦であるが、膜自体が特定結晶面でない任意の結晶面を
有するため、電極層と格子とのマッチングなしに界面が
形成され、高角度(high angle)結晶粒界のように表面エ
ネルギ(surface energy)の大きい界面が形成される。そ
の結果、膜内の結晶粒界および電極層と強誘電体膜との
界面にトラップ電荷(trap charge) が生成され、漏洩電
流(leackage current)が増加して、誘電体の信頼性を示
す指標の１つであるＴＤＤＢ(time depend directly br
eakdown)特性が悪化するという不都合な点があった。こ
こで、ＴＤＤＢ特性とは、所定の電流および電圧を印加
したときに誘電体膜がブレイクダウンするまでの時間を
相対的に比較したものである。
【００１１】また、電極層上に形成された強誘電体膜が
不規則な多結晶体である場合、エピタキシャル膜または
一方側面に成長された多結晶体と比べ誘電率が小さいと
いう不都合な点があった。本発明は、このような従来の
問題点に鑑み、ペロブスカイト型構造の導電性酸化膜を
シード層(seed layer)とし、ペロブスカイト型構造の誘
電体膜を用いた半導体メモリセルのキャパシタを形成し
て、漏洩電流の減少およびＴＤＤＢ特性の向上を実現す
ることを目的とする。
不規則な多結晶体である場合、エピタキシャル膜または
一方側面に成長された多結晶体と比べ誘電率が小さいと
いう不都合な点があった。本発明は、このような従来の
問題点に鑑み、ペロブスカイト型構造の導電性酸化膜を
シード層(seed layer)とし、ペロブスカイト型構造の誘
電体膜を用いた半導体メモリセルのキャパシタを形成し
て、漏洩電流の減少およびＴＤＤＢ特性の向上を実現す
ることを目的とする。
【００１２】
【課題を解決するための手段】このような本発明に係る
半導体メモリセルのキャパシタ構造においては、基板
と、該基板上に形成され、前記基板表面の所定部位が露
出されるコンタクトホールを有した絶縁膜と、該絶縁膜
上の所定部位に形成された導電性プラグ、該導電性プラ
グ上に形成された酸化防止膜、および該酸化防止膜上に
形成されたペロブスカイト型構造の導電性シード層から
なる第１電極と、該第１電極上に形成されたペロブスカ
イト型構造の誘電体膜と、該誘電体膜上に形成されたペ
ロブスカイト型構造の第２電極とから構成する。
半導体メモリセルのキャパシタ構造においては、基板
と、該基板上に形成され、前記基板表面の所定部位が露
出されるコンタクトホールを有した絶縁膜と、該絶縁膜
上の所定部位に形成された導電性プラグ、該導電性プラ
グ上に形成された酸化防止膜、および該酸化防止膜上に
形成されたペロブスカイト型構造の導電性シード層から
なる第１電極と、該第１電極上に形成されたペロブスカ
イト型構造の誘電体膜と、該誘電体膜上に形成されたペ
ロブスカイト型構造の第２電極とから構成する。
【００１３】このような構造により、電極層と強誘電体
膜との界面を安定させ、漏洩電流の減少を図る。そし
て、このようなキャパシタ構造は、基板上に該基板表面
の所定部位が露出されるようにコンタクトホールを有し
た絶縁膜を形成する工程と、該絶縁膜上の所定部位に、
導電性プラグ、酸化防止膜およびペロブスカイト型構造
の導電性シード層をこの順に積層した第１電極を形成す
る工程と、該第１電極上にペロブスカイト型構造の誘電
体膜を形成する工程と、該誘電体膜上にペロブスカイト
型構造の第２電極を形成する工程とを順次行って形成す
ることができる。
膜との界面を安定させ、漏洩電流の減少を図る。そし
て、このようなキャパシタ構造は、基板上に該基板表面
の所定部位が露出されるようにコンタクトホールを有し
た絶縁膜を形成する工程と、該絶縁膜上の所定部位に、
導電性プラグ、酸化防止膜およびペロブスカイト型構造
の導電性シード層をこの順に積層した第１電極を形成す
る工程と、該第１電極上にペロブスカイト型構造の誘電
体膜を形成する工程と、該誘電体膜上にペロブスカイト
型構造の第２電極を形成する工程とを順次行って形成す
ることができる。
【００１４】また、多層ピン型のキャパシタ構造では、
基板と、該基板上に形成され前記基板表面の所定部位が
露出されるコンタクトホールを有した第１絶縁膜と、該
第１絶縁膜上の所定部位に形成された導電性プラグ、該
導電性プラグ上に形成された酸化防止膜、および該酸化
防止膜上に形成されたペロブスカイト型構造の導電性シ
ード層からなる第１電極と、該第１電極の所定の側面に
形成された第１側壁スペーサと、前記第１電極表面の所
定部位が露出されるように前記第１電極および第１側壁
スペーサの包含された第１絶縁膜上に形成されたペロブ
スカイト型構造の第１誘電体膜と、該第１誘電体膜上に
形成されたペロブスカイト型構造の第２電極と、前記第
１電極と同様な幅を有するように第２電極上に形成され
たペロブスカイト型構造の第２誘電体膜と、前記第１電
極表面の露出部位の第１誘電体膜、第２電極、および第
２誘電体膜の所定の側面に形成された第２側壁スペーサ
と、該第２側壁スペーサおよび第１電極の表面露出部位
を包含した前記第２誘電体膜上に形成されたペロブスカ
イト型構造の第３電極と、該第３電極上に形成された第
２絶縁膜と、前記第２誘電体膜、第３電極、および第２
絶縁膜の所定の側面に形成された第３側壁スペーサと、
前記第２絶縁膜および第３側壁スペーサの包含された第
２電極上に形成された第４電極とから構成する。
基板と、該基板上に形成され前記基板表面の所定部位が
露出されるコンタクトホールを有した第１絶縁膜と、該
第１絶縁膜上の所定部位に形成された導電性プラグ、該
導電性プラグ上に形成された酸化防止膜、および該酸化
防止膜上に形成されたペロブスカイト型構造の導電性シ
ード層からなる第１電極と、該第１電極の所定の側面に
形成された第１側壁スペーサと、前記第１電極表面の所
定部位が露出されるように前記第１電極および第１側壁
スペーサの包含された第１絶縁膜上に形成されたペロブ
スカイト型構造の第１誘電体膜と、該第１誘電体膜上に
形成されたペロブスカイト型構造の第２電極と、前記第
１電極と同様な幅を有するように第２電極上に形成され
たペロブスカイト型構造の第２誘電体膜と、前記第１電
極表面の露出部位の第１誘電体膜、第２電極、および第
２誘電体膜の所定の側面に形成された第２側壁スペーサ
と、該第２側壁スペーサおよび第１電極の表面露出部位
を包含した前記第２誘電体膜上に形成されたペロブスカ
イト型構造の第３電極と、該第３電極上に形成された第
２絶縁膜と、前記第２誘電体膜、第３電極、および第２
絶縁膜の所定の側面に形成された第３側壁スペーサと、
前記第２絶縁膜および第３側壁スペーサの包含された第
２電極上に形成された第４電極とから構成する。
【００１５】このような構成とすることで、単一層キャ
パシタ構造の場合と同様に、電極層と強誘電体膜との界
面を安定させ、漏洩電流の減少を図る。そして、このよ
うな多層ピン型のキャパシタ構造は、基板上に該基板表
面の所定部位が露出されるように第１コンタクトホール
を有した第１絶縁膜を形成する工程と、該第１絶縁膜上
の所定部位に、導電性プラグ、酸化防止膜およびペロブ
スカイト型構造の導電性シード層をこの順に積層した第
１電極を形成する工程と、該第１電極の所定の側面に第
１側壁スペーサを形成する工程と、前記第１電極および
第１側壁スペーサの包含された第１絶縁膜全面にペロブ
スカイト型構造の第１誘電体膜、第２電極、および第２
誘電体膜を順次蒸着する工程と、前記第１電極表面の所
定部位が露出されるように第１誘電体膜、第２電極、お
よび第２誘電体膜を食刻して第２コンタクトホールを形
成する工程と、該第２コンタクトホールの所定の側面に
第２側壁スペーサを形成する工程と、前記第２コンタク
トホールの包含された第２誘電体膜上にペロブスカイト
型構造の第３電極および第２絶縁膜を順次形成する工程
と、前記第２電極表面の所定部位が露出されるように第
２絶縁膜、第３電極、および第２誘電体膜を食刻して第
３コンタクトホールを形成する工程と、該第３コンタク
トホールの所定の側面に第３側壁スペーサを形成する工
程と、前記第３コンタクトホールの包含された第２絶縁
膜上に第４電極を形成する工程とを順次行って形成する
ことができる。
パシタ構造の場合と同様に、電極層と強誘電体膜との界
面を安定させ、漏洩電流の減少を図る。そして、このよ
うな多層ピン型のキャパシタ構造は、基板上に該基板表
面の所定部位が露出されるように第１コンタクトホール
を有した第１絶縁膜を形成する工程と、該第１絶縁膜上
の所定部位に、導電性プラグ、酸化防止膜およびペロブ
スカイト型構造の導電性シード層をこの順に積層した第
１電極を形成する工程と、該第１電極の所定の側面に第
１側壁スペーサを形成する工程と、前記第１電極および
第１側壁スペーサの包含された第１絶縁膜全面にペロブ
スカイト型構造の第１誘電体膜、第２電極、および第２
誘電体膜を順次蒸着する工程と、前記第１電極表面の所
定部位が露出されるように第１誘電体膜、第２電極、お
よび第２誘電体膜を食刻して第２コンタクトホールを形
成する工程と、該第２コンタクトホールの所定の側面に
第２側壁スペーサを形成する工程と、前記第２コンタク
トホールの包含された第２誘電体膜上にペロブスカイト
型構造の第３電極および第２絶縁膜を順次形成する工程
と、前記第２電極表面の所定部位が露出されるように第
２絶縁膜、第３電極、および第２誘電体膜を食刻して第
３コンタクトホールを形成する工程と、該第３コンタク
トホールの所定の側面に第３側壁スペーサを形成する工
程と、前記第３コンタクトホールの包含された第２絶縁
膜上に第４電極を形成する工程とを順次行って形成する
ことができる。
【００１６】また、ペロブスカイト型構造の誘電体膜
は、６５０℃乃至７５０℃の高温で蒸着すると、結晶が
大きくなり結晶粒界の隔離現象が低減されて、温度の変
化に従って相転移を起こすバイ・クリスタル(bi-crysta
l)のように、結晶学的に完全な結晶が形成され、膜の表
面にも前記各結晶に対し表面エネルギの低い結晶面が原
子的に平坦に形成される。
は、６５０℃乃至７５０℃の高温で蒸着すると、結晶が
大きくなり結晶粒界の隔離現象が低減されて、温度の変
化に従って相転移を起こすバイ・クリスタル(bi-crysta
l)のように、結晶学的に完全な結晶が形成され、膜の表
面にも前記各結晶に対し表面エネルギの低い結晶面が原
子的に平坦に形成される。
【００１７】即ち、例えば、図１に示すように、ＳｉＯ
2 ／Ｓｉ（１００）基板１６上にＢＳＴＯを７００℃で
蒸着すると、前記基板１６の全面の（００１）面にＢＳ
ＴＯ膜１８が成長され、該ＢＳＴＯ膜１８の（００１）
面は、表面エネルギが低い平坦な表面構造になる。従っ
て、高温で表面エネルギが低く誘電率の大きい（００
１）面のＢＳＴＯ膜１８をメモリ素子のキャパシタの誘
電体膜として使用すると、単結晶基板を使わなくても平
坦でエピタキシャルＢＳＴＯ膜よりも優れた誘電率を有
する誘電体膜を得ることができる。また、前記ＢＳＴＯ
膜１８内には、隔離されずに安定した垂直方向の結晶粒
界が存在するため、その上にＢＳＴＯ（００１）面と格
子マッチングの良い電極層を形成すると、それらの間に
安定な界面が形成されてトラップ電荷のソースが減少さ
れ、電気的特性の向上された膜が得られる。
2 ／Ｓｉ（１００）基板１６上にＢＳＴＯを７００℃で
蒸着すると、前記基板１６の全面の（００１）面にＢＳ
ＴＯ膜１８が成長され、該ＢＳＴＯ膜１８の（００１）
面は、表面エネルギが低い平坦な表面構造になる。従っ
て、高温で表面エネルギが低く誘電率の大きい（００
１）面のＢＳＴＯ膜１８をメモリ素子のキャパシタの誘
電体膜として使用すると、単結晶基板を使わなくても平
坦でエピタキシャルＢＳＴＯ膜よりも優れた誘電率を有
する誘電体膜を得ることができる。また、前記ＢＳＴＯ
膜１８内には、隔離されずに安定した垂直方向の結晶粒
界が存在するため、その上にＢＳＴＯ（００１）面と格
子マッチングの良い電極層を形成すると、それらの間に
安定な界面が形成されてトラップ電荷のソースが減少さ
れ、電気的特性の向上された膜が得られる。
【００１８】また、他の例として、Extended Abstracts
of the 1994 International Conference on Solid Sta
te Devices and Materials, Yokohama, 1994, pp.682-6
84には、ＲｕＯ2 （１１０）面上ではＢＳＴＯ（１０
０）面が優先的に選択され、Ｐｔ（１１１）面上では特
定蒸着温度範囲内のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）
（１００）面が優先的に形成されると記載されている
が、それら二つの場合は、完全な（００１）面のペロブ
スカイト型構造の誘電体膜を形成することが難しく、他
の面にも一緒に成長されるという欠点がある。
of the 1994 International Conference on Solid Sta
te Devices and Materials, Yokohama, 1994, pp.682-6
84には、ＲｕＯ2 （１１０）面上ではＢＳＴＯ（１０
０）面が優先的に選択され、Ｐｔ（１１１）面上では特
定蒸着温度範囲内のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）
（１００）面が優先的に形成されると記載されている
が、それら二つの場合は、完全な（００１）面のペロブ
スカイト型構造の誘電体膜を形成することが難しく、他
の面にも一緒に成長されるという欠点がある。
【００１９】一方、本発明のペロブスカイト型構造の導
電性酸化膜は、ＹＢＣＯおよびＬＳＣＯであって、ペロ
ブスカイト型構造の誘電体膜であるＢＳＴＯおよびＰＬ
ＺＴと格子マッチングが良いという特長を有している。
ＬＳＣＯの例としては、ＬＳＣｏＯ（Ｌａ0.5 Ｓｒ0.5
ＣｏＯ3 ）およびＬＳＣｕＯ（Ｌａ1.85Ｓｒ0.15ＣｕＯ
4 ）があり、ＬＳＣｕＯが最も優秀な特性を有する。
電性酸化膜は、ＹＢＣＯおよびＬＳＣＯであって、ペロ
ブスカイト型構造の誘電体膜であるＢＳＴＯおよびＰＬ
ＺＴと格子マッチングが良いという特長を有している。
ＬＳＣＯの例としては、ＬＳＣｏＯ（Ｌａ0.5 Ｓｒ0.5
ＣｏＯ3 ）およびＬＳＣｕＯ（Ｌａ1.85Ｓｒ0.15ＣｕＯ
4 ）があり、ＬＳＣｕＯが最も優秀な特性を有する。
【００２０】また、Appl.Phys.Lett., Vol.57,No.27,3
1.December 1990およびJapanese Journal of Applied P
hysics Vol.30, No.4A, April,1991. pp.L585-L586 に
掲示されたように、それらＹＢＣＯおよびＬＳＣＯを導
電性酸化膜に蒸着するときは、３次元座標において各面
の方向中、 ａ軸を（１００）、ｂ軸を（０１０）、垂直
方向のｃ軸を（００１）面方向とすれば、（００１）表
面のエネルギが最も低く、結晶の成長速度においてはｃ
軸方向の（００１）面がａ軸方向の（１００）面および
ｂ軸方向の（０１０）面よりも速い。このため、優先的
に特定面の成長されない任意の結晶面を有する多結晶体
ＭｇＯおよび非晶質体(amorphous) ＹＳＺを６５０℃乃
至７５０℃の温度になるように高温処理した後、その上
に前記導電性酸化膜を成長すると、初期段階において前
記ｃ軸方向の（００１）面が低い表面エネルギのため優
先的に核生成(nuclearation)され、この核生成は他の面
に生成される核生成を中止させる程度の厚さに迅速に成
長されるため、最終段階では完全にｃ軸方向の（００
１）面が表面に現われる構造となる。
1.December 1990およびJapanese Journal of Applied P
hysics Vol.30, No.4A, April,1991. pp.L585-L586 に
掲示されたように、それらＹＢＣＯおよびＬＳＣＯを導
電性酸化膜に蒸着するときは、３次元座標において各面
の方向中、 ａ軸を（１００）、ｂ軸を（０１０）、垂直
方向のｃ軸を（００１）面方向とすれば、（００１）表
面のエネルギが最も低く、結晶の成長速度においてはｃ
軸方向の（００１）面がａ軸方向の（１００）面および
ｂ軸方向の（０１０）面よりも速い。このため、優先的
に特定面の成長されない任意の結晶面を有する多結晶体
ＭｇＯおよび非晶質体(amorphous) ＹＳＺを６５０℃乃
至７５０℃の温度になるように高温処理した後、その上
に前記導電性酸化膜を成長すると、初期段階において前
記ｃ軸方向の（００１）面が低い表面エネルギのため優
先的に核生成(nuclearation)され、この核生成は他の面
に生成される核生成を中止させる程度の厚さに迅速に成
長されるため、最終段階では完全にｃ軸方向の（００
１）面が表面に現われる構造となる。
【００２１】従って、このようなｃ軸方向に優先成長さ
れた（００１）ペロブスカイト型構造の導電性酸化膜を
シード層としてＢＳＴＯおよびＰＬＺＴの誘電体膜を形
成すると、相互の格子マッチングにより完全な（００
１）誘電体膜を得ることができるし、前記シード層と誘
電体膜との界面は非常に安定した状態になるため、トラ
ップ電荷密度(density) も大きく減少される。
れた（００１）ペロブスカイト型構造の導電性酸化膜を
シード層としてＢＳＴＯおよびＰＬＺＴの誘電体膜を形
成すると、相互の格子マッチングにより完全な（００
１）誘電体膜を得ることができるし、前記シード層と誘
電体膜との界面は非常に安定した状態になるため、トラ
ップ電荷密度(density) も大きく減少される。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。本発明に係る半導体メモリセルのキ
ャパシタ構造の第１実施形態においては、図２に示すよ
うに、基板Ｓと、該基板Ｓ表面の所定部位が露出される
ようにコンタクトホールを有して形成された絶縁膜２０
と、該絶縁膜２０の所定部位に形成され導電性プラグ２
２、該導電性プラグ２２上に形成された酸化防止膜２
４、および該酸化防止膜２４上に形成されたペロブスカ
イト型構造の導電性シード層２６からなる第１電極２８
と、該第１電極２８上に形成されたペロブスカイト型構
造の誘電体膜３０と、該誘電体膜３０上に形成されたペ
ロブスカイト型構造の第２電極３２と、から構成されて
いる。
を用いて説明する。本発明に係る半導体メモリセルのキ
ャパシタ構造の第１実施形態においては、図２に示すよ
うに、基板Ｓと、該基板Ｓ表面の所定部位が露出される
ようにコンタクトホールを有して形成された絶縁膜２０
と、該絶縁膜２０の所定部位に形成され導電性プラグ２
２、該導電性プラグ２２上に形成された酸化防止膜２
４、および該酸化防止膜２４上に形成されたペロブスカ
イト型構造の導電性シード層２６からなる第１電極２８
と、該第１電極２８上に形成されたペロブスカイト型構
造の誘電体膜３０と、該誘電体膜３０上に形成されたペ
ロブスカイト型構造の第２電極３２と、から構成されて
いる。
【００２３】また、第１実施形態の半導体メモリセルの
キャパシタの形成方法は、前記基板Ｓ上の所定部位が露
出されるようにコンタクトホールを有した絶縁膜２０を
形成する工程と、該絶縁膜２０上の所定部位に「導電性
プラグ／酸化防止膜／ペロブスカイト型構造の導電性シ
ード層」の積層された第１電極２８を形成する工程と、
該第１電極２８上にペロブスカイト型構造の誘電体膜３
０を形成する工程と、該誘電体膜３０上にペロブスカイ
ト型構造の第２電極３２を形成する工程と、を順次行う
ようになっている。
キャパシタの形成方法は、前記基板Ｓ上の所定部位が露
出されるようにコンタクトホールを有した絶縁膜２０を
形成する工程と、該絶縁膜２０上の所定部位に「導電性
プラグ／酸化防止膜／ペロブスカイト型構造の導電性シ
ード層」の積層された第１電極２８を形成する工程と、
該第１電極２８上にペロブスカイト型構造の誘電体膜３
０を形成する工程と、該誘電体膜３０上にペロブスカイ
ト型構造の第２電極３２を形成する工程と、を順次行う
ようになっている。
【００２４】即ち、基板Ｓ上に絶縁膜２０を形成し、前
記基板Ｓの所定部位が露出されるように該絶縁膜２０を
食刻してコンタクトホールを形成した後、該コンタクト
ホールの包含された前記絶縁膜２０上にポリシリコンを
蒸着して導電性プラグ２２を形成する。次いで、該導電
性プラグ２２上に導電性酸化膜ＲｕＯｘの酸化防止膜２
４を形成し、該酸化防止膜２４上にペロブスカイト型構
造の導電性酸化膜のシード層２６としてｃ軸方向に優先
成長されたＬＳＣＯまたはＹＢＣＯを形成して、「導電
性プラグ２２／酸化防止膜２４／シード層２６」からな
る第１電極２８を形成する。
記基板Ｓの所定部位が露出されるように該絶縁膜２０を
食刻してコンタクトホールを形成した後、該コンタクト
ホールの包含された前記絶縁膜２０上にポリシリコンを
蒸着して導電性プラグ２２を形成する。次いで、該導電
性プラグ２２上に導電性酸化膜ＲｕＯｘの酸化防止膜２
４を形成し、該酸化防止膜２４上にペロブスカイト型構
造の導電性酸化膜のシード層２６としてｃ軸方向に優先
成長されたＬＳＣＯまたはＹＢＣＯを形成して、「導電
性プラグ２２／酸化防止膜２４／シード層２６」からな
る第１電極２８を形成する。
【００２５】この場合、前記酸化防止膜２４のＲｕＯｘ
は、特定方向に優先成長されない多結晶体に形成して、
その上に蒸着するシード層の膜成長特性が向上されるよ
うにする。次いで、前記シード２６上に格子マッチング
の関係を考慮してペロブスカイト型構造の誘電体膜３０
のＢＳＴＯまたはＰＬＺＴを（００１）面に形成し、該
誘電体膜３０上に格子マッチングの関係を考慮してペロ
ブスカイト型構造の導電性酸化膜のＣＲＯ（ＣａＲｕＯ
3 ）、ＬＳＣＯ、およびＹＢＣＯのうちいずれか１つを
蒸着して第２電極３２を形成し、本発明のキャパシタ構
造の形成工程を完了する。
は、特定方向に優先成長されない多結晶体に形成して、
その上に蒸着するシード層の膜成長特性が向上されるよ
うにする。次いで、前記シード２６上に格子マッチング
の関係を考慮してペロブスカイト型構造の誘電体膜３０
のＢＳＴＯまたはＰＬＺＴを（００１）面に形成し、該
誘電体膜３０上に格子マッチングの関係を考慮してペロ
ブスカイト型構造の導電性酸化膜のＣＲＯ（ＣａＲｕＯ
3 ）、ＬＳＣＯ、およびＹＢＣＯのうちいずれか１つを
蒸着して第２電極３２を形成し、本発明のキャパシタ構
造の形成工程を完了する。
【００２６】このとき、前記第１電極２８の導電性プラ
グ２２と酸化防止膜２４のＲｕＯxとの間にはＲｕＳｉ
が形成され、前記シード層２６、誘電体膜３０、および
第２電極３２の全ては、６５０℃乃至７５０℃の高温で
格子マッチングによりｃ軸方向に微晶質(microcrystali
ne) エピタキシャル構造に形成される。このような工程
により形成されたキャパシタは、前述したように、第１
電極２８のシード層２６、誘電体膜３０、および第２電
極層３２の全てがペロブスカイト型構造の物質からなっ
ているため、相互格子マッチングの関係において垂直の
結晶粒界が存在し、ａ軸方向およびｂ軸方向の二次元で
は多結晶体構造を有するが、ｃ軸に対してはエピタキシ
ャル構造を有するようになる。
グ２２と酸化防止膜２４のＲｕＯxとの間にはＲｕＳｉ
が形成され、前記シード層２６、誘電体膜３０、および
第２電極３２の全ては、６５０℃乃至７５０℃の高温で
格子マッチングによりｃ軸方向に微晶質(microcrystali
ne) エピタキシャル構造に形成される。このような工程
により形成されたキャパシタは、前述したように、第１
電極２８のシード層２６、誘電体膜３０、および第２電
極層３２の全てがペロブスカイト型構造の物質からなっ
ているため、相互格子マッチングの関係において垂直の
結晶粒界が存在し、ａ軸方向およびｂ軸方向の二次元で
は多結晶体構造を有するが、ｃ軸に対してはエピタキシ
ャル構造を有するようになる。
【００２７】従って、前記「第１電極２８／誘電体膜３
０／第２電極３２」からなる（００１）面ｃ軸エピタキ
シャル構造のペロブスカイト型結晶構造を半導体メモリ
セルのキャパシタの形成に適用すると、多結晶基板のエ
ピタキシャル構造よりも大きい誘電率が得られるととも
に、多結晶体構造よりも安定した結晶粒界および膜間の
界面が形成され、漏洩電流の減少およびＴＤＤＢの電気
的特性が改善される。
０／第２電極３２」からなる（００１）面ｃ軸エピタキ
シャル構造のペロブスカイト型結晶構造を半導体メモリ
セルのキャパシタの形成に適用すると、多結晶基板のエ
ピタキシャル構造よりも大きい誘電率が得られるととも
に、多結晶体構造よりも安定した結晶粒界および膜間の
界面が形成され、漏洩電流の減少およびＴＤＤＢの電気
的特性が改善される。
【００２８】そして、前記ペロブスカイト型結晶構造
は、シリンダー型およびトレンチ型のように尖鋭なエッ
ジまたは緩やかな傾斜面を有した３次元キャパシタジオ
メトリー(geometry)には適用不可能であるが、ピン型の
２次元構造では限定されずに多層構造に適用することが
できる。一方、このような多層構造を適用した本発明の
第２実施形態の半導体メモリセルのピン型キャパシタ構
造においては、図３に示すように、基板Ｓと、該基板Ｓ
上にその基板の所定部位が露出されるようにコンタクト
ホール３６を有して形成された第１絶縁膜２０−１と、
該第１絶縁膜２０−１上の所定部位に形成された導電性
プラグ、該導電性プラグ上に形成された酸化防止膜、お
よび該酸化防止膜上に形成されたペロブスカイト型構造
の導電性シード層からなる第１電極２８と、該第１電極
２８の所定の側面に形成された第１側壁スペーサ３４
と、前記第１電極２８表面の所定部位が露出されるよう
に前記第１電極２８と第１側壁スペーサ３４との包含さ
れた第１絶縁膜２０−１上に形成されたペロブスカイト
型構造の第１誘電体膜３０−１と、該第１誘電体膜３０
−１上に形成されたペロブスカイト型構造の第２電極３
２と、前記第１電極２８と同様な幅を有するように前記
第２電極３２上に形成されたペロブスカイト型構造の第
２誘電体膜３０−２と、前記第１電極２８表面の露出部
位の第１誘電体膜３０−１、第２電極３２、および第２
誘電体膜３０−２の所定の側面に形成された第２側壁ス
ペーサ３４ー１と、該第２側壁スペーサ３４−１および
第１電極２８の表面露出部位を包含した前記第２誘電体
膜３０−２上に形成されたペロブスカイト型構造の第３
電極３３と、該第３電極３３上に形成された第２絶縁膜
２０−２と、前記第２誘電体膜３０−２、第３電極３
３、および第２絶縁膜２０−２の所定の側面に形成され
た第３側壁スペーサ３４−２と、前記第２絶縁膜２０−
２および第３側壁スペーサ３４−２の包含された第２電
極３２上に形成された第４電極３８と、から構成され
る。
は、シリンダー型およびトレンチ型のように尖鋭なエッ
ジまたは緩やかな傾斜面を有した３次元キャパシタジオ
メトリー(geometry)には適用不可能であるが、ピン型の
２次元構造では限定されずに多層構造に適用することが
できる。一方、このような多層構造を適用した本発明の
第２実施形態の半導体メモリセルのピン型キャパシタ構
造においては、図３に示すように、基板Ｓと、該基板Ｓ
上にその基板の所定部位が露出されるようにコンタクト
ホール３６を有して形成された第１絶縁膜２０−１と、
該第１絶縁膜２０−１上の所定部位に形成された導電性
プラグ、該導電性プラグ上に形成された酸化防止膜、お
よび該酸化防止膜上に形成されたペロブスカイト型構造
の導電性シード層からなる第１電極２８と、該第１電極
２８の所定の側面に形成された第１側壁スペーサ３４
と、前記第１電極２８表面の所定部位が露出されるよう
に前記第１電極２８と第１側壁スペーサ３４との包含さ
れた第１絶縁膜２０−１上に形成されたペロブスカイト
型構造の第１誘電体膜３０−１と、該第１誘電体膜３０
−１上に形成されたペロブスカイト型構造の第２電極３
２と、前記第１電極２８と同様な幅を有するように前記
第２電極３２上に形成されたペロブスカイト型構造の第
２誘電体膜３０−２と、前記第１電極２８表面の露出部
位の第１誘電体膜３０−１、第２電極３２、および第２
誘電体膜３０−２の所定の側面に形成された第２側壁ス
ペーサ３４ー１と、該第２側壁スペーサ３４−１および
第１電極２８の表面露出部位を包含した前記第２誘電体
膜３０−２上に形成されたペロブスカイト型構造の第３
電極３３と、該第３電極３３上に形成された第２絶縁膜
２０−２と、前記第２誘電体膜３０−２、第３電極３
３、および第２絶縁膜２０−２の所定の側面に形成され
た第３側壁スペーサ３４−２と、前記第２絶縁膜２０−
２および第３側壁スペーサ３４−２の包含された第２電
極３２上に形成された第４電極３８と、から構成され
る。
【００２９】また、第２実施形態の半導体メモリセルの
キャパシタの形成方法は、基板Ｓ上に該基板Ｓ表面の所
定部位が露出されるように第１コンタクトホール３６を
有した第１絶縁膜２０−１を形成する工程と、該第１絶
縁膜２０−１上の所定部位に、導電性プラグ、酸化防止
膜およびペロブスカイト型構造の導電性シード層をこの
順に積層した第１電極２８を形成する工程と、該第１電
極２８の所定の側面に第１側壁スペーサ３４を形成する
工程と、前記第１電極２８および第１側壁スペーサ３４
の包含された第１絶縁膜２０−１全面にペロブスカイト
型構造の第１誘電体膜３０−１、第２電極３２、および
第２誘電体膜３０−２を順次蒸着する工程と、前記第１
電極２８表面の所定部位が露出されるように第１誘電体
膜３０−１、第２電極３２、および第２誘電体膜３０−
２を食刻して第２コンタクトホール３６−１を形成する
工程と、該第２コンタクトホール３６−１の所定の側面
に第２側壁スペーサ３４−１を形成する工程と、前記第
２コンタクトホール３６−１の包含された第２誘電体膜
上３０−２にペロブスカイト型構造の第３電極３３およ
び第２絶縁膜２０−２を順次形成する工程と、前記第２
電極３２表面の所定部位が露出されるように第２絶縁膜
２０−２、第３電極３３、および第２誘電体膜３０−２
を食刻して第３コンタクトホール３６−２を形成する工
程と、該第３コンタクトホール３６−２の所定の側面に
第３側壁スペーサ３４−２を形成する工程と、前記第３
コンタクトホール３６−２の包含された第２絶縁膜２０
−２上に第４電極３８を形成する工程とを順次行うよう
になっている。
キャパシタの形成方法は、基板Ｓ上に該基板Ｓ表面の所
定部位が露出されるように第１コンタクトホール３６を
有した第１絶縁膜２０−１を形成する工程と、該第１絶
縁膜２０−１上の所定部位に、導電性プラグ、酸化防止
膜およびペロブスカイト型構造の導電性シード層をこの
順に積層した第１電極２８を形成する工程と、該第１電
極２８の所定の側面に第１側壁スペーサ３４を形成する
工程と、前記第１電極２８および第１側壁スペーサ３４
の包含された第１絶縁膜２０−１全面にペロブスカイト
型構造の第１誘電体膜３０−１、第２電極３２、および
第２誘電体膜３０−２を順次蒸着する工程と、前記第１
電極２８表面の所定部位が露出されるように第１誘電体
膜３０−１、第２電極３２、および第２誘電体膜３０−
２を食刻して第２コンタクトホール３６−１を形成する
工程と、該第２コンタクトホール３６−１の所定の側面
に第２側壁スペーサ３４−１を形成する工程と、前記第
２コンタクトホール３６−１の包含された第２誘電体膜
上３０−２にペロブスカイト型構造の第３電極３３およ
び第２絶縁膜２０−２を順次形成する工程と、前記第２
電極３２表面の所定部位が露出されるように第２絶縁膜
２０−２、第３電極３３、および第２誘電体膜３０−２
を食刻して第３コンタクトホール３６−２を形成する工
程と、該第３コンタクトホール３６−２の所定の側面に
第３側壁スペーサ３４−２を形成する工程と、前記第３
コンタクトホール３６−２の包含された第２絶縁膜２０
−２上に第４電極３８を形成する工程とを順次行うよう
になっている。
【００３０】以下、第２実施形態の半導体メモリセルの
キャパシタ形成方法を、図４を用いて詳細に説明する。
先ず、図４（Ａ）に示すように、基板Ｓ上に第１絶縁膜
２０−１を蒸着した後、前記基板Ｓ表面の所定部位が露
出されるように第１絶縁膜２０−１を食刻して第１コン
タクトホール３６を形成し、該第１コンタクトホール３
６の包含された第１絶縁膜２０−１上の所定部位にポリ
シリコンを蒸着して導電性プラグ２２を形成する。
キャパシタ形成方法を、図４を用いて詳細に説明する。
先ず、図４（Ａ）に示すように、基板Ｓ上に第１絶縁膜
２０−１を蒸着した後、前記基板Ｓ表面の所定部位が露
出されるように第１絶縁膜２０−１を食刻して第１コン
タクトホール３６を形成し、該第１コンタクトホール３
６の包含された第１絶縁膜２０−１上の所定部位にポリ
シリコンを蒸着して導電性プラグ２２を形成する。
【００３１】次いで、該導電性プラグ２２上にＲｕＯx
の酸化防止膜２４を形成し、該ＲｕＯx 上にペロブスカ
イト型構造のＹＢＣＯまたはＬＣＳＯの導電性酸化膜か
らなるシード層２６を形成して、「導電性プラグ２２／
酸化防止膜２４／シード層２６」からなる第１キャパシ
タ下部電極の第１電極２８を形成した後、該第１電極２
８の側面に第１側壁スペーサ３４を形成する。
の酸化防止膜２４を形成し、該ＲｕＯx 上にペロブスカ
イト型構造のＹＢＣＯまたはＬＣＳＯの導電性酸化膜か
らなるシード層２６を形成して、「導電性プラグ２２／
酸化防止膜２４／シード層２６」からなる第１キャパシ
タ下部電極の第１電極２８を形成した後、該第１電極２
８の側面に第１側壁スペーサ３４を形成する。
【００３２】この場合、前記酸化防止膜２４のＲｕＯx
は、特定方向へ優先成長していない多結晶体に形成し、
その上に蒸着するシード層の膜成長特性を良好にするた
め、前記シード層２６を６５０℃乃至７５０℃の温度で
形成する。その後、図４（Ｂ）に示すように、前記第１
電極２８および第１側壁スペーサ３４の包含された第１
絶縁膜２０−１上にＢＳＴＯまたはＰＬＺＴからなる第
１誘電体膜３０−１を蒸着し、続いて、該第１誘電体膜
３０−１上にペロブスカイト型構造の導電性酸化膜のＳ
ＲＯ、ＣＲＯ、ＹＢＣＯ、ＬＳＣＯのうちいずれか１つ
を蒸着して第１キャパシタの上部電極の第２電極３２を
形成する。さらに、該第２電極３２上に第２キャパシタ
形成用第２誘電体膜３０−２を蒸着する。このとき、前
記第２電極３２は、第１キャパシタの上部電極および以
後形成する第２キャパシタの下部電極の役割をする。
は、特定方向へ優先成長していない多結晶体に形成し、
その上に蒸着するシード層の膜成長特性を良好にするた
め、前記シード層２６を６５０℃乃至７５０℃の温度で
形成する。その後、図４（Ｂ）に示すように、前記第１
電極２８および第１側壁スペーサ３４の包含された第１
絶縁膜２０−１上にＢＳＴＯまたはＰＬＺＴからなる第
１誘電体膜３０−１を蒸着し、続いて、該第１誘電体膜
３０−１上にペロブスカイト型構造の導電性酸化膜のＳ
ＲＯ、ＣＲＯ、ＹＢＣＯ、ＬＳＣＯのうちいずれか１つ
を蒸着して第１キャパシタの上部電極の第２電極３２を
形成する。さらに、該第２電極３２上に第２キャパシタ
形成用第２誘電体膜３０−２を蒸着する。このとき、前
記第２電極３２は、第１キャパシタの上部電極および以
後形成する第２キャパシタの下部電極の役割をする。
【００３３】次いで、図４（Ｃ）に示すように、前記第
１電極２８表面の所定部位が露出されるように前記第２
誘電体膜３０−２、第２電極３２、および第１誘電体膜
３０−１を食刻して第２コンタクトホール３６−１を形
成し、該第２コンタクトホール３６−１の側面に第２側
壁スペーサ３４−１を形成する。その後、前記第２コン
タクトホール３６−１および第２側壁スペーサ３４−１
の包含された第２誘電体膜３０−２上にペロブスカイト
型構造の導電性酸化膜ＳＲＯ、ＣＲＯ、ＳＬＣＯ、ＹＢ
ＣＯのうちいずれか１つを蒸着して第２キャパシタ上部
電極の第３電極３３を形成し、該第３電極３３上に第２
絶縁膜２０−２を蒸着する。その結果、第２コンタクト
ホール３６−１を通って第２キャパシタの第３電極３３
と第１キャパシタの第１電極２８とが連結されるように
なる。
１電極２８表面の所定部位が露出されるように前記第２
誘電体膜３０−２、第２電極３２、および第１誘電体膜
３０−１を食刻して第２コンタクトホール３６−１を形
成し、該第２コンタクトホール３６−１の側面に第２側
壁スペーサ３４−１を形成する。その後、前記第２コン
タクトホール３６−１および第２側壁スペーサ３４−１
の包含された第２誘電体膜３０−２上にペロブスカイト
型構造の導電性酸化膜ＳＲＯ、ＣＲＯ、ＳＬＣＯ、ＹＢ
ＣＯのうちいずれか１つを蒸着して第２キャパシタ上部
電極の第３電極３３を形成し、該第３電極３３上に第２
絶縁膜２０−２を蒸着する。その結果、第２コンタクト
ホール３６−１を通って第２キャパシタの第３電極３３
と第１キャパシタの第１電極２８とが連結されるように
なる。
【００３４】このとき、前記第１誘電体膜３０−１、第
２誘電体膜３０−２および第１乃至第３電極２８、３
２、３３の全ては６５０℃乃至７５０℃の温度で形成す
る。次いで、図４（Ｄ）に示すように、前記第２コンタ
クトホール３６−１と所定間隔を置いて隔離され前記第
２電極３２表面の所定部位が露出されるように第２絶縁
膜２０−２、第３電極３３、および第３誘電体膜３０−
２を食刻して第３コンタクトホール３６−２を形成し、
前記第３コンタクトホール３６−２の側面に第３側壁ス
ペーサ３４−２を形成する。
２誘電体膜３０−２および第１乃至第３電極２８、３
２、３３の全ては６５０℃乃至７５０℃の温度で形成す
る。次いで、図４（Ｄ）に示すように、前記第２コンタ
クトホール３６−１と所定間隔を置いて隔離され前記第
２電極３２表面の所定部位が露出されるように第２絶縁
膜２０−２、第３電極３３、および第３誘電体膜３０−
２を食刻して第３コンタクトホール３６−２を形成し、
前記第３コンタクトホール３６−２の側面に第３側壁ス
ペーサ３４−２を形成する。
【００３５】その後、前記第３コンタクトホール３６−
２と第３側壁スペーサ３４−２との包含された第２絶縁
膜２０−２上に最終の上部電極の第４電極３８を形成
し、該第４電極３８を第２電極３２に連結して本工程を
完了する。
２と第３側壁スペーサ３４−２との包含された第２絶縁
膜２０−２上に最終の上部電極の第４電極３８を形成
し、該第４電極３８を第２電極３２に連結して本工程を
完了する。
【００３６】
【発明の効果】以上説明したように、本発明に係る半導
体メモリセルのキャパシタ構造およびその形成方法にお
いては、「第１電極／誘電体膜／第２電極」からなる
（００１）ｃ軸エピタキシャル構造のペロブスカイト型
結晶構造を半導体メモリセルのキャパシタ形成に適用し
て、単結晶基板のエピタキシャル構造程度の大きな誘電
率を有し、多結晶体構造よりも安定した形態の結晶粒界
および膜間の界面が形成され、且つ、電極と誘電体膜間
の界面で発生されたトラップ電荷密度を減少させて漏洩
電流を減らしＴＤＤＢ特性を向上し得るという効果があ
る。
体メモリセルのキャパシタ構造およびその形成方法にお
いては、「第１電極／誘電体膜／第２電極」からなる
（００１）ｃ軸エピタキシャル構造のペロブスカイト型
結晶構造を半導体メモリセルのキャパシタ形成に適用し
て、単結晶基板のエピタキシャル構造程度の大きな誘電
率を有し、多結晶体構造よりも安定した形態の結晶粒界
および膜間の界面が形成され、且つ、電極と誘電体膜間
の界面で発生されたトラップ電荷密度を減少させて漏洩
電流を減らしＴＤＤＢ特性を向上し得るという効果があ
る。
【図１】 本発明のＳｉ（１００）上に成長したＢＳＴ
Ｏ（００１）膜の構造を示した図
Ｏ（００１）膜の構造を示した図
【図２】 本発明の第１実施形態を示した断面図
【図３】 本発明の第２実施形態を示した断面図
【図４】（Ａ）〜（Ｄ） 本発明の半導体メモリセルの
キャパシタ構造の形成方法を示した図
キャパシタ構造の形成方法を示した図
【符号の説明】 １６ ＳｉＯ2 ／Ｓｉ（１００） １８ ＢＳＴＯ（００１）膜 ２０ 絶縁膜 ２０−１ 第１絶縁膜 ２０−２ 第２絶縁膜 ２２ 導電性プラグ ２４ 酸化防止膜 ２６ シード層 ２８ 第１電極 ３０ 誘電体膜 ３０−１ 第１誘電体膜 ３０−２ 第２誘電体膜 ３２ 第２電極 ３３ 第３電極 ３４ 第１側壁スペーサ ３４−１ 第２側壁スペーサ ３４−２ 第３側壁スペーサ ３６ 第１コンタクトホール ３６−１ 第２コンタクトホール ３６−２ 第３コンタクトホール ３８ 第４電極 Ｓ 基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (56)参考文献 特開 平７−221197（ＪＰ，Ａ) 特開 平７−263635（ＪＰ，Ａ) 特開 平４−349657（ＪＰ，Ａ)
Claims (28)
- 【請求項１】ペロブスカイト型構造の誘電体膜を用いた
半導体メモリセルの単一層キャパシタ構造であって、 基板と、 該基板上に形成され、前記基板表面の所定部位が露出さ
れるコンタクトホールを有した絶縁膜と、 該絶縁膜上の所定部位に形成された導電性プラグ、該導
電性プラグ上に形成された酸化防止膜、および該酸化防
止膜上に形成されたペロブスカイト型構造の導電性シー
ド層からなる第１電極と、 該第１電極上に形成されたペロブスカイト型構造の誘電
体膜と、 該誘電体膜上に形成されたペロブスカイト型構造の第２
電極と、 を備えてなる半導体メモリセルのキャパシタ構造。 - 【請求項２】前記ペロブスカイト型構造の導電性シード
層は、ＹＢａ2 Ｃｕ3 Ｏ7 、Ｌａ0. 5 Ｓｒ0.5 Ｃｏ
Ｏ3 、およびＬａ1.85Ｓｒ0.15ＣｕＯ4 のうちいずれか
１つからなる請求項１に記載の半導体メモリセルのキャ
パシタ構造。 - 【請求項３】前記酸化防止膜は、ＲｕＯx からなる請求
項１または請求項２に記載の半導体メモリセルのキャパ
シタ構造。 - 【請求項４】前記導電性プラグおよび酸化防止膜は、多
結晶体からなる請求項１〜請求項３のいずれか１つに記
載の半導体メモリセルのキャパシタ構造。 - 【請求項５】前記ペロブスカイト型構造の第２電極は、
ＣａＲｕＯ3 、ＳｒＲｕＯ3 、ＹＢａ2 Ｃｕ3 Ｏ7 、Ｌ
ａ0.5 Ｓｒ0.5 ＣｏＯ3 、およびＬａ1.85Ｓｒ0.15Ｃｕ
Ｏ4のうちいずれか１つからなる請求項１〜請求項４の
いずれか１つに記載の半導体メモリセルのキャパシタ構
造。 - 【請求項６】前記ペロブスカイト型構造の誘電体膜は、
（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 およびＰｂ（Ｌａ，Ｚ
ｒ) ＴｉＯ3 のうちいずれか１つから形成される請求項
１〜請求項５のいずれか１つに記載の半導体メモリセル
のキャパシタ構造。 - 【請求項７】ペロブスカイト型構造の誘電体膜を用いて
形成する半導体メモリセルの多層ピン型キャパシタ構造
であって、 基板と、 該基板上に形成され、前記基板表面の所定部位が露出さ
れるコンタクトホールを有した第１絶縁膜と、 該第１絶縁膜上の所定部位に形成された導電性プラグ、
該導電性プラグ上に形成された酸化防止膜、および該酸
化防止膜上に形成されたペロブスカイト型構造の導電性
シード層からなる第１電極と、 該第１電極の所定の側面に形成された第１側壁スペーサ
と、 前記第１電極表面の所定部位が露出されるように前記第
１電極および第１側壁スペーサの包含された第１絶縁膜
上に形成されたペロブスカイト型構造の第１誘電体膜
と、 該第１誘電体膜上に形成されたペロブスカイト型構造の
第２電極と、 前記第１電極と同様な幅を有するように第２電極上に形
成されたペロブスカイト型構造の第２誘電体膜と、 前記第１電極表面の露出部位の第１誘電体膜、第２電
極、および第２誘電体膜の所定の側面に形成された第２
側壁スペーサと、 該第２側壁スペーサおよび第１電極の表面露出部位を包
含した前記第２誘電体膜上に形成されたペロブスカイト
型構造の第３電極と、 該第３電極上に形成された第２絶縁膜と、 前記第２誘電体膜、第３電極、および第２絶縁膜の所定
の側面に形成された第３側壁スペーサと、 前記第２絶縁膜および第３側壁スペーサの包含された第
２電極上に形成された第４電極と、 を備えてなる半導体メモリセルのキャパシタ構造。 - 【請求項８】前記ペロブスカイト型構造の導電性シード
層は、ＹＢａ2 Ｃｕ3 Ｏ7 、Ｌａ0. 5 Ｓｒ0.5 Ｃｏ
Ｏ3 、およびＬａ1.85Ｓｒ0.15ＣｕＯ4 のうちいずれか
１つからなる請求項７に記載の半導体メモリセルのキャ
パシタ構造。 - 【請求項９】前記酸化防止膜は、ＲｕＯx からなる請求
項７または請求項８に記載の半導体メモリセルのキャパ
シタ構造。 - 【請求項１０】前記導電性プラグおよび酸化防止膜は、
多結晶体からなる請求項７〜請求項９のいずれか１つに
記載の半導体メモリセルのキャパシタ構造。 - 【請求項１１】前記ペロブスカイト型構造の第２、第３
電極は、ＣａＲｕＯ3 、ＳｒＲｕＯ3、ＹＢａ2 Ｃｕ3
Ｏ7 、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 、およびＬａ1.85Ｓｒ
0.15ＣｕＯ4 のうちいずれか１つからなる請求項７〜請
求項１０のいずれか１つに記載の半導体メモリセルのキ
ャパシタ構造。 - 【請求項１２】前記ペロスブスカイト構造の第１誘電体
膜および第２誘電体膜は、( Ｂａ0.5、Ｓｒ0.5)ＴｉＯ
3 およびＰｂ( Ｌａ、Ｚｒ) ＴｉＯ3 のうちいずれか１
つからなる請求項７〜請求項１１のいずれか１つに記載
の半導体メモリセルのキャパシタ構造。 - 【請求項１３】ペロブスカイト型構造の誘電体膜を用い
て形成する半導体メモリセルの単一層キャパシタ構造の
形成方法であって、 基板上に該基板表面の所定部位が露出されるようにコン
タクトホールを有した絶縁膜を形成する工程と、 該絶縁膜上の所定部位に、導電性プラグ、酸化防止膜お
よびペロブスカイト型構造の導電性シード層をこの順に
積層した第１電極を形成する工程と、 該第１電極上にペロブスカイト型構造の誘電体膜を形成
する工程と、 該誘電体膜上にペロブスカイト型構造の第２電極を形成
する工程と、を順次行う半導体メモリセルのキャパシタ
構造の形成方法。 - 【請求項１４】前記ペロブスカイト型構造の導電性シー
ド層は、ＹＢａ2 Ｃｕ3 Ｏ7 、Ｌａ0. 5 Ｓｒ0.5 ＣｏＯ
3 、およびＬａ1.85Ｓｒ0.15ＣｕＯ4 のうちいずれか１
つからなる請求項１３に記載の半導体メモリセルのキャ
パシタ構造の形成方法。 - 【請求項１５】前記酸化防止膜は、ＲｕＯx からなる請
求項１３または請求項１４に記載の半導体メモリセルの
キャパシタ構造の形成方法。 - 【請求項１６】前記導電性プラグおよび酸化防止膜は、
多結晶体からなる請求項１３〜請求項１５のいずれか１
つに記載の半導体メモリセルのキャパシタ構造の形成方
法。 - 【請求項１７】前記ペロブスカイト型構造の第２電極
は、ＣａＲｕＯ3 、ＳｒＲｕＯ3 、ＹＢａ2 Ｃｕ
3 Ｏ7 、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 、およびＬａ1.85Ｓ
ｒ0.15ＣｕＯ4のうちいずれか１つからなる請求項１３
〜請求項１６のいずれか１つに記載の半導体メモリセル
のキャパシタ構造の形成方法。 - 【請求項１８】前記ペロブスカイト型構造の誘電体膜
は、( Ｂａ0.5 ，Ｓｒ0.5)ＴｉＯ3 およびＰｂ( Ｌａ，
Ｚｒ) ＴｉＯ3 のうちいずれか１つからなる請求項１３
〜請求項１７のいずれか１つに記載の半導体メモリセル
のキャパシタ構造の形成方法。 - 【請求項１９】前記ペロブスカイト型構造の導電性シー
ド層は、６５０℃乃至７５０℃の温度で形成される請求
項１３〜請求項１９のいずれか１つに記載の半導体メモ
リセルのキャパシタ構造の形成方法。 - 【請求項２０】ペロブスカイト型構造の誘電体膜を用い
て形成する半導体メモリセルの多層ピン型キャパシタ構
造の形成方法であって、 基板上に該基板表面の所定部位が露出されるように第１
コンタクトホールを有した第１絶縁膜を形成する工程
と、 該第１絶縁膜上の所定部位に、導電性プラグ、酸化防止
膜およびペロブスカイト型構造の導電性シード層をこの
順に積層した第１電極を形成する工程と、 該第１電極の所定の側面に第１側壁スペーサを形成する
工程と、 前記第１電極および第１側壁スペーサの包含された第１
絶縁膜全面にペロブスカイト型構造の第１誘電体膜、第
２電極、および第２誘電体膜を順次蒸着する工程と、 前記第１電極表面の所定部位が露出されるように第１誘
電体膜、第２電極、および第２誘電体膜を食刻して第２
コンタクトホールを形成する工程と、 該第２コンタクトホールの所定の側面に第２側壁スペー
サを形成する工程と、 前記第２コンタクトホールの包含された第２誘電体膜上
にペロブスカイト型構造の第３電極および第２絶縁膜を
順次形成する工程と、 前記第２電極表面の所定部位が露出されるように第２絶
縁膜、第３電極、および第２誘電体膜を食刻して第３コ
ンタクトホールを形成する工程と、 該第３コンタクトホールの所定の側面に第３側壁スペー
サを形成する工程と、 前記第３コンタクトホールの包含された第２絶縁膜上に
第４電極を形成する工程と、を順次行ってなる半導体メ
モリセルのキャパシタ構造の形成方法。 - 【請求項２１】前記ペロブスカイト型構造の導電性シー
ド層は、ＹＢａ2 Ｃｕ3 Ｏ7 、Ｌａ0. 5 Ｓｒ0.5 ＣｏＯ
3 、およびＬａ1.85Ｓｒ0.15ＣｕＯ4 のうちいずれか１
つからなる請求項２０に記載の半導体メモリセルのキャ
パシタ構造の形成方法。 - 【請求項２２】前記酸化防止膜は、ＲｕＯx からなる請
求項２０または請求項２１に記載の半導体メモリセルの
キャパシタ構造の形成方法。 - 【請求項２３】前記導電性プラグおよび酸化防止膜は、
多結晶体からなる請求項２０〜請求項２２のいずれか１
つに記載の半導体メモリセルのキャパシタ構造の形成方
法。 - 【請求項２４】前記ペロブスカイト型構造の第２電極お
よび第３電極は、ＣａＲｕＯ3 、ＳｒＲｕＯ3 、ＹＢａ
2 Ｃｕ3 Ｏ7 、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 、およびＬａ
1.85Ｓｒ0.15ＣｕＯ4 のうちいずれか１つからなる請求
項２０〜請求項２３のいずれか１つに記載の半導体メモ
リセルのキャパシタ構造の形成方法。 - 【請求項２５】前記ペロブスカイト型構造の第１誘電体
膜および第２誘電体膜は、（Ｂａ0.5，Ｓｒ0.5 ）Ｔｉ
Ｏ3 およびＰｂ（Ｌａ，Ｚｒ) ＴｉＯ3 のうちいずれか
１つからなる請求項２０〜請求項２４のいずれか１つに
記載の半導体メモリセルのキャパシタ構造の形成方法。 - 【請求項２６】前記ペロブスカイト型構造の導電性シー
ド層は、６５０℃乃至７５０℃の温度で形成される請求
項２０〜請求項２５のいずれか１つに記載の半導体メモ
リセルのキャパシタ構造の形成方法。 - 【請求項２７】前記ペロブスカイト型構造の誘電体膜お
よび第２電極は、６５０℃乃至７５０℃の温度で形成さ
れる請求項２０〜請求項２６のいずれか１つに記載の半
導体メモリセルのキャパシタ構造の形成方法。 - 【請求項２８】前記ペロブスカイト型構造の第１誘電体
膜、第２誘電体膜、第１電極、第２電極および第３電極
は、６５０℃乃至７５０℃の温度で形成される請求項２
０〜請求項２６のいずれか１つに記載の半導体メモリセ
ルのキャパシタ構造の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950058736A KR100199095B1 (ko) | 1995-12-27 | 1995-12-27 | 반도체 메모리 셀의 캐패시터 구조 및 그 제조방법 |
| KR58736/1995 | 1995-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186300A JPH09186300A (ja) | 1997-07-15 |
| JP2722061B2 true JP2722061B2 (ja) | 1998-03-04 |
Family
ID=19445071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8342948A Expired - Fee Related JP2722061B2 (ja) | 1995-12-27 | 1996-12-24 | 半導体メモリセルのキャパシタ構造およびその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5879956A (ja) |
| JP (1) | JP2722061B2 (ja) |
| KR (1) | KR100199095B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145281A (ja) * | 1997-11-06 | 1999-05-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6117689A (en) * | 1997-12-24 | 2000-09-12 | Texas Instruments Incorporated | Stable high-dielectric-constant material electrode and method |
| KR100269320B1 (ko) * | 1997-12-30 | 2000-10-16 | 윤종용 | 유전체막의형성방법및이를이용한캐패시터의제조방법 |
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- 1996-11-26 US US08/756,371 patent/US5879956A/en not_active Expired - Lifetime
- 1996-12-24 JP JP8342948A patent/JP2722061B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-20 US US09/233,420 patent/US6194753B1/en not_active Expired - Lifetime
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|---|---|
| KR970054064A (ko) | 1997-07-31 |
| JPH09186300A (ja) | 1997-07-15 |
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| US6194753B1 (en) | 2001-02-27 |
| KR100199095B1 (ko) | 1999-06-15 |
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