JPH03501196A - 無フィードバック・グレー・カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 無フィードバック・グレー・カウンタ （背景技術） 本発明は、ディジタル・カウンタに関し、特に改善された高速グレー・コード・ カウンタに関する。

電子計算機技術においては、２進コードに加えて種々のコードが使用される。１ つのこのようなコードは、グレー・コードとして知られるものである。このグレ ー・コー、ドを使用する際、このコードにおけるディジタル・カウントを行わね ばならない場合がある。歴史的には、グレー・コード・カウンタは２つの問題か ら免れなかった。これらカウンタは、限定された作動周波数を持ち、論理的に複 雑でありかつ理解が困難である。これら問題の第１のものは、従来技術における 現在あるグレー・カウンタが、適正にカウントを進めるためにそれほど重要でな い段階からより重要な段階へのフィードフォワード・ネットワークと結合された 、より重要な段階からそれほど重要でない段階へのフィードバック・ネットワー クを含むことの要求である。

第２の問題は、各段毎に一義的でありかつ段数が増加するに伴い逓増的に大きく なる、各段における論理ゲート形態を持つことである。このことは、ロジックの 理解の難しさと障害探求における難しさを招来する。

最近、市場には本発明にとって従来技術と見做し得ない２つの回路が導入されて いる。これらは、一方はグレー・コード・カウンタとして知られる、ライブラリ 素子即ちモジュラス５カウンタであるＰｌｅｓｓｅｙ　Ｓｅｍｌｃｏｎｄｕｃｔ ｏｒｓ社製造のＰｌｅｓｓｅｙ部品番号５Ｐ５２０Ｂであり、１つはこれもライ ブラリ素子カウンタと見做すことができる、モジュロ２５６グレー・カウンタと して知うれる、ｒ１９８４年ＣＭＯＳマクロセル・マニュアル」の１８乃至４７ ページのＬＳＩ　Ｌｏｇｉｃ社製造の膜製造号Ｃ８６である素子である。しかし 、これらは依然として第１の問題を免れず、その結果カウンタにおけるビット数 が増加すると、その作動周波数が減少するという短所を共有するものである。

例えＰｌｅｓｓｅｙあるいはＬＳＩ　Ｌｏｇｉｃ社の半導体素子を用いる多段カ ウンタにおいても、厳しい周波数制限が存在する。集積回路の個別の構成要素即 ちゲートおよびフリップフロップが用いられてカウンタを構成する他のタイプの 従来技術のグレー・カウンタにおいては、段数が増加するに伴い、各段が他の各 段と異なりかつ各段に一義的なロジックがサイズおよび複雑さにおいて増大する 。

結果として、古い方法の全てが、カウント段数が増加するに伴い、略々線形で増 加する連続カウント間の遅れが必要な比較的低い作動周波数を有する。このよう な増加および遅れの線形度は、フィードバックおよびフィードフォワード制御ロ ジック・ネットワークの正確な実現に依存している。

更に、ＰｌｅｓｓｅｙあるいはＬＳＴ　Ｌｏｇｉｃ社の集積回路を使用しない多 段デバイスにおいては、構成カウントおよび論理的複雑性の増加は、理解ならび にサービスが更に困難であるより大きく複雑な設計をもたらす。

これらの問題に鑑みて、本発明の目的は、より重要な段からそれほど重要でない 段に対するフィードバック・ネットワークを必要とせず、またそれほど重要でな い段からより重要な段へのフィードフォワード・ネットワークを必要としないグ レー・コード・カウンタの提供にある。

本発明の目的は更に、真の段毎のライブラリ要素設計、即ち最上段を除いて全て の段が同じである設計の提供にある。

作動周波数が段数により影響を受けない設計の提供が別の目的である。

（発明の概要） 本発明によれば、これまでめられなかった通常の２進コードとグレー・コード間 の関係を利することにより、グレー・コード・カウンタが実現される。この関係 とは、加算カウントの場合に、２進コードのいずれかのビットの論理値「０」の 状態から論理値「１」の状態への遷移は、グレー・コードの対応するビットがト グル動作する信号である。即ち、もし特定のグレー・コードのビット位置が論理 値「０」であったとすると、これは論理値「１」へ変化し、またもし論理値「１ 」であったとすれば、これは論理値「０」へ変化しなければならない。ダウンカ ウントの場合は、反対の作動ロジックが行われる。即ち、２進コード段の論理値 「１」から論理値「０」への変化が、グレー・コードの対応するビットをトグル 動作させる信号である。更にまた、両方の２進コードとグレー・コードの長さが 等しいカウンタにおいては、最」二位ビ・ソトが同しである。

このように、グレー・コードの実現に際して、本発明は、２進コードをグレー・ カウンタの対応するビ・ントに対する信号のトグル制御のための制御要素として 利用する。実施例においては、グレー・カウンタは、カウンタの最後の段を除い て各段に１つずつ一連のＤタイプのフリ・ンプフロ・ノブにより構成され、この 最後の段の出力は２進カウンタの最後の段から直接得られる。これが意味するこ とは、カウンタの各段が２進カウンタの１段に、トグル動作が可能な１つの記憶 素子、例えばＤタイプのフリップフロ・ツブを加えたものからなることである。

このため、このカウンタは、「ライブラリ」要素か、らなる。本発明の一実施例 においては、これらのライブラリ要素の各々は、双対のＤタイプのフリ・ンプフ ロ・ツブ集積回路を含む。

２進カウンタの最終段は、このような集積回路の半分を使用する。明らかなよう に、このカウンタの長さは、単により多くのライブラリ要素を加えることにより 増すことができる。

１６ビツト・カウンタの構成において示される本発明の第２の実施態様において は、４ビツトの２進カウンタ・チップを用いて、必要な１６ビツトの２進カウン タを形成する。これらは、これもまた２連のＤタイプ・フリップフロップ集積回 路でする。この場合、各ライブラリ要素は、１つの４ビ・ント２進カウンタと、 ２つのＤタイプ・フリ・ツブフロップ・チップを含む。

Ｄタイプ・フリップフロ・ノブからなる２進カウンタを使用する実施例は、リッ プル・カウンタである２進カウンタを有する。４ビツトの２進カウンタ・チップ を使用する池の実施例は同期カウンタを用い、このため同期２進カウンタである 。

更なる実施態様は、入力の反転を介しあるいは負のカウントおよび正のカウント の両入力回線を含むことにより構成される１つ以上の予め設定可能なアップ／ダ ウン・カウンタの構成を示している。

如何なる場合も、本発明は、同じゲート技術、例えばＤＴＬ。

ＴＴＬおよびＣＭＯ８等を用いる従前のデ／（イスの周波、数の何倍もで作動す ることができるが、これは双方がグレー・カウンタの構成に対する従前のあらゆ る試みにおいて必要とされるフィードバックあるいはフィードフォワード回路の いずれをも必要としない故である。

作動周波数は、カウンタのピント数即ち長さには依存しない。

全ての従前の構成においては、伝播遅れの増分が別のカウント段毎に導入され、 その結果段数に正比例する遅れがカウント間に生じることになる。その結果化じ る比例定数を正確に特徴付けることは難しく、これは特定の構成の正確な形態に おいて用いられる正確な技術に大きく依存しているためである。

しかし、本発明と従来技術間の大まかな速度比較を評価すれば、カウント段数と 略々等しくなろう。換言すれば、本発明により構成された１６ビツト・カウンタ は、従来技術の方法を用いて実現された同様な大きさのカウンタのカウント周波 数の約１６倍で作動することができよう。

本発明は、このようなフィードツク１．りおよびフィードフォワード回路がなく なる故に、従来技術のカウンタにより可能であるよりも少ないゲート数により構 成することができ、従って電力使用量が少なくなる。これは、より速く大きな電 力を消費する従来技術の回路と同じ作動周波数を達成するためには、速度が遅く 、消費電力の小さな回路が使用できる故である。

本発明の回路の非常に規則的であることと簡素性、およびそれらの相互の関連性 が、理解ならびに障害追跡を容易にしている。本発明はリップル・カウンタとし て構成すること、ができるため、カウンタに対するゲートの実質的な節減を結果 としてもたらし得る。本発明は、ビット・スライス的な拡張が可能であり、かつ 本発明をＬＳｌ設計にもちいる時、時間および誤りの節減手段としてＬＳＩマク ロに組み込むことができる。

（図面の簡単な説明） 第１図は、４ビツトのリップル２進カウンタを用いる本発明の第１の実施例のロ ジック図、 第２図は、本発明の作動原理の理解に役立つタイミング図、 第３図は、１６ビツトの並列同期カウンタを用いるアップ／ダウン・カウントの ため予め設定可能な本発明の第２の実施例の第１図に類似するロジック図、 第４図は、本発明の原理により構成されたリップル可逆アップ−ダウン・グレー ・カウンタのロジック図、第５図は、本発明の原理により構成された１６ビツ１ 〜の同期可逆アップ−ダウン・グレー・カウンタのロジック図、第６図は、本発 明の原理により構成されたカウントを予め設定し得る可逆アップ−ダウン・グレ ー・カウンタのロジック図、 第７図は、本発明の原理により構成された１つの共通ライブラリ要素である、カ ウントを予め設定し得る並列アップ−ダウン・グレー・カウンタのロジック図、 第８図は、正および負のカウント・パルス入力線１する並列アップ−ダウン・グ レー・カウンタのロジック図である。

（詳細な説明） 第１図は、本発明の第１の実施例を示している。同図の下方部分には、４ビツト の２進カウンタを形成するよう接続された４つのＤタイプ・フリップフロップ１ １〜１４がある。各フリップフロップはＤ入力、クロック入力、Ｑ出力およびＱ 出力を有する。各フリップフロップはまた、プリセット入力ＰＲおよびクリア人 力ＣＬＲをも有する。本文において用いる名称は、ｒＴＴＬ　ｄａｔａ　ｂｏｏ ｋ　ｆｏｒ　ｄｅｓｉｇｎ　ｅｎｇｉｅｅｒｓＪ　（第２版、ＴｅｘａｓＩｎｓ ｔｒｕｍｅｎｔｓ社、版権１９８１年第３刷）の第５章に示される如くに接続さ れている。プリセット入力は、プルアップ線１５と接続されて、フリップフロッ プがノイズでプリセットされることを阻止するために最大ノイズ・マージンを持 つクリーンな「論理値「１」」の状態を提供する。負のリセット線１７は、フリ ップフロップ１１〜１４のクリア入力の各々と接続される。

クロック入力は、第１のフリップフロップ１１のクロック入力と接続された線１ ９上に与えられる。このフリップフロ、ツブの同出力はまた、フリップフロップ １２のクロック入力と接続され、フリップフロップ１２のＱ出力は、Ｑ出力がフ リップフロップ１４のクロック入力と接続されたフリップフロップ１３のクロッ ク入力と接続されている。以下において更に詳細に説明するように、これが２進 カウンタを形成する。フリップフロップ１１．１２．１３の各々と関連している のは、それぞれ別ρＤタイプ・フリップフロップ２１．２２．２３である。この ため、フリップフロップ１１と関連しているのはフリップフロップ２１であり、 フリップフロップ１２と関連するのはフリップフロップ２２、フリップフロップ １３と関連するのはフリップフロップ２３である。これらが、フリップフロップ ２１〜２３のＱ出力における最初の３ビツト、および最後の２進フリツプフロツ プ、本例においてはフリップフロップ１４のＱ出力における最上位ビットに対す るグレー・コード出力段を形成し、グレー出力ＧＯ乃至Ｇ３として示される。フ リ・ツブフロップ１１〜１４と同様に、フリップフロップ２１〜２３は、それら のクリア人力ＣＬ　Ｒがリセット線１７と接続され、それらのプリセット入力Ｐ Ｒはプルアップ線１５と接続されている。また、フリップフロップ１１れている 。各場合に、クロックあるいはトグル入力がその関連する２進カウンタ・フリッ プフロップのＱ出力と接続される。

このため、フリップフロップ２１は、フリップフロップ１１により、フリップフ ロップ２２はフリップフロップ１２により、またフリップフロップ２３はフリッ プフロップ１３によりトグル作動させられる。

実施例においては、汎用Ｔ　Ｔ　Ｌ５４ＬＳ７４＾なるプリセットおよびクリア 入力を持つ２連のＤタイプの正エツジ・トリガー・フリップフロップが使用され る。フリップフロップ１１および２１は、共に１つのチップを形成し、フリップ ７０ツブ１２および２２は別のチップを形成し、フリップフロップ１３および２ ３は第３のチップを形成する。フリップ７０ツブ１４は、このようなチップの半 分からなる。フリップフロップ１２．２２は点線ブロック２５内に示され、これ らチップの１つを含み得るライブラリ要素を示している。別のチップ即ちライブ ラリ要素２５を加えることにより、カウンタは如何なる大きさにも増やすことが できる。

第１図の回路は、Ｑ出力からの代わりに、対応する２進カウンタ段のＱ出力から グレー・カウンタ段をトリガーすることにより、また各２進段をその前の２進段 のＱ出力からトリガーすることによりリップル・ダウン・カウンタへ変えられる 。２進カウンタの最上段のＱ出力は、グレー・カウンタの最上位ビットとして保 持される。他の作動の詳細については、アップカウンタと同じ動作となる。

第２図においては、本発明における原理について以下に更に詳細に説明する。

発明の概要項で簡単に説明するように、本発明の作動は、そのあらゆる形態にお いて、２進コードとグレー・コード間のこれまで未利用の関係に基くものである 。この関係は、ア・ノブカウントの場合には、第２図に示されるように、２進コ ードの任意のビットの「論理値０」の状態から「論理値１」の状態への遷移が、 グレー・コードの対応するビットがトグルする信号である、即ち、もしこれが「 論理値０」であれば、「論理値１」へ、またもし「論理値１」であれば、「論理 値０」へ変化すべきであるということである。

ダウンカウントの場合は、逆の作動ロジックが行われる。

即ち、２進コード段の「論理値１」から「論理値０」への変化が、グレー・コー ドの対応するビットをトグルさせる信号である。両方の場合に、２進コードの最 上位ビットはグレー・コードの最上位ビットとして使用されるが、これは両方の コードにおける等しい長さのカウンタにおいては、最上位ビットが同じである故 である。両方の場合に、最上位ビットの各２進カウンタ段は対応するグレー・コ ード段に対するトリガーとなる。

第２図のタイミング図に示されるように、最初に全ての段がリセットされる。こ の故に、各フリップフロップのＱ出力は論理値「１」となり、この論理値「１」 はＤ人力へフィードバックされる。第１のクロック・パルスの正のエツジが、フ リップフロップ１１をトグルしてそのＤ入力における値をそのＱ出力に現れさせ る。Ｑ出力はゼロとなる。このため、クロック・パルスの次の正のエツジと同時 に、Ｄ入力にゼロが生じ、これがＱ出力へ転送される。第２図には示さないＱ出 力は論理値「０」から１１」になる。同様に、段１３．１４は前段からの遷移に よりクロックされ′Ｃ１対応する出力線上にＢＯ〜Ｂ３として示される波形が結 果として生じる。フリップフロップ１１のＱ出力が論理（１αｒＯＪから論理値 「１」になると、これはフリップフロップ２１をクロックしてそのＱ出力を論理 値「０」から論理値「１」にさせる。フリップフロップ１１のＱ出力が正になる 遷移状態を有する以後の時点毎に、フリップフロップ２１をトグルさせる。その 結果は、Ｇｏの次に示される波形である。この波形は１．波形Ｂ１と同じ周波数 を有するが、この波形から８０段の半サイクルだけオフセットされる。

この半サイクルのオフセットは、クロック信号の全１刃イクルと見做すのがより 妥当しよう。同様に、Ｂ１出力がフリップフロップ２２を！・グルさせて、Ｇ１ 出力を得、フリップフロップ１３の出力はフリップフロップ２３をトグルしてＧ ２出力を得る。

Ｇ３出力は、第１図の実施例における８３出力と同じであるが、第２図に示され る如き拡張可能な環境においては、これは次のグレー・コードのフリップフロッ プ（図示せず）のＱ出力となる。第２図から判るように、グレー・コード・カウ ントにおいては、ＢＯの遷移が存在する毎に遷移が存在する。ニーかし、この遷 移状態は２進コードを生じずに、グレー・コードを生じる結果となる。

第３図においては、リード１６ａ上にアップカウンタあるいはダウンカウンタと して初期化され得る（が、一旦始動されるとそのカウント方向を切換えることは できない）１６ビツトの並列カウンタが示される。両者（第１図および第３図） は、単にカウントの適当な時点において別の同じ段を挿入することにより、長さ を所要の程度に増やすことができる。

この場合、１６ビツトの同期２進カウンタは、４ビツトの同期２進カウンタ・チ ップ２７〜３０を用いて構成される。これらは、非同期のクリアを持つＴＴＴ、 ５４ＬＳ１６１Ａなる同期４ビツト・カウンタでよい。再び、グレー・コード・ カウントに対する出力は、プリセットおよびクリアを持つ２連のＤタイプの正エ ツジ・トリガー・フリッププロップを用いて行われる。

これらは、フリップフロップ３１〜４５を含む。この場合、ライブラリ要素は１ つの同期カウンタ・チップと、例えば、点線ブロック４７内に示される如き２つ の２連Ｄタイプ・フリップフロップ・チップからなる。再び、同期カウンタ２７ 〜３０に入力を与えるクリア線、リセットのためのリセット線１７ａ、およびプ リセットの如き使用されない線」二に論理値「１」を維持するプルアップ線１５ ａがある。最後のグループには僅かに３つのＤタイプ・フリップフロップ４３〜 ４５があるが、これはカウンタの最終出力Ｇ１５が２進カウンタ段３１］からの ２進カウント出力である。作動は、この場合はカウンタが同期カウンタであると いうこと以外、上記の如きものである。

第３図においては、４つの４ビツト２進カウンタ段２７．２８．２９．３０が、 １６ビツトの２進カウンタを構成する。２連のＤタイプ・フリップフロップ３１ ．３２乃至４３．４／Ｉを含み、これに双対のＤタイプ・フリップフロップ４５ の使用された半分を加えたものが、２進カウンタの最上位出力ビットＧ１５と関 連して、１６ビツトのグレー・カウンタを構成する。第３図においては、最上段 を除いて、２進カウンタの各段のｒＱＪ出力がトリガー人力として■いてグレー ・カウンタの対応する段をトグルさせる。２進カウンタの最上段のＱ出力は、グ レー・カウンタの最上位ビットとして直接使用される。第３図においては、本発 明は、ｎ　ＲＥ　Ｓ　Ｅ　Ｔ線１７ａを接地させ（論理値「０」）、Ｕ／ｎＤ入 力１６ａを「論理値「０」」にさせ、またクロック・パルスを与えることにより 、アップカウンタとして初期化される。その後、クロック人力１９ａがカウント を進めるよう働く。

第３図の回路は、アップカウンタあるいはダウンカウンタとして働く。もし、初 期化の時間中、Ｄ　／　ｎ　Ｕ人力１６ａがロー（論理値［Ｏｊ）であれば、２ 進カウンタは「０」にセットされ、グレー・カウンタはカウントをアップする。

もしこの時Ｄ　／　ｎ　Ｕ人力１６ａがハイ（論理値「１」）ならば、２進カウ ンタは下記の値にセットされる。即ち、（Ｎ−１） 但し、Ｎは２進カウンタにおける段数であり、グレー・カウンタがカウントダウ ンする。

グレー・コード・カウンタは、グレー・カウンタおよび２進カウンタの両段に対 するトリガーの制御された反転により、リップルならびに並列２進カウンタの方 法に基いて構成することができる。反転は２つの方法のいずれか、即ち、グ１ノ ー・カウンタ段に対するトリガー人力の反転により（これらカランあるいはその 反対に切換えることにより）、あるいはこれらが同じ２進カウンタ段出力と接続 された状態を維持する間、制御された排他的ＯＲゲートまたは排他的ＮＯＲゲー トの使用により、あるいはまた一方が正のカウント方向をもつ入カバルス、他方 が負のカウント方向をもつ入カバルスに対する２つの入力線の使用によりトリガ ー人力を反転させることによって行うことができる。

反転法がもちいられる時は常に非常な注意を払わねばならないが、これは平均的 に、急に反転されるトリガー線の半分がそれらの関連するグレー・カウンタ段に は、真正のトリガー遷移状態に進むようみ見える故である。従って、グレー・カ ウンタ段のトリガー人力の状態における変化に応答す、るグレ一段のトリガー動 作を禁じるか、あるいはグレー・カウンタ段をこの反転が行われる時の状態にト リガーさせることが必要である。また、カウント方向が反対になる時２進カウン タ段の状態における変化を禁じることも必要である（これは、文献と慣例の両方 において既に充分に文書化されており、例えば、ｒＴＴＬ　ｄａｔａ　ｂｏｏｋ 　ｆｏｒ　ｄｅｓｉｇｎ　ｅｎｇｉｅｅｒｓＪ第２版（Ｔｅｘａｓ　Ｉｎｓｔｒ ｕｍｅｎｔｓ社、版権１９８１年）の７乃至２９６ページのｒＴＴＬ、　ｇｅｎ ｅｒｉｃ　ｔｙｐｅ５４Ｌｓ１９１．５ＹＮＣＩＩＲＯＮＯＵＳ　ＵＰ／ＤＯＩ Ｎ　Ｃ０ＵＮＴＥＲＷＩＴＩＩ　ＤＯＷＮ／ＵＰ　ＭＯＤＥ　Ｃ０ＮＴＲ０ＬＪ を参照されたい。

第３図に示されるカウンタは、カウントアツプあるいはカウントダウンするよう にプリセットされなければならない。

本文の開示において述べられる如きアップ−ダウン・カウンタは、第３図のア・ ンプカウンタまたはダウンカウンタ、あるいはプリセット可能なアップ／ダウン ・カウンタとは対照的に、カウントの方向がカウント途中で変化し得るカウンタ である。これらは、そのハードウェアの構成あるいはこれらが初期化時に設定さ れる方向のいずれかにより、カウント方向で固定される。

第４図は、リップル２進カウンタに基くアップ−ダウン・グレー・カウンタであ る。このリップル２進カウンタは、２進カウンタの方向を制御する、汎用タイプ ５４＋、５７３Ａの３つのフリップフロップ４００．４０Ｌ　＋１０２と、汎用 タイプ５４　ｔ、　Ｓ　８６の２つの排他的ＯＲゲート４０３．４０４とからな っている。グレー・カウンタは、汎用タイプ５４１、Ｓ＋０９のフリップフロッ プ４０５．４０６と、２進カウンタの最終段フリップフロップ４０２からなって いる。

図示された特定の構成においては、２進カウンタのカウント方向を制御する２つ の排他的ＯＲゲート４０３．４０４もまた、グレー・カウンタ段に対するトリが 一人力の反転を制御する。

ＣＬ　Ｅ　Ａ　Ｒ入力線４０７は、本発明の初期化に用いられる。

ＰＲＥ入力線４０８は、グレー・カウンタ段のプリセット入力を論理値「１」の 状態に維持するために使用される（この線は、グレー・カウンタ段がブリセント 人力のないフリップフロップから構成された構成においては不要となる。、）。

ＣＬ　ＯＣＫ入力線４０９は、カウント・パルスをカウンタに与える。ＵＰ／Ｄ ＯＷＮ入力ｍａｔｏは、カウント方向をプリセットあるいはが変更される間、両 刃のカウンタのカウントを禁止するため用いられて、汎用タイプ５．ＩＬＳＯ４ のインバータ４１２はグレー・カウンタのフリップフロ、プ４０５．４０６に対 するトリガー人力ＧＯ１ＧＸおよびＧＮからなり、ＧＯはグレー・カウンタの最 下位ビットであり、Ｇｘはグレー・カウンタの任意の中間出力、ＧＮはグレー・ カウンタの最−Ｌ位出力である（これはまた、２進カウンタの最上位出力でもあ る）。点線のブロック４１．６は、カウンタを所讐の長さに伸ばすため、必要な 回数複写され挿入できる反復＋】Ｊ能なライブラリ要素を構成する。

第４図のリップル・グレー・アップ−ダウン・モード制御カウンタは、第１図の カウンタと基本動作が類似する。３つの負のタイプのトリガーされるＪ−にフリ ップフロップ４００．４旧、４０２が、その２進カウンタ段を形成する。Ｕ　Ｐ 　／　Ｄ　ＯＷ　Ｎ　入力４ＩＯがローの時このカウンタはアップカウント・モ ードで作動するが、これは排他的０［くゲート４０３、情）４が、立ち上がりエ ツジが立ち上がりエツジのように、従ってグレー・カウンタ段に対するクロック ・パルスとして見え続けるが、カウンタ段のＱ出力の立ち下がりエツジが立ちＦ がりエツジのように、従って次の２進カウンタ段にχ・１するクロック・パルス として見え続けるように、これらゲートに送られるカウンタ段のＱ出力に対して 非反転モードで作動する故である。

ＵＰ／ＤＯＷＮ人力４１０がハイの状態の時このカウンタはダウン・カウント・ モードで作動するが、これは、排他的ＯＲゲート４０３．４０４がＱ出力に対す る反転モードで作動することにより、前に立ち上がり立ち下がるエツジを反転さ せてそれぞれ立ち上がりおよび立ち下がりエツジにさせる故である。これは、カ ウンタを逆に作動させる。内部の谷クロック線、即ち排他的ＯＲゲート４０３． ４０４の出力は、反転される間、これがトリガーする２つのフリップフロップの １つに対してクロック・エツジのように見えなければならない故に、これら出力 がその極性を反転させる動作にある間トリガー動作を禁止することが必要である 。これは、２進カウンタ段のＪおよびに入力を、５４ＬＳ７３フリツプフロツプ がトグル動作しない条件である論理値「０」プフロップがトグル動作することを 阻止する状態である論理値「１」の状態にするためインバータ４１２を介して作 動する間、２つのグレー・カウンタ段のＪ入力を論理Ｖ１ｒＯＪの状態にす図に おいて行うのと同じ機能を行う。

アップ−ダウン・モードの制御されるグレー・カウンタは、カウント方向がプロ グラム可能である。一方がリップル２進カウンタに基くものであり他方が並列２ 進カウンタに基（ものであるこれらデバイスの２つが、カウント方向がアップ− ダウン・モード制御入力により制御されるカウンタを示す既に記述した第４図お よび第５図にそれぞれ示されている。

カウントの瞬時の方向が、第８図の記述により説明されるように、一方が「正の 」カウントに対し、他方が「負の」カウントに対する２つのカウント入力リード により決定・れるデバイスを構成することもまた可能である。

第４図および第５図の構成においては、カウントの方向が変化しつつある動作に ある間、グレー・カウンタと２進カウンタの双方のカウント機能を禁止する必要 があることを留意すべきである。このことは、切換えられる方向に応じて、２進 カウンタのある出力がその関連するグレー・カウンタおよび（または）２進カウ ンタ段にとって適法なトリガーのように見える故に必要である。

第５図は、１６ビフトの並列アンブーダウン・２進カウンタに基＜１６ビツトア ツプーダウン・グレー・カウンタを示している。

図示した構成においては、２進カウンタ段は、要素５０１により典型化される４ つの汎用タイプのＴＴ［，５４Ｌ　Ｓ　１６９　Ａである同期４ビツトアツプ／ ダウン・カウンタからなっている。グレー・カウンタは、要素５０３により典型 化される汎用タイプのＴ　Ｔ　Ｌ５４ＬＳ１０９＾の２連Ｊ−ｎＫ正エツジ・ト リガー型フリンプフロップの１５の半分に、２進カウンタの最上位段のＱ出力を 加えたものからなっている。要素５０２により典型化される汎用タイプＴ　Ｔ　 Ｌ　５４ＬＳ２６６の排他的ＮＯＲゲートを用いて、これも２進カウンタ段のカ ウント方向を制御するＵ　Ｐ　／　ｎ　Ｄ　Ｎ入力５０６に応答してグレー・カ ウンタに対するトリガー・パルスの極性を反転させる。ＩＮＩＩＩＩ３１Ｔ人力 ５０９は、カウント方向が変化する間カウンタに変化が生しることを阻止するた め使用される。要素４（）４により典型化される汎用タイプＴ　Ｔ　Ｌ　５４１ ．Ｓ８６の排他的ＯＲゲートは、ＩＮＩＩＩ［１１Ｔ人力５０９と関連して使用 され、カウント方向が変化する間グレー・カウンタ段を安定化させる。汎用タイ プＴ　Ｔ　＋、５４ＬＳ３２の正のＯＲゲートは、２進カウンタのより、Ｌ位段 に対するＩＮＨＩＢＩＴ機能および通常のカウント機能を組合わせる。

Ｇ　Ｒ，ＯＵ　Ｎ　Ｉ）入力５１１は、２進カウンタの並列入力に対して与えら れ、これもグレー・カウンタ段をリセットするｎ　ＲＥ　Ｓ　Ｅ　Ｔ人力５０７ に応答して、このカウンタをゼロにプリセットする。→−Ｖｃｃ入力５１０が、 使用されない入力をハイの論理値「１」の状態に維持するように与えられる。

ＣＬ　ＯＣＫ入力５０８がカウントを生じさせる。挿入ｉｑ能なライブラリ要素 ５１２は、カウンタの長さを増すため使用することができる。

第５図の回路は、アップ／ダウン・モード制御デバイスである。この並列２進カ ウンタ段５０１（およびその右側に示される３つの類似の部分）は、ＩＮＨＩＢ ＩＴ線５０６およびＯＲゲート５０５の付設を除いて、第３図のものと同じよう に作動する。第５図のＩ　Ｎ　＋−１１Ｂ　Ｉ　Ｔ線５０６は、第４図のＩＮＨ 入力４１１と同じ機能を行う。Ｉ　Ｎ　ＨＩ　Ｂ　Ｉ　Ｔ入力がハイになる時、 これは２進カウンタ５０１の第１の４半部段のカウント機能を直接消勢する。同 時に、これはＯＲゲート５０５の出力をハイにさせ、これが更に２進カウンタの 残る段のカウント機能を消勢する。これはまた、フリップフロップ５０３のデー タ・フィードバンク経路における排他的ＯＲゲート５０４、および関連するフリ ップフロ；ｌブに対する類似の機能を行う他の全ての排他的ＯＲゲートを反転モ ードで作動させる。

カウントが２進カウンタにおいて禁止されると、カウント方向は、Ｕ　Ｐ　／　 ｎ　Ｄ　Ｎ入力５０６の方向を反転することにより、カウントを逆にすることな く変更することができる。カウントの方向が変更されると、排他的Ｎ　ＯＲゲー ト５０２の全て、およびこのゲート５０２の右側の番号を付さない曲の排他的Ｏ Ｒゲートが、グレー・カウンタ段に対するトリガー人力の方向を反転する。平均 Ｌ７て半分であるこれらの変更されたトリガー人力のあるものが、論理値「０」 を論理値「１」へ変更し、従って適法なトリが一人力であるように見える。

しかし、この時、Ｉ　Ｎ　ＨＩ　１３１　Ｔ入力５０９により反転モードで作動 させられた排他的ＯＲゲート５０４は更に、トリガーされるグレー・カウンタの これらのフリップフロップを、既（こそうである状態ヘトリガーさせることによ りグレー・カウンタに変化が生じることを阻止する。＋Ｖｃｃ入力５１０は、グ レー・カウンタのフリップフロップの使用されない入力にクリア論理値「１」を 維持するため設けられる。ＧＲＯＵＮＤ入力５１１は、ｎＲＥＳＥＴ線５０７が ローになる時、２進カウンタに対する入力により要求される論理値「０」レベル を与えてこれをゼロ・カウントにセット１２．２進カウンタを（本例の場合、ゼ ロのカウントに）ロードして、グレー・カウンタを（これまた、ゼロのカウント に）リセットする。ＣＬ　ＯＣＫ線５０８は、本システムをその時指定されるど んな方向にもカウントさせる。

第６図においては、プリセット可能なアップ−ダウン・リップル・グレー・カウ ンタが示される。このカウンタは、グレー・カウンタ段を制ＤＩ！するリップル ２進カウンタからなっている。このリフプル２進カウンタは、汎用タイプＴＴＩ 、５４ＬＳ１１２＾である、要素６０１を典型とする［〕１シＣ３ＥＴおよびＣ ＬＥＡＲを持つ負エツジでトリガーされる２連Ｊ−にフリップフロップと、汎用 タイプＴＴＬ５４ＬＳＯＯの８つのＮＡＮＤゲートど、要素６０２．６０３を典 型とする２人力の正のＮＡＮＤゲートと、要素６０８を典型とする３つの汎用タ イプＴＴＬ５／１Ｌｓ８６である２人力排他的ＯＲゲートとの４つの半部からな る。グレー・カウンタは、各々がＰＲＥＳＥＴおよびＣＬＥＡＲを持つ要素６０ ４を典型とする汎用タイプＴＴＬ５１１ＬＳ１０９である正のエツジでトリガー される２連Ｊ−にフリップフロップと、要素６０２．６０３と同じ２つのＮΔＮ Ｄゲート６０６．６０７と、１つの汎用タイプＴ　ＴＬ　５４１．５２６６であ る２人力の排他的ＮＯＲゲート６０５と、２進カウンタの最上段のＱ出力６１６ とからなる。リードＢ　Ｏ、，６０９、Ｉ３　Ｒ、，６１１、Ｂ　（Ｎ−１）　 ＋、６１．３およびＢ　Ｎ　、　、６１５が、カウンタ段をプリセットするため の入力データを供給する。ＳＥＴ／５ＹＮＣ）１６２１人力が、カウンタのプリ セットのため供給される。ｎＵＰ／ＤＮ６１．８人力が、カウントの方向を制御 する。カウントの方向が変化している間は、ｎ　１ＮＩＩＩＢＩＴ６１９人力お よび汎用タイプＴ　Ｔ　Ｌ　５４ＬＳＯ４であるインバータ６２０がこのカウン タを安定化する。ＣＬＯＣＫ入力６２２は、カウンタをカウントさせる。ライブ ラリ要素６１７は、点線ブロックの要素からなるように示される。

第７図は、第５図のカウンタを並列アップ−ダウン・グレー・カウンタからプリ セット可能な並列アップ−ダウン・グレー・カウンタへ変化させるに必要な変更 を示している。必要な改変は、第５図の第１の４ピントに与えられる状態で示し た。

第５図の残部に対するこのような改変の拡張については、当業者には容易に理解 されよう。グレー・カウンタ段に対するｎ　Ｒ，Ｅ　Ｓ　Ｅ　Ｔ入力（第５図の 項目５０７）の諸機能および十Ｖｃ　ｃ入力（第５図の項目５１０）は、グレー ・カウンタの各ビットに対する同期／セット・ネットワークにより置換されてい る。このネットワークは、最下位ビットに対しては、形態ならびに機能において 全て第６図の排他的ＯＲゲート６０５、ＮＡＮＤゲート６０６およびＮＡＮＤゲ ート６０７とそれぞれ同じである排他的ＯＲゲート７００．ＮＡＮＤゲート７０ １、ＮＡＮＤゲート７０２からなっている。同じ変更が、第７図の他のビット・ スライスの各々に対してなされた。形態および機能が第６図のインバータ６２０ と同じであるインバータ７０３もまた付加された。

第５図の＋Ｖｃｃ入力５１０はもはや不要である。池の変更は必要でない。

最後に、第８図は、一方が正の方向のカウント８７８、一方が負の方向のカウン ト８７９に対する２つの入力線を使用する並列アップ−ダウン・グレー・カウン タである。このデバイスの２進カウンタ段は、図示した構成においては汎用タイ プＴＴ［，５，１Ｌｓ７３である、フリップフロップＦＦＢＯ８０１、ＦＦＢ１ ８０２、ＦＦＢ２８０３、ＦＦ［３３８０４、ＦＦＢ４８０５、ＦＦＢ５８０６ からなる。以下本文に述べる如く、２進カウンタ段のカウント機能を制御する式 （３）および（４）の要件を満たす論理ネットワークは、２人力ＯＲゲート８２ ０．２人力ＮＡＮＤゲート８２１．８２２．８２３．８１．６．８２９．８３２ ．８７４．８７５および８３５、および３人力ＮＡＮＤゲート８１４．８２５． ８２７．８２８．８６６．８６７．８３０、８３１８３３および８３４からなる 。グレー・カウンタ段は、汎用タイプＴＴＩ、５４　Ｌ　Ｓ　７３フリツプフロ ・ツブのＦＦＧＯ８１０、ＦＦＧ１８１１、ＦＦＧ２　８１２、ＦＦＧ３　８１ ３およびＦＦＧ４８１４からなる。式（５）乃至（１１）の要件を満たし、グレ ー・カウンタ段のトグル動作を制御するものを含む論理ネットワークは、２人力 ＮＡＮＤゲート８４０．８４１．８４２．８４５．８４８．８５１および８５４ ．３人力のＮ　Ａ　Ｎ　Ｄゲート８４３．８４４．８４９および８５０、および ４人力Ｎ、ＡＮＤゲート８４６．８４７．８５２および８５３からなる。Ｕ入力 ８７８は、カウンタをアップカウントさせる。Ｄ入力８７９は、カウンタをダウ ンカウントさせる。ｎＲＥＳＥＴ入力８８０は、本デバイスを初期化する。

＋Ｖｃｃ入力８８１は、カウントが連続的に可能になるように両組のカウント段 のＪおよびに入力の全てに与えられる。

グレー・カウンタの出力はＧ０８８２、Ｇ１８８３、Ｇ２８８４、Ｇ３　８８５ 、Ｇ４　８８６であり、２進カウンタの最−Ｌ段のＱ出力であるＧ５／Ｂ５であ る。第８図のカウンタは、第６図のゲート６０２．６０３．６０５．６０６およ び６０７を典型とし、ＳＥＴ／Ｓ　Ｙ　Ｎ　ＣＩ（入力を含むネットワークを付 設することにより、カウントのプリセットが可能なカウンタにすることができる ことを知るべきである。

本節における下記のプール論理式は、第８図の２入力グレー・アップ−ダウン・ カウンタの作動を、カウント機能のみに関して定義する。システムのリセットの 如き他の機能は比較的簡単であり、当業者によれば第８図を見れば容易に理解さ れよう。これらの式において使用される用語は下記の如く定義される。即ち、 Ｂｎ：　２進カウンタのｎ番目の段のＱ出力ｎＢｎ　（Ｂｎ　Ｎ０Ｔ）：２進カ ウンタのｎ番目の段のｎＱ小出 力＝　ダウンカウント・パルス入力を示すｆ　（Ｔ）　：　フリップフロップの 名称前に使用され、フリップフロップをトリガーするための要件として下記の式 を定義する。第８図の構成においては、全てのトリガー動作は関連するＵ（アッ プカウント）またはＤ（ダウンカウント）パルス入力の立ち下がり（立ぢ上がり ）エツジと同時に起生ずる。

ＦＢ；　速い借り（即ち、先借り）。２進カウンタの最下段からの借り信号の順 次の伝搬をバイパスすることにより、速い２進ダウンカウントを可能にする。

ＦＣ：　速い桁上がり（即ち、先桁上がり）。２進カウンタの最下段からの桁− にかり信号の順次の伝搬をバイパスすることにより速い２進アツプカウントを可 能にする。

ＦＦＢｎ　：　２進カウンタのｎ段目である７リソプフロツプ。

ＦＦＧｎ　：グレー・カウンタのｎ段目であるフリップフロップ。

Ｇｎ：　ｎ番目のグレー・カウンタ段のＱ出力ｎＧｎ　（Ｇｎ　Ｎ０Ｔ）：　ｎ 番目のグレー・カウンタ段のｎＱ小出 力：（１）　信号の前に用いられ、指名した信号の重複を示す。

（２）信号の後に用いられ、汎用名の信号のｎ番目の発生を指す。（即ち、Ｇ３ は４番目のグレー・カウンタ段の出力を示し、段はＯから上に増える。）ＳＢｎ 　：　遅い借、す。２進カウンタの最上段からの借り信号の順次の伝搬を可能に することにより、このタイプの伝搬時間が存在する場合に、ゲート領域をセーブ する。下位のｒｎＪは、ＳＢ信号の特定レベルに含まれる２進カウンタの最上位 を表わす。

ＳＣｎ　：　遅い桁上がり。２進カウンタの最上段からの桁上がり信号の順次の 伝搬を許容することにより、このタイプの伝搬が存在する場合に、ゲート領域を セーブする。下位のｒｎＪは、ＳＣ信号の特定レベルに含まれる２進カウンタの 最−ヒ位を表わす。

Ｕ：　アップカウント・パルス入力を示す。

＊：　論理積関数に対するプール記号。

＋：　論理和機能に対するプール記号。

作動あ論理式は下記の如くである。即ち、（１）Ｆ’Ｂ＝　（ｎＢｏ）＊　（ｎ Ｂ１）＊　（ｎＢ２）（２）ＦＣ＝　（ＢＯ）＊　（Ｂｌ）＊　（Ｂ２）（３） 　ｆ（Ｔ）ＢＯ＝　（Ｄ）＋　（Ｕ）（４）　ｆ（Ｔ）Ｂｎ＝（Ｕ）＊（ＢＯ） ＊（旧）＊　−−−＊　（Ｂｎ−１）＋　（Ｄ）＊　（ｎＢＯ）＊　（ｎＢｌ） ＊−−４（ｎＢｎ＝１）（５）ｆ（Ｔ）ＧＯ＝　（Ｕ）＊　（ｎＢｏ）＋　（Ｄ ）＊　（ＢＯ）（６）　ｆ　（”「）Ｇ　ｉ　＝　（Ｕ）＊　（ＢＯ）＊　（ｎ 旧）　＋　（Ｄ）　＊　（ｎｅｏ）　＊　（Ｂｌ）（７）ｆ（Ｔ）Ｇ２＝（Ｕ） ＊（ＢＯ）＊（旧）　＊　（ｎＢ２）＋　（Ｄ）　＊　（ｎＢＯ）　＊　（ｎＢ １）　＊　（Ｂ２）（８）　ｆ（Ｔ）Ｇ３＝（Ｕ）＊（ＢＯ）＊（Ｂｌ）＊（Ｂ ２）＊（ｎＢ３）＋　（Ｄ）　＊　（ｎＢＯ）　＊　（ｎＢ１）　＊　（ｎＢ２ ）　＊　（８３）＝　（Ｕ）　＊　（ＦＣ）　＊　（ＳＯ２）　＋　（Ｄ）　＊ 　（ＦＢ）＊　（ＳＣ３）（９）　ｆ　（Ｔ）Ｇ　４　＝（Ｕ）＊（ＦＣ）＊（ ＳＣ３）＊（ｎＢ４）＋（Ｄ）　＊　（ＦＢ）　＊　（ＳＯ２）　＊　（Ｂ４） （１０）　ｆ　（Ｔ　）Ｇ　ｎ　＝　（Ｕ）＊　（ＦＣ）＊　（ＳＣｎ−１）＊ 　（ｎｕｎ）→−（Ｄ）　＊　（ＦＢ）　＊　（ＳＢｎ−１）　＊　（Ｂｎ）（ １１）　ｆ　（Ｔ）Ｇ　ｎ　＝Ｕ＊（ＢＯ）木（Ｂｌ）本−−−＊（Ｂｎ−１） ＊（ｎＢｎ）＋（Ｄ）本（ｎＢＯ）本（ｎＢ１）本・・・ネ（ｎＢｎ−１）本（ Ｂｎ）（１２）ＳＣ３＝Ｂ３ （１３）ＳＢ４＝　（ＳＯ２）＊　（ｎＢ４）（１４）　Ｓ　Ｂ　ｎ　＝　（Ｓ 　Ｂｎ−１）　＊　（ｎ　Ｂ　ｎ）（註）（ＳＢｎ）は、（ｎ＝３の場合）第８ 図に示されるものよりも長いカウンタにおいて使用される。

（１５）ＳＣ３＝Ｂ３ （１６）ＳＣ４＝　（ＳＣ３）＊　（Ｂ４）（１７）ＳＣｎ＝　（ＳＣｎ−１） ＊　（Ｂｎ）（註）（ＳＣｎ）は、（ｎ＝３の場合）第８図に示されたものより も長いカウンタにおいて使用される。

（１８）ＲＥＳＥＴ＝ＲＥＳＥＴ　（両方の力＋７７タの全テノ段）本発明の特 定の実施態様について例示した。しかし、本発明が実現できる数多くの方法があ る。例えば、回路は、個別のデバイスを用いて、あるいはどんな１ノベルの集積 回路においても実現することが可能である。更に、第１図および第３図乃至第８ 図の実施態様に関して述べたＬ　Ｓ　Ｔ　Ｔ　Ｌに加えて、ＲＴＬ。

１）Ｔ’Ｌ、ＰＭＯ３，ＮＭＯ３，ＣＭＯ８，ｌ　Ｉ　ＬＳＥＣＬ等の如きどん な集積回路でも使用できる。更にまた、これらの技術の混成を用いることができ る。例示したちの以外のタイプの回路素子を使用することができる。例えば、グ レー・カウンタの出力段の基本的要件は、これらがトグル動作が可能なデバイス であることである。このため、池のタイプのフリップフロップをこれらの実現の ため利用することもできる。最後に、例示として、本発明は、並列あるいは同期 カウンタまたはＦＩＧ、７ 補正書の翻訳文提出書 （特許法第１８４条の７第１項） 平成　２年１１月−７日 １、特許出願の表示 ＰＣＴ／ＵＳ８９１０１９０５ ２、発明の名称 無フィードバック・グレー・カウンタ ３、特許出願人 住　所　アメリカ合衆国ニューシャーシー州０７４７４．　ウニイン。

トトワ・ロード　１６４ 名　称　プリーシー・エレクトロニック・システムズ・住　所　東京都千代田区 大手町二丁目２番１号新大手町ビル　２０６区 ５、補正書の提出日 平成　１年１０月２６日 （請求項１〜１５を請求項１〜１１に置き換える）請求の範囲 ■、カウントされるクロック・パルスを受取るための入力と、Ｎ（Ｎ：１より大 きな整数）ビットの２進コードを形成するＮ個の出力を有す、るＮ段のグレー・ コード・カウンタと、各々が論理値「１」と論理値「０」の状態間にトグル動作 が可能な（Ｎ−１）ｌｌｉｉｌの２進記憶素子であって、各素子が１つのトグル 入力を持ち、前記トグル入力における信号に応答して前記論理状態間でトグル動 作し、前記（Ｎ−１）個の記憶素子のトグル入力が、前記２進カウンタの最初の （Ｎ−１）段の各出力と接続され、前記（Ｎ−１）個の記憶素子の出力が最初の （Ｎ−１）個のグレー・コード・カウンタ出力を形成し、前記２進カウンタの最 上位出力が前記グレー・コード・カウンタの最上位出力を与える２進記憶素子と 、前記２進カウンタを、クロック・パルスに応答し、てそのカウントを選択的に 増分あるいは減分するように制御するカウント方向制御手段と、 前記カウント方向制御手段がカウント方向を変更するプロセスにある間、該カウ ント方向制御手段と共働して、前記２進カウンタ段および前記記憶素子が状態を 変化することを禁止する禁止手段と を設けてなることを特徴とするカウンタ。

２．０と２”−１との間の任意の値を取り得る初期カウントの２進信号表示を生 じる手段と、 前記２進カウンタに対して前記２進信号表示をロードする手段と、 前記２進信号表示を前記２進カウンタの出力から前記（Ｎ−１）個の２進コード 記憶素子へ進める手段とを更に設けることを特徴とする請求項１記載のカウンタ 。

３、前記２進カウンタが、より下位のデバイスの出力が次の上位のデバイスをト グル動作させることによりリップル・カウンタを形成するように接続されたトグ ル動作可能な素子からなり、前記グレー・コード・カウンタのより下位の（Ｎ− １）段が、各々２個のトグル動作可能な素子を含むライブラリ要素からなり、１ つのこのような要素は前記２進カウンタの段を含み、池の要素が前記記憶素子の １つを含むことを特徴とする請求項１記載のカウンタ。

４、前記トグル動作可能な素子がＩ〕タイプ・フリップフロップであり、各Ｄタ イプ・フリップ７０ツブはクロック入力と、データ入力と、相補的出力とを有１ −１該出力の１つが該データ入力と接続され、前記Ｄタイプ・フリップフロップ の１つの対応する出力と接続された前記記憶素子のＤタイプ・フリップフロップ のクロック入力は１段の前記２進カウンタの段を含むことを特徴とする請求項３ 記載のカウンタ。

５．１つの２進カウンタ段と１つの記憶素子が一緒に２連のＤタイプ・フリップ フロップの集積回路に内蔵され、これにより１段のライブラリ要素を形成するこ とを特徴とする請求項４記載のカウンタ。

６、前記２進カウンタが、各々力月】段を有するＭ個のカウント・デバイスを含 み（但し、ＮはＭＸＰに等しい）、前記カウンタは各々が１つのカウント・デバ イスを含み、かつグレー・コード出力を与えるＰ個のトグル動作可能なデバイス を含むライブラリ要素からなることを特徴とする請求項１記載のカウンタ。

７、各カウント・デバイスが多ビット・カウント回路を含み、前記トグル動作可 能なデバイスがＤタイプ・フリップ７０ツブであり、これにより各ライブラリ要 素が１つの多ビット・カウンタと１ビツト当たり１つのＩ）タイプ・フリツブフ ロソブを含むことを特徴とする請求項６記載のカウンタ。

８、前記多段カウント・デバイスが同期カウンタを含むことを特徴とする請求項 ７記載のカウンタ。

９、前記カウンタがアップカウンタであり、前記記憶素子は、対応する２進カウ ンタ段の出力が「０」から「１」へ変化する時トグル動作させられるよう接続さ れることを特徴とする請求項１記載のカウンタ。

１０、前記カウンタがダウンカウンタであり、前記記憶素子は、対応する２進カ ウンタ段が「１」から「０」へ変化する時トグル動作するように接続されること を特徴とする請求項１記載のカウンタ。

１１、カウントされるクロック・パルスを受取るための入力と、Ｎビットの２進 コードを形成するＮ個の出力を有するＮ段の２進カウンタ（Ｎは１より大きな整 数）と、各々が論理値「１」と論理値ｒＯＪの状態間にトグル動作が可能な（Ｎ −１）個の２進記憶素子であって、各素子が１つのトグル入力を持ち、前記トグ ル入力にお＋ｊる信号に応答して前記論理状態間でトグル動作し、前記（Ｎ−１ ）個の記憶素子のトグル入力が、前記２進カウンタの最初の（Ｎ−１，）段の各 出力と接続され、前記（Ｎ−１）個の記１０素子の出力が最初の（Ｎ−１）個の グレー・コード・カウンタ出力を形成し、前記２進カウンタの最−Ｌ位出力が前 記グレー・コード・カウンタの最上位出力を与える２進記憶素子と、第１および 第２の入力線と、 該第１の入力線におけるパルスに応答して、前記２進カウンタおよび前記記憶手 段グレー・コード・カウンタをしてそれらのカウントを第１の方向に変化させる 手段と、前記第２の入力線におけるパルスに応答して、前記２進カウンタおよび 前記グレー・コード・カウンタをしてそれらのカウントを第２の方向に変化させ る手段とを設けてなることを特徴とするカウンタ。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成　２年１１月１？日 １、特許出願の表示 ＰＣＴ／ＵＳ８９１０１９０５− ２、発明の名称 フィードバック／フィードフォワード・ネットワークを持たない高速ライブラリ 要素グレー・コード・ジェネレータ３、特許出願人 住　所　アメリカ合衆国ニューシャーシー州０７４７４．　ウニイン。

トトワ・ロード　１６４　／ 名　称　ブリーシー・エレクトロニック・システムズ・コーポレーション ４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 ５、補正書の提出日 （全文補正） 明　細　書 フィードバック／フィードフォワード・ネットワークを持たない高速ライブラリ 要素グレー・コード・ジェネレータ（背景技術） 本発明は、ディジタル・カウンタに関し、特に改善された高速グレー・コード・ ジェネレータに関する。

電子計算機技術においては、２進コードに加えて独々のコードが使用される。１ つのこのようなコードは、グレー・コードとして知られるものである。このグレ ー・コードを使用する際、このコードにおけるディジタル・カウントを行わねば ならない場合がある。歴史的には、グレー・コード・カウンタは２つの問題から 免れなかった。これらカウンタは、限定された作動周波数を持ち、論理的に複雑 でありかつ理解が困難である。これら問題の第１のものは、従来技術における現 在あるグレー・カウンタが、適正にカウントを進めるためにそれほど重要でない 段階からより重要な段階へのフィードフォワード・ネットワークと結合された、 より重要な段階からそれほど重要でない段階へのフィードバック・ネットワーク を含むことの要求である。

第２の問題は、各段毎に一義的でありかつ段数が増加するに伴い逓増的に大きく なる、各段における論理ゲート形態を持つことである。このことは、ロジックの 理解の難しさと障害探求における難しさを招来する。

最近、市場には本発明にとって従来技術と見做し得ない２つの回路が導入されて いる。これらは、一方はグレー・コード・カウンタとして知られる、ライブラリ 素子即ち／−′− モジュラス５カウンタであるＰｌｅｓｓｅｙ　Ｓｅｍｌｃｏｎｄｕｃｔｏｒｓ社 製造のＰｌｅｓｓｅｙ部品番号５Ｐ５２０Ｂであり、１つはこれもライブラリ素 子カウンタと見做すことができる、モジュロ２５６グレー・カウンタとして知ら れる、ｒ　１９８４年ＣＭＯＳマクロセル・マニユアル」の１８乃至４７ページ のＬＳＩ　Ｌｏｇｉｃ社製造の膜製造号Ｃ８６である素子である。しかし、これ らは依然として第１の問題を免れず、その結果カウンタにおけるビット数が増加 すると、その作動周波数が減少するという短所を共有するものである。

例えＰｌｅｓｓｅｙあるいはＬＳＩ　Ｌｏｇｉｃ社の半導体素子を用いる多段カ ウンタにおいても、厳しい周波数制限が存在する。集積回路の個別の構成要素即 ちゲートおよびフリップフロップが用いられてカウンタを構成する池のタイプの 従来技術のグレー・カウンタにおいては、段数が増加するに伴い、各段が他の各 段と異なりかつ各段に一義的なロジックがサイズおよび複雑さにおいて増大する 。

結果として、古い方法の全てが、カウント段数が増加するに伴い、略々線形で増 加する連続カウント間の遅れが必要な比較的低い作動周波数を有する。このよう な増加および遅れの線形度は、フィードバックおよびフィードフォワード制御ロ ジック・ネットワークの正確な実現に依存している。

更に、ＰｌｅｓｓｅｙあるいはＬＳＩ　Ｌｏｇｉｃ社の集積回路を使用しない多 段デバイスにおいては、構成カウントおよび論理的複雑性の増加は、理解ならび にサービスが更に困難であるより大きく複雑な設計をもたらす。

これらの問題に鑑みて、本発明の目的は、より重要な段からそれほど重要でない 段に対するフィードバック・ネットワークを必要とせず、またそれほど重要でな い段からより重要な段へのフィードフォワード・ネットワークを必要としないグ レー・コード・ジェネレータの提供にある。

本発明の目的は更に、真の段毎のライブラリ要素設計、即ち最上段を除いて全て の段が同じである設計の提供にある。

作動周波数が段数により影響を受けない設計の提供が別の目的である。

（発明の概要） 本発明によれば、これまで未利用の通常の２進コードとグレー・コード間の関係 を利することにより、グレー・コード・ジェネレータが実現される。この関係と は、アップカウントの場合に、２進コードの任意のビットの論理値「０」の状態 から論理値「１」の状態への遷移は、グレー・コードの対応するビットがトグル 動作する信号であるということである。即ち、もし特定のグレー・コードのビッ ト位置が論理値「０」であったとすると、これは論理値「１」へ変化し、またも し論理値「１」であったとすれば、これは論理値「０」へ変化しなければならな い。ダウンカウントの場合は、反対の作動ロジックが行われる。即ち、任意の２ 進コード段の論理値「１」から論理値「０」への変化が、グレー・コードの対応 するビットをトグル動作させる信号である。更にまた、２進コードとグレー・コ ードとの長さが等しいカウンタにおいては、最上位ビットが同じである。

このように、グレー・コードの実現に際して、本発明は、２進コードをグレー・ コード・ジェネレータの対応するビットに対する信号のトグル制御のための制御 要素として利用する。

実施例においては、グレー・コード・ジェネレータ６は、ジェネレータの最後の 段を除いて各段に１つずつ一連のＤタイプの７リツプフロツプにより構成され、 この最後の段の出力は２進カウンタの最後の段から直接得られる。これが意味す ることは、ジェネレータの各段が２進カウンタの１段に、トグル動作が可能な１ つの記憶素子、例えばＤタイプのフリップフロップを加えたものからなることで ある。このため、このジェネレータは、「ライブラリＪ要素からなる。本発明の 一実施例においては、これらのライブラリ要素の各々は、双対のＤタイプのフリ ップフロップ集積回路を含む。２進カウンタの最終段は、このような集積回路の 半分を使用する。明らかなように、このジエネに一夕の長さは、単により多くの ライブラリ要素を加えることにより増すことができる。

１６ビツト・ジェネレータの構成において示される本発明の第２の実施態様にお いては、４ビツトの２進カウンタ・チップを用いて、必要な１６ビツトの２進カ ウンタを形成する。これらは、これもまた２連のＤタイプ・フリップフロップ集 積回路でよいＤタイプ・フリップフロップに対してトグル入力を提供する。この 場合、各ライブラリ要素は、１つの４ビツト２進カウンタと、２つのＤタイプ・ フリ・ツブフロ・ツブ・チ、ツブを含む。

Ｄタイプ・フリップフロップからなる２進カウンタを使用する実施例は、リップ ル・カウンタである２進カウンタを有する。４ビツトの２進カウンタ・チップを 使用する他の実施例は同期カウンタを用い、このため同期２進カウンタである。

更なる実施態様は、入力の反転を介しあるいは負のカウントおよび正のカウント の両入力回線を含むことにより構成される１つ以上の予め設定可能なアップ／ダ ウン・ジェネレータの構成を示している。

如何なる場合も、本発明は、同じゲート技術、例えばＤＴＬ。

ＴＴＬおよび０ＭＯ３等を用いる従前のデバイスの周波数の何倍もで作動するこ とができるが、これは双方がグレー・カウンタの構成に対する従前のあらゆる試 みにおいて必要とされるフィードバックあるいはフィードフォワード回路のいず れをも必要としない故である。

作動周波数は、ジェネレータのビット数即ち長さには依存しない。全てめ従前の 構成においては、伝播遅れの増分が別のカウント段毎に導入され、その結果段数 に正比例する遅れがカウント間に生じることになる。その結果化じる比例定数を 正確に特徴付けることは難しく、これは特定の構成の正確な形態において用いら れる正確な技術に大きく依存しているためである。しかし、本発明と従来技術間 の大まかな速度比較を評価すれば、カウント段数と略々等しくなろう。換言すれ ば、本発明により構成された１６ビツト・ジェネレータは、従来技術の方法を用 いて実現された同様な大きさのカウンタのカウント周波数の約１６倍で作動する ことができよう。

本発明は、このようなフィードバックおよびフィードフォワード回路がなくなる 故に、従来技術のカウンタにより可能であるよりも少ないゲート数により構成す ることができ、従って電力使用Ｊ■が少なくなる。これは、より速く大きな電力 を消費する従来技術の回路と同じ作動周波数を達成するためには、速度が遅く、 消費電力の小さな回路が使用できる故である。

本発明の回路の非常に規則的であることと簡素性、およびそれらの相互の関連性 が、理解ならびに障害追跡を容易にしている。本発明はリンプル・カウンタとし て構成することができるため、カウンタにえ１するゲートの実質的な節減を結果 としてもたらし得る。本発明は、ビット・スライス的な拡張が可能であり、かつ 本発明をＬＳＩ設計にもちいる時、時間および誤りの節減手段としてｔ、Ｓ［マ クロに組み込むことができる。

（図面の簡単な説明） 第１図は、４ピントのリップル２進カウンタを用いる本発明の第１の実施例のロ ジック図、 第２図は、本発明の作動原理の理解に役立つタイミング図、 第３図は、１６ビツトの並列同期カウンタを用いるアップ／ダウン・カウントの ため予め設定可能な本発明の第２の実施例の第１図に類似するロジック図、 第４図は、本発明の原理により４１４成されたリップル可逆アップ−ダウン・グ レー・コー１゛・ジェネレータのロジック図、 第５図は、本発明の原理により構成された１６ビノトの同期可逆アップ−グラン ・グ１ノー・コード・ジェネレータのロジック図、 第６図は、本発明の原理により構成されたカウントを予め設定し得る可逆アップ −ダウン・グレー・コー、ド・ジェネレータのロジック図、 第７図は、本発明の原理により構成されたカウントを予めセットし得る並列アン ブーダウン・グレー・コード・ジェネレータの１つの共通ライブラリ要素のロジ ック図、第８図は、正および負のカラ〉′ト・パルス入力線を有する並列アップ −ダウン・グレー・コード・ジェネレータのロジック図である。

（詳細な説明） 第１図は、本発明の第１の実施例を示している。同図の下方部分には、４ビツト の２進カウンタを形成するよう接続された４つのＤタイプ・フリップフロップ１ １〜１４がある。各フリップフロップはＤ入力、クロック入力、Ｑ出力およびＱ 出力を仔する。各フリップフロップはまた、プリセット入力ＰＲおよびクリア入 力ＣＩ、Ｒをも有する。本文において用いる名称は、ｒＴＴＬ　Ｄａｔａ　Ｂｏ ｏｋ　ｆｏｒ　Ｄｅｓｉｇｎ　ＥｎｇｉｅｅｒｓＪ　（第２版、ＴｅｘａｓＩｎ ｓｔｒｕｍｅｎｔｓ社、版権１９８１年第３刷）の第５章に示される如くである 。

フリップフロップ１１〜１４の各々は、そのＱ出力がそのＤ入力に接続されてい る。プリセット入力は、ブルア・ツブ線１５と接続されて、フリップフロップが ノイズでブリセ・ントされることを阻止するために最大ノイズ・マージンを持つ クリーンな「論理値「１」」の状態を提供する。負のリセット線１７は、フリッ プフロップ・１１〜１４のクリア入力の各々と接続される。

クロック入力は、第１のフリップフロップ１１のクロック入力と接続された線１ ９上に与えられる。このフリップフロップ１１のブフロップ１４のクロック入力 と接続されている。以下において更に詳細に説明するように、これが２進カウン タを形成する。

フリップフロップ１１．１２．１３の各々と関連しているのは、それぞれ別のＤ タイプ・フリップフロップ２１．２２．２３である。このため、フリップフロッ プ１１と関連しているのはフリップフロップ２１であり、フリップフロップ１２ と関連するのはフリップフロップ２２、フリップフロップ１３と関連するのはフ リップフロツプ２３である。これらが、フリップフロップ２１〜２３のＱ出力に おける最初の３ビツトに対する、また最後の２進フリツプフロツプ、本例におい てはフリップフロップ１４のＱ出力における最上位ビットに対するグレー・コー ド出力段を形成し、グレー出力ＧＯ乃至Ｇ３として示される。フリップフロップ １１〜１４と同様に、フリップフロップ２１〜２３は、それらのクリア人力ＣＬ Ｒがリセット線１７と接続され、それらのプリセット入力ＰＲはプルアップ線１ ５と接続されている。また、フリップフロップ１１〜１４と同様に、これらはそ のＱ出力が逆にそのＤ入力に接続されている。各場合に、クロックあるいはトグ ル入力がその関連する２進カウンタ・フリップフロ・ツブのＱ出力と接続される 。このため、フリップフロ・ツブ２１は、フリップフロップ１１により、フリッ プフロップ２２はフリップフロップ１２により、またフリップフロップ２３はフ リップフロップ１３によりトグル作動させられる。

実施例においては、汎用Ｔ　Ｔ　Ｌ　５４ＬＳ１４Ａなるブリセントおよびクリ ア入力を持ら２連のＤタイプの正エツジ・トリガー・フリップフロップが使用さ れる。フリップフロップ１１および２１は、共に１つのチップを形成し、フリッ プフロップ１２および２２は別のチップを形成し１、フリップフロップＩ３およ び２３は第３のチップを形成する。フリップフロップ１４は、このようなチップ の半分からなる。フリップフロップ１２．２２は点線ブロック２５内に示され、 これらチップの１つを含み得るライブラリ要素を示している。別のチップ即ちラ イブラリ要素２５を加えることにより、カウンタは如何なる大きさにも増やすこ とができる。

第１図の回路は、Ｑ出力からの代わりに、対応する２進カウンタ段のＱ出力から グレー・コード・ジェネレータ段をトリガーすることにより、また各２進段をそ の前の２進段のＱ出力から各２進段をトリガーすることによりリップルダウンカ ウンタへ変えられる。２進カウンタの最コ一段のＱ出力は、グレー・コード・ジ ェネレータの最」二位ビットとして保持される。

他の作動の詳細については、アップカウンタと同じ動作となる。

第２図においては、本発明における原理について以下に更に詳細に説明する。

発明の概要項で簡単に説明するように、本発明の作動は、そのあらゆる形態にお いて、２進コードとグレー・コード間のこれまで未利用の関係に基くものである 。この関係は、アップカウントの場合には、第２図に示されるように、２進コー ドの任意のビットの「論理値０」の状態から「論理値１」の状態への遷移が、グ レー・コードの対応するビットがトグルする信号である、即ち、もしこれが「論 理値０」であれば、「論理値１」へ、またもし「論理値１」であれば、「論理値 Ｏ」へ変化すべきであるということである。

ダウンカウントの場合は、逆の作動口ジンクが行われる。

即ぢ、２進コード段の「論理値１」から「論理値Ｏ」への変化が、グレー・コー ドの対応するビットをトグルさせる信号である。両方の場合に、２進コードの最 上位ビットはグレー・コードの最上位ビットとして使用されるが、これは両方の コードにおける等しく６λ長さのカウンタにおいては、最上位ビットが同じであ る故である。両方の場合に、最」二位段以外の各２進カウンタ段は対応するグレ ー・コード・ジェネレータ段に対するトリガーとなる。

第２図のタイミング図に示されるように、最初に全ての段がリセットされる。こ の故に、各フリップフロップのＱ出力は論理値「１」となり、この論理値「１」 はＤ入力へフィードバックされる。第１のクロック・パルスの正のエツジがフリ ップフロップ１１をトグル動作させて、そのＤ入力における値をそのＱ出力に現 れさせる。Ｑ出力はゼロとなる。このため、クロック・パルスの次の正のエツジ と同時に、Ｄ入力にゼロかは論理値「０」から「１」になる。同様に、段１３． １４は前段からの遷移によりクロックされて、対応する出力線上にＢＯ〜Ｂ３と して示される波形が結果として生じる。フリ・ツブフロツブ１１のＱ出力が論理 値「０」から論理値「１」になると、これはフリップフロップ２１をクロックし てそのＱ出力を論理値「０」から論理値「１」にさせる。フリップフロップ１１ のＱ出力が正になる遷移状態を有する以後の時点毎に、フリップフロップ２１を トグルさせる。その結果は、Ｇｏの次に示される波形である。この波形は、波形 Ｂ１と同じ周波数を有するが、この波形から８０段の半サイクルだけオフセット される。

この半サイクルのオフセットは、クロック信号の全１サイクルと見做すのがより 妥当しよう。同様に、Ｂ１出力がフリップフロップ２２をトグルさせて、Ｇ１出 力を得、フリップフロップＩ３の出力はフリップフロップ２３をトグルして６２ 出力を得る。

Ｇ３出力は、第１図の実施例におけるＢ３出力と同じであるが、第２図に示され る如き拡張可能な環境においては、これは次のグレー・コードの７リツプフロツ プ（図示せず）のＱ出力となる。第２図から判るように、グレー・コード・カウ ントにおいては、ＢＯの遷移が存在する毎に遷移が存在する。しかし、この遷移 状態は２進コードを生じずに、グレー・コードを生じる結果となる。

第３図においては、リード１６ａＪ＝にアップカウンタあるいはダウンカウンタ として初期化され得る（が、一旦始動されるとそのカウント方向を切換えること はできない）１６ビ・シトの並列グレー・コード・ジェネレータが示される。両 者（第１図および第３図）は、単にグレー・コード・ジェネレータ内の適当な時 点に別の同じ段を挿入することにより、長さを所要の程度に増やすことができる 。

この場合、１６ビツトの同期２進カウンタは、４ビ・シトの同期２進カウンタ・ チップ２７〜３０を用いて構成される。これらは、非同期のクリアを持つＴ　Ｔ 　Ｌ５４ＬＳ１６１Ａなる同期４ビツト・カウンタでよい。再び、グレー・コー ドに対する出力は、プリセットおよびクリアを持つ２連のＤタイプの正エツジ・ トリガー・フリップフロップを用いて行われる。これらは、フリップフロップ３ １〜４５を含む。この場合、ライブラリ要素は１つの同期カウンタ・チップと、 例えば、点線ブロック４７内に示される如き２つの２連Ｄタイプ・フリップフロ ップ・チップからなる。再び、同期カウンタ２７〜３０に入力を与えるクリア線 、リセットのためのリセット線１７ａ１およびブリセントの如き使用されない、 線上に論理値「１」を維持するプルアップ線１５ａがある。最後のグループには 僅かに３つのＤタイプ・フリップフロップ４３〜４５があるが、これはグレー・ コード・ジェネレータの最終出力Ｇ１５が２進カウンタ段３０からの２進カウン ト出力である。作動は、この場合はグレー・コード・ジェネＬ／−ｐが同期グレ ー・コード・ジェネレータであるということ以外、上記の如きものである。

第３図においては、４つの４ビツト２進カウンタ段２７．２８．２９．３０が、 １６ビツトの２進カウンタを含む。２連のＤタイプ・フリップフロップ３１．３ ２乃至４３．４４を含み、これに双対のＤタイプ・フリップフロップ４５の使用 された半分を加えたものが、２進カウンタの最−Ｌ位出力ビットＧ１５と関連し て、１６ビツトのグレー・コード・ジェネレータを構成する。第３図においては 、最上段を除いて、２進カウンタの各段のＱ出力がトリガー人力として働いてグ レー・コード・ジェネレータの対応する段をトグルさせる。２進カウンタの最上 段のＱ出力は、グレー・コード・ジェネレータの最上位ビットとして直接使用さ れる。第３図においては、本発明は、ｎＲＥＳＥＴ線１７ａを線端７ａ（論理値 ｒ　ＯＪ　）　、Ｄ／　ｎ　Ｕ１６ａを「論理値「０」」にさせ、またクロック ・パルスを与えることにより、アップカウンタとして初期化される。その後、Ｃ ＬＯＣＫ人力１９ａがカウントを進めるよう働く。

第３図の回路は、アップカウンタあるいはダウンカウンタとして働く。もし、初 期化の時間中、Ｄ　／　ｎ　Ｕ人力１６ａがロー（論理値「０」）であれば、２ 進カウンタは「０」にセットされ、グレー・コード・ジェネレータはカウントア ツプする。

もしこの時Ｄ　／　ｎ　Ｕ人力１６ａがハイ（論理値「１」）ならば、２進カウ ンタは下記の値にセットされる。即ち、２　（Ｎ（）　１ 但し、Ｎは２進カウンタにおける段数であり、グレー・コード・ジェネレータが カウントダウンする。

グレー・コード・カウンタは、グレー・カウンタおよび２進カウンタの両段に対 するトリが−の制御された反転により、リップルならびに並列２進カウンタの両 方法に基いて構成することができる。反転は２つの方法のいずれか、即ち、グレ ー・カウンタ段に対するトリガー人力の反転により（これらグレー２進カウンタ 段出力と接続された状態を維持する間、制御された排他的ＯＲゲートまたは排他 的Ｎ　ＯＲゲートの使用により反転させることにより、あるいはまた一方が正の カウント方向をもつ入力バルス、他方が負のカウント方向を持つ入力バルスに対 する２つの入力線の使用により行うことがないが、これは平均的に、急に反転さ れるトリが一線の半分がそれらの関連するグレー・カウンタ段は、真正のトリガ ー造移状態に進むように見える故である。従って、グレー・カウンタ段のトリガ ー人力の状態における変化に応答するグレ一段のトリが−動作を禁じるか、ある いはグレー・カウンタ段をこの反転が行われる時の状態にトリガーさせることが 必要である。

また、カウント方向が反対になる時２進カウンタ段の状態における変化を禁じる ことも必要である（これは、文献と慣例の両方において既に充分に文書化されて おり、例えば、ｒＴＴＬｄａｔａ　ｂｏｏｋ　ｆｏｒ　ｄｅｓｉｇｎ　ｅｎｇｉ ｅｅｒｓＪ第２版（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ社、版権１９８］年） の７乃至２９６ページのｒＴＴＬ、ｇｅｎｅｒｉｃ　ｔｙｐｅ５４ＬＳ１９１． ５ＹＮＣＩＩＲＱＮＯＵＳ　ＵＰ／ＤＯＷＮ　Ｃ０ＵＮＴＥＲＷＩＴＩＩ　ＤＯ ｌｒＮ／ＵＰ　ＭＯＤＥＣＯＮＴＲＯＬＪを参照されたい。

第３図に示されるグレー・コード・ジェネレータは、カウントアツプあるいはカ ウントダウンするようにブリセントされなければならない。

本文の開示において述べられる如きアップ−ダウン・カウンタは、第３図のアン ブーダウン・カウンタまたはダウンカウンタ、あるいはプリセット可能なアップ ／ダウン・カウンタとは対照的に、カウントの方向がカウント途中で変化し得る カウンタである。これらは、そのハードウェアの構成あるいはこれらが初期化時 に設定される方向のいずれ、かにより、カウント方向が固定される。

第４図は、リップル２進カウンタに基くアップ−ダウン・グレー・コード・ジ１ ネレ〜りである。このリップル２進カウンタは、２進カウンタの方向を制御する 、汎用タイプ５４１、、　Ｓ　７３　Ａの３つのフリップフロップ４００．４０ １．４０２と、汎用タイプ５４ＬＳ８６の２つの排他的ＯＲゲート４０３．４０ ４とからなっている。グレー・コード・ジェネレータは、汎用タイプ５４ＬＳ１ ０９のフリップフロップ４０５．４０６と、２進カウンタの最終段フリップフロ ップ４０２からな、っている。

図示された特定の構成においては、２進カウンタのカウント方向を制御する２つ の排他的ＯＲゲート４０３．４０４もまた、グレー・コード・ジェネレータ段に 対するトリガー人力の反転を制御する。ＣＩ、ＥＡＲ入力線４０７は、本発明の 初期化に用いられる。Ｐ　ＲＥ入力線４０８は、グレー・コード・ジェネレータ 段のプリセット入力を論理値「１」の状態に維持するために使用される（この線 は、グレー・コード・ジェネレータ段がプリセット入力のないフリップフロップ から構成された構成においては不要となる。）。Ｃ［ＯＣＫ入力線４０９は、カ ウント・パルスをグレー・コード・ジェネレータに与える。

方向が変更される間、両方のカウンタのカウントを禁止するため用いられて、汎 用タイプ５４１．５０４のインバータ４１２はグレー・コード・ジェネレータの フリップフロップ４０５．４０６に対するトリガー人力が反転される間トグル動 作を阻止するため必要なに入力に対するＩＮＨ入力の反転を与える。グレー・コ ード・ジェネレータの出力は線ＧＯ１ＧＸおよびＧＮからなり、ＧＯはグレー・ コード・ジェネレータの最下位ビットであり、ＧＸはグレー・コード・ジェネレ ータの任意の中間出力、ＧＮはグ１ノー・コード・ジェネレータの最上位出力で ある（これはまた、２進カウンタの最上位出力でもある）。点線のブロック４１ ６は、グレー・コード・ジェネレータを所要の長さに伸ばすため、必要な回数複 写され挿入できる反復可能なライブラリ要素を構成する。

第４図のリップル・アップ−ダウン・モード制御グレー・コード・ジェネレータ は、第１図のグレー・コード・ジェネレータと基本動作が類似する。３つの負の タイプのトリガーされるＪ−にフリップフロップ４００．４０１．４０２が、そ の２進カウンタ段を形成する。ＵＰ／ＤＯＷＮ入力４１０がローの時このグレー ・コード・ジェネレータはアンプカウント・モー　ドで作動するが、これは排他 的ＯＲゲート４０３．４０４が、立ち上がりエツジが立ち上がりエツジのように 、従ってグレー・コード・ジェネレータ段に対するクロック・パルスとして見え 続け、グレー・コード・ジェネレータ段のＱ出力の立ち下がりエツジが立ち下が りエツジのように、従って次の２進カウンタ段に対するクロック・パルスとして 見え続けるように、これらゲートに送られるカウンタ段のＱ出力に対して非反転 モードで作動する故である。Ｕ　Ｐ　／　Ｄ　ＯＷＮ入力４１０がハイの状態の 時このグレー・コード・ジェネレータはダウンカウント・モードで作動するが、 これは、排他的ＯＲゲート４０３．４０４がＱ出力に対する反転モードで作動す ることにより、前に立ち上がり立ち下がるエツジを反転させてそれぞれ立ち上が りおよび立ち下がりエツジにさせる故である。これは、グレー・コード・ジェネ レータを逆に作動させる。内部の各クロック線、即ち排他的ＯＲゲート４０３． ４０４の出力は、反転される間、これがトリガーする２つのフリップフロップの １つに対してクロック・エツジのように見えなければならない故に、これら出力 がその極性を反転させる動作にある間ｌ・リガー動作を禁止することが必要であ る。これは、２進カウンタ段のＪおよびに入力を、５４ＬＳ７３ノリツブフロツ プがトグル動作しない条件である論理値リップフロップがトグル動作することを 阻止する状態である論理値「１」の状態にするためインバータ４１２を介して作 動スる間、２−〕のグレー・コード・ジエネレ・−夕段のび＋Ｖｃｃ入力１５が それぞれ第１図において行うのと同じ機能を行う。

アップ−ダウン・モードの制御されるグレー・ジェネレータは、カウント方向が プログラム可能である。一方がリップル２進カウンタに基くものであり他方が並 列２進カウンタに基（ものであるこれらデバイスの２つが、カウント方向がアッ プ−ダウン・モード制御入力により制御されるグレー・コード・ジェネレータを 示す既に記述した第４図および第５図にそれぞれ示されている。カウントの瞬時 の方向が、第８図の記述により説明されるように、一方が「正の」カウントに対 し、他方が「負の」カウントに対する２つのカウント入力リードにより決定され るデバイスを構成することもまた可能である。

第４図および第５図の構成においては、カウントの方向が変化しつつある動作に ある間、グレー・コード・ジェネレータと２進カウンタの双方のカウント機能を 禁市する必要があることを留意すべきである。このことは、切換えられる方向に 応じて、２進カウンタのある出力がその関連するグレー・コード・ジェネレータ および（または）２進カウンタ段にとって適法なトリガーのように見える故に必 要である。

第５図は、１６ビソトの並列アンプ−ダウン２進カウンタに基＜１６ビソト・ア ップ−ダウン・グレー・コード・ジェネレータを示している。図示した構成にお いては、２進カウンタ段は、要素５０１により典型化される４つの汎用タイプの ＴＴＬ５４ＬＳ１６９＾である同期４ビツト加減算カウンタからなっている。

グレー・コード・ジェネレータは、要素５０３により典型化される汎用タイプの Ｔ　Ｔ　Ｌ　５４ＬＳ１０９Ａの２連Ｊ−ｎＫ正の工・ノジ・トリガー型フリッ プフロップの１５の半分に、２進カウンタの最上位段のＱ出力を加えたものから なっている。要素５０２により典型化される汎用タイプＴ　”ｒＬ　５４ＬＳ２ ６６の排他的ＮＯＲゲートを用いて、これも２進カウンタ段のカウント方向を制 御するＵＰ／ｎＤＮ入力５０６に応答してグレー・コード・ジェネレータに対す るトリガー・パルスの極性を反転させる。

ＩＮＨＩＢＩＴ人力５０９は、カウント方向が変化する間カウンタに変化が生じ ることを阻止するため使用される。要素４０４により典型化される汎用タイプＴ ＴＬ５４ＬＳ８６の排他的ＯＲゲートは、ＩＮＩ（ＩＢＩＴ人力５０９と関連し て使用され、カウント方向が変化する間グレー・コード・ジェネレータ段を安定 化させる。汎用タイプＴ　Ｔ　Ｌ　５４ＬＳ３２の正のＯＲゲートは、２進カウ ンタのより上位段に対する！　Ｎ　Ｉ−Ｉ　Ｉ　Ｂ　Ｉ　Ｔ機能および通常のカ ウント機能を組合わせる。ＧＲＯＵＮＤ入力５１１は、２進カウンタの並列入力 に対して与えられ、これもグレー・コード・ジェネレータ段をリセットするｎＲ ＥＳＥＴ人力５０７に応答して、このカウンタをゼロにプリセットする。＋Ｖｃ ｃ入力５１０が、使用されない入力をハイの論理値「１」の状態に維持するよう に与えられる。ＣＬＯＣＫ入力５０８がカウントを生じさせる。挿入可能なライ ブラリ要素５１２は、グレー・コード・ジェネレータの長さを増すため使用する ことができる。

第５図の回路は、アップ／ダウン・モード制御デバイスである。この並列２進カ ウンタ段５０１（およびその右側に示される３つの類似の部分）は、ｒ　Ｎ　Ｈ Ｉ　Ｂ　Ｉ　Ｔ線５０６およびＯＲゲート５０５の付設を除いて、第３図のもの と同じように作動する。第５図のＩＮＨＩＢＩＴ線５０６は、第５０６ＩＮＴ（ 人力４１１と同じ機能を行う。ＩＮＨＩＢＩＴ入力がハイになる時、これは２進 カウンタ５０１の第１の４半部段のカウント機能を直接消勢する。同時に、これ はＯＲゲート５０５の出力をハイにさせ、これが更に２進カウンタの残る段のカ ウント機能を消勢する。これはまた、フリップフロップ５０３のデータ・フィー ドバック経路における排他的ＯＲゲート５０４、および関連するフリップフロッ プに対する類似の機能を行う他のＵ　Ｐ　／　ｎ　Ｄ　Ｎ人力５０６の方向を反 転することにより、カウントを逆にすることなく変更することができる。カウン トの方向が変更されると、排他的ＮＯＲゲート５０２の全て、およびこのゲート ５０２の右側の番号を付さない池の排他的ＯＲゲートが、グレー・コード・ジェ ネレータ段に対するトリガー人力の方向を反転する。平均して半分であるこれら の変更されたトリガー人力のあるものが、論理値「０」を論理値「１」へ変更し 、従って適法なトリが一人力であるように見える。

しかし、この時、ＩＮＩＩＩＢＩＴ人力５０９により反転モードで作動させられ た排他的ＯＲゲート５０４は更に、トリガーされるグレー・コード・ジェネレー タのこれらのフリップフロップを、既にそうである状態ヘトリガーさせることに よりグレー・コード・ジェネレータに変化が生じることを阻止する。

十Ｖｃ　ｃ入力５１０は、グレー・コード・ジェネレータのフリップフロップの 使用されない入力にクリア論理値「１」を維持するため設けられる。ＧＲＯＵＮ Ｄ入力５１１は、ｎＲＥＳＥＴ線５０７がローになる時、２進カウンタに対する 入力により要求される論理値「０」レベルを与えてこれをゼロ・カウントにセッ トし、２進カウンタを（本例の場合、ゼロのカウントに）ロードして、グレー・ コード・ジェネレータを（これまた、ゼロのカウントに）リセットする。ＣＬＯ ＣＫ線５０８は、本システムをその時指定されるどんな方向にもカウントさせる 。

第６図においては、プリセット可能なアップ−グラン・リップル・グレー・コー ド・ジェネレータが示される。

このコード・ジェネレータは、グレー・コード・ジェネレータ段を制御するリッ プル２進カウンタからなっている。このリップル２進カウンタは、汎用タイプＴ ＴＬ５４［，５１１２＾である、要素６０１を典型とするＰ　ＲＥ　Ｓ　Ｅ　Ｔ およびＣＬＥＡＲを持つ負エツジでトリガーされる２連Ｊ−にフリップフロップ と、汎用タイプＴ　Ｔ　Ｌ　５４ＬＳ００の８つのＮＡＮＤゲートと、要素６０ ２．６０３を典型とする２人力の正のＮＡＮＤゲートと、要素６０８を典型とす る３つの汎用タイプＴ　Ｔ　Ｌ　５４ＬＳ８６である２人力排他的ＯＲゲートと の４つの半部からなる。グレー・コード・ジェネレータは、各々がＰ　ＲＥ　Ｓ 　Ｅ　ＴおよびＣＬ　Ｅ　Ａ　Ｒを持つ要素６０４を典型とする汎用タイプＴ　 Ｔ　Ｌ　５４ＬＳ１０９である正のエツジでトリガーされる２連Ｊ−にフリップ フロップと、要素６０２．６０３と同じ２つのＮＡＮＤゲート６０６．６０７と 、１つの汎用タイプＴ　Ｔ　Ｌ　５４ＬＳ２６６である２人力のＵｌ、他的Ｎ　 ＯＲゲート６０５と、２進カウンタの最上段のＱ出力６１Ｇとからなる。リード １３０　ｉ、６０９、Ｂ　Ｒ＋、６１Ｌ　Ｂ　（Ｎ−１）　、、、６１３および Ｂ　Ｎ　、　、、６］５が、カウンタ段をプリセットするための入力データを供 給する。ＳＥＴ／５ＹＮＣＪＩ６２１人力が、コード・ジェネレータのプリセッ トのため供給される。ｎＵＰ／１）Ｎ６１８人力が、カウントの方向を制御する 。カウントの方向が変化している間は、ｎ　Ｔ　Ｎ　ＨＸ　Ｂ　Ｉ　Ｔ６１．９ 人力および汎用タイプＴＴＬ５４１、ＳＯ４であるインバータ６２０がグレー・ コード・ジェネレータを安定化する。ＣＩ、ｏ　ＣＫ入力６２２は、グレー・コ ード・ジェネレータをカウントさせる。ライブラリ要素６１７は、点線ブロック の要素からなるように示される。

第７図は、第５図のグレー・コード・ジェネレータを並列アップ−ダウン・グレ ー・コード・ジェネレータからプリセット可能な並列アップ−ダウン・グレー・ コード・ジェネレータへ変化させるに必要な変更を示している。必要な改変は、 第５図の第１の４ビツトに与えられる状態で示した。第５図の残部に対するこの ような改変の拡張については、当業者には容易に理解されよう。グレー・コード ・ジェネレ−タ段に対するｎＲＥＳＥＴ入力（第５図の項目５ｏ７）の諸機能お よび＋Ｖｃｃ入力（第５図の項目５１０）　ｊよ、グレー・コード・ジェネレー タの各ビットに対する同期／セット・ネットワークにより置換されている。この 不ノトワー・りは、最下位ビ・ントに対しては、形態ならびに機能において全て 第６図の排他的ＯＲ’ｙ’−１６０５、ＮＡＮＤゲート６０６およびＮＡＮＤゲ ート６０７とそれぞれ同しである排他的ＯＲゲート７００、Ｎ　ＡＮ　Ｏゲート ７０１、ＮＡＮＤゲート７０２からなっている。同し変更が、第７図の曲のビッ ト・スライスの各々に対しＣなされた。形態および機能が第６図のインバータ６ ２０と同じであるインバータ７０３もまた付加された。第５図の＋Ｖ　ｃ　ｃ人 力５１Ｏはもはや不要である。池の変更は必要でない。

最後に、第８図は、一方が正の方向のカウント８７８、一方が負の方向のカウン ト８７９に対する２つの入力線を使用する並列アップ−ダウン・グ１ノー・コー ド・ジェネレータである。このデバイスの２進カウンタ段は、図示した構成にお いては汎用タイプＴ　ＴＬ　５４ＬＳ７３である、フリップフロップＦＦｌ３０ ８０１、ＦＦＢ１８０２、ＦＦ　Ｂ　２８０３、ｌ”ＦＢ３８０４、ＦＦＢ４８ ０５．１？ＦＢ５８０６からなる。以下本文に述べる如く、２進カウンタ段のカ ウント機能を制御する式（３）および（４）の要件を満たす論理ネットワークは 、２人力ＯＲゲート８２０．２人力ＮＡＮｒ）ゲート８２１．８２２．８２３． ８１６．８２９．８３２．８７４．８７５および８３５、および３人力Ｎ　Ａ　 Ｎ　Ｉ）ゲート８１４．８２５．８２７．８２８．８６６．８６７．８３０．８ ３１．８３３および８３４からなる。グレー・コード・ジェネレータ段は、汎用 タイプＴＴＩ、５４ＬＳ７３フリツプフロツプのＦＦＧ０８１．０、ＦＦＣ；１ ．８１＋、　ＦＦＧ２　８１２、ＦＦＧ３　８１３およびＦｒ”０４８１４から なる１１式（５）乃至（１１）の要件を満たし、グレー・コード・ジェネレータ 段のトグル動作を制御するものを含む論理ネットワークは、２人力ＮＡＮＤゲー ト８４０．８４１８４２．８４５．８４８．８５１および８５４．３人力のＮ　 Ａ　Ｎ　＋）ゲート８４３．８１１４．８４９および８５０、および４人力ＮＡ ＮＤゲート８４６．８４７．８５２および８５３からなる。Ｕ入力８７８は、グ レー・コード・ジェネレータをアップカウントさせる。Ｄ入力８７９は、グレー ・コード・ジェネレータをダウンカウントさせる。

ｎＲＥＳＥＴ入力８８０は、本デバイスを初期化する。十Ｖｃｃ入力８８１は、 グレー・フード・ジェネレータが連続的に可能になるように両組のグレー・コー ド・ジェネレータ段の１およびに入力の全てに与えられる。グレー・コード・ジ ェネレータの出力はＧ０８８２、Ｇ１８８３、Ｇ２８８４、Ｇ３８８５、Ｇ４Ｂ ８６、およびＧ５／Ｉ３５であり、後者は２進カウンタの最上段のＱ出力である 。第８図のグレー・コード・ジェネレータは、第６図のゲート６０２．６０３． ６０５．６０６および６０７を典型とし、ＳＥＴ／５ＹＮＣＨ入力を含むネット ワークを付設することにより、カウントのプリセットが可能なカウンタにするこ とができることを知るべきである。

本節における下記のプール論理式は、第８図の２入力アップーダウン・グレー・ コード・ジェネレータの作動を、カウント機能のみに関して定義する。システム のリセットの如き他の機能は比較的簡単であり、当業者によれば第８図を見れば 容易に理解されよう。これらの式において使用される用語は下記の如く定義され る。即ち、 Ｂｎ：　２進カウンタのｎ番目の段のＱ出力ｎＢｎ　（Ｂｎ　Ｎ０Ｔ）：２進カ ウンタのｎ番目の段のｎＱ出力Ｄ：　ダウンカウント・パルス入力を示すｆ　（ Ｔ）　：　フリップフロップの名称前に使用され、フリップフロップをトリガー するための要件として下記の式を定義する。第８図の構成においては、全てのト リガー動作は関連するＵ（アップカウント）またはＤ（ダウンカウント）パルス 入力の立ち下がり（立ち上がり）エツジと同時に起生ずる。

ＦＢｚ　速い借り（即ち、先借り）。２進カウンタの最下段からの借り信号の順 次の伝搬をバイパスすることにより、速いダウン２進カウントを可能にする。

ＦＣ：　速い桁上がり（即ち、先桁−ヒがり）１，２進カウンタの最下段からの 桁送り信号の順次の伝搬をバイパスすることにより速い２進アツプカウントを可 能にする。

ＦＦＢｎ　：　２進カウンタのｎ段目であるフリップ７０ツブ。

ＦＦＧｎ　：グレー・コード・ジェネレータのｎ段目であるフリップフロップ。

Ｇｎ：　ｎ番目のグレー・カウンタ段のＱ出力ｎＧｎ　（Ｇｎ　ＮＯＴ≠砕）： ｎ番目のグレー・カウンタ段のｎ、Ｑ出力 ｎ＋（１）　信号の前に用いられ、指名した信号の重複を示す。

（２）信号の後に用いられ、汎用名の信号のｎ番目の発生を指す。（即ち、Ｇ３ は４番目のグレー・カウンタ段の出力を示し、段は０から上に増える。）ＳＢｎ ：　遅い借り。２進カウンタの最上段からの借り信号の順次の伝搬を可能にする ことにより、このタイプの伝搬時間が存在する場合に、ゲート領域をセーブする 。下位のｒｎＪは、ｓＢ倍信号特定レベルに含まれる２進カウンタの最」二値を 表わす。

ＳＣｎ　：　遅い桁上がり。２進カウンタの最上段からの桁上がり信号の順次の 伝搬を許容することにより、このタイプの伝搬が存在する場合に、ゲート領域を セーブする。下位のｒｎＪは、ＳＣ信号の特定レベルに含まれる２進カウンタの 最上位を表わす。

Ｕ：　アップカウント・パルス入力を示す。

＊：　論理積関数に対するプール記号。

十二　論理和機能に対するプール記号。

作動の論理式は下記の如くである。即ち、（１）ＦＢ＝　（ｎＢｏ）＊　（ｎＩ ３１）＊　（ｎＩ３２）（２）ＦＣ＝　（ＢＯ）＊　（Ｂｌ）＊　（Ｂ２）（３ ）ｆ（Ｔ）ＢＯ＝　（Ｄ）＋　（Ｕ）（４）　ｆ　（Ｔ）Ｂ　ｎ　＝（Ｕ）＊（ ＢＯ）＊（Ｂｌ）＊−−−＊（Ｂｎ−１）（５）　ｆ（Ｔ）ＧΦ−（Ｕ）　＊　 （ｎｒ３０）　＋（Ｄ）　＊　（ＢＯ）（６）　ｆ　（Ｔ）Ｇ　１　＝（Ｕ）＊ （ＢＯ）＊（ｎＢＬ）＋（Ｄ）＊（ｎＢＯ）＊（旧）（７）　ｆ（Ｔ）Ｇ２＝（ Ｕ）＊（８０）＊（８１）＊（ｎＢ２）＋（Ｄ）＊　（ｎ８口）＊　（ｎＢ１） ＊　（Ｂ２）（８）ｆ（Ｔ）Ｇ３＝（Ｕ）＊（ＢＯ）＊（旧）　＊　（Ｂ２）　 ＊　（ｎＢ３）＋（Ｄ）　＊　（ｎＢＯ）　＊　（ｎＢ１）　＊　（ｎＢ２）　 ＊　（Ｂ３）−（Ｕ）　＊　（ＦＣ）、＊　（ＳＯ２）＋　（Ｄ）　＊　（ＦＢ ）　＊　（ＳＣ３）（９）ｆ（Ｔ）Ｇ４＝（υ）　＊　（ＦＣ）　＊　（ＳＣ３ ）＊　（ｎＢ４）＋（Ｄ）　＊　（ＦＢ）　＊　（ＳＯ２）　＊　（Ｂ４）（１ ０）　ｆ　（Ｔ　）Ｇ　ｎ　＝　（Ｕ）＊　（ＦＣ）＊　（ＳＣｎ−１）＊　（ ｎｕｎ）＋　（Ｄ）＊　（ＦＢ）＊　（，５Ｂｎ−１）＊　（Ｂｎ）（１，１， ）　ｆ　（Ｔ）Ｇ　ｎ　＝Ｕ＊（８０）本（Ｂｌ）＊−−一本（Ｂｎ−１，）＊ （ｎＢｎ）＋ＣＤ）本（ｎＢＯ）本（ｎＢ１）本・・・本（ｎＢｎ−１）＊（Ｂ ｎ）（１２）ＳＢ３＝ｎＢ４ （１３）ＳＢ４＝　（ＳＯ２）＊　（ｎＢ４）（１４）ＳＢｎ＝　（ＳＢｎ−１ ）＊　（ｎＢｎ）（註）（ＳＢｎ）は、（ｎ＝３の場合）第８図に示されるもの よりも長いグレー・コード・ジェネレータにおいて使用される。

（１，５）ＳＣ３＝８３ （１６）ＳＣ４＝　（ＳＣ３）＊　（Ｂ４）（１７）ＳＣｎ＝　（ＳＣｎ−１） ＊　（Ｂｎ）（註）（ＳＣｎ）は、（ｎ−３の場合）第８図に示されたものより も長いカウンタにおいて使用される。

（１８）ＲＥＳＥＴ＝ＲＥＳＥＴ　（両方のカウンタの全ての段）本発明の特定 の実施態様について例示した。しかし、本発明が実現できる数多くの方法がある 。例えば、回路は、個別のデバイスを用いて、あるいはどんなレベルの集積回路 においても実現することが可能である。更に、第１図および第３図乃至第８図の 実施態様に関して述べたＬ　Ｓ　Ｔ　Ｔ　Ｌに加えて、ＲＴＬ、ＤＴＬＳＰＭＯ ３，ＮＭＯ３，ＣＭＯ８，１］　ＬＳＥＣＬ等の如きどんな集積回路でも使用で きる。更にまた、これらの技術の混成を用いることができる。例示したちの以外 のタイプの回路素子を使用することができる。例えば、グレー・コード・ジェネ レータの出力段の基本的要件は、これらがトグル動作が可能なデバイスであるこ とである。このため、他のタイプのフリップフロップをこれらの実現のため利用 することもできる。

最後に、例示として、本発明は、並列あるいは同期カウンタまたはリップル・カ ウンタとして、あるいはまたその両方の組合わせとして実現が可能である。

請求の範囲 １、カウントされるクロック・パルスを受取るための入力と、Ｎ（Ｎ：１より大 きい整数）ビットの２進コードを形成するＮ個の出力を有するＮ段のグレー・コ ード・ジェネレータと、 各々が論理値「１」の状態と論理値ｒＯＪの状態間にトグル動作させられる（Ｎ −１，）個の２進記憶素子であって、各素子がトグル入力を持ち、かつ前記トグ ル入力における信号に応答して前記論理状態間でトグル動作し、前記（Ｎ、１） 個の記憶素子のトグル入力が、前記２進カウンタの最初の（Ｎ−１）段の各出力 と接続され、前記（Ｎ−１）個の記憶素子の出力が最初の（Ｎ−１）個のグレー ・コード・ジェネレータ出力を形成し、前記２進カウンタの最上位出力が前記グ レー・コード・ジェネレータの最−１−位出力を与える２進記憶素子と、 前記２進カウンタを、クロック・パルスに応答してそのカウントを選択的に増分 あるいは減分するように制御するカウント方向制御手段と、 前記カウント方向制御手段がカウント方向を変更するプロセスにある間、該カウ ント方向制御手段が状態の変更プロセスにある間、該カウント方向制御手段と共 働して、前記２進カウンタ段および前記記憶素子が状態を変化することを禁止す る禁止手段とを設け、 前記２進カウンタは、より下位の素子の出力が次の」二値の素子をトグル動作さ せて、これによりリップル・カウンタを形成するものに接続されたトグル動作可 能な素子からなり、前記グレー・コード・ジェネレータのより下位の（Ｎ−１） 段が各々２個のトグル動作可能な素子を含むライブラリ要素からなり、一方のか かる要素は前記２進カウンタの段を含み、他方のかかる要素は前記記憶素子の１ つを含み、前記トグル動作可能な素子は、各々がクロック入力とデータ入力と相 補的出力とを白゛するＤタイプ・フリップフロップを含み、その相補的出力の１ つがそのデータ入力と接続され、記憶素子のＤタイプ・フリップフロップの各々 のクロック入力が、前記２進カウンタの段を含む対応するＤタイプ・フリップフ ロップの前記相補的出力の他方と接続される ことを特徴とするＮ段のグレー・コード・ジェネレータ。

２．１つの２進カウンタ段と１つの記憶素子が２連のＤタイプ・フリップフロッ プの集積回路に一緒に内蔵されて、これにより１段のライブラリ要素を形成する ことを特徴とする請求項１記載のグレー・コード・ジェネレータ。

３、前記ジェネレータが増分器として機能し、前記記憶素子が、対応する２連段 出力が「０」から「１」へ変化する時トグル動作されるように接続されることを 特徴とする請求項１記載のグレー・コード・ジェネレータ。

４、前記ジェネレータが減分器として機能し、前記記憶素子が、対応する２連段 が「１」から「０」へ変化する時トグル動作するように接続されることを特徴と する請求項１記載のグレー・コード・ジェネレータ。

５．０と２Ｎ−１との間の任意の値を取り得る初期カウントの２進信号表示を生 じる手段と、 前記２進信号表示を前記２進カウンタにロードする手段と、前記２進信号表示を 前記２進カウンタから前記（Ｎ−１）個の２進記憶素子へ進める手段とを更に設 けることを特徴とする請求項１記載のグレー・コ・−ド・ジェネレータ。

６、カウントされるクロンク・パルスを受取るだめの入力と、Ｎビットの２進コ ードを形成するＮ個の出力を何するＮ段の２進カウンタ（Ｎは１より大きな整数 ）と、各々が論理値「１」と論理値「０」の状態間にトグル動作が可能な（Ｎ− １，）個の２進記憶素子であって、各素子がトグル入力を持ち、該トグル入力に おける信号に応答して前記論理状態間でトグル動作し、前記（Ｎ−１）個の記憶 素子のトグル入力が、前記２進カウンタの最初の（Ｎ−１）段の各出力と接続さ れ、前記（Ｎ−１）段の記憶素子の出力が最初の（Ｎ−１）個のグレー・コード ・ジェネレータ出力を形成し、前記２進カウンタの最上位出力が前記グレー・コ ード・ジェネレータの最上位出力を与える２進記憶素子と、前記２進カウンタが クロック・パルスに応答してそのカウントを選択的に増分あるいは減分するよう に制御するカウント方向制御手段と、 前記カウント方向制御手段がカウント方向を変更するプロセスにある間、該カウ ント方向制御手段と共働して、前記２進カウンタ段および前記記憶素子が状態を 変更することを禁止する禁止手段とを設け、 前記２進カウンタが、各々がＰ段を有するＭ個の多ビット・カウント・デバイス を含み（但し、ＮはＭＸＰに等しい）、グレー・コード・ジェネレータは、各々 が１つのカウント・デバイスを含み、・かつグレー・コード出力を与えるＰ個の トグル動作可能なデバイスを含むライブラリ要素からなることを特徴とするＮ段 グレー・コード・ジェネレータ。

７、各カウント・デバイスが多ビット・カウント回路を含み、前記トグル動作可 能な素子がＤタイプ・フリップフロップであり、これにより各ライブラリ要素が １つの多ビット・カウンタき１ビツト当たり１つのＤタイプ・フリップフロップ を含むことを特徴とする請求項６記載のグレー・コード・ジェネレータ。

８゜前記多ビット・カウント・デバイスが同期カウンタを含むことを特徴とする 請求項７記載のグレー・コード・ジェネレータ。

９、前記ジェネレータが増分器として機能する時、前記記憶素子は、対応する２ 連段の出力が「０」から「１」へ変化する時トグル動作させられるよう接続され ることを特徴とする請求項６記載のグレー・コード・ジェネレータ。

１０、前記ジェネレータが減分器として機能する時、前記記憶素子は、対応する ２進カウンタ段が「１」から「０」へ変化する時トグル動作するように接続され ることを特徴とする請求項６記載のグレー・コード・ジェネレータ。

１１．０と２９−１との間の任意の整数値を取り得る初期カウントの２進信号表 示を生じる手段と、 前記２進信号表示を前記２進カウンタにロードする手段と、前記２進信号表示を 前記２進カウンタ出力から前記（Ｎ−１）個の２進記憶素子へ進める手段とを更 に設けることを特徴とする請求項６記叔のグレー・コード・ジェネレータ。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成　２年１１月よ７唄 特許庁長官　植　松　敏　殿　廻Ｗ １、特許出願の表示 ＰＣＴ／ＵＳ８９１０１９０５ ２、発明の名称 フィードバック／フィードフォワード・ネットワークを持たない高速ライブラリ 要素グレー・コード・ジェネレータ３、特許出願人 住　所　アメリカ合衆国二ニーシャーシー州０７４７４．　ウニイン。

トトワ・ロード　１６４ 名　称　プリーシー・エレクトロニツク・システムズ・コーポレーション ４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 ５、補正書の提出日 平成２年　６月１４日 更に、真の段毎のライブラリ要素設計、即ち最上段を除いて全ての段が同じであ る設計を提供することが目的である。

作動周波数が段数により影響を受けない設計の提供が別の目的である。

更に望ましい特質は、グレー・コード・ジェネレータにおけるカウントの方向を 反対にすることができることである。

Ｇ、Ｄ、Ｂｅ１ｎｈｏｃｋｅｒの論文「グレー・コードに対する可逆カウンタＪ 　（ｒｃｏｎｔｒｏｌ　ＥｎｇｉｎｅｅｒｉｎｇＪ第７巻、第２号、１１７ペー ジ、１９６０年２月発行）においては、反転可能なグレー・コード・ジェネレー タが開示されている。このグレー・コード・ジェネレータは、本発明に最も近い 公知の先行技術である。

しかし、この開示されたデバイスは、アップ方向にカウントするようゼロにリセ ットしなければならず、またダウン方向にカウントするようその最高数表示にリ セットしなければならない。このため、この開示されたデバイスは、グレー・コ ード・ジェネレータのカウント方向をカウント途中で逆にすることができない。

従って、カウント方向をその作動範囲内でどんなカウントからでも反転させるこ とができるグレー・コード・ジェネレータを提供することが更に別の「１的であ る。

（発明の概要） 本発明によれば、これまで未利用の通常の２進コードとグレー・コード間の関係 を利することにより、グレー・コード・（全文補正） ジェネレータが実現される。この関係とは、アップカウントの場合に、２進コー ドの任意のビットの論理値「０」の状態から論理値「１」の状態への遷移は、グ レー・コードの対応するビットがトグル動作する信号であるということである。

即ち、もし特定のグレー・コードのビット位置が論理値「０」であったとすると −これは論理値「１」へ変化し、またもし論理値「１」であったとすれば、これ は論理値「０」へ変化しなければならない。ダウンカウントの場合は、反対の作 動ロジックが行われる。即ち、任意の２進コード段の論理値「１」から論理値「 ０」への変化が、グレー・コードの対応するビットをトグル動作させる信号であ る。更にまた、２埋コードとグレー・コードとの長さが等しいカウンタにおいて は、最上位ビットが同じである。

請求の範囲 １、カウントされるクロック・パルスを受取るための入力と、Ｎ（Ｎ：１より大 きい整数）ビットの２進コードを形成するＮ個の出力を有するＮ段のグレー・コ ード・ジェネレータと、 各々が論理値「１」の状態と論理値「０」の状態量にトグル動作させられる（Ｎ −１）個の２進記憶素子であって、各素子が１つのトグル入力を持ち、かつ前記 トグル入力における信号に応答して前記論理状態間でトグル動作し、前記（Ｎ− １）個の記憶素子のトグル入力が、前記２進カゲンタｐ最初の（Ｎ−１）段の各 出力と接続され、前記（Ｎ−１）個の記憶素子の出力が最初の（Ｎ−１）個のグ レー・コード・ジェネレータ出力を形成し、前記２進カウンタの最上位出力が前 記グレー・コード・ジェネレータの最上位出力を与える２進記憶素子と、 前記２進カウンタを、クロック・パルスに応答してそのカウントを選択的に増分 あるいは減分するように制御するカウント方向制御手段とを含むＮ段グレー・コ ード・ジェネレータにおいて、 前記カウント方向制御手段がカウント方向を変更するプロセスにある間、該カウ ント方向制御手段と共働して、前記２進カウンタ段および前記記憶素子が状態を 変化することを禁止する禁止手段を設け、 前記２進カウンタは、より下位の素子の出力が次の上位の素子をトグル動作させ て、これによりリップル・カウンタを形成するように接続されたトグル動作可能 な素子からなり、前記クレー・コード・ジェネレータのより下位の（Ｎ−１）段 が各々２個のトグル動作可能な素子を念むライブラリ要素からなり、一方のかか る要素は前記２進カウンタの段を含み、他方のかかる要素は前記記憶素子の１つ を含み、前記トグル動作可能な素子は、各々がクロック入力とデータ入力と相補 的出力とを有するＤタイプ・フリップフロップを含み、その相補的出力の１つが そのデータ入力と接続され、記憶素子のＤタイプ・フリップフロップの各々のク ロック入力が、前記２進カウンタの段を含む対応するＤタイプ・フリップフロッ プの前記相補的出力の他方と接続される ことを特徴とするＮ段グレー・コード・ジェネレータ。

２．１つの２進カウンタ段と１つの記憶素子が２連のＤタイプ・フリップフロッ プ集積回路に一緒に内蔵されて、これにより１段のライブラリ要素を形成するこ とを特徴とする請求項１記載のグレー・コード・ジェネレータ。

３、前記ジェネレータが増分器として機能し、前記記憶素子が、対応する２連段 出力が「０」から「１」へ変化する時トグル動作させられるように接続されるこ とを特徴とする請求項１記載のグレー・コード・ジェネレータ。

４、前記ジェネレータが減分器として機能し、前記記憶素子が、対応する２連段 が「１」から「０」へ変化する時トグル動作するように接続されることを特徴と する請求項１記載のグレー・コード・ジェネレータ。

５．０と２Ｎ−１との間の任意の値を取り得る初期カウントの２進信号表示を生 じる手段と、 前記２進信号表示を前記２進カウンタにロードする手段と、前記２進信号表示を 前記２進カウンタから前記（Ｎ−１）個の２進記憶素子へ進める手段とを更に設 けることを特徴とする請求項１記載のグレー・コード・ジェネレータ。

６、カウントされるクロック・パルスを受取るための入力と、Ｎビットの２進コ ードを形成するＮ個の出力を有するＮ段の２進カウンタ（Ｎは１より大きな整数 ）と、各々が論理値「１」の状態と論理値「０」の状態量にトグル動作させられ る（Ｎ−１）個の２進記憶素子であって、各素子がトグル入力を持ち、該トグル 入力にお１ブる信号に応答して前記論理状態間でトグル動作し、前記（Ｎ　−１ −）個の記憶素子のトグル入力が、前記２進カウンタの最初の（Ｎ−１）段の各 出力と接続され、前記（Ｎ−１）段の記憶素子の出力が最初の（Ｎ−１）個のグ レー・コード・ジェネレータ出力を形成し、前記２進カウンタの最−上位出力が 前記グレー・コード・ジェネレータの最上位出力を与える２進記憶素子と、前記 ２進カウンタを、クロック・パルスに応答してそのカウントを選択的に増分ある いは減分するように制御するカウント方向制御手段とを含むＮ段グレー・コード ・ジェネレータにおいて、 前記カウント方向制御手段がカウント方向を変更するプロセスにある間、該カウ ント方向制御手段と共働して、前記２進カウンタ段および前記記憶素子が状態を 変更することを禁止する禁止手段を設け、 前記２進カウンタが、各々がＰ段を有するＭ個の多ビット・カウント・デバイス を含み（但し、ＮはＭＸＰに等しい）、グレー・コード・ジェネレータは、各々 が１つのカウント・デバイスを含み、かつグレー・コード出力を与えるＰ個のト グル動作可能な素子を含むライブラリ要素からなることを特徴とするＮ段グレー ・コード・ジェネレータ。

７、各カウント・デバイスが多ビット・カウント回路を含み、前記トグル動作可 能な素子がＤタイプ・フリップフロ、ツブであり、これにより各ライブラリ要素 が１つの多ビット・カウント回路と１ビツト当たり１つのＤタイプ・フ１用ツブ フロップとを含むことを特徴とする請求項６記載のグレー・コード・ジェネレー タ。

８、前記多ビット・カウント・デバイスが同期カウンタを含むことを特徴とする 請求項７記載のグレー・コード・ジェネレータ。

９、前記ジェネレータが増分器として機能する時、前記記憶素子は、対応する２ 連段の出力が「０」から「１」へ変化する時トグル動作させられるよう接続され ることを特徴とする請求項６記載のグレー・コード・ジェネレータ。

１０、前記ジェネレータが減分器として機能する時、前記記憶素子は、対応する ２進カウンタ段が「１」から「０」へ変化する時トグル動作させられるように接 続されることを特徴とする請求項６記載のグレー・コード・ジェネレータ。

１１．０と２Ｎ−１との間の任意の整数値を取り得る初期カウントの２進信号表 示を生じる手段と、前記２進信号表示を前記２進カウンタにロードする手段と、 前記２進信号表示を前記２進カウンタ出力から前記（Ｎ−１）個の２進記憶素子 へ進める手段とを更に設けることを特徴とする請求項６記載のグレー・コード・ ジェネレータ。

国際調査報告 一１＄＋ｌＩＭ−＾−、ｍｍｍ　−ｐＣＴ／υＳ　８９１０１９０５ＳＡ　２Ｂ ４４Ｂ

Claims (15)

【特許請求の範囲】
1. １．ａ）カウントされるクロック・パルスを受取るための入力を備え、Ｎビット の２進コードを形成するＮ個の出力を生じるＮ段の２進カウンタと、 ｂ）各々が自らをトグル動作させるトグル入力を持つ、論理値「１」と論理値「 ０」の状態の間でトグル動作が可能な（Ｎ−１）個の記憶手段とを設け、該（Ｎ −１）個の手段のトグル入力は前記２進カウンタの最初の（Ｎ−１）段の出力と 接続され、該（Ｎ−１）個の手段の出力は最初の（Ｎ−１）個のグレー・コード 出力を形成し、前記２進カウンタの最上位出力がグレー・カウンタの最上位出力 を生じることを特徴とするＮ段のグレー・コード・カウンタ。
2. ２．前記２進カウンタが、より下位のデバイスの出力が次に上位のデバイスをト グル動作させることによりリップル・カウンタを形成するように接続されたトグ ル動作可能なデバイスからなり、かつ前記カウンタのより下位の（Ｎ−１）段が 、各々２つのトグル動作可能な素子を含むライブラリ要素からなり、１つのこの ような要素が、前記２進カウンタの１つの段を含み、他の要素が出力段を含むこ とを特徴とする請求項１記載のカウンタ。
3. ３．前記記憶手段とトグル動作可能な要素が、Ｄタイプ・フリップフロップを含 み、各Ｄタイプ・フリップフロップがクロック入力と、データ入力と、相補的出 力とを有し、該出力の１つが前記データ入力と接続され、Ｄタイプ・フリップフ ロップの１つの対応する出力と接続されたグレー・コードのＤタイプ・フリップ フロップのクロック入力が前記２進カウンタの１つの段を含むことを特徴とする 請求項２記載のカウンタ。
4. ４．１つの２進カウンタ段と１つのグレー・コード出力段が２連のＤタイプ・フ リップフロップ集積回路に内蔵され、これにより１段のライブラリ要素を形成す ることを特徴とする請求項３記載のカウンタ。
5. ５．前記カウンタがアップカウンタとして構成され、前記Ｄタイプ・フリップフ ロップが正になる信号でトグル動作可能であり、かつ各Ｄタイプ・フリップフロ ップのＱ出力がそのＤ入力に接続され、前記２進カウンタ段のフリップフロップ のＱ出力がグレー・コード出力段のフリップフロップのクロック入力に接続され ることを特徴とする請求項３記載のカウンタ。
6. ６．前記カウンタがダウンカウントするものであり、かつ更に前記Ｄタイプ・フ リップフロップの出力段のクロック入力への入力として、正の論理レベルから負 あるいはゼロの論理レベルになる対応する２進カウンタ段の非反転入力にトグル 動作を生じる信号を与える手段を含むことを特徴とする請求項３記載のカウンタ 。
7. ７．前記２進カウンタが、各々Ｐ段を有するＭ個のカウント・デバイスを含み（ 但し、ＮはＭ×Ｐに等しく、Ｐは偶数）、該カウンタは、各々が１つのカウント ・デバイスとグレー・コード出力を生じるＰ個のトグル動作可能なデバイスとを 含むライブラリ要素からなることを特徴とする請求項１記載のカウンタ。
8. ８．各カウント・デバイスが４ビットのカウント回路を含み、前記トグル動作可 能なデバイスが２連のＤタイプ・フリップフロップを含み、これにより各ライブ ラリ要素が１つの４ビット・カウンタと２個のＤタイプ・フリップフロップとを 含むことを特徴とする請求項６記載のカウンタ。
9. ９．前記４段のカウント・デバイスが同期カウンタを含むことを特徴とする請求 項７記載のカウンタ。
10. １０．前記カウンタがアップカウンタであり、前記記憶手段は、対応する２進カ ウンタ段の出力が「０」から「１」へ変化する時トグル動作させられるよう接続 されることを特徴とする請求項１記載のカウンタ。
11. １１．前記カウンタがダウンカウンタであり、前記記憶手段段は、対応する２進 カウンタ段が「１」から「０」へ変化する時トグル動作するように接続されるこ とを特徴とする請求項１記載のカウンタ。
12. １２．アップカウント・モードあるいはダウンカウント・モード動作に予めセッ ト可能であることを特徴とする請求項１記載のカウンタ。
13. １３．Ｎ段の２進カウンタと、これによりトグル動作させられる（Ｎ−１）個の 記憶手段に対する特定の入力の制御された反転によりアップーダウン・カウンタ として構成されることを特徴とする請求項１記載のカウンタ。
14. １４．一方は正のカウント方向を有する入力パルスに対し、他方が負のカウント 方向を有する入力パルスに対する、第１および第２の入力線を含むことによりア ップーダウン・カウンタとして構成されることを特徴とする請求項１記載のカウ ンタ。
15. １５．前記カウンタを初期カウントに予めセットする手段を含むことを特徴とす る請求項１記載のカウンタ。