JP2768172B2 - 半導体メモリ装置 - Google Patents
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- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
する。本発明は、内部降圧回路を有する半導体メモリ装
置の加速電圧印加テストに利用する。
する。本発明は、内部降圧回路を有する半導体メモリ装
置の加速電圧印加テストに利用する。
【０００２】
【従来の技術】半導体メモリは、微細加工技術の進歩と
ともに集積度の向上がなされてきた。特に、ＭＯＳキャ
パシタをメモリ容量とする１トランジスタ型ダイナミッ
クＲＡＭでは、高集積化が進むにつれてメモリセルサイ
ズの縮小と同時に、ＭＯＳキャパシタの酸化膜の薄膜化
により信号電荷量を確保してきた。そのため、ＭＯＳキ
ャパシタへの印加電界を軽減するためにセルプレートへ
の供給電圧を動作電圧の１／２に設定し、容量酸化膜へ
の印加電界強度を半減する方式が主流となっている。
ともに集積度の向上がなされてきた。特に、ＭＯＳキャ
パシタをメモリ容量とする１トランジスタ型ダイナミッ
クＲＡＭでは、高集積化が進むにつれてメモリセルサイ
ズの縮小と同時に、ＭＯＳキャパシタの酸化膜の薄膜化
により信号電荷量を確保してきた。そのため、ＭＯＳキ
ャパシタへの印加電界を軽減するためにセルプレートへ
の供給電圧を動作電圧の１／２に設定し、容量酸化膜へ
の印加電界強度を半減する方式が主流となっている。
【０００３】また、ホットキャリアによるトランジスタ
特性の劣化、ゲート酸化膜耐圧などの問題を解消するた
め、１６ＭＤＲＡＭ以降内部に使用する電源電圧を降圧
する方式（以下降圧方式という）が採用されるようにな
ってきた。しかしながら、この降圧方式の場合、通常メ
ーカーサイドで実施される信頼性および特性劣化を保証
するための手段として行われる高温雰囲気中で過電圧を
印加するスクリーニング試験（以下ＢＴ試験という）に
おいて、外部電圧を高電圧に設定しても内部電圧が降圧
しているため、内部回路素子に所望の電圧が印加できな
い問題が生じてきた。この問題を解決するために１６Ｍ
ＤＲＡＭでは、通常ＢＴ試験時に内部電圧を所望の電圧
に設定できるようなＢＴテスト方式が採用されている。
特性の劣化、ゲート酸化膜耐圧などの問題を解消するた
め、１６ＭＤＲＡＭ以降内部に使用する電源電圧を降圧
する方式（以下降圧方式という）が採用されるようにな
ってきた。しかしながら、この降圧方式の場合、通常メ
ーカーサイドで実施される信頼性および特性劣化を保証
するための手段として行われる高温雰囲気中で過電圧を
印加するスクリーニング試験（以下ＢＴ試験という）に
おいて、外部電圧を高電圧に設定しても内部電圧が降圧
しているため、内部回路素子に所望の電圧が印加できな
い問題が生じてきた。この問題を解決するために１６Ｍ
ＤＲＡＭでは、通常ＢＴ試験時に内部電圧を所望の電圧
に設定できるようなＢＴテスト方式が採用されている。
【０００４】図７は、従来の内部降圧方式を用いたＤＲ
ＡＭの構成を示すブロック図である。この図７に示す従
来のＤＲＡＭは、第一の基準電圧発生回路１および第二
の基準電圧発生回路２のの出力φR1、φR2を第一の電圧
検知回路４の出力信号φS により切り換える第一の切換
スイッチ回路３と、切換信号φR を入力とする内部降圧
回路５と、この内部降圧回路５の出力ＶINT を疑似電源
として駆動されるワード線昇圧回路１０１と、センスア
ンプ群７およびメモリセルアレイ１９とにより構成され
ている。
ＡＭの構成を示すブロック図である。この図７に示す従
来のＤＲＡＭは、第一の基準電圧発生回路１および第二
の基準電圧発生回路２のの出力φR1、φR2を第一の電圧
検知回路４の出力信号φS により切り換える第一の切換
スイッチ回路３と、切換信号φR を入力とする内部降圧
回路５と、この内部降圧回路５の出力ＶINT を疑似電源
として駆動されるワード線昇圧回路１０１と、センスア
ンプ群７およびメモリセルアレイ１９とにより構成され
ている。
【０００５】図８（ａ）は第一の基準電圧発生回路を示
す図、（ｂ）はその入出力特性を示す図である。電源電
圧Ｖext がＶR1を越えると出力φR1は一定（もしくは微
増）となっている。図９（ａ）は第二の基準電圧発生回
路を示す図、（ｂ）は抵抗分割を示す図、（ｃ）はその
入出力特性を示す図であり、電源電圧Ｖext に対し直接
的な出力特性を指示している。この場合、Ｒ１とＲ２の
抵抗分割により構成されているので
す図、（ｂ）はその入出力特性を示す図である。電源電
圧Ｖext がＶR1を越えると出力φR1は一定（もしくは微
増）となっている。図９（ａ）は第二の基準電圧発生回
路を示す図、（ｂ）は抵抗分割を示す図、（ｃ）はその
入出力特性を示す図であり、電源電圧Ｖext に対し直接
的な出力特性を指示している。この場合、Ｒ１とＲ２の
抵抗分割により構成されているので
【０００６】
【数１】 の関係がなり立つ。傾きＲ１／（Ｒ１＋Ｒ２）はＢＴ時
の外部電源電圧とそのときの内部電源電圧設定値とによ
り決定されている。
の外部電源電圧とそのときの内部電源電圧設定値とによ
り決定されている。
【０００７】図１０（ａ）は第一の電源電圧検知回路を
示す図、（ｂ）はその内部構成を示す図、（ｃ）はその
入出力特性を示す図である。第一の電圧検知回路４の出
力φS はＲ３とＲ４の抵抗分割により設定される電位
示す図、（ｂ）はその内部構成を示す図、（ｃ）はその
入出力特性を示す図である。第一の電圧検知回路４の出
力φS はＲ３とＲ４の抵抗分割により設定される電位
【０００８】
【数２】 とφR1が交差する点Ｖｘ活性化される。
【０００９】図１１は、第一の切換スイッチ回路の構成
を示す図である。この場合、φS が“０”のときφR1が
選択され、“１”のときφR2が選択される。図１２は内
部降圧回路の構成を示す図であり、ＶINT レベルをφR
により制御している。
を示す図である。この場合、φS が“０”のときφR1が
選択され、“１”のときφR2が選択される。図１２は内
部降圧回路の構成を示す図であり、ＶINT レベルをφR
により制御している。
【００１０】また、図１３はワード線昇圧回路の構成を
示す図、図１４はその動作タイミングチャートである。
入力信号φINによりワード線駆動信号φW の活性化制御
を受ける。φW の活性化時のレベルはブートスラップ容
量Ｃ１とその他の負荷容量ＣL との容量比によって決ま
り次式で表せられる。
示す図、図１４はその動作タイミングチャートである。
入力信号φINによりワード線駆動信号φW の活性化制御
を受ける。φW の活性化時のレベルはブートスラップ容
量Ｃ１とその他の負荷容量ＣL との容量比によって決ま
り次式で表せられる。
【００１１】
【数３】 通常、φW のレベルはメモリセルへの再書込レベルを確
保するためＶINT レベルにメモリセルトランジスタの閾
値電圧（以下ＣｅｌｌＶT という）を加えた程度の値に
設定される。例えば、ＶINT ＝２．３Ｖの場合、φW ＞
４．０Ｖが必要となる。つまり昇圧係数α＝４．０／
２．３＝１．７４と設定される。
保するためＶINT レベルにメモリセルトランジスタの閾
値電圧（以下ＣｅｌｌＶT という）を加えた程度の値に
設定される。例えば、ＶINT ＝２．３Ｖの場合、φW ＞
４．０Ｖが必要となる。つまり昇圧係数α＝４．０／
２．３＝１．７４と設定される。
【００１２】図１５はメモリセルアレイ内のメモリセル
部の回路の構成を示す図であり、一つのメモリセルトラ
ンジスタＱ１と一つのメモリセル容量Ｃｓで構成されて
いる。メモリセル選択時、ワード線ＷＬにはφW レベル
が印加され、ビット線〔外１〕にはＶINT または接地レ
ベルが印加される。メモリセル容量Ｃｓの対極電位は前
述したように１／２ＶINT レベルが接続されている。こ
れにより、メモリセル選択時、メモリセルトランジスタ
Ｑ１のゲート容量にはφW レベルが加わり、メモリセル
容量Ｃｓには１／２ＶINT レベルが加わる。
部の回路の構成を示す図であり、一つのメモリセルトラ
ンジスタＱ１と一つのメモリセル容量Ｃｓで構成されて
いる。メモリセル選択時、ワード線ＷＬにはφW レベル
が印加され、ビット線〔外１〕にはＶINT または接地レ
ベルが印加される。メモリセル容量Ｃｓの対極電位は前
述したように１／２ＶINT レベルが接続されている。こ
れにより、メモリセル選択時、メモリセルトランジスタ
Ｑ１のゲート容量にはφW レベルが加わり、メモリセル
容量Ｃｓには１／２ＶINT レベルが加わる。
【００１３】
【外１】 図１６は従来例におけるＶINT 、φW レベルの外部電源
電圧（Ｖext ）依存性を示す図である。外部電源電圧が
Ｖｘを越えるポイントを境に第一の基準電圧発生回路１
と第二の基準電圧発生回路２の各出力が切り換り、Ｖ
INT 、φW レベルが変化する。これによりＢＴ試験時の
デバイスへの高電圧印加を可能にしている。ＢＴ試験時
の電界加速をＥmax を２ＭＶ／ｃｍとすると、従来例で
は、推奨動作条件でのＶINT レベル＝２．３Ｖ、ワード
線レベル４．０Ｖ、昇圧係数α＝１．７４、メモリセル
トランジスタのゲート酸化膜厚Ｔox＝１００Å、容量酸
化膜厚Ｃox＝４５Åの場合、推奨動作時の各酸化膜への
印加電界強度、および電界加速を２ＭＶ／ｃｍとしたと
きのＶINT レベルは〔表１〕に示すようになる。
電圧（Ｖext ）依存性を示す図である。外部電源電圧が
Ｖｘを越えるポイントを境に第一の基準電圧発生回路１
と第二の基準電圧発生回路２の各出力が切り換り、Ｖ
INT 、φW レベルが変化する。これによりＢＴ試験時の
デバイスへの高電圧印加を可能にしている。ＢＴ試験時
の電界加速をＥmax を２ＭＶ／ｃｍとすると、従来例で
は、推奨動作条件でのＶINT レベル＝２．３Ｖ、ワード
線レベル４．０Ｖ、昇圧係数α＝１．７４、メモリセル
トランジスタのゲート酸化膜厚Ｔox＝１００Å、容量酸
化膜厚Ｃox＝４５Åの場合、推奨動作時の各酸化膜への
印加電界強度、および電界加速を２ＭＶ／ｃｍとしたと
きのＶINT レベルは〔表１〕に示すようになる。
【００１４】
【表１】 最大電界加速を２ＭＶ／ｃｍとしたときのＶINT レベル
は上表より明らかなように、ゲート酸化膜への印加電圧
で制限される。このため同一条件下での容量酸化膜への
電界ストレスが充分に加わらない問題が生じ、これを改
善するため図１７に示すようにセルプレートへの印加電
圧を制御する方法が提案されている。この方法は、制御
信号φS によりＢＴ時にセルプレートを接地レベル（も
しくは電源レベル）に固定することにより、容量酸化膜
への印加電界を高めることができる。しかし、ＶINT ＝
３．４５Ｖ、セルプレート電位＝０Ｖのとき容量酸化膜
には３．４５Ｖ／４５Å＝７．７ＭＶ／ｃｍもの電界が
加わってしまう。
は上表より明らかなように、ゲート酸化膜への印加電圧
で制限される。このため同一条件下での容量酸化膜への
電界ストレスが充分に加わらない問題が生じ、これを改
善するため図１７に示すようにセルプレートへの印加電
圧を制御する方法が提案されている。この方法は、制御
信号φS によりＢＴ時にセルプレートを接地レベル（も
しくは電源レベル）に固定することにより、容量酸化膜
への印加電界を高めることができる。しかし、ＶINT ＝
３．４５Ｖ、セルプレート電位＝０Ｖのとき容量酸化膜
には３．４５Ｖ／４５Å＝７．７ＭＶ／ｃｍもの電界が
加わってしまう。
【００１５】
【発明が解決しようとする課題】上述した従来のメモリ
回路では、メモリセルトランジスタのゲート酸化膜への
印加電圧によってＢＴ試験時の内部電圧が制限されるの
で、メモリセル容量に効果的なスクリーニングを実施す
るための電界ストレスが充分に加わらない問題があり、
また、これを改善するためにセルプレート電位の制御を
行った場合、セルプレートに過大な電圧が加わってしま
う問題があった。
回路では、メモリセルトランジスタのゲート酸化膜への
印加電圧によってＢＴ試験時の内部電圧が制限されるの
で、メモリセル容量に効果的なスクリーニングを実施す
るための電界ストレスが充分に加わらない問題があり、
また、これを改善するためにセルプレート電位の制御を
行った場合、セルプレートに過大な電圧が加わってしま
う問題があった。
【００１６】本発明はこのような問題を解決するもの
で、ＢＴ試験時にデバイス各部に印加する加速電界強度
を均一にすることができる装置を提供することを目的と
する。
で、ＢＴ試験時にデバイス各部に印加する加速電界強度
を均一にすることができる装置を提供することを目的と
する。
【００１７】
【課題を解決するための手段】本発明は、複数のビット
線に供給する第一の給電系と、複数のワード線に供給す
る第二の給電系とを備え、前記第一の給電系は、入力電
圧Ｖｙまでは入力電圧に比例する電圧を出力し、入力電
圧がＶｙを越えると入力電圧Ｖｙのときの出力電圧を出
力する第一の基準電圧発生回路と、入力電圧に比例する
電圧を出力する第二の基準電圧発生回路と、入力電圧が
Ｖｘ以下では前記第一の基準電圧発生回路の出力を選択
し入力電圧がＶｘを越えると前記第二の基準電圧発生回
路の出力を選択する第一の切換スイッチ回路とを含む半
導体メモリ装置において、前記第二の給電系は、前記第
一の給電系に連動してその第一の給電系のｋ倍の電圧を
発生する手段を備えたことを特徴とする。
線に供給する第一の給電系と、複数のワード線に供給す
る第二の給電系とを備え、前記第一の給電系は、入力電
圧Ｖｙまでは入力電圧に比例する電圧を出力し、入力電
圧がＶｙを越えると入力電圧Ｖｙのときの出力電圧を出
力する第一の基準電圧発生回路と、入力電圧に比例する
電圧を出力する第二の基準電圧発生回路と、入力電圧が
Ｖｘ以下では前記第一の基準電圧発生回路の出力を選択
し入力電圧がＶｘを越えると前記第二の基準電圧発生回
路の出力を選択する第一の切換スイッチ回路とを含む半
導体メモリ装置において、前記第二の給電系は、前記第
一の給電系に連動してその第一の給電系のｋ倍の電圧を
発生する手段を備えたことを特徴とする。
【００１８】前記第二の給電系には二つの電圧基準手段
と、この二つの電圧基準手段のいずれかを選択する第二
の切換スイッチ回路と、この第二の切換スイッチ回路を
前記第一の切換スイッチ回路に連動させる手段とを含む
ことが望ましい。
と、この二つの電圧基準手段のいずれかを選択する第二
の切換スイッチ回路と、この第二の切換スイッチ回路を
前記第一の切換スイッチ回路に連動させる手段とを含む
ことが望ましい。
【００１９】
【作用】複数のビット線に供給する第一の給電系は、第
一の基準電圧発生回路が入力電圧Ｖｙまでは入力電圧に
比例する電圧を出力し、入力電圧がＶｙを越えると入力
電圧Ｖｙのときの出力電圧を出力する。また、第二の基
準電圧発生回路が入力電圧に比例する電圧を出力する。
第一の切換スイッチ回路が入力電圧がＶｘ以下では第一
の基準電圧発生回路の出力を選択し、入力電圧がＶｘを
越えると第二の基準電圧発生回路の出力を選択する。一
方、複数のワード線に供給する第二の給電系は、第一の
給電系に連動して第一の給電系のｋ倍の電圧を発生す
る。
一の基準電圧発生回路が入力電圧Ｖｙまでは入力電圧に
比例する電圧を出力し、入力電圧がＶｙを越えると入力
電圧Ｖｙのときの出力電圧を出力する。また、第二の基
準電圧発生回路が入力電圧に比例する電圧を出力する。
第一の切換スイッチ回路が入力電圧がＶｘ以下では第一
の基準電圧発生回路の出力を選択し、入力電圧がＶｘを
越えると第二の基準電圧発生回路の出力を選択する。一
方、複数のワード線に供給する第二の給電系は、第一の
給電系に連動して第一の給電系のｋ倍の電圧を発生す
る。
【００２０】これにより、ワード線レベルと内部降圧電
源とのレベルの比をＢＴ試験（高電圧加速試験）時と通
常動作時とで切り換えることができ、したがってＢＴ試
験時にセルトランジスタのゲート酸化膜およびメモリセ
ルの容量酸化膜に対し同一の電圧ストレスを印加するこ
とが可能となり、効果的なスクリーニングによりメモリ
デバイスの信頼性を向上させることができる。
源とのレベルの比をＢＴ試験（高電圧加速試験）時と通
常動作時とで切り換えることができ、したがってＢＴ試
験時にセルトランジスタのゲート酸化膜およびメモリセ
ルの容量酸化膜に対し同一の電圧ストレスを印加するこ
とが可能となり、効果的なスクリーニングによりメモリ
デバイスの信頼性を向上させることができる。
【００２１】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図、図２
は本発明実施例における第二電圧検知回路の構成を示す
図、図３は本発明実施例における発振回路の構成を示す
図、図４は本発明実施例における昇圧回路の構成を示す
図、図５は本発明実施例における外部電源電圧の依存性
を示す図、図６は本発明実施例における昇圧回路の他の
構成例を示す図である。
る。図１は本発明実施例の構成を示すブロック図、図２
は本発明実施例における第二電圧検知回路の構成を示す
図、図３は本発明実施例における発振回路の構成を示す
図、図４は本発明実施例における昇圧回路の構成を示す
図、図５は本発明実施例における外部電源電圧の依存性
を示す図、図６は本発明実施例における昇圧回路の他の
構成例を示す図である。
【００２２】本発明実施例は複数のビット線に供給する
第一の給電系と、複数のワード線に供給する第二の給電
系とを備え、第一の給電系は、図５に示す入力電圧Ｖｙ
までは入力電圧に比例する電圧を出力し、入力電圧がＶ
ｙを越えると入力電圧Ｖｙのときの出力電圧を出力する
第一の基準電圧発生回路１と、入力電圧に比例する電圧
を出力する第二の基準電圧発生回路２と、入力電圧がＶ
ｘ以下では第一の基準電圧発生回路１の出力を選択し、
入力電圧がＶｘを越えると第二の基準電圧発生回路２の
出力を選択する第一の切換スイッチ回路３と、この第一
の切換スイッチ回路３からの切換信号φR を受けセンス
アンプ群７およびメモリセルアレイ１９により構成され
た行デコーダおよびワード線ドライバ群８に降圧電源Ｖ
INT を供給する内部降圧回路５と、第一の基準電圧発生
回路１の出力信号φR1を検出し第一の切換スイッチ回路
３に出力信号φS を出力する第一の電圧検知回路４とを
含み、さらに、本発明の特徴として、第二の給電系に第
一の給電系と連動してその第一の給電系のｋ倍の電圧を
発生する手段を備える。
第一の給電系と、複数のワード線に供給する第二の給電
系とを備え、第一の給電系は、図５に示す入力電圧Ｖｙ
までは入力電圧に比例する電圧を出力し、入力電圧がＶ
ｙを越えると入力電圧Ｖｙのときの出力電圧を出力する
第一の基準電圧発生回路１と、入力電圧に比例する電圧
を出力する第二の基準電圧発生回路２と、入力電圧がＶ
ｘ以下では第一の基準電圧発生回路１の出力を選択し、
入力電圧がＶｘを越えると第二の基準電圧発生回路２の
出力を選択する第一の切換スイッチ回路３と、この第一
の切換スイッチ回路３からの切換信号φR を受けセンス
アンプ群７およびメモリセルアレイ１９により構成され
た行デコーダおよびワード線ドライバ群８に降圧電源Ｖ
INT を供給する内部降圧回路５と、第一の基準電圧発生
回路１の出力信号φR1を検出し第一の切換スイッチ回路
３に出力信号φS を出力する第一の電圧検知回路４とを
含み、さらに、本発明の特徴として、第二の給電系に第
一の給電系と連動してその第一の給電系のｋ倍の電圧を
発生する手段を備える。
【００２３】この第二の給電系には、電位基準手段とし
ての第二の電圧検知回路９および第三の電圧検知回路１
０と、この二つの電位基準手段のいずれかを選択する第
二の切換スイッチ回路１１と、この第二のスイッチ回路
１１を第一の切換スイッチ回路３に連動させる手段と、
第二の切換スイッチ回路１１からの出力φd により発振
動作を行う発振回路１２と、この発振回路１２の出力信
号φX を入力する昇圧回路１３とを含む。
ての第二の電圧検知回路９および第三の電圧検知回路１
０と、この二つの電位基準手段のいずれかを選択する第
二の切換スイッチ回路１１と、この第二のスイッチ回路
１１を第一の切換スイッチ回路３に連動させる手段と、
第二の切換スイッチ回路１１からの出力φd により発振
動作を行う発振回路１２と、この発振回路１２の出力信
号φX を入力する昇圧回路１３とを含む。
【００２４】このように、本発明実施例と従来例との相
違点は、第二の電圧検知回路９と、第一の電圧検知回路
４との出力信号φS で制御され、第三の電圧検知回路１
０の出力信号φd1、φd2を切り換える第二の切換スイッ
チ１１回路と、この第二の切換スイッチ回路１１により
選択された制御信号φd により活性化制御をうける発振
回路１２と、この発振回路１２の出力信号φX を入力と
する昇圧回路１３により昇圧される昇圧電源１４とが追
加されたところにある。
違点は、第二の電圧検知回路９と、第一の電圧検知回路
４との出力信号φS で制御され、第三の電圧検知回路１
０の出力信号φd1、φd2を切り換える第二の切換スイッ
チ１１回路と、この第二の切換スイッチ回路１１により
選択された制御信号φd により活性化制御をうける発振
回路１２と、この発振回路１２の出力信号φX を入力と
する昇圧回路１３により昇圧される昇圧電源１４とが追
加されたところにある。
【００２５】昇圧電源ＶBOOTは、行デコーダおよびワー
ド線ドライバ群８に電圧を供給し、ワード線の活性化の
ための電源として使用され、その電圧レベルは、第二お
よび第三の電圧検知回路９および１０により設定され
る。図２に示す第二の電圧検知回路９は昇圧電源ＶBOOT
レベルの設定を行う。この場合ＶBOOTレベルは次にのよ
うになる
ド線ドライバ群８に電圧を供給し、ワード線の活性化の
ための電源として使用され、その電圧レベルは、第二お
よび第三の電圧検知回路９および１０により設定され
る。図２に示す第二の電圧検知回路９は昇圧電源ＶBOOT
レベルの設定を行う。この場合ＶBOOTレベルは次にのよ
うになる
【００２６】
【数４】 第三の電圧検知回路１０も同様に構成され、ＶBOOTレベ
ルの設定値が変えられるように抵抗比をＲ５：Ｒ６→Ｒ
７：Ｒ８に変えるようにしてある。この場合のＶBOOTレ
ベルは
ルの設定値が変えられるように抵抗比をＲ５：Ｒ６→Ｒ
７：Ｒ８に変えるようにしてある。この場合のＶBOOTレ
ベルは
【００２７】
【数５】 となる。
【００２８】第二の切換スイッチ１１回路の構成は、図
１１に示す第一の切換スイッチと同様に構成され、出力
信号φS が０のときφd1が選択されるように設定され、
１のときにはφd2が選択されるように設定される。
１１に示す第一の切換スイッチと同様に構成され、出力
信号φS が０のときφd1が選択されるように設定され、
１のときにはφd2が選択されるように設定される。
【００２９】図３に示す発振回路１２は検知信号φd に
より活性化制御を受け、図４に示す昇圧回路１３は発振
回路１２の出力信号φX により駆動される。
より活性化制御を受け、図４に示す昇圧回路１３は発振
回路１２の出力信号φX により駆動される。
【００３０】図５に示すように本発明実施例におけるＶ
INT 、φW レベルの外部電源電圧（Ｖext ）の依存性の
従来例との相違点は、ＶINT レベルに対するロード線レ
ベルφW 比が推奨動作範囲およびＢＴ試験範囲において
自由に設定できる点にある。すなわち、推奨動作範囲内
においては第二の電圧検知回路設定値
INT 、φW レベルの外部電源電圧（Ｖext ）の依存性の
従来例との相違点は、ＶINT レベルに対するロード線レ
ベルφW 比が推奨動作範囲およびＢＴ試験範囲において
自由に設定できる点にある。すなわち、推奨動作範囲内
においては第二の電圧検知回路設定値
【００３１】
【数６】 ＢＴ試験範囲においては第三の電圧検知回路設定値
【００３２】
【数７】 により設定される。
【００３３】また、表１よりＥmax ＝２ＭＶ／ｃｍのと
きのバイアス条件は、ゲート酸化膜に対しては、φW ＝
６．０Ｖ、容量酸化膜についてはＶINT ＝４．１４Ｖで
ある。したがって、ＢＴ試験時のＶINT およびワード線
電圧φW を前記の値に設定すればゲート酸化膜および容
量酸化膜に同時に同量の電圧ストレスを加えることがで
きる。ＢＴ試験時のＶINT レベル、φW レベルはそれぞ
れ
きのバイアス条件は、ゲート酸化膜に対しては、φW ＝
６．０Ｖ、容量酸化膜についてはＶINT ＝４．１４Ｖで
ある。したがって、ＢＴ試験時のＶINT およびワード線
電圧φW を前記の値に設定すればゲート酸化膜および容
量酸化膜に同時に同量の電圧ストレスを加えることがで
きる。ＢＴ試験時のＶINT レベル、φW レベルはそれぞ
れ
【００３４】
【数８】 で設定されるので、例えば、Ｖext ＝５ＶでＢＴ試験を
実施する場合、Ｒ１／（Ｒ１＋Ｒ２）、Ｒ７／（Ｒ８＋
Ｒ７）をそれぞれ０．８２８、１．４５に設定すればよ
い。
実施する場合、Ｒ１／（Ｒ１＋Ｒ２）、Ｒ７／（Ｒ８＋
Ｒ７）をそれぞれ０．８２８、１．４５に設定すればよ
い。
【００３５】図６は本発明実施例を図７に示す従来例の
半導体メモリ装置のワード線昇圧回路に適用したもので
ある。この場合φW はφS の切り換えにより次のレベル
に設定される。
半導体メモリ装置のワード線昇圧回路に適用したもので
ある。この場合φW はφS の切り換えにより次のレベル
に設定される。
【００３６】
【数９】 ここでα1 ＝５Ｖ／２．３Ｖ＝１．７４、α2 ＝６Ｖ／
４．１４Ｖ＝１．４５と設定するような各Ｃ1 、Ｃ2 を
設定することにより同様の効果を得ることができる。
４．１４Ｖ＝１．４５と設定するような各Ｃ1 、Ｃ2 を
設定することにより同様の効果を得ることができる。
【００３７】
【発明の効果】以上説明したように本発明によれば、ワ
ード線レベルと内部降圧電源とのレベルの比をＢＴ試験
時と通常動作時とで切り換えることにより、セルトラン
ジスタのゲート酸化膜およびメモリセルの容量酸化膜に
対し、ＢＴ試験時に同一の電圧ストレスを印加すること
ができ、効果的なスクリーニングによりメモリデバイス
の信頼性を向上させることができる効果がある。
ード線レベルと内部降圧電源とのレベルの比をＢＴ試験
時と通常動作時とで切り換えることにより、セルトラン
ジスタのゲート酸化膜およびメモリセルの容量酸化膜に
対し、ＢＴ試験時に同一の電圧ストレスを印加すること
ができ、効果的なスクリーニングによりメモリデバイス
の信頼性を向上させることができる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例における第二電圧検知回路の構成
を示す図。
を示す図。
【図３】本発明実施例における発振回路の構成を示す
図。
図。
【図４】本発明実施例における昇圧回路の構成を示す
図。
図。
【図５】本発明実施例における外部電源電圧の依存性を
示す図。
示す図。
【図６】本発明実施例における昇圧回路の他の構成例を
示す図。
示す図。
【図７】従来例の構成を示すブロック図。
【図８】（ａ）は従来例における第一の基準電圧発生回
路を示す図、（ｂ）はその入出力特性を示す図。
路を示す図、（ｂ）はその入出力特性を示す図。
【図９】（ａ）は従来例における第二の基準電圧発生回
路を示す図、（ｂ）はその抵抗分割を示す図、（ｃ）は
その入出力特性を示す図。
路を示す図、（ｂ）はその抵抗分割を示す図、（ｃ）は
その入出力特性を示す図。
【図１０】（ａ）は従来例における第一の電源検知回路
を示す図、（ｂ）はその内部構成を示す図、（ｃ）はそ
の入出力特性を示す図。
を示す図、（ｂ）はその内部構成を示す図、（ｃ）はそ
の入出力特性を示す図。
【図１１】従来例における第一の切換スイッチ回路の構
成を示す図。
成を示す図。
【図１２】従来例における内部降圧回路の構成を示す
図。
図。
【図１３】従来例におけるワード線昇圧回路の構成を示
す図。
す図。
【図１４】従来例におけるワード線昇圧回路の動作タイ
ミングチャート。
ミングチャート。
【図１５】従来例におけるメモリセルアレイ内のメモリ
セル部の回路の構成を示す図。
セル部の回路の構成を示す図。
【図１６】従来例における外部電源電圧の依存性を示す
図。
図。
【図１７】従来例におけるメモリセルアレイ内のメモリ
セル部の他の回路構成を示す図。
セル部の他の回路構成を示す図。
１ 第一の基準電圧発生回路 ２ 第二の基準電圧発生回路 ３ 第一の切換スイッチ回路 ４ 第一の電圧検知回路 ５ 内部降圧回路 ６ 降圧電源 ７ センスアンプ群 ８ 行デコーダおよびワード線ドライバ群 ９ 第二の電圧検知回路 １０ 第三の電圧検知回路 １１ 第二の切換スイッチ回路 １２ 発振回路 １３ 昇圧回路 １４ 昇圧電源 １９ メモリセルアレイ
Claims (2)
- 【請求項１】 複数のビット線に供給する第一の給電系
と、複数のワード線に供給する第二の給電系とを備え、 前記第一の給電系は、入力電圧Ｖｙまでは入力電圧に比
例する電圧を出力し、入力電圧がＶｙを越えると入力電
圧Ｖｙのときの出力電圧を出力する第一の基準電圧発生
回路と、入力電圧に比例する電圧を出力する第二の基準
電圧発生回路と、入力電圧がＶｘ以下では前記第一の基
準電圧発生回路の出力を選択し入力電圧がＶｘを越える
と前記第二の基準電圧発生回路の出力を選択する第一の
切換スイッチ回路とを含む半導体メモリ装置において、 前記第二の給電系は、前記第一の給電系に連動してその
第一の給電系のｋ倍の電圧を発生する手段を備えたこと
を特徴とする半導体メモリ装置。 - 【請求項２】 前記第二の給電系には二つの電圧基準手
段と、この二つの電圧基準手段のいずれかを選択する第
二の切換スイッチ回路と、この第二の切換スイッチ回路
を前記第一の切換スイッチ回路に連動させる手段とを含
む請求項１記載の半導体メモリ装置。
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|---|---|---|---|
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| EP93115753A EP0590651B1 (en) | 1992-09-30 | 1993-09-29 | Dynamic random access memory device having power supply system appropriately biasing switching transistors and storage capacitors in burn-in testing process |
| DE69331214T DE69331214T2 (de) | 1992-09-30 | 1993-09-29 | Dynamische RAM-Einrichtung mit einem Stromversorgungssystem mit angepasster Vorspannung für Transistoren und Kondensatoren in einem Einbrenntestverfahren |
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|---|---|---|---|
| JP4262323A JP2768172B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体メモリ装置 |
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ID=17374179
Family Applications (1)
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|---|---|---|---|
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| JP3155879B2 (ja) * | 1994-02-25 | 2001-04-16 | 株式会社東芝 | 半導体集積回路装置 |
| KR0119887B1 (ko) * | 1994-06-08 | 1997-10-30 | 김광호 | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 |
| JPH0869693A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
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- 1993-09-30 US US08/129,375 patent/US5363333A/en not_active Expired - Lifetime
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