JPH1186553A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH1186553A JPH1186553A JP9242538A JP24253897A JPH1186553A JP H1186553 A JPH1186553 A JP H1186553A JP 9242538 A JP9242538 A JP 9242538A JP 24253897 A JP24253897 A JP 24253897A JP H1186553 A JPH1186553 A JP H1186553A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- switching means
- overdrive
- power supply
- capacitance element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 簡単な回路構成により、最適なタイミングに
よってセンスアンプのオーバドライブを行う。 【解決手段】 オーバドライブを行う直前のプリチャー
ジ時において、センスアンプイネーブル信号ＳＡＥ、Ｓ
ＡＥＢによりトランジスタＴｒ２，Ｔｒ４をＯＮさせ、
コンデンサＣ１，Ｃ２に基板電圧ＶBBおよび昇圧電源電
圧ＶPPを充電する。オーバドライブ時にはトランジスタ
Ｔｒ２，Ｔｒ４をＯＦＦし、オーバドライブイネーブル
信号ＳＯＤＥ，ＳＯＤＥＢによってトランジスタＴｒ
１，Ｔｒ３をＯＮし、コンデンサＣ１の静電容量とセン
スアンプ電源線ＣＳＮの寄生容量のチャージシュアによ
りセンスアンプ電源線ＣＳＮをオーバドライブし、コン
デンサＣ２の静電容量とセンスアンプ電源線ＣＳＰの寄
生容量のチャージシュアによってセンスアンプ電源線Ｃ
ＳＰをオーバドライブする。
よってセンスアンプのオーバドライブを行う。 【解決手段】 オーバドライブを行う直前のプリチャー
ジ時において、センスアンプイネーブル信号ＳＡＥ、Ｓ
ＡＥＢによりトランジスタＴｒ２，Ｔｒ４をＯＮさせ、
コンデンサＣ１，Ｃ２に基板電圧ＶBBおよび昇圧電源電
圧ＶPPを充電する。オーバドライブ時にはトランジスタ
Ｔｒ２，Ｔｒ４をＯＦＦし、オーバドライブイネーブル
信号ＳＯＤＥ，ＳＯＤＥＢによってトランジスタＴｒ
１，Ｔｒ３をＯＮし、コンデンサＣ１の静電容量とセン
スアンプ電源線ＣＳＮの寄生容量のチャージシュアによ
りセンスアンプ電源線ＣＳＮをオーバドライブし、コン
デンサＣ２の静電容量とセンスアンプ電源線ＣＳＰの寄
生容量のチャージシュアによってセンスアンプ電源線Ｃ
ＳＰをオーバドライブする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリにお
けるオーバドライブ動作の制御に適用して有効な技術に
関するものである。
置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリにお
けるオーバドライブ動作の制御に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭなどの半導体集積回路装置であるメモリでは、消
費電流の低減やチップサイズの縮小化のために電源電圧
が低電圧化が進んでいる。そのため、外部電圧である電
源電圧がビット線電圧として供給されている場合があ
る。
ＲＡＭなどの半導体集積回路装置であるメモリでは、消
費電流の低減やチップサイズの縮小化のために電源電圧
が低電圧化が進んでいる。そのため、外部電圧である電
源電圧がビット線電圧として供給されている場合があ
る。
【０００３】しかし、ビット線は、蓄積電荷量の確保な
どのためにあまり低電圧化を行うことができず、電源電
圧がビット線電圧と同じとなると、データの読み出しな
どを行う場合、その定められた電圧までのビット線の増
幅に時間が掛かってしまうので、センス初期の一定の時
間だけセンスアンプに電源電圧よりも高い昇圧電源電圧
を供給する、いわゆる、オーバドライブをさせた後、電
源電圧の供給を行っている。
どのためにあまり低電圧化を行うことができず、電源電
圧がビット線電圧と同じとなると、データの読み出しな
どを行う場合、その定められた電圧までのビット線の増
幅に時間が掛かってしまうので、センス初期の一定の時
間だけセンスアンプに電源電圧よりも高い昇圧電源電圧
を供給する、いわゆる、オーバドライブをさせた後、電
源電圧の供給を行っている。
【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風間発行、伊藤清男（著）、「アドバン
テストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ８
５〜Ｐ８８があり、この文献には、ＤＲＡＭにおけるト
ランジスタセルの基本動作などが記載されている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風間発行、伊藤清男（著）、「アドバン
テストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ８
５〜Ｐ８８があり、この文献には、ＤＲＡＭにおけるト
ランジスタセルの基本動作などが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なオーバドライブ動作では、次のような問題点があるこ
とが本発明者により見い出された。
なオーバドライブ動作では、次のような問題点があるこ
とが本発明者により見い出された。
【０００６】すなわち、オーバドライブがセンス初期の
短時間だけであるので、このオーバドライブを行うタイ
ミング制御が難しく、オーバドライブ時間が長すぎる場
合には、過剰なオーバドライブとなるので消費電流が増
加してしまうという問題がある。
短時間だけであるので、このオーバドライブを行うタイ
ミング制御が難しく、オーバドライブ時間が長すぎる場
合には、過剰なオーバドライブとなるので消費電流が増
加してしまうという問題がある。
【０００７】また、オーバドライブ時間が足りない場合
には、オーバードライブ不足となってデータの読み出し
エラーなどが発生してしまうという問題がある。
には、オーバードライブ不足となってデータの読み出し
エラーなどが発生してしまうという問題がある。
【０００８】本発明の目的は、簡単な回路構成により、
最適なタイミングによってセンスアンプのオーバドライ
ブを行うことのできる半導体集積回路装置を提供するこ
とにある。
最適なタイミングによってセンスアンプのオーバドライ
ブを行うことのできる半導体集積回路装置を提供するこ
とにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、電源電圧を昇圧した昇圧電源電圧の充放電を行う第
１の静電容量素子と、センスアンプをオーバドライブす
るオーバドライブ許可信号に基づくスイッチングにより
第１の静電容量素子の放電制御を行い、センスアンプに
第１の静電容量素子に充電された昇圧電源電圧を供給す
る第１のスイッチング手段と、センスアンプの動作を許
可するセンスアンプ許可信号に基づくスイッチングによ
り第１の静電容量素子の充電制御を行う第２のスイッチ
ング手段とよりなるオーバドライブ回路を設けたもので
ある。
は、電源電圧を昇圧した昇圧電源電圧の充放電を行う第
１の静電容量素子と、センスアンプをオーバドライブす
るオーバドライブ許可信号に基づくスイッチングにより
第１の静電容量素子の放電制御を行い、センスアンプに
第１の静電容量素子に充電された昇圧電源電圧を供給す
る第１のスイッチング手段と、センスアンプの動作を許
可するセンスアンプ許可信号に基づくスイッチングによ
り第１の静電容量素子の充電制御を行う第２のスイッチ
ング手段とよりなるオーバドライブ回路を設けたもので
ある。
【００１２】また、本発明の半導体集積回路装置は、前
記第１、第２のスイッチング手段がＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジ
スタよりなり、第１の静電容量素子が電源電圧と第１の
スイッチング手段ならびに第２のスイッチング手段の一
方の接続部との間に電気的に接続され、第１のスイッチ
ング手段の他方の接続部がセンスアンプに電源を供給す
る第１の電源線に電気的に接続され、ゲート電極にオー
バドライブ許可信号が入力されるように電気的に接続さ
れ、第２のスイッチング手段の他方の接続部が、昇圧電
源に電気的に接続され、ゲート電極にセンスアンプ許可
信号が入力されるように電気的に接続された構成よりな
るものである。
記第１、第２のスイッチング手段がＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジ
スタよりなり、第１の静電容量素子が電源電圧と第１の
スイッチング手段ならびに第２のスイッチング手段の一
方の接続部との間に電気的に接続され、第１のスイッチ
ング手段の他方の接続部がセンスアンプに電源を供給す
る第１の電源線に電気的に接続され、ゲート電極にオー
バドライブ許可信号が入力されるように電気的に接続さ
れ、第２のスイッチング手段の他方の接続部が、昇圧電
源に電気的に接続され、ゲート電極にセンスアンプ許可
信号が入力されるように電気的に接続された構成よりな
るものである。
【００１３】それらにより、アンダシュートおよびオー
バシュートの制御を容易に行うことができ、過剰なオー
バドライブを確実に防止でき、かつ読み出し速度を高速
化することができる。
バシュートの制御を容易に行うことができ、過剰なオー
バドライブを確実に防止でき、かつ読み出し速度を高速
化することができる。
【００１４】さらに、本発明の半導体集積回路装置は、
メモリセルに印加する基板電圧の充放電を行う第２の静
電容量素子と、センスアンプをオーバドライブするオー
バドライブ許可信号に基づくスイッチングにより第２の
静電容量素子の放電制御を行い、センスアンプに第２の
静電容量素子に充電された基板電圧を供給する第３のス
イッチング手段と、センスアンプの動作を許可するセン
スアンプ許可信号に基づくスイッチングにより第２の静
電容量素子の充電制御を行う第４のスイッチング手段と
よりなるオーバドライブ回路を設けたものである。
メモリセルに印加する基板電圧の充放電を行う第２の静
電容量素子と、センスアンプをオーバドライブするオー
バドライブ許可信号に基づくスイッチングにより第２の
静電容量素子の放電制御を行い、センスアンプに第２の
静電容量素子に充電された基板電圧を供給する第３のス
イッチング手段と、センスアンプの動作を許可するセン
スアンプ許可信号に基づくスイッチングにより第２の静
電容量素子の充電制御を行う第４のスイッチング手段と
よりなるオーバドライブ回路を設けたものである。
【００１５】また、本発明の半導体集積回路装置は、前
記第３、第４のスイッチング手段がＭＯＳトランジスタ
よりなり、第２の静電容量素子が基準電位と第３のスイ
ッチング手段ならびに第４のスイッチング手段の一方の
接続部との間に電気的に接続され、第３のスイッチング
手段の他方の接続部が、センスアンプに電源を供給する
第２の電源線に電気的に接続され、ゲート電極にオーバ
ドライブ許可信号が入力されるように電気的に接続さ
れ、第４のスイッチング手段の他方の接続部が、基準電
位に電気的に接続され、ゲート電極にセンスアンプ許可
信号が入力されるように電気的に接続された構成よりな
るものである。
記第３、第４のスイッチング手段がＭＯＳトランジスタ
よりなり、第２の静電容量素子が基準電位と第３のスイ
ッチング手段ならびに第４のスイッチング手段の一方の
接続部との間に電気的に接続され、第３のスイッチング
手段の他方の接続部が、センスアンプに電源を供給する
第２の電源線に電気的に接続され、ゲート電極にオーバ
ドライブ許可信号が入力されるように電気的に接続さ
れ、第４のスイッチング手段の他方の接続部が、基準電
位に電気的に接続され、ゲート電極にセンスアンプ許可
信号が入力されるように電気的に接続された構成よりな
るものである。
【００１６】それらによっても、アンダシュートおよび
オーバシュートの制御を容易に行うことができ、過剰な
オーバドライブを確実に防止でき、かつ読み出し速度を
高速化することができる。
オーバシュートの制御を容易に行うことができ、過剰な
オーバドライブを確実に防止でき、かつ読み出し速度を
高速化することができる。
【００１７】さらに、本発明の半導体集積回路装置は、
電源電圧を昇圧した昇圧電源電圧の充放電を行う第１の
静電容量素子と、センスアンプをオーバドライブするオ
ーバドライブ許可信号に基づくスイッチングにより第１
の静電容量素子の放電制御を行い、センスアンプに第１
の静電容量素子に充電された昇圧電源電圧を供給する第
１のスイッチング手段と、センスアンプの動作を許可す
るセンスアンプ許可信号に基づくスイッチングにより第
１の静電容量素子の充電制御を行う第２のスイッチング
手段と、メモリセルに印加する基板電圧の充放電を行う
第２の静電容量素子と、センスアンプをオーバドライブ
するオーバドライブ許可信号に基づくスイッチングによ
り第２の静電容量素子の放電制御を行い、センスアンプ
に第２の静電容量素子に充電された基板電圧を供給する
第３のスイッチング手段と、センスアンプの動作を許可
するセンスアンプ許可信号に基づくスイッチングにより
第２の静電容量素子の充電制御を行う第４のスイッチン
グ手段とよりなるオーバドライブ回路を設けたものであ
る。
電源電圧を昇圧した昇圧電源電圧の充放電を行う第１の
静電容量素子と、センスアンプをオーバドライブするオ
ーバドライブ許可信号に基づくスイッチングにより第１
の静電容量素子の放電制御を行い、センスアンプに第１
の静電容量素子に充電された昇圧電源電圧を供給する第
１のスイッチング手段と、センスアンプの動作を許可す
るセンスアンプ許可信号に基づくスイッチングにより第
１の静電容量素子の充電制御を行う第２のスイッチング
手段と、メモリセルに印加する基板電圧の充放電を行う
第２の静電容量素子と、センスアンプをオーバドライブ
するオーバドライブ許可信号に基づくスイッチングによ
り第２の静電容量素子の放電制御を行い、センスアンプ
に第２の静電容量素子に充電された基板電圧を供給する
第３のスイッチング手段と、センスアンプの動作を許可
するセンスアンプ許可信号に基づくスイッチングにより
第２の静電容量素子の充電制御を行う第４のスイッチン
グ手段とよりなるオーバドライブ回路を設けたものであ
る。
【００１８】また、本発明の半導体集積回路装置は、前
記第１〜第４のスイッチング手段がＭＯＳトランジスタ
よりなり、第１の静電容量素子が電源電圧と第１のスイ
ッチング手段ならびに第２のスイッチング手段の一方の
接続部との間に電気的に接続され、第１のスイッチング
手段の他方の接続部がセンスアンプに電源を供給する第
１の電源線に電気的に接続され、ゲート電極にオーバド
ライブ許可信号が入力されるように電気的に接続され、
第２のスイッチング手段の他方の接続部が、昇圧電源に
電気的に接続され、ゲート電極にセンスアンプ許可信号
が入力されるように電気的に接続され、第２の静電容量
素子が基準電位と第３のスイッチング手段ならびに第４
のスイッチング手段の一方の接続部との間に電気的に接
続され、第３のスイッチング手段の他方の接続部が、セ
ンスアンプに電源を供給する第２の電源線に電気的に接
続され、ゲート電極にオーバドライブ許可信号が入力さ
れるように電気的に接続され、第４のスイッチング手段
の他方の接続部が、基準電位に電気的に接続され、ゲー
ト電極にセンスアンプ許可信号が入力されるように電気
的に接続された構成よりなることを特徴とする半導体集
積回路装置。
記第１〜第４のスイッチング手段がＭＯＳトランジスタ
よりなり、第１の静電容量素子が電源電圧と第１のスイ
ッチング手段ならびに第２のスイッチング手段の一方の
接続部との間に電気的に接続され、第１のスイッチング
手段の他方の接続部がセンスアンプに電源を供給する第
１の電源線に電気的に接続され、ゲート電極にオーバド
ライブ許可信号が入力されるように電気的に接続され、
第２のスイッチング手段の他方の接続部が、昇圧電源に
電気的に接続され、ゲート電極にセンスアンプ許可信号
が入力されるように電気的に接続され、第２の静電容量
素子が基準電位と第３のスイッチング手段ならびに第４
のスイッチング手段の一方の接続部との間に電気的に接
続され、第３のスイッチング手段の他方の接続部が、セ
ンスアンプに電源を供給する第２の電源線に電気的に接
続され、ゲート電極にオーバドライブ許可信号が入力さ
れるように電気的に接続され、第４のスイッチング手段
の他方の接続部が、基準電位に電気的に接続され、ゲー
ト電極にセンスアンプ許可信号が入力されるように電気
的に接続された構成よりなることを特徴とする半導体集
積回路装置。
【００１９】それらにより、アンダシュートおよびオー
バシュートの制御を一層容易に行うことができ、過剰な
オーバドライブをより確実に防止でき、かつより読み出
し速度を高速化することができる。
バシュートの制御を一層容易に行うことができ、過剰な
オーバドライブをより確実に防止でき、かつより読み出
し速度を高速化することができる。
【００２０】以上のことにより、半導体集積回路装置の
消費電力を大幅に低減することができ、かつオーバドラ
イブの電源として第１、第２の静電容量素子に充電され
た電源を用いるので、オーバドライブに用いられる電源
を生成する電源回路の設計を低コストで容易に行うこと
ができる。
消費電力を大幅に低減することができ、かつオーバドラ
イブの電源として第１、第２の静電容量素子に充電され
た電源を用いるので、オーバドライブに用いられる電源
を生成する電源回路の設計を低コストで容易に行うこと
ができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２２】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２（ａ）は、本発明の一実施の形態
によるメモリのビット線とワード線の電圧関係の説明
図、（ｂ）は、メモリセルとビット線、ワード線の基本
構成の説明図、図３は、本発明の一実施の形態によるメ
モリのオーバドライブ回路およびその周辺の回路図、図
４は、本発明の一実施の形態によるメモリのオーバドラ
イブ回路におけるタイミングチャートである。
リのブロック図、図２（ａ）は、本発明の一実施の形態
によるメモリのビット線とワード線の電圧関係の説明
図、（ｂ）は、メモリセルとビット線、ワード線の基本
構成の説明図、図３は、本発明の一実施の形態によるメ
モリのオーバドライブ回路およびその周辺の回路図、図
４は、本発明の一実施の形態によるメモリのオーバドラ
イブ回路におけるタイミングチャートである。
【００２３】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１は、記憶の最小単位であ
るメモリセルが規則正しくアレイ状に並べられてメモリ
マット２が設けられている。
モリ（半導体集積回路装置）１は、記憶の最小単位であ
るメモリセルが規則正しくアレイ状に並べられてメモリ
マット２が設けられている。
【００２４】また、メモリ１には、メモリマット２の
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。
【００２５】さらに、メモリ１は、メモリマット２の
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２のセル
読み出し信号を増幅するセンスアンプ７が設けられてい
る。
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２のセル
読み出し信号を増幅するセンスアンプ７が設けられてい
る。
【００２６】次に、メモリ１は、ロー方向のアドレス信
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。
【００２７】また、メモリ１には、カラム方向のアドレ
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。
【００２８】さらに、メモリ１は、入力データを所定の
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。
【００２９】また、メモリ１には、データ入力バッファ
１０、データ出力バッファ１１により入出力されるデー
タの制御を行う制御回路１２が設けられており、この制
御回路１２を介してセンスアンプ７とデータ入力バッフ
ァ１０、データ出力バッファ１１のデータのやり取りが
行われるようになっている。さらに、この制御回路１２
にはセンスアンプ７のオーバドライブを行う後述するオ
ーバドライブ回路も設けられている。
１０、データ出力バッファ１１により入出力されるデー
タの制御を行う制御回路１２が設けられており、この制
御回路１２を介してセンスアンプ７とデータ入力バッフ
ァ１０、データ出力バッファ１１のデータのやり取りが
行われるようになっている。さらに、この制御回路１２
にはセンスアンプ７のオーバドライブを行う後述するオ
ーバドライブ回路も設けられている。
【００３０】そして、メモリ１には、たとえば、ポンピ
ング動作によりワード線電位などに用いられる昇圧電源
電圧ＶPPを生成する昇圧電源回路１３が設けられてい
る。そして、この昇圧電源回路１３はローデコーダ３と
電気的に接続されている。
ング動作によりワード線電位などに用いられる昇圧電源
電圧ＶPPを生成する昇圧電源回路１３が設けられてい
る。そして、この昇圧電源回路１３はローデコーダ３と
電気的に接続されている。
【００３１】ここで、図２（ａ），（ｂ）にメモリ１に
おけるビット線ＢＬとワード線ＷＬの電圧関係および基
本構成に示す。
おけるビット線ＢＬとワード線ＷＬの電圧関係および基
本構成に示す。
【００３２】まず、図２（ａ）に示すように、ワード線
ＷＬはグランド電位（基準電位）ＶSS〜昇圧電源電圧Ｖ
PP、ビット線ＷＬはグランド電位ＶSS〜電源電圧ＶDDと
なっており、たとえば、メモリセルの基板電圧ＶBBは−
１Ｖ、昇圧電源電圧ＶPPは３．４Ｖ、電源電圧ＶDDは1.
８Ｖとなっている。
ＷＬはグランド電位（基準電位）ＶSS〜昇圧電源電圧Ｖ
PP、ビット線ＷＬはグランド電位ＶSS〜電源電圧ＶDDと
なっており、たとえば、メモリセルの基板電圧ＶBBは−
１Ｖ、昇圧電源電圧ＶPPは３．４Ｖ、電源電圧ＶDDは1.
８Ｖとなっている。
【００３３】また、図２（ｂ）において、メモリマット
２（図１）には、アレイ状にメモリセルＳが設けられて
おり、行方向のメモリセル２を選択する信号線がワード
線ＷＬであり、ワード線ＷＬにより選択されたメモリセ
ルＳのデータはビット線ＢＬによって転送されることに
なる。
２（図１）には、アレイ状にメモリセルＳが設けられて
おり、行方向のメモリセル２を選択する信号線がワード
線ＷＬであり、ワード線ＷＬにより選択されたメモリセ
ルＳのデータはビット線ＢＬによって転送されることに
なる。
【００３４】次に、制御回路１２におけるオーバドライ
ブ回路ＯＤ１，ＯＤ２を図３を用いて説明する。
ブ回路ＯＤ１，ＯＤ２を図３を用いて説明する。
【００３５】まず、昇圧電源電圧ＶPPを用いてオーバド
ライブを行うオーバドライブ回路ＯＤ１は、Ｎチャネル
ＭＯＳトランジスタであるトランジスタ（第３のスイッ
チング手段）Ｔｒ１、トランジスタ（第４のスイッチン
グ手段）Ｔｒ２およびコンデンサ（第２の静電容量素
子）Ｃ１により構成されている。
ライブを行うオーバドライブ回路ＯＤ１は、Ｎチャネル
ＭＯＳトランジスタであるトランジスタ（第３のスイッ
チング手段）Ｔｒ１、トランジスタ（第４のスイッチン
グ手段）Ｔｒ２およびコンデンサ（第２の静電容量素
子）Ｃ１により構成されている。
【００３６】また、基板電圧ＶBBを用いてオーバドライ
ブを行うオーバドライブ回路ＯＤ２は、ＰチャネルＭＯ
Ｓトランジスタであるトランジスタ（第１のスイッチン
グ手段）Ｔｒ３、トランジスタ（第２のスイッチング手
段）Ｔｒ４ならびにコンデンサ（第１の静電容量素子）
Ｃ２により構成されている。
ブを行うオーバドライブ回路ＯＤ２は、ＰチャネルＭＯ
Ｓトランジスタであるトランジスタ（第１のスイッチン
グ手段）Ｔｒ３、トランジスタ（第２のスイッチング手
段）Ｔｒ４ならびにコンデンサ（第１の静電容量素子）
Ｃ２により構成されている。
【００３７】また、図３においては、ＮチャネルＭＯＳ
トランジスタであるトランジスタＴｒ５〜Ｔｒ７からな
るメモリセル動作の前にプリチャージ動作を行い、ビッ
ト線を所定の電圧に初期設定するプリチャージ回路、セ
ンスアンプ電源用のＮチャネルＭＯＳトランジスタであ
るトランジスタＴｒ８、ＰチャネルＭＯＳトランジスタ
であるトランジスタＴｒ９ならびに前述したセンスアン
プ７も示されている。
トランジスタであるトランジスタＴｒ５〜Ｔｒ７からな
るメモリセル動作の前にプリチャージ動作を行い、ビッ
ト線を所定の電圧に初期設定するプリチャージ回路、セ
ンスアンプ電源用のＮチャネルＭＯＳトランジスタであ
るトランジスタＴｒ８、ＰチャネルＭＯＳトランジスタ
であるトランジスタＴｒ９ならびに前述したセンスアン
プ７も示されている。
【００３８】そして、トランジスタＴｒ５の他方の接続
部とトランジスタＴｒ６の一方の接続部が直列接続さ
れ、それらの接続部にビット線の参照電位であるビット
線リファレンス電圧ＶBLR が供給されるように電気的に
接続されている。
部とトランジスタＴｒ６の一方の接続部が直列接続さ
れ、それらの接続部にビット線の参照電位であるビット
線リファレンス電圧ＶBLR が供給されるように電気的に
接続されている。
【００３９】また、トランジスタＴｒ５およびトランジ
スタＴｒ７の一方の接続部がセンスアンプ７に電源を供
給するセンスアンプ電源線（第１の電源線）ＣＳＰと電
気的に接続され、トランジスタＴｒ６ならびにトランジ
スタＴｒ７の他方の接続部は、同じくセンスアンプ７に
基準電位を供給するセンスアンプ電源線（第２の電源
線）ＣＳＮと電気的に接続されている。
スタＴｒ７の一方の接続部がセンスアンプ７に電源を供
給するセンスアンプ電源線（第１の電源線）ＣＳＰと電
気的に接続され、トランジスタＴｒ６ならびにトランジ
スタＴｒ７の他方の接続部は、同じくセンスアンプ７に
基準電位を供給するセンスアンプ電源線（第２の電源
線）ＣＳＮと電気的に接続されている。
【００４０】さらに、トランジスタＴｒ５〜Ｔｒ７のゲ
ートには、ビット線をイコライズするビット線イコライ
ズ信号ＢＬＥＱが入力されるように接続されている。
ートには、ビット線をイコライズするビット線イコライ
ズ信号ＢＬＥＱが入力されるように接続されている。
【００４１】次に、コンデンサＣ１の他方の接続部はグ
ランド電位ＶSSと電気的に接続され、一方の接続部はト
ランジスタＴｒ１，Ｔｒ２の他方の接続部と電気的に接
続されている。
ランド電位ＶSSと電気的に接続され、一方の接続部はト
ランジスタＴｒ１，Ｔｒ２の他方の接続部と電気的に接
続されている。
【００４２】また、トランジスタＴｒ１の一方の接続部
はセンスアンプ電源線ＣＳＮと電気的に接続されてお
り、トランジスタＴｒ２の一方の接続部はメモリセルの
基板電圧ＶBBが供給されるように電気的に接続されてい
る。
はセンスアンプ電源線ＣＳＮと電気的に接続されてお
り、トランジスタＴｒ２の一方の接続部はメモリセルの
基板電圧ＶBBが供給されるように電気的に接続されてい
る。
【００４３】さらに、トランジスタＴｒ１のゲートに
は、センスアンプのオーバドライブを許可するオーバド
ライブイネーブル信号（センスアンプ許可信号）ＳＯＤ
Ｅが入力されるように電気的に接続されている。
は、センスアンプのオーバドライブを許可するオーバド
ライブイネーブル信号（センスアンプ許可信号）ＳＯＤ
Ｅが入力されるように電気的に接続されている。
【００４４】また、トランジスタＴｒ８の一方の接続部
はセンスアンプ電源線ＣＳＮと電気的に接続されてお
り、他方の接続部はグランド電位に電気的に接続されて
いる。トランジスタＴｒ８，Ｔｒ２のゲートには、セン
スアンプの動作許可信号であるセンスアンプイネーブル
信号（オーバドライブ許可信号）ＳＡＥが入力されるよ
うに電気的に接続されている。
はセンスアンプ電源線ＣＳＮと電気的に接続されてお
り、他方の接続部はグランド電位に電気的に接続されて
いる。トランジスタＴｒ８，Ｔｒ２のゲートには、セン
スアンプの動作許可信号であるセンスアンプイネーブル
信号（オーバドライブ許可信号）ＳＡＥが入力されるよ
うに電気的に接続されている。
【００４５】次に、コンデンサＣ２の一方の接続部は、
外部電源である電源電圧ＶDDと電気的に接続が行われて
おり、他方の接続部はトランジスタＴｒ３ならびにトラ
ンジスタＴｒ４の一方の接続部と電気的に接続されてい
る。
外部電源である電源電圧ＶDDと電気的に接続が行われて
おり、他方の接続部はトランジスタＴｒ３ならびにトラ
ンジスタＴｒ４の一方の接続部と電気的に接続されてい
る。
【００４６】また、トランジスタＴｒ３の他方の接続部
はセンスアンプ電源線ＣＳＰと電気的に接続されてお
り、トランジスタＴｒ４の他方の接続部には昇圧電源回
路１３によって生成された昇圧電源電圧ＶPPが供給され
るように電気的に接続されている。
はセンスアンプ電源線ＣＳＰと電気的に接続されてお
り、トランジスタＴｒ４の他方の接続部には昇圧電源回
路１３によって生成された昇圧電源電圧ＶPPが供給され
るように電気的に接続されている。
【００４７】さらに、トランジスタＴｒ９の一方の接続
部は、電源電圧ＶDDが電気的に接続され、他方の接続部
にはセンスアンプ電源線ＣＳＰが電気的に接続されてい
る。また、トランジスタＴｒ３のゲートは、オーバドラ
イブイネーブル信号ＳＯＤＥの反転信号であるオーバド
ライブイネーブル信号（センスアンプ許可信号）ＳＯＤ
ＥＢが入力されるように電気的に接続されている。
部は、電源電圧ＶDDが電気的に接続され、他方の接続部
にはセンスアンプ電源線ＣＳＰが電気的に接続されてい
る。また、トランジスタＴｒ３のゲートは、オーバドラ
イブイネーブル信号ＳＯＤＥの反転信号であるオーバド
ライブイネーブル信号（センスアンプ許可信号）ＳＯＤ
ＥＢが入力されるように電気的に接続されている。
【００４８】そして、トランジスタＴｒ４，Ｔｒ９のゲ
ートは、センスアンプイネーブル信号ＳＡＥの反転信号
であるセンスアンプイネーブル信号（オーバドライブ許
可信号）ＳＡＥＢが入力されるように電気的に接続され
ている。
ートは、センスアンプイネーブル信号ＳＡＥの反転信号
であるセンスアンプイネーブル信号（オーバドライブ許
可信号）ＳＡＥＢが入力されるように電気的に接続され
ている。
【００４９】次に、本実施の形態の作用について、図２
ならびに図４のタイミングチャートを用いて説明する。
ならびに図４のタイミングチャートを用いて説明する。
【００５０】まず、初期状態では、図４に示すように、
ビット線イコライズ信号ＢＬＥＱがＨｉ信号となってお
り、ビット線ＢＬがイコライズされた状態となってい
る。その後、ビット線イコライズ信号ＢＬＥＱがＬｏ信
号となり、トランジスタＴｒ５，Ｔｒ６がＯＦＦするの
でセンスアンプ電源線ＣＳＰ，ＣＳＮがフローティング
となる。
ビット線イコライズ信号ＢＬＥＱがＨｉ信号となってお
り、ビット線ＢＬがイコライズされた状態となってい
る。その後、ビット線イコライズ信号ＢＬＥＱがＬｏ信
号となり、トランジスタＴｒ５，Ｔｒ６がＯＦＦするの
でセンスアンプ電源線ＣＳＰ，ＣＳＮがフローティング
となる。
【００５１】その後、オーバドライブを行う直前のプリ
チャージ時間ｔ１において、センスアンプイネーブル信
号ＳＡＥがＬｏ信号からＨｉ信号になり、トランジスタ
Ｔｒ２，Ｔｒ８をＯＮさせる。また、センスアンプイネ
ーブル信号ＳＡＥの反転信号である前述したセンスアン
プイネーブル信号ＳＡＥＢは、Ｈｉ信号からＬｏ信号に
なるので、トランジスタＴｒ４，Ｔｒ９も同じくＯＮと
なる。
チャージ時間ｔ１において、センスアンプイネーブル信
号ＳＡＥがＬｏ信号からＨｉ信号になり、トランジスタ
Ｔｒ２，Ｔｒ８をＯＮさせる。また、センスアンプイネ
ーブル信号ＳＡＥの反転信号である前述したセンスアン
プイネーブル信号ＳＡＥＢは、Ｈｉ信号からＬｏ信号に
なるので、トランジスタＴｒ４，Ｔｒ９も同じくＯＮと
なる。
【００５２】これによって、ビット線リファレンス電圧
ＶBLR となっているセンスアンプ電源線ＣＳＰがグラン
ド電位ＶSSとなり、同じくビット線リファレンス電圧Ｖ
BLRとなっているセンスアンプ電源線ＣＳＮが電源電圧
ＶDDとなる。
ＶBLR となっているセンスアンプ電源線ＣＳＰがグラン
ド電位ＶSSとなり、同じくビット線リファレンス電圧Ｖ
BLRとなっているセンスアンプ電源線ＣＳＮが電源電圧
ＶDDとなる。
【００５３】また、同時に基板電圧ＶBBと電気的に接続
されているトランジスタＴｒ２および昇圧電源電圧ＶPP
と電気的に接続されているトランジスタＴｒ４もＯＮと
なっているので、これらトランジスタＴｒ２，Ｔｒ４を
介してコンデンサＣ１には基板電圧ＶBBが充電され、コ
ンデンサＣ２には昇圧電源電圧ＶPPが充電されることに
なる。
されているトランジスタＴｒ２および昇圧電源電圧ＶPP
と電気的に接続されているトランジスタＴｒ４もＯＮと
なっているので、これらトランジスタＴｒ２，Ｔｒ４を
介してコンデンサＣ１には基板電圧ＶBBが充電され、コ
ンデンサＣ２には昇圧電源電圧ＶPPが充電されることに
なる。
【００５４】さらに、このプリチャージ時間ｔ１におい
ては、トランジスタＴｒ２，Ｔｒ８のゲートに共通の信
号としてセンスアンプイネーブル信号ＳＡＥを入力して
いるが、たとえば、プリチャージ時間ｔ１ではトランジ
スタＴｒ２のゲートのみに所定の制御信号を入力してプ
リチャージだけを行い、後述するセンスアンプ時間でト
ランジスタＴｒ８のゲートのみにセンスアンプイネーブ
ル信号ＳＡＥを入力してプリチャージとビット線の初期
増幅のオーバヘッドを回避するようにしてもよい。
ては、トランジスタＴｒ２，Ｔｒ８のゲートに共通の信
号としてセンスアンプイネーブル信号ＳＡＥを入力して
いるが、たとえば、プリチャージ時間ｔ１ではトランジ
スタＴｒ２のゲートのみに所定の制御信号を入力してプ
リチャージだけを行い、後述するセンスアンプ時間でト
ランジスタＴｒ８のゲートのみにセンスアンプイネーブ
ル信号ＳＡＥを入力してプリチャージとビット線の初期
増幅のオーバヘッドを回避するようにしてもよい。
【００５５】その後、センスアンプイネーブル信号ＳＡ
ＥがＨｉ信号からＬｏ信号に、センスアンプイネーブル
信号ＳＡＥＢがＬｏ信号からＨｉ信号になってプリチャ
ージ時間ｔ１が終了すると、同時に、オーバドライブイ
ネーブル信号ＳＯＤＥがＬｏ信号からＨｉ信号になって
センスアンプ７のオーバドライブを行うオーバドライブ
時間ｔ２となる。
ＥがＨｉ信号からＬｏ信号に、センスアンプイネーブル
信号ＳＡＥＢがＬｏ信号からＨｉ信号になってプリチャ
ージ時間ｔ１が終了すると、同時に、オーバドライブイ
ネーブル信号ＳＯＤＥがＬｏ信号からＨｉ信号になって
センスアンプ７のオーバドライブを行うオーバドライブ
時間ｔ２となる。
【００５６】また、このオーバドライブ時間ｔ２では、
オーバドライブイネーブル信号ＳＯＤＥの反転信号であ
るオーバドライブイネーブル信号ＳＯＤＥＢもＨｉ信号
からＬｏ信号になっている。
オーバドライブイネーブル信号ＳＯＤＥの反転信号であ
るオーバドライブイネーブル信号ＳＯＤＥＢもＨｉ信号
からＬｏ信号になっている。
【００５７】そして、前述したセンスアンプイネーブル
信号ＳＡＥ，ＳＡＥＢによってトランジスタＴｒ２，Ｔ
ｒ４，Ｔｒ８，Ｔｒ９がＯＦＦとなり、その後、それぞ
れ反転したオーバドライブイネーブル信号ＳＯＤＥ，Ｓ
ＯＤＥＢによってトランジスタＴｒ１，Ｔｒ３はＯＮと
なる。
信号ＳＡＥ，ＳＡＥＢによってトランジスタＴｒ２，Ｔ
ｒ４，Ｔｒ８，Ｔｒ９がＯＦＦとなり、その後、それぞ
れ反転したオーバドライブイネーブル信号ＳＯＤＥ，Ｓ
ＯＤＥＢによってトランジスタＴｒ１，Ｔｒ３はＯＮと
なる。
【００５８】トランジスタＴｒ１がＯＮすると、充電さ
れていたコンデンサＣ１がトランジスタＴｒ１を介して
センスアンプ電源線ＣＳＮに放電され、このコンデンサ
Ｃ１の静電容量とセンスアンプ電源線ＣＳＮの寄生容量
におけるチャージシュアによってセンスアンプ電源線Ｃ
ＳＮがオーバドライブされることになりビット線ＢＬが
高速に開くことになる。
れていたコンデンサＣ１がトランジスタＴｒ１を介して
センスアンプ電源線ＣＳＮに放電され、このコンデンサ
Ｃ１の静電容量とセンスアンプ電源線ＣＳＮの寄生容量
におけるチャージシュアによってセンスアンプ電源線Ｃ
ＳＮがオーバドライブされることになりビット線ＢＬが
高速に開くことになる。
【００５９】一方、トランジスタＴｒ３がＯＮすること
によっても充電されていたコンデンサＣ２がトランジス
タＴｒ３を介してセンスアンプ電源線ＣＳＰに放電さ
れ、同様にコンデンサＣ２の静電容量とセンスアンプ電
源線ＣＳＰの寄生容量におけるチャージシュアにより、
センスアンプ電源線ＣＳＰがオーバドライブされること
になりビット線ＢＬが高速に開くことになる。
によっても充電されていたコンデンサＣ２がトランジス
タＴｒ３を介してセンスアンプ電源線ＣＳＰに放電さ
れ、同様にコンデンサＣ２の静電容量とセンスアンプ電
源線ＣＳＰの寄生容量におけるチャージシュアにより、
センスアンプ電源線ＣＳＰがオーバドライブされること
になりビット線ＢＬが高速に開くことになる。
【００６０】よって、昇圧電源電圧ＶPPならびに基板電
圧ＶBBをダイレクトにショートを行うのではなく、所定
の静電容量を持ったコンデンサＣ１，Ｃ２を用いてオー
バドライブを行うことにより、プロセスのばらつきなど
によってオーバドライブイネーブル信号ＳＯＤＥなどの
制御信号がばらついても、過剰なオーバドライブを防止
することができ、アンダシュートおよびオーバシュート
の制御を容易に行うことができる。
圧ＶBBをダイレクトにショートを行うのではなく、所定
の静電容量を持ったコンデンサＣ１，Ｃ２を用いてオー
バドライブを行うことにより、プロセスのばらつきなど
によってオーバドライブイネーブル信号ＳＯＤＥなどの
制御信号がばらついても、過剰なオーバドライブを防止
することができ、アンダシュートおよびオーバシュート
の制御を容易に行うことができる。
【００６１】また、オーバドライブ時に直接、基板電圧
ＶBB、昇圧電源電圧ＶPPをショートさせないので、基板
電圧ＶBB、昇圧電源電圧ＶPPの電源のドロップを大幅に
低減することができ、ワード線の高速化を有利に行うこ
とができる。
ＶBB、昇圧電源電圧ＶPPをショートさせないので、基板
電圧ＶBB、昇圧電源電圧ＶPPの電源のドロップを大幅に
低減することができ、ワード線の高速化を有利に行うこ
とができる。
【００６２】次に、オーバドライブイネーブル信号ＳＯ
ＤＥがＨｉ信号からＬｏ信号になり、オーバドライブイ
ネーブル信号ＳＯＤＥＢがＬｏ信号からＨｉ信号になる
ことによりオーバドライブ時間ｔ２が終了すると、オー
バドライブイネーブル信号ＳＯＤＥがＨｉ信号、オーバ
ドライブイネーブル信号ＳＯＤＥＢがＬｏ信号となって
センス動作を行うセンスアンプ時間ｔ３となる。
ＤＥがＨｉ信号からＬｏ信号になり、オーバドライブイ
ネーブル信号ＳＯＤＥＢがＬｏ信号からＨｉ信号になる
ことによりオーバドライブ時間ｔ２が終了すると、オー
バドライブイネーブル信号ＳＯＤＥがＨｉ信号、オーバ
ドライブイネーブル信号ＳＯＤＥＢがＬｏ信号となって
センス動作を行うセンスアンプ時間ｔ３となる。
【００６３】そして、センスアンプ時間ｔ３において
は、センスアンプイネーブル信号ＳＡＥがＬｏ信号から
Ｈｉ信号になり、オーバドライブイネーブル信号ＳＯＤ
ＥがＨｉ信号からＬｏ信号になるので、トランジスタＴ
ｒ１がＯＦＦし、トランジスタＴｒ２，Ｔｒ８がＯＮと
なるので、センスアンプ電源線ＣＳＮは最終レベルであ
るグランド電位ＶSSとなる。
は、センスアンプイネーブル信号ＳＡＥがＬｏ信号から
Ｈｉ信号になり、オーバドライブイネーブル信号ＳＯＤ
ＥがＨｉ信号からＬｏ信号になるので、トランジスタＴ
ｒ１がＯＦＦし、トランジスタＴｒ２，Ｔｒ８がＯＮと
なるので、センスアンプ電源線ＣＳＮは最終レベルであ
るグランド電位ＶSSとなる。
【００６４】また、同様に、センスアンプ時間ｔ３で
は、オーバドライブイネーブル信号ＳＯＤＥＢがＬｏ信
号からＨｉ信号になるので、トランジスタＴｒ４，Ｔｒ
９がＯＮとなるので、センスアンプ電源線ＣＳＰは最終
レベルである電源電圧ＶDDとなる。
は、オーバドライブイネーブル信号ＳＯＤＥＢがＬｏ信
号からＨｉ信号になるので、トランジスタＴｒ４，Ｔｒ
９がＯＮとなるので、センスアンプ電源線ＣＳＰは最終
レベルである電源電圧ＶDDとなる。
【００６５】それにより、本実施の形態では、コンデン
サＣ１，Ｃ２を用いてオーバドライブを行うことによ
り、アンダシュートおよびオーバシュートの制御を容易
に行うことができ、過剰なオーバドライブなどによる消
費電力の増加を低減することができる。
サＣ１，Ｃ２を用いてオーバドライブを行うことによ
り、アンダシュートおよびオーバシュートの制御を容易
に行うことができ、過剰なオーバドライブなどによる消
費電力の増加を低減することができる。
【００６６】また、オーバドライブ時に直接、基板電圧
ＶBB、昇圧電源電圧ＶPPをショートさせないので、基板
電圧ＶBB、昇圧電源電圧ＶPPの電源のドロップを大幅に
低減することができ、昇圧電源電圧ＶPPを生成する昇圧
電源回路１３や基板電圧ＶBBを生成する基板電圧回路な
どの設計を容易に行うことができる。
ＶBB、昇圧電源電圧ＶPPをショートさせないので、基板
電圧ＶBB、昇圧電源電圧ＶPPの電源のドロップを大幅に
低減することができ、昇圧電源電圧ＶPPを生成する昇圧
電源回路１３や基板電圧ＶBBを生成する基板電圧回路な
どの設計を容易に行うことができる。
【００６７】さらに、本実施の形態においては、メモリ
１に昇圧電源電圧ＶPPによりオーバドライブを行うオー
バドライブ回路ＯＤ１（図３）と基板電圧ＶBBによって
オーバドライブを行うオーバドライブ回路ＯＤ２（図
３）の２つの回路を設けたが、オーバドライブ回路ＯＤ
１またはオーバドライブ回路ＯＤ２のいずれか一方のみ
を用いるようにしてもよい。
１に昇圧電源電圧ＶPPによりオーバドライブを行うオー
バドライブ回路ＯＤ１（図３）と基板電圧ＶBBによって
オーバドライブを行うオーバドライブ回路ＯＤ２（図
３）の２つの回路を設けたが、オーバドライブ回路ＯＤ
１またはオーバドライブ回路ＯＤ２のいずれか一方のみ
を用いるようにしてもよい。
【００６８】たとえば、基板電圧ＶBBによるオーバドラ
イブを行わず、昇圧電源電圧ＶPPのみによってオーバド
ライブを行う場合、オーバドライブ回路ＯＤ３は、図５
に示すような回路構成となる。
イブを行わず、昇圧電源電圧ＶPPのみによってオーバド
ライブを行う場合、オーバドライブ回路ＯＤ３は、図５
に示すような回路構成となる。
【００６９】このオーバドライブ回路ＯＤ３の場合、回
路構成ならびに回路動作は、前述したオーバドライブ回
路ＯＤ１と全く同じとなる。
路構成ならびに回路動作は、前述したオーバドライブ回
路ＯＤ１と全く同じとなる。
【００７０】また、昇圧電源電圧ＶPPによるオーバドラ
イブを行わず、基板電圧ＶBBのみによってオーバドライ
ブを行う場合、オーバドライブ回路ＯＤ４は、図６に示
すような回路構成となる。
イブを行わず、基板電圧ＶBBのみによってオーバドライ
ブを行う場合、オーバドライブ回路ＯＤ４は、図６に示
すような回路構成となる。
【００７１】さらに、このオーバドライブ回路ＯＤ４の
場合も、回路構成ならびに回路動作は、前述したオーバ
ドライブ回路ＯＤ２と全く同じとなる。
場合も、回路構成ならびに回路動作は、前述したオーバ
ドライブ回路ＯＤ２と全く同じとなる。
【００７２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７４】（１）本発明によれば、オーバドライブ時
におけるアンダシュートおよびオーバシュートの制御を
容易に行うことができるので過剰なオーバドライブを確
実に防止することができる。
におけるアンダシュートおよびオーバシュートの制御を
容易に行うことができるので過剰なオーバドライブを確
実に防止することができる。
【００７５】（２）また、本発明では、オーバドライブ
の電源として第１、第２の静電容量素子に充電された電
源を用いるので、オーバドライブに用いられる電源を生
成する電源回路を低コストで設計することができる。
の電源として第１、第２の静電容量素子に充電された電
源を用いるので、オーバドライブに用いられる電源を生
成する電源回路を低コストで設計することができる。
【００７６】（３）さらに、本発明においては、上記
（１），（２）により、半導体集積回路装置の消費電力
を大幅に低減しながら動作速度を向上することができ、
かつ低コストにすることができる。
（１），（２）により、半導体集積回路装置の消費電力
を大幅に低減しながら動作速度を向上することができ、
かつ低コストにすることができる。
【図１】本発明の一実施の形態によるメモリのブロック
図である。
図である。
【図２】（ａ）は、本発明の一実施の形態によるメモリ
のビット線とワード線の電圧関係の説明図、（ｂ）は、
メモリセルとビット線、ワード線の基本構成の説明図で
ある。
のビット線とワード線の電圧関係の説明図、（ｂ）は、
メモリセルとビット線、ワード線の基本構成の説明図で
ある。
【図３】本発明の一実施の形態によるメモリのオーバド
ライブ回路およびその周辺の回路図である。
ライブ回路およびその周辺の回路図である。
【図４】本発明の一実施の形態によるメモリのオーバド
ライブ回路におけるタイミングチャートである。
ライブ回路におけるタイミングチャートである。
【図５】本発明の他の実施の形態によるメモリのオーバ
ドライブ回路およびその周辺の回路図である。
ドライブ回路およびその周辺の回路図である。
【図６】本発明の他の実施の形態によるメモリのオーバ
ドライブ回路およびその周辺の回路図である。
ドライブ回路およびその周辺の回路図である。
１ メモリ（半導体集積回路装置） ２ メモリマット ３ ローデコーダ ４ ロードライバ ５ カラムデコーダ ６ カラムドライバ ７ センスアンプ ８ ローアドレスバッファ ９ カラムアドレスバッファ １０ データ入力バッファ １１ データ出力バッファ １２ 制御回路 １３ 昇圧電源回路 ＯＤ１，ＯＤ２ オーバドライブ回路 Ｔｒ１ トランジスタ（第３のスイッチング手段） Ｔｒ２ トランジスタ（第４のスイッチング手段） Ｔｒ３ トランジスタ（第１のスイッチング手段） Ｔｒ４ トランジスタ（第２のスイッチング手段） Ｃ１ コンデンサ（第２の静電容量素子） Ｃ２ コンデンサ（第１の静電容量素子） Ｔｒ５〜Ｔｒ９ トランジスタ ＶPP 昇圧電源電圧 ＶSS グランド電位（基準電位） ＶDD 電源電圧 ＶBB 基板電圧 Ｓ メモリセル ＢＬ ビット線 ＷＬ ワード線 ＶBLR ビット線リファレンス電圧 ＣＳＰ センスアンプ電源線（第１の電源線） ＣＳＮ センスアンプ電源線（第２の電源線） ＢＬＥＱ ビット線イコライズ信号 ＳＯＤＥ オーバドライブイネーブル信号（センスアン
プ許可信号） ＳＯＤＥＢ オーバドライブイネーブル信号（センスア
ンプ許可信号） ＳＡＥ センスアンプイネーブル信号（オーバドライブ
許可信号） ＳＡＥＢ センスアンプイネーブル信号（オーバドライ
ブ許可信号） ＯＤ３，ＯＤ４ オーバドライブ回路
プ許可信号） ＳＯＤＥＢ オーバドライブイネーブル信号（センスア
ンプ許可信号） ＳＡＥ センスアンプイネーブル信号（オーバドライブ
許可信号） ＳＡＥＢ センスアンプイネーブル信号（オーバドライ
ブ許可信号） ＯＤ３，ＯＤ４ オーバドライブ回路
Claims (6)
- 【請求項１】 電源電圧を昇圧した昇圧電源電圧の充放
電を行う第１の静電容量素子と、 センスアンプをオーバドライブするオーバドライブ許可
信号に基づくスイッチングにより前記第１の静電容量素
子の放電制御を行い、前記センスアンプに前記第１の静
電容量素子に充電された昇圧電源電圧を供給する第１の
スイッチング手段と、 前記センスアンプの動作を許可するセンスアンプ許可信
号に基づくスイッチングにより前記第１の静電容量素子
の充電制御を行う第２のスイッチング手段とよりなるオ
ーバドライブ回路を設けたことを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１、第２のスイッチング手段がＭＯＳトラ
ンジスタよりなり、前記第１の静電容量素子が電源電圧
と前記第１のスイッチング手段ならびに前記第２のスイ
ッチング手段の一方の接続部との間に電気的に接続さ
れ、前記第１のスイッチング手段の他方の接続部が前記
センスアンプに電源を供給する第１の電源線に電気的に
接続され、ゲート電極にオーバドライブ許可信号が入力
されるように電気的に接続され、前記第２のスイッチン
グ手段の他方の接続部が、昇圧電源に電気的に接続さ
れ、ゲート電極にセンスアンプ許可信号が入力されるよ
うに電気的に接続された構成よりなることを特徴とする
半導体集積回路装置。 - 【請求項３】 メモリセルに印加する基板電圧の充放電
を行う第２の静電容量素子と、 センスアンプをオーバドライブするオーバドライブ許可
信号に基づくスイッチングにより前記第２の静電容量素
子の放電制御を行い、前記センスアンプに前記第２の静
電容量素子に充電された基板電圧を供給する第３のスイ
ッチング手段と、 前記センスアンプの動作を許可するセンスアンプ許可信
号に基づくスイッチングにより前記第２の静電容量素子
の充電制御を行う第４のスイッチング手段とよりなるオ
ーバドライブ回路を設けたことを特徴とする半導体集積
回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、前記第３、第４のスイッチング手段がＭＯＳトラ
ンジスタよりなり、前記第２の静電容量素子が基準電位
と前記第３のスイッチング手段ならびに前記第４のスイ
ッチング手段の一方の接続部との間に電気的に接続さ
れ、前記第３のスイッチング手段の他方の接続部が、前
記センスアンプに電源を供給する第２の電源線に電気的
に接続され、ゲート電極にオーバドライブ許可信号が入
力されるように電気的に接続され、前記第４のスイッチ
ング手段の他方の接続部が、基準電位に電気的に接続さ
れ、ゲート電極にセンスアンプ許可信号が入力されるよ
うに電気的に接続された構成よりなることを特徴とする
半導体集積回路装置。 - 【請求項５】 電源電圧を昇圧した昇圧電源電圧の充放
電を行う第１の静電容量素子と、 センスアンプをオーバドライブするオーバドライブ許可
信号に基づくスイッチングにより前記第１の静電容量素
子の放電制御を行い、前記センスアンプに前記第１の静
電容量素子に充電された昇圧電源電圧を供給する第１の
スイッチング手段と、 前記センスアンプの動作を許可するセンスアンプ許可信
号に基づくスイッチングにより前記第１の静電容量素子
の充電制御を行う第２のスイッチング手段と、 メモリセルに印加する基板電圧の充放電を行う第２の静
電容量素子と、 センスアンプをオーバドライブするオーバドライブ許可
信号に基づくスイッチングにより前記第２の静電容量素
子の放電制御を行い、前記センスアンプに前記第２の静
電容量素子に充電された基板電圧を供給する第３のスイ
ッチング手段と、 前記センスアンプの動作を許可するセンスアンプ許可信
号に基づくスイッチングにより前記第２の静電容量素子
の充電制御を行う第４のスイッチング手段とよりなるオ
ーバドライブ回路を設けたことを特徴とする半導体集積
回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、前記第１〜第４のスイッチング手段がＭＯＳトラ
ンジスタよりなり、前記第１の静電容量素子が電源電圧
と前記第１のスイッチング手段ならびに前記第２のスイ
ッチング手段の一方の接続部との間に電気的に接続さ
れ、前記第１のスイッチング手段の他方の接続部が前記
センスアンプに電源を供給する第１の電源線に電気的に
接続され、ゲート電極にオーバドライブ許可信号が入力
されるように電気的に接続され、前記第２のスイッチン
グ手段の他方の接続部が、昇圧電源に電気的に接続さ
れ、ゲート電極にセンスアンプ許可信号が入力されるよ
うに電気的に接続され、前記第２の静電容量素子が基準
電位と前記第３のスイッチング手段ならびに前記第４の
スイッチング手段の一方の接続部との間に電気的に接続
され、前記第３のスイッチング手段の他方の接続部が、
前記センスアンプに電源を供給する第２の電源線に電気
的に接続され、ゲート電極にオーバドライブ許可信号が
入力されるように電気的に接続され、前記第４のスイッ
チング手段の他方の接続部が、基準電位に電気的に接続
され、ゲート電極にセンスアンプ許可信号が入力される
ように電気的に接続された構成よりなることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242538A JPH1186553A (ja) | 1997-09-08 | 1997-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242538A JPH1186553A (ja) | 1997-09-08 | 1997-09-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186553A true JPH1186553A (ja) | 1999-03-30 |
Family
ID=17090608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9242538A Pending JPH1186553A (ja) | 1997-09-08 | 1997-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186553A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519198B2 (en) | 2000-08-24 | 2003-02-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR100551070B1 (ko) * | 2000-12-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 전류효율과 안정성을 향상시킨 센스앰프 오버드라이브 회로 |
| KR100650713B1 (ko) * | 2000-12-27 | 2006-11-27 | 주식회사 하이닉스반도체 | 비트 라인 센스 앰프 |
| US7577045B2 (en) | 2006-07-07 | 2009-08-18 | Elpida Memory, Inc. | Semiconductor memory device |
-
1997
- 1997-09-08 JP JP9242538A patent/JPH1186553A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519198B2 (en) | 2000-08-24 | 2003-02-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6762968B2 (en) | 2000-08-24 | 2004-07-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a small-sized memory chip and a decreased power-supply noise |
| KR100650713B1 (ko) * | 2000-12-27 | 2006-11-27 | 주식회사 하이닉스반도체 | 비트 라인 센스 앰프 |
| KR100551070B1 (ko) * | 2000-12-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 전류효율과 안정성을 향상시킨 센스앰프 오버드라이브 회로 |
| US7577045B2 (en) | 2006-07-07 | 2009-08-18 | Elpida Memory, Inc. | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7230867B2 (en) | Semiconductor device | |
| KR100223990B1 (ko) | 반도체 기억장치 | |
| US20040004512A1 (en) | Semiconductor integrated circuit device | |
| JP3782227B2 (ja) | 半導体記憶装置 | |
| KR940003402B1 (ko) | 다이내믹 랜덤 억세스 메모리 디바이스 | |
| US6762968B2 (en) | Semiconductor memory device having a small-sized memory chip and a decreased power-supply noise | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| US5646880A (en) | Semiconductor memory device for reducing operating power consumption amount | |
| US6452833B2 (en) | Semiconductor memory device | |
| US5703814A (en) | Semiconductor memory device having dual boosting circuits to reduce energy required to supply boosting voltages | |
| JPH11250665A (ja) | 半導体集積回路 | |
| US6304494B1 (en) | Semiconductor device with decreased power consumption | |
| KR950014256B1 (ko) | 낮은 전원전압을 사용하는 반도체 메모리장치 | |
| US6324111B1 (en) | Semiconductor memory | |
| JPH1186553A (ja) | 半導体集積回路装置 | |
| JP3410914B2 (ja) | 半導体集積回路 | |
| US7719911B2 (en) | Semiconductor storage device | |
| US6469952B1 (en) | Semiconductor memory device capable of reducing power supply voltage in a DRAM's word driver | |
| JP2765856B2 (ja) | メモリ回路 | |
| US6430091B2 (en) | Semiconductor memory device having reduced current consumption at internal boosted potential | |
| US5828609A (en) | Simulated DRAM memory bit line/bit line for circuit timing and voltage level tracking | |
| US5768200A (en) | Charging a sense amplifier | |
| US7864598B2 (en) | Dynamic random access memory device suppressing need for voltage-boosting current consumption | |
| JP2851786B2 (ja) | 半導体メモリ | |
| JPH10199295A (ja) | 半導体集積回路 |