JP2635058B2

JP2635058B2 - アドレス変換方式

Info

Publication number: JP2635058B2
Application number: JP62283279A
Authority: JP
Inventors: 泰弘稲上; 由子玉置; 重夫長島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-11
Filing date: 1987-11-11
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: US4992936A; JPH01125640A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ディジタル計算機システムに係り、主記憶
の有効利用をはかるアドレス変換方式に関する。

［従来の技術］計算機システムにおいては、機能・性能・使い勝手の
よい主記憶システムの実現のために仮想記記憶の手法が
広く取り入れられ、一般化している。仮想記憶において
は、プログラムで指定される主記憶のアドレスは論理ア
ドレスであり、この論理アドレスは計算機システムが用
意するアドレス変換機構によりアドレス変換が行われ
る。アドレス変換された結果は実アドレスとして、実際
に主記憶をアクセスする際に使用される。アドレス変換
の方式は、セグメンテーションやページングなど様々で
あり、計算機システムごとにそれぞれのシステムに適し
た形で実現されている。

仮想記憶方式の概念や具体例は種々の教科書や文献に
示されている。例えば、岩波書店発行岩波講座情報科学
−15「計算機アーキテクチャ」の122頁から140頁におい
て論じられている。

仮想記憶のアドレス変換の中には、日本出願特許特開
昭62-73347にあるような、PSWにアドレス変換サイズを
示すビットがあって、プログラム対応にアドレス変換サ
イズが変更できるようにしたものもある。

［発明が解決しようとする問題点］従来の計算機システムのアドレス変換では、アドレス
変換のサイズ（セグメントサイズやページサイズなどと
呼換されることが多く、その大きさは４キロバイトとか
１メガバイトといったものが採用されている）がそのシ
ステムで一定であった。また、仮に複数のサイズを選択
できても、それはプログラム単位で固定的である。

昨今の半導体技術の進歩などから計算機システムに多
くの機能を持たせることができるようになり、科学技術
計算指向のスーパーコンピュータなど特定の応用分野を
指向した計算機システムが開発されている。このような
特定応用分野指向の計算機システムにおいても、ユーザ
にとって使い易いシステム使用環境を提供することが重
要であり、TSSやその他汎用計算機システムで実現され
ているようなシステム制御機能が要求される。

汎用的な、しかも特定応用分野で威力を発揮する計算
機システムにおいては、システム制御に係わるタスクを
特定応用分野の処理のタスクとが同居することになる
が、それぞれのタスクの処理に最適の制御を行うために
要求される機能が異なる場合が多い。

このような計算機システムの主記憶制御方式について
考えてみると、例えば科学技術計算指向の計算機システ
ムの場合には、システム制御に係わるタスクにおいては
比較的小規模容量の記憶単位でアドレス変換を行い、大
規模行列データを扱うことが多い技術計算では比較的大
規模容量の記憶単位でアドレス変換を行った方が、主記
憶の有効活用が図られるだけでなく、アドレス変換に必
要な変換テーブル量を削減できる（変換テーブル量はア
ドレス変換サイズに逆比例するため）など記憶制御の簡
素化にもつながる。しかしながら、従来のようにアドレ
ス変換サイズが１つのプログラム内で動的に変更できな
い方式においては上述のようなきめ細かな主記憶管理が
実現できないという問題があった。

本発明の目的は、性質を異にするいくつかの要求を処
理する計算機システムなどにおいて、それぞれの処理要
求に適したアドレス変換サイズを動的に変更できる手段
を設けることによって、効率のよい主記憶管理を可能と
するところにある。さらに、１個のプログラムやタスク
の中に性質の異なるモジュールが存在するときには、そ
れらのモジュールごとにアドレス変換サイズを対応させ
る、言いかえれば、１個のプログラムやタスクの中で論
理アドレス対応にアドレス変換サイズが変更できるよう
にするところにある。

［問題点を解決するための手段］上記の目的は、複数のページからなるセグメントと、
複数の前記セグメントからなるコンパートメントと、複
数の前記コンパートメントからなる仮想記憶空間を実記
憶装置上に構成し、前記仮想記憶空間に対応するコンパ
ートメントテーブルと、前記コンパートメントに対応す
るセグメントテーブルと、前記セグメントに対応するペ
ージテーブルとを用いて、仮想アドレスから実アドレス
へのアドレス変換を行う仮想計算機システムにおいて、
前記仮想アドレスが属するコンパートメントに対するア
ドレス変換単位がコンパートメント単位かコンパートメ
ント単位以外かを選択し、選択結果がコンパートメント
単位の場合、前記コンパートメントテーブルの前記コン
パートメントに対応するエントリに指定されたアドレス
と前記仮想アドレスの前記コンパートメント内の変位か
ら実アドレスを生成し、選択結果がコンパートメント単
位以外の場合、前記コンパートメントに対応する前記セ
グメントテーブルの第１のアドレスを前記コンパートメ
ントテーブルの前記コンパートメントに対応するエント
リから求め、前記仮想アドレスが属するセグメントに対
するアドレス変換単位がセグメント単位かページ単位か
を選択し、選択結果がセグメント単位の場合、前記第１
のアドレスが指示するセグメントテーブルの前記セグメ
ントに対応するエントリに指定されたアドレスと前記仮
想アドレスの前記セグメント内の変位から実アドレスを
生成し、選択結果がページ単位の場合、前記セグメント
に対応する前記ページテーブルのアドレスを前記第１の
アドレスが指示するセグメントテーブルの前記セグメン
トに対応するエントリから求め、前記ページテーブルの
前記仮想アドレスが属するページに対応するエントリに
指定されたアドレスと前記仮想アドレスの前記ページ内
の変位から実アドレスを生成することにより達成され
る。

［作用］上記の手段が以下のように機能することにより前述の
目的が達成される。

アドレス変換テーブルには、主記憶管理を司るオペレ
ーティング・システム等が主記憶の使用状況に従って内
容を設定する。すなわち、論理アドレスと実アドレスの
対応を登録すると共に、仮想記憶空間上に割付けられる
各種タスクの性質に従って決定されるアドレス変換サイ
ズに対応して有効アドレス変換サイズ表示手段を設定す
る。これらの処理はタスクの生成、消滅に呼応して動的
に行なわれていく。

プログラムで指定される論理アドレスから各アドレス
変換サイズに応じて決まるビットを抽出して、これらを
各アドレス変換サイズに対応するアドレス変換テーブル
のエントリ指定情報として各アドレス変換テーブルのエ
ントリを同定する。次に、各アドレス変換サイズ毎に同
定されたエントリの内容を調べ、その中から有効アドレ
ス変換サイズ表示手段が有効を表示しているエントリを
選択し、そのエントリに登録されている情報により論理
アドレスから実アドレスへのアドレス変換を行う。

以上により、個々の処理要求（タクス）に適したアド
レス変換サイズを動的に管理し、アドレス変換処理を行
うことができる。

［実施例］以下、実施例により本発明の詳細を説明する。

最初に、本実施例における主記憶アドレスの指定方式
について説明する。第２図は本実施例における（論理）
アドレスのフォーマットを示している。アドレスは32ビ
ット長で指定される。バイト単位のアドレス付けとする
と、４ギガバイト（１ギガバイトは2³²バイト、以下GB
と略す）のアドレス空間を構成する。32ビット長のアド
レスはアドレス変換に関連して４つの部分から構成され
る。第２図に示すように、32ビット長のアドレスのビッ
ト０〜７の８ビットがコンパートメントインデクス（CX
と略す）、ビット８〜11の４ビットがセグメントインデ
クス（SXと略す）、ビット12〜19の８ビットがページイ
ンデクス（PXと略す）、ビット20〜31の12ビットがバイ
トインデクス（BXと略す）を示す。すなわち、コンパー
トメントは16メガバイト（１メガバイトは2²⁴バイト、
以下MBと略す）単位の区画、セグメントは1MB（＝2²⁰バ
イト）の区画、ページは４キロバイト（１キロバイトは
2¹⁰バイト、以下KBと略す）の区画である。本実施例の
主記憶では、4GBの総アドレス空間は、256個のコンパー
トメント、１個のコンパートメントの中は８個のセグメ
ント、１個のセグメントは256個のページという形で構
成されることになる。

本実施例の主記憶においては、アドレス変換サイズと
して上記のコンパートメント、セグメント、ページのい
ずれかを論理アドレスに対応して選択することができ
る。

次に第１図により本実施例におけるアドレス変換テー
ブルの構成およびアドレス変換方式を説明する。

本実施例においては、アドレス変換テーブルはアドレ
ス変換サイズ対応に設ける。すなわち、コンパートメン
トに対応するコンパートメント変換テーブル、セグメン
トに対応するセグメント変換テーブル、ページに対応す
るページ変換テーブルがある。これら変換テーブルの各
エントリには、論理アドレスに対応する実アドレスある
いは他アドレス変換テーブルの所在を示すアドレスおよ
びそのエントリの有効性等を示す情報が格納される。変
換テーブルエントリの実施例を第３図に示す。実施例に
おいては変換テーブルエントリは32ビット長であり、ビ
ット０〜29の30ビットが実アドレスまたは他アドレス変
換テーブル先頭アドレスを格納するフィールド、ビット
30がアドレス変換サイズ有効ビットＴ、ビット31がイン
バリッドビットＩである。次にこれら情報のもつ意味に
ついて説明する。アドレス変換サイズ有効ビットＴはア
ドレス変換サイズを制御するのに用いられるビットであ
る。本ビットが１のときは、そのエントリに対応するア
ドレス変換サイズ、例えばセグメント変換テーブルのエ
ントリであればセグメント、がアドレス変換サイズにあ
ることを示す。このときには、そのエントリのビット０
〜19の20ビットを論理アドレスのビット０〜19（CX部,S
X部,PX部）に対応する実アドレスのビット０〜19とし
て、これに論理アドレスのビット20〜31（BX部）を連結
した32ビットを実アドレスとする。アドレス変換サイズ
有効ビットＴが０のときは、そのエントリに対応するア
ドレス変換サイズ以外のアドレス変換サイズによりアド
レス変換が行われることを示す。このときには、エント
リのビット０〜19の情報は論理アドレスに対する実アド
レスの情報ではなく、そのエントリに対応するアドレス
変換サイズよりも下位のアドレス変換サイズ（コンパー
トメントならセグメント、セグメントならページ）に対
応するアドレス変換テーブルの先頭アドレスを保持す
る。すなわち、そのエントリに対応するアドレス変換サ
イズ以外のアドレス変換サイズでアドレス変換が行われ
ることを示し、かつアドレス変換情報を別のアドレス変
換テーブルに求めるきっかけとして、下位のアドレス変
換サイズに対応するアドレス変換テーブルの所在を示す
情報をもつ。

インバリッドビットＩは、値が０のときそのエントリ
中の情報の意味があることを示し、値が１のときはエン
トリ中の情報が無効であることを示す。このビットは、
エントリに対応する仮想記憶空間の区画が実記憶にない
といったことを簡単に表現する手段を提供する。

なお、本実施例では示していないが、各エントリに
は、例えば記憶保護に関するビットなどその他のフィー
ルドを設けてもよい。

次に本実施例におけるアドレス変換の過程に第１図を
用いて説明する。第１図において、１は論理アドレス、
２ないし４は実アドレスを示す。ここで、２はアドレス
変換サイズとしてコンパートメント、３はアドレス変換
サイズとしてセグメント、４はアドレス変換サイズとし
てページがそれぞれ選択された場合の実アドレスであ
る。５ないし７はアドレス変換の過程で用いられるアド
レス変換テーブルであり、各テーブルのエントリの書式
は第３図に示した通りである。アドレス変換テーブルは
アドレス変換サイズ対応に用意されており、５はコンパ
ートメント単位の変換に係わるコンパートメント変換テ
ーブル、６はセグメント単位の変換に係わるセグメント
変換テーブル、７はページ単位の変換に係わるページ変
換テーブルである。これらのアドレス変換テーブルは通
常は主記憶に置かれるが、レジスタ等特定の記憶領域に
置いても良い。８はコンパートメント変換テーブルの所
在（テーブルが主記憶に置かれるなら主記憶アドレス）
を保持するレジスタ（CTOR,Compartment Table Origin
Register）であり、従来の計算機システムでも実現され
ているような多重化想記憶を実現するときに空間切替を
行う手段を提供するものである。11〜14は加算処理を示
す。

さて、以下具体的によりアドレス変換の過程を詳細に
説明するが、次のような前提条件が設定されているもの
とする。以下のような条件設定は通常オペレーティング
システム等のシステムソフトウェアが行うが、その詳し
い処理は後述する。

（１）CX部がa,SX部がP,PX部がx,BX部がｎの論理アドレ
スは、アドレス変換サイズを‘ページ’としてアドレス
変換が行われる。またこの論理アドレスに係わるコンパ
ートメント変換テーブル、セグメント変換テーブル、ペ
ージ変換テーブルのエントリはそれぞれａ′,p′,x′で
ある。

（２）CX部がb,SXがq,PX部がy,BX部がｍの論理アドレス
は、アドレス変換サイズをセグメントとしてアドレス変
換が行われる。またこの論理アドレスに係わるコンパー
トメント変換テーブル，セグメント変換テーブル，ペー
ジ変換テーブルのエントリはそれぞれｂ′,q′,y′であ
る。

（３）CX部がC,SX部がr,PX部がZ,BX部がｌの論理アドレ
スは、アドレス変換サイズをコンパートメントとしてア
ドレス変換が行われる。またこの論理アドレスに係わる
コンパートメント変換テーブル、セグメント変換テーブ
ル、ページ変換テーブルのエントリはそれぞれＣ′,
r′,z′,l′である。

（４）上記（１）〜（３）の条件に合致するよう、コン
パートメント変換テーブル，セグメント変換テーブル，
ページ変換テーブルの内容が設定されている。

さて、CX部がc,SX部がr,PX部がz,BX部がｌの論理アドレ
スが指定されたときに実アドレスが求まる過程を説明す
る。８のCTORとCX部の値ｃとを加算して、指定された論
理アドレスに対応するコンパートメント変換テーブルの
エントリｃ′を特定し、その内容を調べる。このエント
リのインバリッドビットＩの値は０であり、アドレス変
換サイズ有効ビットＴの値が１であるので、指定された
論理アドレスに対してはアドレス変換サイズとしてコン
パートメントが選択される。従って、このエントリのビ
ット０〜19の20ビットで論理アドレスのビット０〜19
（CX部,SX部,PX部）が置きかえられ、実アドレス２を得
る。

CX部がb,SX部がq,PX部がy,BX部がｍの論理アドレスが
指定されたときに実アドレスが求まる過程を説明する。
まずCTORとCX部の値ｂとを加算して指定された論理アド
レスに対応するコンパートメント変換テーブルのエント
リｂを特定し、その内容を調べる。このエントリのイン
バリッドビットの値は０であり、またアドレス変換サイ
ズ有効ビットＴの値が０であるから、アドレス変換サイ
ズ学コンパートメントでないことが認識される。従っ
て、次にセグメント変換テーブルが参照される。参照す
べきセグメント変換テーブルの先頭アドレスは、今参照
したコンパートメント変換テーブルのエントリｂ′のビ
ット０〜29に格納されており、この値にSX部の値ｑを加
算して、指定された論理アドレスに対応するセグメント
変換テーブルのエントリｑ′を特定し、その内容を調べ
る。エントリｑ′のインバリッドビットの値は０であ
り、アドレス変換サイズ有効ビットの値が０であるの
で、指定された論理アドレスに対してはアドレス変換サ
イズとしてセグメントが選択される。従って、エントリ
ｑ′のビット０〜19の20ビットで論理アドレスのビット
０〜19（CX部,SX部,PX部）が置きかえられ、実アドレス
３を得る。

CX部がa,SX部がp,PX部がx,BX部がｎの論理アドレスが
指定されたときに実アドレスが求まる過程を説明する。
先の例と同様に、CTORとCX部の値ａとから、指定された
論理アドレスに対応するコンパートメント変換テーブル
のエントリａ′を特定し、その内容を調べるが、インバ
リッドビットの値が0,アドレス変換サイズ有効ビットの
値が０であるので、アドレス変換サイズがコンパートメ
ントでないことを認識し、次にセグメント変換テーブル
を参照する。参照すべきセグメント変換テーブルのエン
トリは、コンパートメント変換テーブルのエントリａ′
のビット０〜19の値と論理アドレスSX部の値ｐとから得
られ、エントリｐ′を特定する。エントリｐ′のインバ
リッドの値は0,またはアドレス変換サイズ有効ビットの
値も０であるので、セグメントがアドレス変換サイズで
ないことが認識される。従って、引き続きページ変換テ
ーブルを参照する。参照すべきページ変換テーブルの先
頭アドレスは、セグメント変換テーブルのエントリｐ′
のビット０〜29に格納されている。この値と論理アドレ
スのPX部の値ｘとを加算して、ページ変換テーブルのエ
ントリｘ′を特定する。エントリｘ′のインバリッドビ
ットの値は０であり、アドレス変換サイズ有効ビットの
値が１であるので、ページがアドレス変換サイズである
ことが認識され、アドレス変換が行われる。すなわち、
エントリｘ′のビット０〜19の20ビットで論理アドレス
のビット０〜19（CX部,SX部,PX部）を置きかえ、実アド
レス４を得る。

以上、アドレス変換の過程を説明したが、１個の論理
アドレスに係わる各種アドレス変換テーブルのエントリ
のアドレス変換サイズ有効ビットの値が、例えば全て０
であるとかあるいは２つ以上のエントリで１つであると
いった矛盾が登録あるいは発見された場合には、アドレ
ス変換例外などの例外処理により割込みを発生させるな
どの手段により保全性を向上させてもよい。

以上アドレス変換の過程の詳細を説明したが、次に第
１図に示した各種のアドレス変換テーブルによりアドレ
ス変換サイズを動的に変更して主記憶を管理する過程を
具体例により説明する。

第４図は、ある時点での仮想記憶空間のマップを示し
ている。この場合、論理アドレスの16MBから48MBまでの
領域（CX部が１又は２）は大規模計算プログラムが配置
されるため、コンパートメント単位のアドレス変換が行
われるようにする。論理アドレスの96MB〜112MBの領域
（CX部が６）は中規模のプログラムが配置されるためセ
グメント単位のアドレス変換が行われるようにする。論
理アドレスの112MB〜128MBおよび256MB〜272MBの領域
（CX部が７または16）は、システム制御に係わるプログ
ラム群が配置されるが個々のプログラムの性質に従って
セグメント又はページのいずれかのサイズでアドレス変
換されるようにする。例えば112MB〜128MBの領域では、
最初の1MB（SX部が０）がセグメント単位、残りの15MB
（SX部が１〜15）はページ単位のアドレス変換、256MB
〜272MBの領域では最初の1MB（SX部が０）がページ単
位、残りの15MB（SX部が１〜15）はセグメント単位のア
ドレス変換が行われるようにする。

このとき、オペレーティング・システム等のシステム
ソフトウェアは各アドレス変換テーブルを次のように準
備する。

（１）コンパートメント変換テーブル１番目,2番目のエンリトはアドレス変換サイズ有効ビッ
トＴの値を１にするとともに、対応するコンパートメン
トが配置されている実記憶上のアドレスをそれぞれビッ
ト０〜19に設定する。

６番目,7番目,16番目のエントリはアドレス変換サイズ
有効ビットの値を０にし、かつ対応するセグメント変換
テーブル（これらをそれぞれST-6,ST-7,ST-16と略す）
の先頭アドレスをそれぞれビット０〜29に設定する。

（２）セグメント変換テーブル ST-6の各エントリには、アドレス変換サイズ有効ビット
値を１とし、かつ対応するセグメントが配置される実記
憶上のアドレスをビット０〜19に設定する。

ST-7については、０番目のエントリはアドレス変換サイ
ズ有効ビットの値を１にし、かつビット０〜19に、対応
するセグメントが配置される実記憶上のアドレスが設定
される。１番目から15番目までの各エントリについては
アドレス変換サイズ有効ビットの値を０にし、ビット０
〜29に対応するページ変換テーブルの先頭アドレスをそ
れぞれ登録する。

ST-16についても同様に、０番目のエントリはアドレス
変換サイズ有効ビットを０とし、対応するページ変換テ
ーブルの先頭のアドレスを登録する。他のエントリにつ
いては、アドレス変換サイズ有効ビットを１とし、対応
するセグメントが配置される実記憶上のアドレスを設定
する。

（３）ページ変換テーブルページ単位でアドレス変換が行われる部分について作
成する。アドレス変換サイズ有効ビットを１にし、対応
するページが配置される実記憶上のアドレスを設定す
る。

以上のような各種アドレス変換テーブルを設定すること
により、第４図のマップに示したアドレス変換サイズに
従ってアドレス変換を行うことができる。

なお、アドレス変換サイズがコンパートメントである
部分に係わるセグメント変換テーブルおよびページ変換
テーブル、アドレス変換サイズがセグメントである部分
に係わるページ変換テーブルは作成する必要がない。

さて、第４図に示したマップに従って処理が進み、論
理アドレスの112MB〜128MBの領域にあったプログラムが
不要となり、この領域に新たに大規模計算プログラムを
置き、かつアドレス変換サイズをコンパートメントに変
更するとき、次のような処理をオペレーティングシステ
ムが行えばよい。すなわち、コンパートメント変換テー
ブルの７番目のエントリのアドレス変換サイズ有効ビッ
トＴの値を０から１に変更し、かつそのビット０〜19
に、対応するコンパートメントが配置される実記憶上の
アドレスを設定する。また、この領域に関して作成され
ていたセグメント変換テーブルおよびページ変換テーブ
ルを削除する。

また、論理アドレスの256MB〜272MBの領域に関し、15
番目のセグメント（SX部が15）のアドレス変換サイズを
セグメントからページに変更することになった場合は、
ST-16（前述、論理アドレスの256MB〜272MBの領域に係
わるセグメント変換テーブル）のエントリ番号15のアド
レス変換サイズ有効ビットの値を１から０に変更し、か
つ対応するページ変換テーブルの先頭アドレスを設定す
るとともに、ページ変換テーブルを作成すればよい。

このように、各種アドレス変換テーブルの各エントリ
のアドレス変換サイズ有効ビットを適宜操作し、かつ各
アドレス変換サイズに対応した必要最小限のアドレス変
換テーブルに設定することにより、仮想記憶上の各領域
に対して異なったアドレス変換サイズを動的に対応付け
ることができる。次に、第５図により本発明のアドレス
変換を実現するアドレス変換回路の一実施例を説明す
る。

第５図に於いて、500命令解読ユニット、100はアドレ
ス変換部である。命令解読ユニット500は、命令を読み
出して解読し、プロセッサ内の各種制御部に必要な信号
を送出する回路である。本ユニットは本発明の特長的な
部分ではないのでその詳細な説明は省略する。

次に、アドレス変換部100の動作の詳細を説明する。

命令解読ユニット500が一つの命令を解読し、その命
令で使用するオペランドの論理アドレスの計算を完了す
ると、アドレス変換部100に対し信号線301を介してアド
レス変換開始の指示が送られてくる。それと同時に信号
線302を介して命令解読ユニット500で計算された論理ア
ドレスが送られてくる。信号線302により送られてきた
論理アドレスは、信号線301により送られてくるアドレ
ス変換開始の指示信号をセット信号として、レジスタ11
0にセットされる。

第５図において、120はレジスタであり、コンパート
メント変換テーブルの先頭アドレスを保持するものであ
る（CTOR）。CTORの内容の読み出しあるいは書き込みは
命令によって行なわれ、情報のやりとりは信号線303を
介して行なわれる。

第５図において、130はレジスタであり、どのアドレ
ス変換サイズでアドレス変換を行なうかを表示するレジ
スタである。レジスタ130が保持する状態としては、（１）アドレス変換サイズがコンパートメントである、
（２）アドレス変換サイズがセグメントである、（３）
アドレス変換サイズがページである、のいずれかであ
る。第５図において、140はアドレス変換サイズ管理部
であり、レジスタ130の状態の設定、変更を司る機能を
持つ。命令解読ユニット500から信号線301を介してアド
レス変換開始の指示が来ると、アドレス変換サイズ管理
部140は、レジスタ130の状態を、“アドレス変換サイズ
がコンパートメントである”に初期設定する。レジスタ
130の状態は、信号線201に反映される。

第５図において、202ないし206はそれぞれ信号線であ
る。信号線202にはレジスタ120（CTOR）の内容が反映さ
れる。信号線203,204,205,206にはそれぞれ、レジスタ1
10に保持されている論理アドレスのうち、コンパートメ
ントインデクス部（CX），セグメントインデクス部（S
X），ページインデクス部（PX），バイトインデクス部
（BX）が反映される。

第５図において、141および142はそれぞれ選択回路で
あって、選択回路141は信号線211と202のいずれかの値
を選択して、それを信号線207に反映させる。選択回路1
42は、信号線203,204,205の何れかの値を選択して、そ
れを信号線208に反映させる。選択回路141及び142の選
択制御信号は、信号線201にその状態が反映されている
レジスタ130の内容である。レジスタ130の状態が“アド
レス変換サイズがコンパートメントである”のときに
は、選択回路141においては信号線202が選択され、選択
回路142においては、信号線203（CX）が選択される。レ
ジスタ130の状態が“アドレス変換サイズがセグメント
である”のときには、選択回路141においては信号線211
が選択され、選択回路142においては、信号線204（SX）
が選択される。レジスタ130の状態が“アドレス変換サ
イズがページである”のときには、選択回路141におい
ては信号線211が選択され、選択回路142においては、信
号線205（PX）が選択される。

第５図において、150は演算回路であり、信号線207に
反映されている値と、信号線208に反映されている値と
から、アドレス変換情報を保持するアドレス変換テーブ
ルのエントリのアドレスを計算する回路である。すなわ
ち、信号線208に反映されている値を４倍し（アドレス
変換テーブルの１エントリのサイズは４バイトであるか
ら、エントリの番号を４倍してエントリの相対アドレス
を得る）、それに信号線207に反映されている値を加算
する。信号線207にはアドレス変換サイズに対応するア
ドレス変換テーブルの先頭アドレスが反映されている
（詳細は後述）。

第５図において、151はレジスタであり、演算回路150
の結果を保持するレジスタであり。レジスタ151の内容
は信号線209に反映され、主記憶インタフェース部400に
送られる。主記憶インタフェース部400は信号線209を介
して送られてくる情報、すなわち参照するアドレス変換
テーブルのアドレス情報を受け取り、信号線410により
主記憶装置（図面では省略）に対して参照要求を出す。
この参照要求に対し、主記憶装置は指定されたアドレス
にある情報を信号線420により主記憶インタフェース部4
00に返送してくる。これら一連の処理は本発明の特長的
な処理ではないので詳細な説明は省略する。信号線420
により送られてきた情報は、アドレス変換に用いるアド
レス変換テーブルのエントリの内容であり、主記憶イン
タフェース部400はこの情報を信号線210に乗せ、レジス
タ152に送る。

第５図において、152はレジスタであり、アドレス変
換情報として読み出したアドレス変換テーブルのエント
リの内容を保持するものである。レジスタ152に保持さ
れる情報の書式は第３図に示した書式と同一である。従
って、レジスタ152のビット30はアドレス変換サイズ有
効ビット（Ｔビット）であり、またビット31はエントリ
のインバリッド（Ｉビット）である。残りの部分は実ア
ドレスあるいは下位アドレス変換テーブルの先頭アドレ
ス（ADDR部）を保持する。ADDR部の内容は信号線211,T
ビットの内容は信号線212,Iビットの内容は信号線213に
反映される。

第５図において、160は例外処理部であり、アドレス
変換処理の過程で発生する例外を処理し、例外が発生し
た場合にはそれを命令解読ユニット500に通知する機能
をもつ。

レジスタ152に設定された情報のＩビットが１である
場合には、読み出したアドレス変換テーブルエントリが
無効であるから、アドレス変換例外を発生させる必要が
ある。例外処理部160は信号線213によりＩビットの値を
受け取り、値が１である場合にはアドレス変換例外を検
出して、その旨を信号線304により命令解読ユニット500
に通知する。

レジスタ152に設定された情報はＴビットは、現在レ
ジスタ130に表示されているアドレス変換サイズが有効
であるかどうかを示すビットである。Ｔビットの値が１
である時にはレジスタ152のADDR部の内容により実アド
レスを求める。Ｔビットの値が０である時には現在レジ
スタ130に表示されているアドレス変換サイズよりも下
位のアドレス変換サイズでのアドレス変換処理に移る。

第５図において、153はレジスタであり、アドレス変
換の結果得られた実アドレスを保持するのに使用され
る。信号線212に反映されるＴビットの値はレジスタ153
のセット信号として使われる。信号線212の値が１の時
には信号線211に反映されているレジスタ152のADDR部の
情報（実アドレス情報）、および信号線206に反映され
ているレジスタ110のBX部の情報が連結して設定され
る。このようにしてレジスタ153に設定された情報は、
アドレス変換の結果である実アドレスである。レジスタ
153に設定された実アドレスは信号線154を経由して主記
憶インタフェース部400に送られ、主記憶データの参照
に移る。Ｔビットの値が１であるときにはこの一連の処
理が行なわれる。

Ｔビットの値が０であるときには、それが信号線212
に反映され、アドレス変換管理部140に伝えられる。ア
ドレス変換管理部140では信号線212から送られてくるＴ
ビットの値と、信号線201より送られてくるレジスタ130
の内容、すなわち現在有効なアドレス変換サイズに関す
る情報とから次に選択すべきアドレス変換サイズを次の
ようにして決定し、必要な情報を設定する。すなわち、
信号線212からＴビットの値として０が送られてくれ
ば、信号線201の値により次のような処理を行う。

（１）信号線201が「アドレス変換サイズがコンパート
メントである」を示していれば、次に選択すべきアドレ
ス変換サイズがセグメントであるから、レジスタ130に
「アドレス変換サイズがセグメントである」を設定す
る。

（２）信号線201が「アドレス変換サイズがセグメント
である」を示してあれば、次に選択すべきアドレス変換
サイズがページであるから、レジスタ130に「アドレス
変換サイズがページである」を設定する。

（３）信号線201が「アドレス変換サイズがページであ
る」を示していれば、コンパートメント，セグメント，
ページのいずれの変換サイズも選択されなかったことに
なるから、例外的な条件が発生したと判断し、その旨を
信号線214により例外処理部160に通知する。

例外処理部160は信号線304によりこれを命令解読ユニッ
ト500に伝える。

（１），（２）の場合はレジスタ130に新たなアドレス
変換サイズが設定され、これまでに述べたようなアドレ
ス変換の処理が続けられる。（３）の場合は、有効なア
ドレス変換サイズ指定されないままコンパートメント変
換テーブル、セグメント変換テーブル，ページ変換テー
ブルの全てを参照したことを意味し、例外を検出して命
令解読ユニット500に通知する。

［発明の効果］以上示したように、本発明によれば、性質と異にする
いくつかの要求を処理する計算機などにおいて、主記憶
上に種々のプログラム（タスク）を配置するとき、各プ
ログラムの特性に従って適切なアドレス変換サイズを選
択でき、かつプログラムの処理状況に従って動的にアド
レス変換サイズを変更できるので、効率良い主記憶管理
が実現できると共に、アドレス変換に必要なアドレス変
換テーブルの量を必然最小限にとどめることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のアドレス変換方式を説明す
る図、第２図は本発明の実施例の論理アドレス指定書
式、第３図は本発明の一実施例のアドレス変換テーブル
のエントリの書式、第４図は本発明の一実施例における
主記憶管理を説明する図、第５図は本発明のアドレス変
換方式を実現するアドレス変換回路の一実施例を示す図
である。５……コンパートメント変換テーブル、６……セグメン
ト変換テーブル、７……ページ変換テーブル、７……ペ
ージ変換テーブル、100……アドレス変換部。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−117350（ＪＰ，Ａ) 特開昭62−237547（ＪＰ，Ａ) 特開昭64−17137（ＪＰ，Ａ) 特公平８−12640（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】複数のページからなるセグメントと、複数
の前記セグメントからなるコンパートメントと、複数の
前記コンパートメントからなる仮想記憶空間を実記憶装
置上に構成し、前記仮想記憶空間に対応するコンパート
メントテーブルと、前記コンパートメントに対応するセ
グメントテーブルと、前記セグメントに対応するページ
テーブルとを用いて、仮想アドレスから実アドレスへの
アドレス変換を行う仮想計算機システムにおいて、前記仮想アドレスが属するコンパートメントに対するア
ドレス変換単位がコンパートメント単位かコンパートメ
ント単位以外かを選択し、選択結果がコンパートメント単位の場合、前記コンパー
トメントテーブルの前記コンパートメントに対応するエ
ントリに指定されたアドレスと前記仮想アドレスの前記
コンパートメント内の変位から実アドレスを生成し、選択結果がコンパートメント単位以外の場合、前記コン
パートメントに対応する前記セグメントテーブルの第１
のアドレスを前記コンパートメントテーブルの前記コン
パートメントに対応するエントリから求め、前記仮想アドレスが属するセグメントに対するアドレス
変換単位がセグメント単位かページ単位かを選択し、選択結果がセグメント単位の場合、前記第１のアドレス
が指示するセグメントテーブルの前記セグメントに対応
するエントリに指定されたアドレスと前記仮想アドレス
の前記セグメント内の変位から実アドレスを生成し、選択結果がページ単位の場合、前記セグメントに対応す
る前記ページテーブルのアドレスを前記第１のアドレス
が指示するセグメントテーブルの前記セグメントに対応
するエントリから求め、前記ページテーブルの前記仮想
アドレスが属するページに対応するエントリに指定され
たアドレスと前記仮想アドレスの前記ページ内の変位か
ら実アドレスを生成することを特徴とするアドレス変換
方法。