JPH0552540B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想記憶電子計算機のアドレス変換方
式に関する。

〔従来の技術〕

従来の装置は、特開昭58−189892号に記載のよ
うにシステム共通部とユーザ固有部とをセグメン
ト単位でアドレス空間上に自由に配置できるよう
になつていた。しかし、セグメント境界による仮
想記憶サイズのロスの点については配慮されてい
なかつた。他にアドレス変換に関するものに特開
昭56−140576号がある。

〔発明が解決しようとする問題点〕

仮想記憶方式を採用する電子計算機システムで
は、仮想記憶装置のメモリブロツクを実記憶装置
（主記憶装置）のメモリブロツクに対応付けるた
め仮想アドレスから実アドレスへのアドレス変換
が行われる。アドレス変換においては、通常、電
子計算機において規定された大きさのメモリブロ
ツクの単位での変換がされる。上記のアドレス変
換のためにアドレス変換テーブルが用意される。
メモリブロツクの単位が大きすぎると実記憶装置
ではその大きなメモリブロツクの単位で仮想記憶
装置中のメモリブロツクのためのエリアが割り当
てられるため、不要な情報についてもエリアが割
り当てられるため、不要な情報についてもエリア
が割り当てられる度合が大きくなり、よつて、実
記憶装置の有効利用が図れない。また、メモリブ
ロツクの大きさが小さすぎるとアドレス変換が必
要なメモリブロツクの数が大きくなり、従つて、
アドレス変換テーブルのために必要なメモリサイ
ズが大きくなつて無駄が生じる。そこで、アドレ
ス変換を例えば大きなブロツクであるセグメント
とその中に含まれる小さいブロツクであるページ
という２段階で行なつて変換テーブルが大きくな
ることを抑え、かつ、実記憶装置におけるメモリ
の割当の単位は小さくするという方式が採用され
ている。セグメントの大きさやペーシの大きさは
実記憶装置の有効利用を補助記憶装置と主記憶装
置の間のメモリブロツクの転送の効率を考慮して
規定されるが、電子計算機システムの規模によつ
てこうした効率の要因がことなるので、アドレス
変換制御レジスタなどによつて変更ができるよう
にしてある。しかし、指定できるセグメントサイ
ズやページサイズなどのアドレス変換のフアクタ
は従来１つの仮想アドレス空間に対しては１種類
であるため、次のような欠点がある。

仮想アドレスの大きさを31ビツトで表すような
大きなメモリ容量のシステムになるとアドレス変
換テーブルで対象とするアドレス領域の大きさが
大きくなるのでアドレス変換テーブルのためのメ
モリ容量が不当に大きくなるのでセグメントの大
きさを大きくしてアドレス変換テーブルサイズが
小さくなるようにする。また、ページサイズを大
きくして補助記憶装置との間の転送効率を上げる
ようにする。ところが、逆にセグメントやページ
の割り当て単位が大きくなるために実際には必要
でない大きさのメモリ割り当てが行われる場合が
生じる。そこで、必要でない部分は無効領域にな
り、セグメントやページの大きさを大きくするこ
とは無効領域を増やす場合があることになる。メ
モリ容量全体が大きくなつているからこの無効領
域は気にしないでよいようである。しかし、例え
ば、仮想アドレスが24ビツトで表わされる従前の
方式から31ビツトで表わされる新しい方式へ移行
した場合は仮想アドレスを24ビツトで表すモード
と31ビツトで表すモードを切り換えて実行するよ
うな機能を持つたシステムとされる。このとき、
16MB以下の領域は24ビツトモードで動作する従
前のプログラムで使用するため16MB以上の領域
に比べて使用頻度が高くなる。また、16MB以下
の領域は16MB以上の領域の127分の１の大きさ
しかないため、この領域のメモリ割り当てはメモ
リの使用効率を十分考慮して行わなければならな
い。ところが、従来の１つの仮想アドレス空間に
対して１種類のアドレス変換方式の指定しかでき
ない方式では、16MB以上の領域に対してアドレ
ス変換テーブルサイズや転送効率を考慮した変換
方式とすると16MB以下の領域が効率よく使用で
きないという問題があつた。

従つて、本発明の目的はこの従来の問題を解決
することにある。

〔問題を解決するための手段〕

上記目的は、セグメントテーブルとセグメント
テーブルに格納されたアドレスによつてポイント
され実アドレスを格納するページテーブルの複数
階層のテーブルによりアドレス変換が行なわれる
システムにおいて、１つの仮想記憶空間に対して
その空間を複数に分割し、分割されたアドレスの
範囲に応じて異なるセグメントサイズとすること
により達成される。

〔作用〕

ユーザプログラムが分割された領域間にまたが
つて実行しても、処理上何ら影響を与えることな
くユーザプログラムは正常に動作する。

〔発明の実施例〕

以下、本発明を実際のコンピユータシステムに
おいて実現するときのハード、ソフトの構成を説
明する。第１図は本発明の実施例を示すアドレス
変換方式の概念図であり、第２図は第１図のアド
レス変換方式を実現する一構成例を示す。第１図
において、31ビツトからなる仮想アドレスで表わ
される領域中を16MB以上の領域（分割仮想空間
域３０）と16MB以下の領域を仮想空間分割点２
０で分割し、16MB以上の領域に対しては第２セ
グメントテーブル１２によつて１セグメントが
1MB、１ページが4KBで変換をし、16MB以下
の領域に対しては第２セグメントテーブル１１に
よつて１セグメントが64KB、１ページが4KBで
変換を行う。これにより、16MB以上の領域のセ
グメントテーブルエントリは2032エントリ、
16MB以下の領域のセグメントテーブルエントリ
は256エントリとなり、全体として2288エントリ
で表される。これは、全領域を１セグメント
64KBで変換した場合のエントリ数32768に対し
て十分小さい値であり、セグメントテーブルサイ
ズを小さく抑えることになる。また、使用効率を
高くせねばならない16MB以下の領域に対するセ
グメントの割り当て単位は64KBであるため、全
領域1MBで割り当てたときに比べて16MB以下
の領域の割り当て効率が上がる。

第２図は、16MBを境界に分割した場合のアド
レス変換の機構を示す。

論理アドレスレジスタ８０にはプログラムによ
つて指定された論理アドレスがセツトされる。31
ビツトモードのときはビツト番号１から31までに
セツトされ、24ビツトモードのときはビツト番号
８から31までにセツトされてその他のビツト
“０”となる。

更に、ここでは１ページを4KBの大きさとし
ているので、第20−第31ビツトはページ内のアド
レスを示し、これはこのまま実アドレスとして使
うことができる。

制御レジスタ５０は仮想空間毎に異なるアドレ
スを格納している。このアドレスはその仮想空間
に関するアドレス変換のためのセグメントテーブ
ルの先頭アドレスを示す。本発明においては、互
いに異なつたアクセス法によりアクセスされる第
１セグメントテーブル６０と第２セグメントテー
ブル６５が設けられている。第１セグメントテー
ブル６０は24ビツトモードのときに使用されるも
ので、制御レジスタ５０の値と第８ビツトから第
15ビツトまでの８ビツトを加算器Ａ４１により加
算した値に従つてアクセスされる。第１，第２セ
グメントテーブル６０，６１はメインメモリ上に
格納されている。この格納状態を第３図に示す。
第３図では図示のようにメインメモリアドレスが
付与されるとすると第１セグメントテーブル６０
はセグメントテーブル先頭アドレスから始まつて
８ビツトで表わし得る256エントリ分の領域を占
めている。第２セグメントテーブル６１は31ビツ
トモードのとき使用されるものであり、制御レジ
スタ５０のアドレスと第１から第11の11ビツトの
値、及び第１セグメントテーブル６０とメインメ
モリ上で重ならないためテーブルの格納位置をず
らすためのレジスタ４５中の定数（この例では
240エントリ分）を加算して得られるアドレスに
従つてアクセスされる。これは第３図に示すよう
なメモリ上の配置となる。即ち、セグメントテー
ブル先頭アドレスから240エントリ分離れたとこ
ろからアクセスされ得るが最初の16エントリ分は
何も記憶されていない。この16エントリ分により
示される16MB以下のメモリ領域についてのセグ
メントについては第１セグメントテーブル中にペ
ージテーブルアドレスが展開されている。第１セ
グメントテーブルの最後16エントリが第２セグメ
ントテーブルのエントリとしてアクセスされるこ
とがないよう選択回路４４が設けられ、この選択
回路４４により選択された加算器Ａ４１または加
算器Ｂ４０のどちらかの出力によつてだけアクセ
スが実行される。セグメントテーブル中の各エン
トリには周知のようにページテーブルの先頭アド
レスが格納されている。ページテーブル７０は図
では１つしか示されてないがセグメントテーブル
中のエントリ数だけ、この例では2288個設けられ
ている。そして第１セグメントテーブルから示さ
れるページテーブルはセグメントの大きさが
64KBであることから、16エントリを持ち、第２
セグメントテーブルから示されるページテーブル
はセグメントの大きさが1MBであることから256
エントリを持つている。ページテーブルの各エン
トリには実ページアドレスが格納されている。選
択回路４３は第２セグメントテーブルの出力と第
12から第19ビツトまたは、第１セグメントテーブ
ルの出力と第16から第19ビツトのいずれかを選択
して加算器Ｃに与える。

以上のようなアドレス変換機構におけるアドレ
ス変換動作を次に説明する。はじめに24ビツトモ
ードでの動作を説明する。このとき第１ビツトか
ら第７ビツトはすべて“０”である。このとき選
択回路４４は加算器４１を、選択回路４３は第１
セグメントテーブル６０の出力と第16から第19ビ
ツトを選択する。制御レジスタ５０の値と第８ビ
ツトから第15ビツトの値が加算され、そのアドレ
スに従つて第１セグメントテーブル６０がアクセ
スされ、ここから読み出されたページテーブルの
先頭アドレスと第16から第19ビツトの値が加算器
Ｃ４２によつて加算された値に従つてページテー
ブルがアクセスされる。この結果実ページアドレ
スが得られ、これと第20ビツトから第31ビツトの
変位フイールドが合成されて実メモリヘアクセス
するための実アドレスが実アドレスレジスタ１０
０に得られる。31ビツトモードにおいては以下の
ような動作が行なわれる。第１から第７ビツトの
うち少なくとも１ビツトは“１”である。このと
き選択回路４４は加算器４０を、選択回路４３は
第２セグメントテーブル６１の出力と第12から第
19ビツトをそれぞれ選択する。制御レジスタ５０
の値と第１から第11ビツト及びレジスタ４５の定
数が加算され、この値により第２セグメントテー
ブルがアクセスされる。第２セグメントテーブル
から読み出された値と第12から第19ビツトが加算
器４２で加算された値によりページテーブル７０
がアクセスされ同様に実アドレスが実アドレスレ
ジスタ１００に得られる。

以上のようなアドレス変換機構とすることによ
り、16MB以下のエリアにおいてはセグメントを
小さくして管理でき16MB以上のエリアにおいて
はセグメントを大きくして管理する。この結果、
メモリはより有効に利用されるとともに、ページ
テーブルエントリの数は仮想空間の大きさとペー
ジのサイズにより決定される数だけ必要なことは
従来と同様であるが、セグメントテーブルのエン
トリ数を減らすことができる。これはセグメント
テーブルがメインメモリ上で占める領域を小さく
することができるとともに、ある仮想空間に関す
る処理が一時中断されそれに伴なつてメインメモ
リ中のその仮想空間に関するセグメントテーブル
とページテーブルを仮想メモリ、即ち、磁気デイ
スク装置へ転送して格納せしめるときの転送のた
めの時間を減少することができる。

〔発明の効果〕

本発明によれば、仮想記憶方式電子計算機シス
テムのアドレス変換をアドレス変換テーブルサイ
ズ、補助記憶装置との間の転送効率、メモリ割り
当て効率を全て満足するようにするためのアドレ
ス変換方式を可能にするものであり、その効果は
アドレス空間の中で異質のアドレス領域を持ちな
がらメモリ容量が大きくなる場合に絶大なるもの
がある。

【図面の簡単な説明】

第１図は、本発明の実施例の概念図、第２図は
アドレス変換機構を示す図、第３図はメインメモ
リ上の第１，第２セグメントテーブルの格納状態
を説明する図である。 ６０……第１セグメントテーブル、６１……第
２セグメントテーブル、４０，４１，４２……加
算器、４３，４４……選択回路、４５……レジス
タ。

Claims (1)

【特許請求の範囲】
1. １ 仮想記憶空間中のセグメントの各々に対応す
   るエントリをもつセグメントテーブルと前記エン
   トリに基づいてアクセスされ前記仮想記憶空間中
   のページの各々に対応する実アドレスを格納する
   ページテーブルとを有し、前記セグメントテーブ
   ルと前記ページテーブルとをアクセスすることに
   より論理アドレスを実アドレスに変換するアドレ
   ス変換方式において、１つの前記仮想記憶空間の
   ある範囲の領域における第１のセグメントの大き
   さと他の範囲の領域における第２のセグメントの
   大きさを異ならしめ、第１のセグメントの各々に
   対応する第１のエントリをもつ第１のセグメント
   テーブルと第２のセグメントの各々に対応する第
   ２のエントリをもつ第２のセグメントテーブルと
   を有し、前記論理アドレスによつて示される領域
   が第１セグメントによつて構成されるか第２セグ
   メントによつて構成されるかに応じてそれぞれ第
   １セグメントテーブルが第２セグメントテーブル
   かを選択してアクセスすることにより前記論理ア
   ドレスを実アドレスに変換することを特徴とする
   アドレス変換方式。