JP2629437B2 - 横型絶縁ゲート型バイポーラトランジスタ - Google Patents
横型絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JP2629437B2 JP2629437B2 JP28012590A JP28012590A JP2629437B2 JP 2629437 B2 JP2629437 B2 JP 2629437B2 JP 28012590 A JP28012590 A JP 28012590A JP 28012590 A JP28012590 A JP 28012590A JP 2629437 B2 JP2629437 B2 JP 2629437B2
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- JP
- Japan
- Prior art keywords
- layer
- region
- impurity concentration
- conductivity type
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用スイッチング素子として、またインテ
リジェントスイッチング素子として用いられる横型絶縁
ゲート型バイポーラトランジスタに関する。
リジェントスイッチング素子として用いられる横型絶縁
ゲート型バイポーラトランジスタに関する。
電力用スイッチング素子として縦型絶縁ゲート型バイ
ポーラトランジスタ（縦型IGBT）が一般に使われ始めて
いる。これはｎチャネル縦型MOSFETのドレイン領域のド
レイン電極側にp+層を付加したものと言うことができ
る。しかし近年、リサーフ（RESURF技術）の出現によ
り、横型IGBTでも充分大きな耐圧が実現できるようにな
り、加えて素子表面にすべての電極、すなわちソース，
ゲート，ドレイン各電極を配置できるという利点から、
個別素子としてのみではなく、制御回路も同一チップに
組み込まれたインテリジェント素子の出力段として実用
化に向けて盛んに研究・開発が行われている。
ポーラトランジスタ（縦型IGBT）が一般に使われ始めて
いる。これはｎチャネル縦型MOSFETのドレイン領域のド
レイン電極側にp+層を付加したものと言うことができ
る。しかし近年、リサーフ（RESURF技術）の出現によ
り、横型IGBTでも充分大きな耐圧が実現できるようにな
り、加えて素子表面にすべての電極、すなわちソース，
ゲート，ドレイン各電極を配置できるという利点から、
個別素子としてのみではなく、制御回路も同一チップに
組み込まれたインテリジェント素子の出力段として実用
化に向けて盛んに研究・開発が行われている。
横型IGBTとは、第２図に示すようにｐ型基板２（第二
層）上に高比抵抗のn-層１（第１層）を形成し、このn-
層１の表面に選択的にp+層３（第一領域）とp+層４（第
二領域）とを間隔を介して形成する。そして、p+層３の
表面部に選択的にn+層５（第三領域）を形成する。その
結果生ずるp+層３のn-層１およびn+層５にはさまれた表
面領域にチャネルが生ずるように、その上にゲート絶縁
膜６を介してゲート端子Ｇと接続されたゲート電極７を
設ける。また、ゲート電極７と絶縁膜61を介してp+層３
およびn+層５に接触しソース端子Ｓに接続されたソース
電極８、フィールド絶縁膜62を介してp+層４に接触しド
レイン端子Ｄに接続されたドレイン電極９を設ける。そ
のほかに、ソース電極８に接触し、ｐ基板２に達するp
++層10（第四領域）およびp+層４とn-層１の間に介在す
るn+層11を形成する。p++層10は、RESURF技術によりｐ
基板２の電位をソース電位と同じにするためのものであ
り、n+層11はn-層１とp+層３との間のpn接合への逆バイ
アス時に拡がる空乏層がp+層４に達してパンチスルーす
るのを防ぐためのものである。
層）上に高比抵抗のn-層１（第１層）を形成し、このn-
層１の表面に選択的にp+層３（第一領域）とp+層４（第
二領域）とを間隔を介して形成する。そして、p+層３の
表面部に選択的にn+層５（第三領域）を形成する。その
結果生ずるp+層３のn-層１およびn+層５にはさまれた表
面領域にチャネルが生ずるように、その上にゲート絶縁
膜６を介してゲート端子Ｇと接続されたゲート電極７を
設ける。また、ゲート電極７と絶縁膜61を介してp+層３
およびn+層５に接触しソース端子Ｓに接続されたソース
電極８、フィールド絶縁膜62を介してp+層４に接触しド
レイン端子Ｄに接続されたドレイン電極９を設ける。そ
のほかに、ソース電極８に接触し、ｐ基板２に達するp
++層10（第四領域）およびp+層４とn-層１の間に介在す
るn+層11を形成する。p++層10は、RESURF技術によりｐ
基板２の電位をソース電位と同じにするためのものであ
り、n+層11はn-層１とp+層３との間のpn接合への逆バイ
アス時に拡がる空乏層がp+層４に達してパンチスルーす
るのを防ぐためのものである。
この素子は、ソース電極９を接地し、ゲート電極８と
ドレイン電極10に正の電圧を与えると、n+層5,p+層3,n-
層1,ゲート絶縁膜７およびゲート電極８からなるMOSFET
がオンし、n-層１に電子が流れ込む。これにより、p+層
4/n+層11接合がオンし、p+層４から正孔がn-層１に流れ
込み、n-層２の抵抗を低くする。
ドレイン電極10に正の電圧を与えると、n+層5,p+層3,n-
層1,ゲート絶縁膜７およびゲート電極８からなるMOSFET
がオンし、n-層１に電子が流れ込む。これにより、p+層
4/n+層11接合がオンし、p+層４から正孔がn-層１に流れ
込み、n-層２の抵抗を低くする。
しかし、上記のような素子がオンしたとき、p+層４か
ら注入された正孔のすべてがn-層１を通ってソース電極
８へと流れ出るわけでなく、その一部はｐ基板２へ流れ
込んでしまう。これは、RESURF技術よりｐ基板２がソー
ス電極８と同電位となっているためでいる。このため、
n-層１が充分伝導度変調されることがなく、従ってオン
電圧の上昇を招くことである。この欠点は、各部の導電
型を逆にしたｐチャネル横型IGBTでも同様に存在する。
ら注入された正孔のすべてがn-層１を通ってソース電極
８へと流れ出るわけでなく、その一部はｐ基板２へ流れ
込んでしまう。これは、RESURF技術よりｐ基板２がソー
ス電極８と同電位となっているためでいる。このため、
n-層１が充分伝導度変調されることがなく、従ってオン
電圧の上昇を招くことである。この欠点は、各部の導電
型を逆にしたｐチャネル横型IGBTでも同様に存在する。
本発明の目的は、RESURF技術を適用した横型IGBTの上
記欠点を解消し、伝導度変調が充分に起こる横型IGBTを
提供することにある。
記欠点を解消し、伝導度変調が充分に起こる横型IGBTを
提供することにある。
上述の目的を達成するために、本発明は、低不純物濃
度の第一導電型の第一層の表面部にそれぞれ選択的に形
成された第二導電型の第一および第二領域が所定の間隔
を介して位置し、第一領域の表面部に選択的に第一導電
型の第三領域が形成され、第三領域と第一層の間にはさ
まれた第一領域の表面には絶縁膜を介してゲート電極が
設けられ、また第一領域および第三領域に共通に接触す
るソース電極ならびに第二領域に接触するドレイン電極
をそれぞれ一面上に備え、第一層の前記表面と反対側に
第一層より不純物濃度が高い第一導電型の第三層を介し
て比較的低不純物濃度の第二導電型の第二層が形成さ
れ、ソース電極に接触し第二層に達する高不純物濃度の
第四領域が形成されたものとする。
度の第一導電型の第一層の表面部にそれぞれ選択的に形
成された第二導電型の第一および第二領域が所定の間隔
を介して位置し、第一領域の表面部に選択的に第一導電
型の第三領域が形成され、第三領域と第一層の間にはさ
まれた第一領域の表面には絶縁膜を介してゲート電極が
設けられ、また第一領域および第三領域に共通に接触す
るソース電極ならびに第二領域に接触するドレイン電極
をそれぞれ一面上に備え、第一層の前記表面と反対側に
第一層より不純物濃度が高い第一導電型の第三層を介し
て比較的低不純物濃度の第二導電型の第二層が形成さ
れ、ソース電極に接触し第二層に達する高不純物濃度の
第四領域が形成されたものとする。
ゲート電極への電圧印加により第三領域と第一層の間
にはさまれた第一領域の表面部にチャネルが生じ、素子
がオン状態に入ったときに第三領域から注入されたキャ
リアは、第一層と第三層の間で形成されるビルトイン電
界により、第二層に流れ出すのが阻止される。これによ
り、第一層に第二領域から注入されたキャリアがすべて
伝導度変調に寄与することとなり、素子のオン抵抗の増
大を防ぐ。
にはさまれた第一領域の表面部にチャネルが生じ、素子
がオン状態に入ったときに第三領域から注入されたキャ
リアは、第一層と第三層の間で形成されるビルトイン電
界により、第二層に流れ出すのが阻止される。これによ
り、第一層に第二領域から注入されたキャリアがすべて
伝導度変調に寄与することとなり、素子のオン抵抗の増
大を防ぐ。
第１図は、本発明の実施例の横型IGBTを示し、第２図
と共通の部分には同一の符号が付されている。第２図と
異なる点は、n-層１とｐ基板２の間にｎ型の第三層12が
介在していることである。第一の実施例のIGBTでは、不
純物濃度3.7×1014cm3のｐ基板２の上に厚さ５μｍで不
純物濃度1.0×1016/cm3のｎ層12、厚さ20μｍで不純物
濃度1.5×1015/cm3のn-層１をエピタキシャル成長で順
次積層させ、表面からのイオン注入および熱処理で表面
不純物濃度1.0×1016/cm3,xj2μｍのp+層４および表面
不純物濃度1.0×1017/cm3,xj5μｍのn+層11を形成し
た。第３図の電流・電圧曲線では、ゲート電圧VG＝15V
において線31が第２図の断面構造をもつIGBT素子、線32
が第一の実施例の素子の特性を示し、この図からもわか
るように、本発明の実施例の素子の方がオン電圧が低下
しており、例えばＩ＝10A/cm2のとき0.8V、Ｉ＝20A/cm2
のとき0.5Vだけそれぞれ低くなっている。
と共通の部分には同一の符号が付されている。第２図と
異なる点は、n-層１とｐ基板２の間にｎ型の第三層12が
介在していることである。第一の実施例のIGBTでは、不
純物濃度3.7×1014cm3のｐ基板２の上に厚さ５μｍで不
純物濃度1.0×1016/cm3のｎ層12、厚さ20μｍで不純物
濃度1.5×1015/cm3のn-層１をエピタキシャル成長で順
次積層させ、表面からのイオン注入および熱処理で表面
不純物濃度1.0×1016/cm3,xj2μｍのp+層４および表面
不純物濃度1.0×1017/cm3,xj5μｍのn+層11を形成し
た。第３図の電流・電圧曲線では、ゲート電圧VG＝15V
において線31が第２図の断面構造をもつIGBT素子、線32
が第一の実施例の素子の特性を示し、この図からもわか
るように、本発明の実施例の素子の方がオン電圧が低下
しており、例えばＩ＝10A/cm2のとき0.8V、Ｉ＝20A/cm2
のとき0.5Vだけそれぞれ低くなっている。
次に、第二の実施例のIGBTでは、ｎ層12の不純物濃度
を1.0×1015/cm3とした。その素子のＩ−Ｖ特性は第３
図の線33の通りで、線31とほぼ重なり、オン電圧が低下
しないことを示す。そこでオン電圧の低下分とｎ層12の
不純物濃度の関係をn-層１の不純物濃度が1.5×1015/cm
3の場合においてさらに詳細に検討した。第４図がID＝2
0A/cm2で測定したその結果であり、ｎ層12の不純物濃度
がn-層１の不純物濃度を越えるあたりからオン電圧VDON
の低下が生じていることがわかる。次にn-層１の不純物
濃度を6.2×1015/cm3と高くしたときのID＝20Aにおける
オン電圧低下分とｎ層12の不純物濃度の関係を第５図に
示す。この場合も、第４図の場合と同様、ｎ層12の不純
物濃度がn-層１の不純物濃度を越えるあたりからオン電
圧が低下している。なおｎ層12の厚さは実用上層となる
範囲で薄くしてもよい。
を1.0×1015/cm3とした。その素子のＩ−Ｖ特性は第３
図の線33の通りで、線31とほぼ重なり、オン電圧が低下
しないことを示す。そこでオン電圧の低下分とｎ層12の
不純物濃度の関係をn-層１の不純物濃度が1.5×1015/cm
3の場合においてさらに詳細に検討した。第４図がID＝2
0A/cm2で測定したその結果であり、ｎ層12の不純物濃度
がn-層１の不純物濃度を越えるあたりからオン電圧VDON
の低下が生じていることがわかる。次にn-層１の不純物
濃度を6.2×1015/cm3と高くしたときのID＝20Aにおける
オン電圧低下分とｎ層12の不純物濃度の関係を第５図に
示す。この場合も、第４図の場合と同様、ｎ層12の不純
物濃度がn-層１の不純物濃度を越えるあたりからオン電
圧が低下している。なおｎ層12の厚さは実用上層となる
範囲で薄くしてもよい。
本発明によれば、RESURF技術によりソース電位と同電
位にされる第二導電形の第二層と高抵抗の第一導電形の
第一層の間に第一層より不純物濃度の高い第一導電形の
第三層を設けることにより、伝導度変調に寄与するドレ
イン側からの注入キャリアの第二層側への流出を防ぐこ
とができ、オン電圧の低い横型IGBTを得ることができ
た。
位にされる第二導電形の第二層と高抵抗の第一導電形の
第一層の間に第一層より不純物濃度の高い第一導電形の
第三層を設けることにより、伝導度変調に寄与するドレ
イン側からの注入キャリアの第二層側への流出を防ぐこ
とができ、オン電圧の低い横型IGBTを得ることができ
た。
第１図は本発明の実施例の横型IGBTの断面図、第２図は
従来の横型IGBTの断面図、第３図は本発明の実施例およ
び従来構造の横型IGBTの電流・電圧特性線図、第４図お
よび第５図は本発明に基づくｎ層の不純物濃度とオン電
圧低下分との関係線図である。 １……n-層（第一層）、２……ｐ基板（第二層）、３…
…p+層（第一領域）、４……p+層（第二領域）、５……
n+層（第三領域）、６……ゲート絶縁膜、７……ゲート
電極、８……ソース電極、９……ドレイン電極、10……
p++層（第四領域）、12……ｎ層（第三層）。
従来の横型IGBTの断面図、第３図は本発明の実施例およ
び従来構造の横型IGBTの電流・電圧特性線図、第４図お
よび第５図は本発明に基づくｎ層の不純物濃度とオン電
圧低下分との関係線図である。 １……n-層（第一層）、２……ｐ基板（第二層）、３…
…p+層（第一領域）、４……p+層（第二領域）、５……
n+層（第三領域）、６……ゲート絶縁膜、７……ゲート
電極、８……ソース電極、９……ドレイン電極、10……
p++層（第四領域）、12……ｎ層（第三層）。
Claims (1)
- 【請求項１】低不純物濃度の第一導電型の第一層の表面
部に選択的に形成された第二導電型の第一および第二領
域が所定の間隔を介して位置し、第一領域の表面部に選
択的に第一導電型の第三領域が形成され、第三領域と第
一層の間にはさまれた第一領域の表面には絶縁膜を介し
てゲート電極が設けられ、第一領域および第三領域に共
通に接触するソース電極ならびに第二領域に接触するド
レイン電極をそれぞれ一面上に備え、第一層の前記表面
と反対側に第一層より不純物濃度が高い第一導電型の第
三層を介して比較的低不純物濃度の第二導電型の第二層
が形成され、ソース電極に接触し第二層に達する高不純
物濃度の第四領域が形成されたことを特徴とする横型絶
縁ゲート型バイポーラトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18745190 | 1990-07-16 | ||
| JP2-187451 | 1990-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04174561A JPH04174561A (ja) | 1992-06-22 |
| JP2629437B2 true JP2629437B2 (ja) | 1997-07-09 |
Family
ID=16206308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28012590A Expired - Lifetime JP2629437B2 (ja) | 1990-07-16 | 1990-10-18 | 横型絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629437B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759696B2 (en) | 2005-10-20 | 2010-07-20 | Panasonic Corporation | High-breakdown voltage semiconductor switching device and switched mode power supply apparatus using the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100204016B1 (ko) * | 1996-06-15 | 1999-06-15 | 김영환 | 이중 접합 구조를 갖는 반도체 소자 및 그 제조방법 |
-
1990
- 1990-10-18 JP JP28012590A patent/JP2629437B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759696B2 (en) | 2005-10-20 | 2010-07-20 | Panasonic Corporation | High-breakdown voltage semiconductor switching device and switched mode power supply apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04174561A (ja) | 1992-06-22 |
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