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JP2653095B2 - 伝導度変調型ｍｏｓｆｅｔ - Google Patents

伝導度変調型ｍｏｓｆｅｔ

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JP2653095B2
JP2653095B2 JP63099473A JP9947388A JP2653095B2 JP 2653095 B2 JP2653095 B2 JP 2653095B2 JP 63099473 A JP63099473 A JP 63099473A JP 9947388 A JP9947388 A JP 9947388A JP 2653095 B2 JP2653095 B2 JP 2653095B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ動作を利用した伝導度変調型MO
SFETに関する。
〔従来の技術〕
例えばＮチャネルMOS−FETよる伝導度変調型MOSFETは
一般に第２図に示すような構造をもっている。その主要
な構成部はソース電極1,ゲート電極2,ドレイン電極3,N-
ベース層4,P+層5,Pベース層6,P+ドレイン層7,N+ソース
層8,ゲート多結晶シリコン層9,ゲート酸化膜10,PSG絶縁
層11からなっている。ソース電極１にはソース端子S,ゲ
ート電極２にはゲート端子G,ドレイン電極にはドレイン
端子Ｄが接続されている。
このような構造をもつ素子のソース電極１に対して、
ゲート電極２に一定のしきい値以上の電圧を印加する
と、ゲート多結晶シリコン層９の下のＰベース層６の表
面が反転して電子のチャネルを形成し、ソースとドレイ
ンは導通状態となる。このチャネルを通ってN-ベース層
４に流入した電子はP+ドレイン層７に達すると正孔の注
入を引き起こす。正孔の注入によってN-ベース層４は伝
導度変調を受け、伝導度が著しく大きくなり、大電流を
流すことが可能となる。この電流はP+ドレイン層７を付
加してない通常のたて型電力用MOSFETの10〜20倍にもな
ることが大きな利点となっている。
次に第２図の構造をもつ素子を等価回路で示した第３
図を参照して上記の素子動作を説明する。第３図の回路
MOSFET31のほかにベースショート抵抗RP,PNPトランジス
タ32,NPNトランジスタ33からなる。PNPトランジスタ32
は第２図のＰベース層6,N-ベース層4,P+ドレイン層７に
より形成され、NPNトランジスタ33は第２図のN+ソース
層8,Pベース層6,N-ベース層４により形成される。ベー
スショート抵抗RPは第２図のＰベース層６とP+層５とを
直列にソース電極につないだときの抵抗である。素子動
作はゲートにしきい値以上の電圧を印加してMOSFET31が
オン状態になるとPNPトランジスタ32のベースにソース
から電子が流れ込んで素子はオン状態となるものであ
る。
〔発明が解決しようとする課題〕
しかしながら、このように大電流を流すことができる
という利点をもつこの伝導度変調型のたて型MOSFETは第
３図から明らかなようにNPNトランジスタ33とPNPトラン
ジスタ32とから形成される寄生サイリスタに由来するラ
ッチアップ現象を伴うことが一つの欠点となっている。
すなわち、ソース，ドレイン間の電流が少ない領域では
ベースショート抵抗RPによる電圧降下は小さいのでNPN
トランジスタ33はほとんど電流を流すことができず、PN
Pトランジスタ32のみが電流を流している。ゲート９に
印加されるMOSFET31のゲート電圧を大きくしてPNPトラ
ンジスタ32に電流を多く流し始めると、ベースショート
抵抗RPによる電圧降下が大きくなり、遂に寄生サイリス
タがオン状態となる。この状態になると、MOSFET31のゲ
ート電圧を加えなくても寄生サイリスタ部分で自発的に
電流をラッチしているために主電流をしゃ断することが
できなくなる。この状態をラッチアップ現象と呼んでお
り、このラッチアップ現象のためにたて型MOSFETに流し
得る最大電流値が制限される。
このラッチアップ現象は特にゲート電圧を切った直後
のターンオフ時に生じやすい。すなわち第３図において
MOSFET31をオフ状態にすると、PNPトランジスタ32のベ
ースへ流入していたMOSFET31からの電子は急に流れを止
められるので、ベースで再結合していた電子がなくな
り、その結果多量の正孔が再結合することなくショート
抵抗RPに流れてしまう。このため寄生サイリスタが動作
しやすくなるからである。
このように電導度変調型MOSFETのスイッチオフの際、
すなわちターンオフ状態においてラッチアップ現象が起
きやすいことから、ターンオフ時間を速くすることがで
きないなど、この伝導度変調型MOSFETをスイッチング素
子として用いるときの大きな欠点となっている。
本発明の課題は、上述の欠点を除いて寄生サイリスタ
によるラッチアップ現象が起こらず、しかも大電流を流
すことのできる利点を維持した伝導度変調型MOSFETを提
供することにある。
〔課題を解決するための手段〕
上記の課題の解決のために、本発明の伝導度変調型MO
SFETは、第一導電形の層の一面側に第二導電形の層が隣
接し、他面側の表面層に選択的に設けられた第二導電形
の領域を有してなるバイポーラトランジスタ半導体基板
の表面に、第二導電形領域上に酸化膜を介しての第二導
電形の多結晶シリコン層と、その層に基板面方向の両側
に隣接し、その層より遠い部分でそれぞれ第二導電形の
領域および第一導電形の層に接触する第一導電形の多結
晶シリコン層とが積層され、さらに少なくとも前記第二
導電形の多結晶シリコン層の上に酸化膜を介してゲート
多結晶シリコン層が積層され、第二導電形領域およびそ
の領域に接触する第一導電形の多結晶シリコン層に接し
てソース電極，ゲート多結晶シリコン層に接してゲート
電極、第二導電形の層に接してドレイン電極がそれぞれ
設けられたものとする。
〔作用〕
半導体基板上に酸化膜を介して積層される二層の多結
晶シリコン層を用いたSOI技術によるMOSFETと半導体基
板内に形成されるたて型のバイポーラトランジスタによ
り伝導度変調型MOSFETを構成するため、電子と正孔は全
く別のルートで流れ、MOSFETを半導体基板に内蔵した場
合のように寄生サイリスタが形成されることがなく、従
ってラッチアップ現象の起こるおそれがない。
〔実施例〕
第１図は本発明の一実施例の断面構造を示し、第２図
と共通の部分には同一の符号が付されている。この場合
は、シリコン基板にはN-ベース層４の下面側にN+バッフ
ァ層41を介して隣接するP+ドレイン層７、上面側の一部
に形成されるP+エミッタ領域５によって構成されるたて
型PNPバイポーラトランジスタのみが存在する。これは
第３図の等価回路のPNPトランジスタ32に対応する。こ
のシリコン基板の上面に形成された酸化膜12の一部を残
し、それを覆ってドープされない多結晶シリコン層を60
0℃での減圧CVDにより0.5〜１μｍの厚さに形成したの
ちイオン注入により酸化膜12の外でそれぞれP+エミッタ
領域５およびN-ベース層に接触するN+およびＮ多結晶シ
リコン層13,15ならびにP+エミッタ領域５と酸化膜12で
絶縁されるＰ多結晶シリコン層14にする。次いで、熱酸
化によるゲート酸化膜10を介してドープされたゲート多
結晶シリコン層９を積層する。さらに表面を被覆するPS
G絶縁層11の開口部でP+エミッタ領域５およびN+多結晶
シリコン層13に接触するソース電極１およびゲート多結
晶シリコン層９に接触するゲート電極２、またP+ドレイ
ン層７に接触するドレイン電極３を形成する。N+PN多結
晶シリコン層13,14,15とゲート酸化膜10上のゲート多結
晶シリコン層９によって構成されるMOSFETが第３図のMO
SFET31に対応する。第３図のNPNトランジスタ33は形成
されない。この伝導度変調型MOSFETは、ゲート９への電
圧印加によってオン状態になると電子がソース電極１か
ら多結晶シリコン層13,14,15を通ってベース層４へ抜け
る。Ｎ形多結晶シリコン層15はN-ベース層４と同程度の
比抵抗とするが、オン状態ではゲート酸化膜10直下の蓄
積層を通じて電子は移動しうるため、多結晶シリコン層
15は比抵抗を高くしてもオン電圧の上昇とならない。ま
た正孔は、N-ベース層４からP+エミッタ領域５を通って
ソース電極へと抜ける。このように電子と正孔を全く異
なった径路で流しうるためラッチアップは生じない。
オフ状態では、多結晶シリコン層13,14,15のN+PN構造
で耐圧を持たなければならないが、Ｎ層15の比抵抗が高
いためＰ層14とＮ層15の間では容易に保持し得る。
なおSOI技術で一般に行われているように、MOSFETの
半導体層となる多結晶シリコン層を形成後レーザアニー
ル等で単結晶化すれば、層13,14,15の移動度も著しく向
上し、オン電圧が低下することは言うまでもない。
〔発明の効果〕
本発明によれば、伝導度変調型MOSFETのMOSFETをバイ
ポーラトランジスタと分離し、トランジスタの半導体基
板上にSOI技術を用いて形成することにより、電子，正
孔の径路が全く別になってラッチアップの全く生じない
伝導度変調型MOSFETを得ることができた。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来の伝
導度変調型MOSFETの断面図、第３図は第２図の素子の等
価回路図である。 1:ソース電極、2:ゲート電極、3:ドレイン電極、4:N-ベ
ース層、5:P+エミッタ領域、7:P+ドレイン層、9:ゲート
多結晶シリコン層、10,12:酸化膜、13:N+多結晶シリコ
ン層、14:P多結晶シリコン層、15:N多結晶シリコン層。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第一導電形の層の一面側に第二導電形の層
    が隣接し、他面側の表面層に選択的に設けられた第二導
    電形の領域を有してなるバイポーラトランジスタ半導体
    基板の表面に、前記第二導電形領域上に酸化膜を介して
    の第二導電形の多結晶シリコン層と、該層に基板面方向
    の両側に隣接し該層より遠い部分でそれぞれ前記第二導
    電形の領域および第一導電形の層に接触する第一導電形
    の多結晶シリコン層とが積層され、さらに少なくとも前
    記第二導電形の多結晶シリコン層の上に酸化膜を介して
    ゲート多結晶シリコン層が積層され、前記第二導電形領
    域およびその領域に接触する前記第一導電形の多結晶シ
    リコン層に接してソース電極、前記ゲート多結晶シリコ
    ン層に接してゲート電極、前記第二導電形の層に接して
    ドレイン電極がそれぞれ設けられたことを特徴とする伝
    導度変調型MOSFET。
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