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WO1998006136A1 - Durch feldeffekt steuerbares halbleiterbauelement - Google Patents

Durch feldeffekt steuerbares halbleiterbauelement Download PDF

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Publication number
WO1998006136A1
WO1998006136A1 PCT/DE1997/001624 DE9701624W WO9806136A1 WO 1998006136 A1 WO1998006136 A1 WO 1998006136A1 DE 9701624 W DE9701624 W DE 9701624W WO 9806136 A1 WO9806136 A1 WO 9806136A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor component
zone
area
source
Prior art date
Application number
PCT/DE1997/001624
Other languages
English (en)
French (fr)
Inventor
Jenö Tihanyi
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Publication of WO1998006136A1 publication Critical patent/WO1998006136A1/de

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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the invention relates to a semiconductor component that can be controlled by a field effect according to the preamble of claim 1.
  • Such semiconductor components that can be controlled by field effect are, for example, OS field effect transistors or IGBTs. These semiconductor components have been known for a long time and are described, for example, in the Siemens data book 1993/94 SIPMOS semiconductors, power transistors and diodes, on page 29ff. Figure 4 on page 30 of this data book shows the basic structure of such a power transistor.
  • the transistor shown there represents a vertical n-channel SIPMOS transistor.
  • the n * substrate serves as a carrier with the drain metallization underneath.
  • an n " epitaxial layer which is of different thickness and correspondingly doped depending on the blocking voltage.
  • the overlying gate made of n * polysilicon is embedded in insulating silicon dioxide and serves as an implantation mask for the p-well and for the n + source region.
  • the source metallisation covers the entire structure and switches the individual transistor cells of the chip in parallel. Further details of this vertically constructed power transistor can be found on page 30ff of the data book. remarks on the IGBT transistor, which is essentially an additional p-layer between substrate and drain metallization are explained in more detail on page 56ff of this data book.
  • a disadvantage of known arrangements is that the forward resistance Ron of the drain-source load path increases with increasing dielectric strength of the semiconductor component, since the thickness of the epitaxial layer must increase.
  • the areal forward resistance Ron at approximately 0.20 ohm / m 2 and increases at a reverse voltage of 1000 V, for example, to a value of approximately 10 ohm / m 2 .
  • the object of the present invention is to provide a semiconductor component which can be controlled by a field effect and which, despite the high reverse voltage, provides a low forward resistance.
  • the basic principle of the present invention is to carry out the electron injection from the source / emitter and part of the hole suction locally separately from one another.
  • an insulation region made of, for example, silicon oxide is introduced below the n * region of an n-channel MOSFET or IGBT and separately arranged p + regions under the gate electrode.
  • the advantage of the semiconductor component according to the invention is a lower forward resistance compared to previous solutions.
  • the semiconductor component is extremely breakdown-resistant.
  • FIG. 1 shows a partial section through a vertical MOSFET according to the invention
  • FIG. 2 shows a partial section through a vertical IGBT according to the invention
  • FIG. 3 shows a partial section through a further IGBT according to the invention to illustrate a particularly simple manufacturing process
  • FIG. 4 shows a further embodiment using an IGBT according to the invention
  • FIG. 5 shows a partial section through a further IGBT according to the invention, which shows the configuration of an emitter cell
  • FIG. 6 shows a further embodiment of a source / emitter cell of a MOSFET according to the invention
  • Figure 8 is a circuit of the IGBT shown in Figure 7.
  • 1 denotes an n + -doped substrate which is connected to a drain connection D.
  • An n " -doped epitaxial layer 2 is applied to the substrate 1.
  • N * -doped first source regions 6 are introduced into it. In the sectional image shown, two such regions are shown on the right and left side of the sectional image representation. Below these first source regions 6 there are isolation regions 7, which are larger in area than the first source regions 6.
  • two n + -doped gate electrodes 3 are arranged between the source regions 6 within insulating gate material 4 above the epitaxial layer 2. These gate electrodes 3 are externally connected to a gate connection G.
  • a p * -doped second source region 8 is introduced into the epitaxial layer 2 between the gate electrodes 3.
  • the first source regions 6 and the source region 8 are connected to one another via metallizations 5 and contacted with an external source terminal S.
  • a represents the depth of the first source regions 6 from the surface of the epitaxial layer 2 into the semiconductor body.
  • b is denotes the width of the insulation region 7, which projects beyond the first source region 6 in the horizontal direction.
  • c denotes the thickness or depth of the insulation region 7.
  • D denotes the depth of penetration of the second source region 8 from the surface of the epitaxial region 2 into the semiconductor body.
  • a particularly advantageous value is a penetration depth a of 0.01 to 0.5 ⁇ m for the first n * -doped source region 6.
  • the protruding area of the isolation area 7, which is made of silicon dioxide, for example, is advantageously 0.5 to 3 ⁇ m and its thickness c is 0.1 to 0.2 ⁇ m.
  • the penetration depth of the second p * -doped source region 8 should preferably be selected between 1 and 5 ⁇ .
  • the emitter is applied to the surface over an insulating layer.
  • the hole-sucking p * -doped source regions 8 are arranged under the gate electrode at some distance x 0 0. These p * -doped source regions 8 can be present in any number and geometric arrangement independently of the emitter cells and are expediently connected to the emitter metal layer 5. The total area of the p * -doped source regions 8 can be very small overall. The optimal arrangement can now be easily determined with suitable simulation programs.
  • Figure 2 shows a second embodiment using an IGBT transistor. The same parts have the same reference numerals.
  • the substrate is designated 9 here and is only n-doped.
  • An additional p * -doped zone 10 is applied below the substrate. This is connected to a collector connection K.
  • the metallization layer 5 is connected here to an emitter connection E.
  • Epitaxial layer 2 introduced.
  • a thin, likewise n " -doped epi layer 10 is then deposited over this layer.
  • This single-crystal grown layer 10 then merges into a polycrystalline region over zone 7 consisting of silicon dioxide.
  • the p * doped region 8 are introduced and the gate and metallization levels are applied.
  • FIG. 4 shows a further embodiment of an IGBT
  • a further layer 12 is embedded here in the insulation region 7.
  • This additional layer 12 is completely surrounded by the insulation region 7 and is contacted directly by the metallization layer 5 through the emitter region 6 and the insulation region 7.
  • the additional layer 12 can consist of metal or highly conductive silicon or also n * polysilicon.
  • FIG. 5 shows in a section a further development of an inventive IGBT according to FIG 2.
  • a further p + type emitter region 13 emitter region. 6
  • This area 13 can, for example, enclose the area 6 in a ring shape, the insulation area 7 also being designed in such a way that its edge area with respect to the p * -doped region 14 protrudes, ie its base area is larger than that of region 6.
  • the boundary between region 6 and 14 lies under the gate.
  • this area 13 is also contacted with the metallization layer 5 via a corresponding contact 15, shown in dashed lines in FIG. 5.
  • the p-doping in FIG. 13 is expediently larger in the direction of the region 7 than on the gate oxide surface.
  • FIG. 6 shows a further development according to FIG. 5 using a vertical MOSFET as shown in FIG. 1.
  • the emitter region is designed in the usual way so that an n * -doped region 6 is embedded within a p * -doped region 14 and the insulation layer 7 is introduced below the region 14.
  • the dimensioning is designed according to the previous example.
  • the p * zones 8 can be omitted.
  • FIG. 7 shows a further development of an IGBT transistor according to FIG. 2, in which a separate contacting of the second one
  • Emitter region 8 is provided.
  • the previous metallization layer 5 is here divided into two metallization layers 22 and 23 which are insulated from one another, the metallization layer 22 contacting the two emitter regions 6 and the metallization layer 23 contacting the second emitter region 8.
  • the two metallization layers 22 and 23 are covered by an insulation layer 24, e.g. Silicon iodide, separated from each other. While the metallization layer 22 is connected to an emitter connection, the metallization layer 23 is connected to an additional contact ST.
  • FIG. 8 shows a corresponding circuit arrangement of an IGBT according to FIG. 7.
  • the IGBT is designated by 16, the gate connection of which is designated by a terminal G, the emitter connection is designated by E and the collector connection by K.
  • a connection 17 leads to the additional control connection ST, which is connected to the drain connection of a MOSFET 20.
  • the collector connection K is connected to ground and the source connection of the MOSFET 20 is also connected to ground.
  • the gate connection of the MOSFET 20 leads to a terminal 21.
  • An inductive load 18 is connected to a supply voltage terminal 19 via the emitter connection E. Symbolically represented at terminals G and 21, these two terminals are controlled with signals inverted to each other. As a result, the depletion MOSFET 20 becomes conductive when the IGBT 16 is switched on. In this way, the potential at the control terminal ST is increased by the threshold voltage of the depletion MOSFET 20 and an increased hole current can flow.
  • the channel structure according to the invention can be used both in MOSFETs and in IGBTs.
  • MOSFETs simple MOSFET without a p * rear side
  • a MOSFET with such an arrangement according to the invention becomes extremely breakdown-resistant.

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Abstract

Durch Feldeffekt steuerbares Halbleiterbauelement mit einer ersten Zone vom ersten Leitungstyp, wenigstens einer aus polykristallinem Silizium bestehenden Gateelektrode, welche gegenüber der ersten Zone isoliert ist, wenigstens einem in die erste Zone eingebrachten Source-/Emitterbereich, wobei der Source-/Emitterbereich einen in die erste Zone eingebrachten ersten Bereich vom ersten Leitungstyp aufweist, welcher mit einem Source-/Emitteranschluß verbunden ist, unterhalb des ersten Bereichs ein zweiter Bereich aus isolierendem Marerial angeordnet ist, dessen Grundfläche größer als die Grundfläche des ersten Bereichs ist.

Description

Beschreibung
Durch Feldeffekt steuerbares Halbleiterbauelement
Die Erfindung betrifft ein durch Feldeffekt steuerbares Halbleiterbauelement gemäß dem Oberbegriff des Anspruchs 1.
Derartige durch Feldeffekt steuerbare Halbleiterbauelemente sind z.B. OS-Feldeffekttransistoren oder IGBTs . Diese Halb- leiterbauelemente sind seit langem bekannt und z.B. im Siemens Datenbuch 1993/94 SIPMOS-Halbleiter, Leistungstransisto- ren und Dioden, auf Seite 29ff beschrieben. Figur 4 auf Seite 30 dieses Datenbuchs zeigt den prinzipiellen Aufbau eines derartigen Leistungstransistors. Der dort gezeigte Transistor stellt einen vertikalen n-Kanal-SIPMOS-Transistor dar. Bei einem derartigen Transistor dient das n*-Substrat als Träger mit der darunterliegenden Drainmetallisierung. Ober dem n+- Substrat schließt sich eine n"-Epitaxieschicht an, die je nach Sperrspannung verschieden dick und entsprechend dotiert ist. Das darüberliegende Gate aus n*-Polysilizium ist in isolierendes Siliziumdioxid eingebettet und dient als Implantationsmaske für die p-Wanne und für die n+-Sourcezone . Die Sourcemetallisierung überdeckt die gesamte Struktur und schaltet die einzelnen Transistorzellen des Chips parallel. Weitere Einzelheiten dieses vertikal aufgebauten Leistungstransistors sind auf Seite 30ff des Datenbuchs zu entnehmen. Ausführungen zum IGBT-Transistor, welcher im wesentlichen eine zusätzliche p-Schicht zwischen Substrat und Drainmetallisierung aufweist sind auf Seite 56ff dieses Datenbuchs nä- her erläutert.
Ein Hochleistungs-MOSFET bzw. ein IGBT ist umso besser, je niedriger der Spannungsabfall im eingeschalteten Zustand ist. Nachteil bekannter Anordnungen ist, daß der Durchlaßwider- stand Ron der Drain-Source-Laststrecke mit zunehmender Spannungsfestigkeit des Halbleiterbauelements zunimmt, da die Dicke der Epitaxieschicht zunehmen muß. Bei 50 V liegt der flächenbezogene Durchlaßwiderstand Ron bei ungefähr 0,20 Ohm/m2 und steigt bei einer Sperrspannung von 1000 V beispielsweise auf einen Wert von ca. 10 Ohm/m2 an.
Aufgabe der vorliegenden Erfindung ist es, ein durch Feldeffekt steuerbares Halbleiterbauelement anzugeben, welches trotz hoher Sperrspannung einen niedrigen Durchlaßwiderstand bereitstellt .
Diese Aufgabe wird durch den kennzeichnenden Teil des Anspruchs 1 bzw. des Anspruchs 3 gelöst. Weiterbildungen sind Kennzeichen der Unteransprüche.
Grundprinzip der vorliegenden Erfindung ist es, die Elektro- neninjektion aus dem Source-/Emitter und einen Teil der Löcher-Absaugung voneinander lokal getrennt durchzuführen. Erfindungsgemäß wird hierzu unterhalb des n*-Bereichs eines n- Kanal-MOSFETs oder IGBTs ein Isolationsbereich aus z.B. Siliziumoxid eingebracht und getrennt p+-Gebiete unter der Ga- teelektrode angeordnet.
Vorteil des erfindungsgemäßen Halbleiterbauelements ein im Vergleich zu bisherigen Lösungen niedrigerer Durchlaßwiderstand.
Werden die p-Bereiche tiefer in die Epitaxieschicht als die n-Bereiche eingebracht, so wird ein Latch-up-Effekt vermieden und das Halbleiterbauelement extrem durchbruchfest.
Die Erfindung wird nachfolgend anhand von sieben Figuren näher erläutert.
Es zeigen
Figur 1 einen Teilschnitt durch einen erfindungsgemäßen ver- tikalen MOSFET,
Figur 2 einen Teilschnitt durch einen erfindungsgemäßen vertikalen IGBT, Figur 3 einen Teilschnitt durch einen weiteren erfindungsgemäßen IGBT zur Verdeutlichung eines besonders einfachen Herstellverfahrens,
Figur 4 eine weitere Ausführungsform anhand eines erfindungs- gemäßen IGBTs,
Figur 5 einen Teilschnitt durch einen erfindungsgemäßen weiteren IGBT, der die Ausgestaltung einer Emitterzelle zeigt,
Figur 6 eine weitere Ausführungsform einer Source/-Emitter- zelle eines erfindungsgemäßen MOSFETs,
Figur 7 eine weitere Ausführungsform eines erfindungsgemäßen IGBTs und
Figur 8 eine Beschaltung des in Figur 7 dargestellten IGBTs.
In Figur 1 ist mit 1 ein n+-dotiertes Substrat bezeichnet, welches mit einem Drainanschluß D verbunden ist. Auf dem Substrat 1 ist eine n"-dotierte Epitaxieschicht 2 aufgebracht. In diese sind n*-dotierte erste Sourcebereiche 6 eingebracht. Im dargestellten Schnittbild sind zwei derartige Bereiche an der rechten und linken Seite der Schnittbilddarstellung gezeigt . Unterhalb dieser ersten Sourcebereiche 6 sind Isolationsbereiche 7 eingebracht, welche flächenmäßig größer sind als die ersten Sourcebereiche 6. Im vorliegenden Beispiel sind zwischen den Sourcebereichen 6 zwei n+-dotierte Gateelektroden 3 innerhalb von isolierendem Gatematerial 4 oberhalb der Epitaxieschicht 2 angeordnet. Diese Gateelektroden 3 sind mit einem Gateanschluß G extern verbunden. Zwischen den Gateelektroden 3 ist ein p*-dotierter zweiter Sour- cebereich 8 in die Epitaxieschicht 2 eingebracht. Die ersten Sourcebereiche 6 und der Sourcebereich 8 sind über Metallisierungen 5 miteinander verbunden und mit einem externen Sourceanschluß S kontaktiert.
Mit a, b, c, d sind verschiedene Dimensionierungsgrößen eines erfindungsgemäßen Halbleiterbauelements bezeichnet. So stellt a die Tiefe der ersten Sourcebereiche 6 von der Oberfläche der Epitaxieschicht 2 in den Halbleiterkörper dar. Mit b ist die Breite des Isolationsbereichs 7 bezeichnet, welche über den ersten Sourcebereich 6 in horizontaler Richtung hinausragt . c bezeichnet die Dicke oder Tiefe des Isolationsbereichs 7. Mit d ist die Eindringtiefe des zweiten Sourcebe- reichs 8 von der Oberfläche des Epitaxiebereichs 2 in den Halbleiterkörper hinein bezeichnet. Als besonders vorteilhafte Werte ergeben sich eine Eindringtiefe a für den ersten n*-dotierten Sourcebereich 6 von 0,01 bis 0,5 um. Der überstehende Bereich des z.B. aus Siliziumdioxid bestehenden Iso- lationsbereichs 7 beträgt vorteilhafterweise 0,5 bis 3 um und dessen Dicke c 0,1 bis 0,2 um. Die Eindringtiefe des zweiten p*-dotierten Sourcebereichs 8 ist vorzugsweise zwischen 1 bis 5 μ zu wählen.
Erfindungswesentlich ist, daß der Emitter auf der Oberfläche über einer Isolierschicht aufgebracht ist. Die Löcher absaugenden p*-dotierten Sourcebereiche 8 sind unter der Gateelektrode in einiger Entfernung x ≥ 0 angeordnet. Diese p*-do- tierten Sourcebereiche 8 können von den Emitterzellen unab- hängig in beliebiger Anzahl und geometrischer Anordnung vorliegenden und sind zweckmäßigerweise mit der Emitter-Metall- schicht 5 verbunden. Die Gesamtfläche der p*-dotierten Sourcebereiche 8 kann insgesamt sehr klein sein. Die optimale Anordnung kann mit geeigneten Simmulationsprogrammen heutzutage leicht ermittelt werden.
Figur 2 zeigt eine zweite Ausführungsform anhand eines IGBT- Transistors. Gleiche Teile tragen gleiche Bezugszeichen. Im Unterschied zum zuvor dargestellten vertikalen MOSFET ist das Substrat hier mit 9 bezeichnet und lediglich n-dotiert . Unterhalb des Substrats ist eine zusätzliche p*-dotierte Zone 10 aufgebracht. Diese ist mit einem Kollektoranschluß K verbunden. Die Metallisierungsschicht 5 ist hier mit einem Emitteranschluß E verbunden.
Auch bei diesem IGBT wird die Elektroneninjektion und ein Teil der Löcherabsaugung lokal voneinander getrennt. So wer- den auch hier die Löcher durch den Bereich 8 abgesaugt und die Elektronen über den n*-dotierten Emitterbereich 6 injiziert. Die zuvor genannten Dimensionierungsvorschriften gelten auch hier.
In Figur 3 wird anhand des zuvor dargestellten IGBTs gemäß Figur 2 ein mögliches einfaches Herstellverfahren näher erläutert. Nach Aufbringen der n"-dotierten Epitaxieschicht 2 auf das n-dotierte Substrat 9 werden zunächst die Isolations- bereiche 7, welche z.B. aus Siliziumdioxid bestehen in die
Epitaxieschicht 2 eingebracht. Über dieser Schicht wird dann in einem weiteren Schritt eine dünne ebenfalls n"-dotierte Epischicht 10 abgeschieden. Diese einkristalline aufgewachsene Schicht 10 geht dann über der aus Siliziumdioxid beste- henden Zone 7 in einen polykristallinen Bereich über. Abschließend kann über bekannte Verfahren der p*-dotierte Bereich 8 eingebracht werden sowie die Gate- und Metallisierungsebenen aufgebracht werden.
Figur 4 zeigt ein weiteres Ausführungsbeispiel eines IGBT-
Transistors. Gleiche Bezugszeichen sind auch hier wieder für gleiche Elemente verwendet worden. Zusätzlich ist hier im Isolationsbereich 7 eine weitere Schicht 12 eingebettet. Diese zusätzliche Schicht 12 ist vollständig von dem Isola- tionsbereich 7 umgeben und wird direkt durch die Metallisierungsschicht 5 durch den Emitterbereich 6 und den Isolations- bereich 7 kontaktiert. Die zusätzliche Schicht 12 kann aus Metall oder hochleitendem Silizium oder auch n*-Polysilizium bestehen.
Figur 5 zeigt in einem Ausschnitt eine Weiterbildung eines erfindungsgemäßen IGBT-Transistors gemäß Figur 2. Zusätzlich ist hier in horizontaler Richtung neben dem ersten n*- Emitterbereich 6 ein weiterer p+-dotierter Emitterbereich 13 eingebracht. Dieser Bereich 13 kann z.B. den Bereich 6 ringförmig umschließen, wobei der Isolationsbereich 7 weiterhin derart ausgestaltet ist, daß dessen Randbereich bezüglich des p*-dotierten Bereichs 14 übersteht d.h. seine Grundfläche größer ist als die des Bereichs 6. Die Grenze zwischem dem Bereich 6 und 14 liegt unter dem Gate. An geeigneter Stelle wird auch dieser Bereich 13 mit der Metallisierungsschicht 5 über eine entsprechende Kontaktierung 15, in Figur 5 gestrichelt gezeichnet, kontaktiert. Zweckmäßigerweise ist die p- Dotierung in 13 in Richtung des Bereichs 7 größer als auf der Gateoxid-Oberfläche .
Figur 6 zeigt eine Weiterbildung gemäß Figur 5 anhand eines vertikalen MOSFET, wie er in Figur 1 dargestellt ist. Hier ist der Emitterbereich in üblicher Weise ausgeführt, so daß innerhalb eines p*-dotierten Bereichs 14 ein n*-dotierter Bereich 6 eingebettet ist und unterhalb des Bereichs 14 die Isolationsschicht 7 eingebracht. Diese ist in der Dimensionierung entsprechend dem bisherigen Beispiel ausgestaltet. Bei der Lösung nach Figur 6 können die p*-Zonen 8 entfallen.
Figur 7 zeigt eine Weiterbildung eines IGBT-Transiεtors gemäß Figur 2, bei dem eine separate Kontaktierung des zweiten
Emitterbereichs 8 vorgesehen ist. Die bisherige Metallisierungsschicht 5 ist hier in zwei voneinander isolierte Metallisierungsschichten 22 und 23 aufgeteilt, wobei die Metallisierungsschicht 22 die beiden Emitterbereiche 6 und die Me- tallisierungsschicht 23 den zweiten Emitterbereich 8 kontaktiert. Die beiden Metallisierungsschichten 22 und 23 sind durch eine Isolationsschicht 24, z.B. Siliziumodixid, voneinander getrennt. Während die Metallisierungsschicht 22 mit einem Emitteranschluß verbunden ist, ist die Metallisierungs- Schicht 23 mit einem zusätzlichen Kontakt ST verbunden.
Auf diese Weise wird der p+-dotierte Emitterbereich 8 extern nach außen geführt . Wenn dieser Kontakt ST im eingeschalteten Zustand nicht auf 0 V, sondern auf höherem Potential liegt, wird die Überflutung der n'-dotierten Zone 2 noch stärker und der Spannungsabfall noch kleiner. Figur 8 zeigt eine entsprechende Schaltungsanordnung eines IGBTs gemäß Figur 7. Mit 16 ist der IGBT bezeichnet, dessen Gateanschluß mit einer Klemme G bezeichnet ist, der Emitteranschluß ist mit E und der Kollektoranschluß mit K bezeich- net . Eine Verbindung 17 führt zu dem zusätzlichen Steueranschluß ST, der mit dem Drainanschluß eines MOSFET 20 verbunden ist. Der Kollektoranschluß K ist mit Masse verschaltet und der Sourceanschluß des MOSFET 20 ebenfalls mit Masse. Der Gateanschluß des MOSFET 20 führt zu einer Klemme 21. Über den Emitteranschluß E ist eine induktive Last 18 mit einer Ver- sorgungsspannungsklemme 19 verschaltet. Die symbolisch an den Klemmen G und 21 dargestellt ist, werden diese beiden Klemmen mit zueinander invertierten Signalen angesteuert . Dadurch wird der Depletion-MOSFET 20 leitend wenn der IGBT 16 leitend geschalten wird. Auf diese Weise wird das Potential an der Steuerklemme ST um die Einsatzspannung des Depletion-MOSFET 20 erhöht und es kann ein erhöhter Löcherstrom fließen.
Die erfindungsgemäße Kanalstruktur kann sowohl bei MOSFETs wie auch bei IGBTs angewandt werden. Bei einem einfachen MOSFET ohne p*-Rückseite ist besonders vorteilhaft, daß sich kein parasitärer Bipolartransistor ergibt und die Durchbruchstelle im Umfeld des p+-Bereichs 8 vom Kanal örtlich getrennt ist. Dadurch wird ein MOSFET mit einer derartigen erfindungs- gemäßen Anordnung extrem durchbruchsfest .

Claims

Patentansprüche
1. Durch Feldeffekt steuerbares Halbleiterbauelement mit
- einer ersten Zone (1, 2) vom ersten Leitungstyp, - wenigstens einer aus polykristallinem Silizium bestehenden Gateelektrode (3), welche gegenüber der ersten Zone (1, 2) isoliert ist,
- wenigstens einer in die erste Zone (1, 2) eingebrachte Source- /Emitterbereich, d a d u r c h g e k e n n z e i c h n e t , daß
- der Source-/Emitterbereich einen in die erste Zone (2) eingebrachten ersten Bereich (6) vom ersten Leitungstyp aufweist, welcher mit einem Source-/Emitteranschluß (E, S) verbunden ist, - unterhalb des ersten Bereichs (6) ein zweiter Bereich (7) aus isolierendem Material angeordnet ist, dessen Grundfläche größer als die Grundfläche des ersten Bereichs (6) ist.
2. Durch Feldeffekt steuerbares Halbleiterbauelement nach An- spruch 1, d a d u r c h g e k e n n z e i c hn e t , daß ein dritter Bereich (13, 14) vom anderen Leitungstyp vorgesehen ist, der ebenfalls mit dem Source-/Emitteranschluß (E, S) verbunden is .
3. Halbleiterbauelement nach Anspruch 1, 2 d a d u r c h g e k e n n z e i c h n e t , daß der dritte Bereich (13, 14) im Abstand x > 0 vom ersten Bereich (6) angeordnet ist.
4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Eindringtiefe des ersten Bereichs (6) zwischen 0,01 und 0,5 μm liegt.
5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Abstand zwischen dem Rand des ersten Bereichs (6) und dem Rand des zweiten Bereichs (7) zwischen 0,5 und 3 μm liegt.
6. Halbleiterbauelement nach einem der vorhergehenden .Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Tiefe des zweiten Bereichs (7) zwischen 0,1 und 0,2 um liegt.
7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Ein- dringtiefe des dritten Bereichs (8) zwischen 1 und 5 μm liegt .
8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der erste Bereich (6) und der dritte Bereich (8) durch voneinander isolierte Kontaktierbereiche (22, 23) kontaktiert werden.
9. Halbleiterbauelement nach einem der vorhergehenden Ansprü- ehe, d a d u r c h g e k e n n z e i c h n e t , daß innerhalb des zweiten Bereichs (7) ein zweiter Leistungstyp bestehender vierter Bereich (12) eingebracht ist, der mit dem Source- /Emitteranschluß (E, S) verbunden ist.
10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die erste Zone aus einem Substrat (1) vom ersten Leitungstyp und einer darüberliegenden weniger dotierten Epitaxieschicht (2) vom ersten Leitungstyp besteht .
11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß unterhalb der ersten Zone (1, 9) eine zweite Zone (10) vom zweiten Lei- tungstyp angeordnet ist.
12. Halbleiterbauelement nach einem der Ansprüche 2 bis 10, d a d u r c h g e k e n n z e i c h n e t , daß die Dotierung des dritten Bereichs (13, 14) mit zunehmender Ein- dringtiefe in die erste Zone höher dotiert ist.
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