JP2591113B2 - ハミング符号化器 - Google Patents
ハミング符号化器Info
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Description
【発明の詳細な説明】 〔概 要〕 排他的論理和形式の生成多項式のｍ個の検査ビットを
持つハミング符号化器に関し、 回路規模の小さいハミング符号化器の提供を目的と
し、 ｋ個の直列入力情報ビットをセレクタに順次入力する
とともに、シフトレジスタにｋ個のクロツクにて取り込
み保持し、該シフトレジスタのｋ個の情報ビット夫々の
出力を、夫々マスク信号の入力しているｋ個の論理積回
路に入力し、該ｋ個の論理積回路の出力をトーナメント
形式の排他的論理和回路群に入力し該排他的論理和回路
群にて生成されるｍ個の検査ビットを順次該セレクタに
入力し、該セレクタでは、該ｋ個の情報ビットを出力し
た後、該ｍ個の検査ビットを選択して出力するように構
成する。
持つハミング符号化器に関し、 回路規模の小さいハミング符号化器の提供を目的と
し、 ｋ個の直列入力情報ビットをセレクタに順次入力する
とともに、シフトレジスタにｋ個のクロツクにて取り込
み保持し、該シフトレジスタのｋ個の情報ビット夫々の
出力を、夫々マスク信号の入力しているｋ個の論理積回
路に入力し、該ｋ個の論理積回路の出力をトーナメント
形式の排他的論理和回路群に入力し該排他的論理和回路
群にて生成されるｍ個の検査ビットを順次該セレクタに
入力し、該セレクタでは、該ｋ個の情報ビットを出力し
た後、該ｍ個の検査ビットを選択して出力するように構
成する。
本発明は、排他的論理和形式の生成多項式のｍ個の検
査ビットを持つハミング符号化器の改良に関する。
査ビットを持つハミング符号化器の改良に関する。
ハミング符号とは、１ビットの誤りを検出し訂正する
ことが可能な符号で、ｋ個の情報ビットにｍ個の検査ビ
ットを付加し、全体にある関係をつけて、ｎ＝ｋ＋ｍビ
ットの符号として送信し、受信側では、その関係が満た
されているかどうかを検出し、誤りがあれば何ビット目
であるかを検出するものであり、回路規模を小さく出来
ることが望まれている。
ことが可能な符号で、ｋ個の情報ビットにｍ個の検査ビ
ットを付加し、全体にある関係をつけて、ｎ＝ｋ＋ｍビ
ットの符号として送信し、受信側では、その関係が満た
されているかどうかを検出し、誤りがあれば何ビット目
であるかを検出するものであり、回路規模を小さく出来
ることが望まれている。
以下従来例を図を用いて説明する。
第６図は従来例のハミング符号化器のブロック図、第
７図は第６図のタイムチャート、第８図は１例の生成多
項式が排他的論理和形式の場合の誤り発生ビット検出を
示す図である。
７図は第６図のタイムチャート、第８図は１例の生成多
項式が排他的論理和形式の場合の誤り発生ビット検出を
示す図である。
第６図は、４個の情報ビットA,B,C,Dと３個の検査ビ
ットE,F,Gよりなる７ビットのハミング符号で、検査ビ
ットE,F,Gの生成多項式は下記の如く排他的論理和形式
のものである。
ットE,F,Gよりなる７ビットのハミング符号で、検査ビ
ットE,F,Gの生成多項式は下記の如く排他的論理和形式
のものである。
Ｅ＝Ｄ○Ｃ○Ｂ Ｆ＝Ｄ○Ｃ○Ａ Ｇ＝Ｄ○Ｂ○Ａ ○は排他的論理和を示す。
シフトレジスタ10に第７図（Ａ）に示す如きA,B,C,D
よりなる４個の情報ビットが入力すると、（Ｂ）に示す
如くシフトレジスタ10に入力すると共に、出力QAより順
次セレクタ12に入力して出力する。
よりなる４個の情報ビットが入力すると、（Ｂ）に示す
如くシフトレジスタ10に入力すると共に、出力QAより順
次セレクタ12に入力して出力する。
A,B,C,Dの情報ビットがシフトレジスタ10に入力する
と、情報ビットD,C,Bは、検査ビットＥ用の生成多項式
Ｄ○Ｃ○Ｂとする為に、排他的論理和回路（以下EX−OR
と称す）22,23よりなるEX−ORの組30に入力し、情報ビ
ットD,C,Aは、検査ビットＦ用の生成多項式Ｄ○Ｃ○Ａ
とする為に、EX−OR24,25よりなるEX−ORの組31に入力
し、情報ビットD,B,Aは、検査ビットＧ用の生成多項式
Ｄ○Ｂ○Ａとする為に、EX−OR26,27よりなるEX−ORの
組32に入力し、EX−ORの組30,31,32の出力より検査ビッ
トE,F,Gを得、タイミング信号発生回路20−２よりの第
７図の（Ｃ）に示すロード信号により、シフトレジスタ
28に並列に入力し、出力よりE,F,Gの順に直列に出力す
る。
と、情報ビットD,C,Bは、検査ビットＥ用の生成多項式
Ｄ○Ｃ○Ｂとする為に、排他的論理和回路（以下EX−OR
と称す）22,23よりなるEX−ORの組30に入力し、情報ビ
ットD,C,Aは、検査ビットＦ用の生成多項式Ｄ○Ｃ○Ａ
とする為に、EX−OR24,25よりなるEX−ORの組31に入力
し、情報ビットD,B,Aは、検査ビットＧ用の生成多項式
Ｄ○Ｂ○Ａとする為に、EX−OR26,27よりなるEX−ORの
組32に入力し、EX−ORの組30,31,32の出力より検査ビッ
トE,F,Gを得、タイミング信号発生回路20−２よりの第
７図の（Ｃ）に示すロード信号により、シフトレジスタ
28に並列に入力し、出力よりE,F,Gの順に直列に出力す
る。
この時タイミング信号発生回路20−２よりのセレクト
信号は、第７図（Ｅ）に示す如くＨレベルとなるので、
セレクタ12よりは、第７図（Ｅ）に示す如く、情報ビッ
トA,B,C,D、検査ビットE,F,Gの順に出力されハミング符
号化される。
信号は、第７図（Ｅ）に示す如くＨレベルとなるので、
セレクタ12よりは、第７図（Ｅ）に示す如く、情報ビッ
トA,B,C,D、検査ビットE,F,Gの順に出力されハミング符
号化される。
情報ビットA,B,C,Dに対し検査ビットE,F,Gの生成多項
式が、第８図（Ａ）に示す如く、Ｅ＝Ｄ○Ｃ○B,F＝Ｄ
○Ｃ○A,G＝Ｄ○Ｂ○Ａで、送信ハミング符号が第８図
（Ｂ）に示す如くA,B,C,D,E,F,Gで、受信したハミング
符号が（Ｃ）に示す如く、Ａ′,B′,C′,D′,E′,F′,
G′であり、（Ｄ）の左欄に示す如く１ビットの誤りが
発生すると、誤り発生ビットに対する再符号化した時の
検査ビットの状態は（Ｄ）の右欄に示す如く、例えば誤
りが無ければ、Ｅ′,F′,G′は夫々Ｅ″,F″,G″と等し
いものが、Ａ≠Ａ′の場合は、Ｅ′≠Ｅ″、Ｇ′≠Ｇ″
となり、Ｂ≠Ｂ′の場合は、Ｆ′≠Ｆ″、Ｇ′≠Ｇ″と
なる。以下図に示す如くである。
式が、第８図（Ａ）に示す如く、Ｅ＝Ｄ○Ｃ○B,F＝Ｄ
○Ｃ○A,G＝Ｄ○Ｂ○Ａで、送信ハミング符号が第８図
（Ｂ）に示す如くA,B,C,D,E,F,Gで、受信したハミング
符号が（Ｃ）に示す如く、Ａ′,B′,C′,D′,E′,F′,
G′であり、（Ｄ）の左欄に示す如く１ビットの誤りが
発生すると、誤り発生ビットに対する再符号化した時の
検査ビットの状態は（Ｄ）の右欄に示す如く、例えば誤
りが無ければ、Ｅ′,F′,G′は夫々Ｅ″,F″,G″と等し
いものが、Ａ≠Ａ′の場合は、Ｅ′≠Ｅ″、Ｇ′≠Ｇ″
となり、Ｂ≠Ｂ′の場合は、Ｆ′≠Ｆ″、Ｇ′≠Ｇ″と
なる。以下図に示す如くである。
即ち、１ビットの誤りが発生すると、受信した検査ビ
ットＥ′,F′,G′と再符号化した検査ビットＥ″,F″,
G″とが等しいものと異なるものが生じ、その内容によ
り誤りビットの位置が検出出来、訂正することが出来
る。
ットＥ′,F′,G′と再符号化した検査ビットＥ″,F″,
G″とが等しいものと異なるものが生じ、その内容によ
り誤りビットの位置が検出出来、訂正することが出来
る。
しかしながら、各検査ビット毎に、同時に生成多項式
を生成して出力する為に、EX−OR回路の数が多く、又同
時に生成した各検査ビットを並列に入力し直列に出力す
る為のシフトレジスタが必要で回路規模が大きくなる問
題点がある。
を生成して出力する為に、EX−OR回路の数が多く、又同
時に生成した各検査ビットを並列に入力し直列に出力す
る為のシフトレジスタが必要で回路規模が大きくなる問
題点がある。
本発明は回路規模の小さい排他的論理和形式の生成多
項式の検査ビットを持つハミング符号化器の提供を目的
としている。
項式の検査ビットを持つハミング符号化器の提供を目的
としている。
第１図は本発明の原理図で（Ａ）は構成を示すブロッ
ク図，（Ｂ）はタイムチャートである。
ク図，（Ｂ）はタイムチャートである。
第１図（Ａ）に示す如く、直列に入力するｋ個の情報
ビットをセレクタ12に順次入力するとともに、シフトレ
ジスタ10にｋ個のクロツクにて取り込み保持し、該シフ
トレジスタ10のｋ個の情報ビット夫々の出力を夫々、タ
イミング信号発生回路20よりのマスク信号の入力してい
るｋ個の論理積回路1,2,・・・ｋ−1,kに入力し、該ｋ
個の論理積回路1,2,・・・ｋ−1,kの出力をトーナメン
ト形式の排他的論理和回路群11に入力する。
ビットをセレクタ12に順次入力するとともに、シフトレ
ジスタ10にｋ個のクロツクにて取り込み保持し、該シフ
トレジスタ10のｋ個の情報ビット夫々の出力を夫々、タ
イミング信号発生回路20よりのマスク信号の入力してい
るｋ個の論理積回路1,2,・・・ｋ−1,kに入力し、該ｋ
個の論理積回路1,2,・・・ｋ−1,kの出力をトーナメン
ト形式の排他的論理和回路群11に入力する。
そして、該ｋ個の論理積回路1,2,・・・ｋ−1,kに入
力しているマスク信号を、該タイミング信号発生回路20
にて順次ｍ個の検査ビットを得るタイミングで、夫々の
タイミングでは無関係な情報ビットをマスクする信号と
し、該排他的論理和回路群11にて生成させるｍ個の検査
ビットを順次出力して該セレクタ12に入力する。
力しているマスク信号を、該タイミング信号発生回路20
にて順次ｍ個の検査ビットを得るタイミングで、夫々の
タイミングでは無関係な情報ビットをマスクする信号と
し、該排他的論理和回路群11にて生成させるｍ個の検査
ビットを順次出力して該セレクタ12に入力する。
そして、該セレクタ12では、該ｋ個の情報ビットを出
力した後、該ｍ個の検査ビットを選択して出力するよう
にする。
力した後、該ｍ個の検査ビットを選択して出力するよう
にする。
本発明では、第１図（Ｂ）の（ａ）に示す直列に入力
するｋ個の情報ビットをセレクタ12に順次入力する。
するｋ個の情報ビットをセレクタ12に順次入力する。
一方、該ｋ個の情報ビットを（Ｂ）の（ｂ）に示すｋ
個のクロツクにて、シフトレジスタ10に（Ｂ）の（ｃ）
に示す如く取り込み保持する。
個のクロツクにて、シフトレジスタ10に（Ｂ）の（ｃ）
に示す如く取り込み保持する。
シフトレジスタ10に保持したｋ個の情報ビットは夫
々、タイミング信号発生回路20よりのマスク信号の入力
しているｋ個の論理積回路1,2,・・・ｋ−1,kに入力す
る。
々、タイミング信号発生回路20よりのマスク信号の入力
しているｋ個の論理積回路1,2,・・・ｋ−1,kに入力す
る。
論理積回路に入力するマスク信号をＬルベルとする
と、該論理積回路に入力している情報ビットは出力され
ず出力はＬレベルになる点及び、EX−OR回路では、１方
の入力レベルがＬレベルであると、他方の入力はスルー
に出力する点に着目し、該ｋ個の論理積回路1,2,・・・
ｋ−1,kに入力している（Ｂ）の（ｄ）に示すマスク信
号を、タイミング信号発生回路20にて、ｍ個の検査ビッ
トを順次得るタイミングで、夫々のタイミングでは無関
係な情報ビットをマスクする信号とする。
と、該論理積回路に入力している情報ビットは出力され
ず出力はＬレベルになる点及び、EX−OR回路では、１方
の入力レベルがＬレベルであると、他方の入力はスルー
に出力する点に着目し、該ｋ個の論理積回路1,2,・・・
ｋ−1,kに入力している（Ｂ）の（ｄ）に示すマスク信
号を、タイミング信号発生回路20にて、ｍ個の検査ビッ
トを順次得るタイミングで、夫々のタイミングでは無関
係な情報ビットをマスクする信号とする。
こうすると、トーナメント形式のEX−OR回路群11の出
力よりは、順次、ｍ個の排他的論理和形式の生成多項式
の検査ビットが出力されセレクタ12に入力する。
力よりは、順次、ｍ個の排他的論理和形式の生成多項式
の検査ビットが出力されセレクタ12に入力する。
セレクタ12には（Ｂ）の（ｅ）に示す如き選択信号が
入力しており、出力よりは（Ｂ）の（ｆ）に示す如く、
ｋ個の情報ビットの次にｍ個の検査ビットが選択出力さ
れハミング符号として送信される。
入力しており、出力よりは（Ｂ）の（ｆ）に示す如く、
ｋ個の情報ビットの次にｍ個の検査ビットが選択出力さ
れハミング符号として送信される。
このように、論理積回路を用い、これに入力するマス
ク信号を、ｍ個の検査ビットを順次得るタイミングで、
夫々のタイミングでは無関係な情報ビットをマスクする
ようにして、ｍ個の検査ビットを、同時に生成せず、１
検査ビットづつ順次生成するようにしているので、排他
的論理和形式の生成多項式を得る為のEX−OR回路の数を
減少することが出来、又ｍ個の生成多項式の検査ビット
を同時に並列に入力し、直列に出力するシフトレジスタ
も不要になるので、回路規模を小さくすることが出来
る。
ク信号を、ｍ個の検査ビットを順次得るタイミングで、
夫々のタイミングでは無関係な情報ビットをマスクする
ようにして、ｍ個の検査ビットを、同時に生成せず、１
検査ビットづつ順次生成するようにしているので、排他
的論理和形式の生成多項式を得る為のEX−OR回路の数を
減少することが出来、又ｍ個の生成多項式の検査ビット
を同時に並列に入力し、直列に出力するシフトレジスタ
も不要になるので、回路規模を小さくすることが出来
る。
以下本発明の１実施例に付き図に従って説明する。
第２図は本発明の実施例のハミング符号化器のブロッ
ク図、第３図は第２図の場合のタイムチャート、第４図
は本発明の１段階を説明する１例のハミング符号化器の
ブロック図、第５図は第４図のタイムチャートである。
ク図、第３図は第２図の場合のタイムチャート、第４図
は本発明の１段階を説明する１例のハミング符号化器の
ブロック図、第５図は第４図のタイムチャートである。
第２図，第４図は従来例と同じく、４個の情報ビット
A,B,C,Dと、排他的論理和形式の生成多項式の３個の検
査ビットE,F,Gよりなる７ビットのハミング符号の場合
である。
A,B,C,Dと、排他的論理和形式の生成多項式の３個の検
査ビットE,F,Gよりなる７ビットのハミング符号の場合
である。
まづ第４図，第５図を用いて並列入力を直列出力にす
るシフトレジスタをなくすることが出来る方法につき説
明する。
るシフトレジスタをなくすることが出来る方法につき説
明する。
第４図では、第５図の（Ａ）に示すA,B,C,D,の情報ビ
ットが入力すると、これはセレクタ12に入力し出力され
る。
ットが入力すると、これはセレクタ12に入力し出力され
る。
一方この情報ビットは、タイミング信号発生回路20−
１よりの第５図（Ｂ）に示す４個の制御クロックにて
（Ｃ）に示す如くシフトレジスタ10に入力し保持され
る。
１よりの第５図（Ｂ）に示す４個の制御クロックにて
（Ｃ）に示す如くシフトレジスタ10に入力し保持され
る。
このシフトレジスタ10の出力を用い、排他的論理和形
式の生成多項式の検査ビットE,F,Gを生成するのは第６
図の従来例と同じであり、同時に生成された検査ビット
E,F,Gはセレクタ21に入力する。
式の生成多項式の検査ビットE,F,Gを生成するのは第６
図の従来例と同じであり、同時に生成された検査ビット
E,F,Gはセレクタ21に入力する。
セレクタ21には、第５図（SEL1）（SEL2）（SEL3）に
示す如き、検査ビットE,F,Gを順次選択して出力する信
号が、タイミング信号発生回路20−１より出力されてい
るので、セレクタ21よりは検査ビットE,F,Gが順次出力
される。
示す如き、検査ビットE,F,Gを順次選択して出力する信
号が、タイミング信号発生回路20−１より出力されてい
るので、セレクタ21よりは検査ビットE,F,Gが順次出力
される。
又タイミング信号発生回路20−１より出力する第５図
（Ｄ）に示す如き選択信号がセレクタ12に入力している
ので、セレクタ12よりは、第５図（Ｅ）に示す如く情報
ビットA,B,C,D,の次に検査ビットE,F,Gが出力され、ハ
ミング符号となる。
（Ｄ）に示す如き選択信号がセレクタ12に入力している
ので、セレクタ12よりは、第５図（Ｅ）に示す如く情報
ビットA,B,C,D,の次に検査ビットE,F,Gが出力され、ハ
ミング符号となる。
即ち、第５図（SEL1）（SEL2）（SEL3）に示す如き、
検査ビットE,F,Gを順次選択して出力する信号のタイミ
ングに合わせ、検査ビットE,F,Gを順次得るようにすれ
ば、並列入力直列出力のシフトレジスタをなくすること
が出来るので、第２図，第３図の本発明の実施例では、
検査ビットE,F,Gを順次出力するタイミングの信号を用
いると共に、検査ビットE,F,Gを同時に生成せず、この
タイミングに合わせ、順次生成するようにしている。
検査ビットE,F,Gを順次選択して出力する信号のタイミ
ングに合わせ、検査ビットE,F,Gを順次得るようにすれ
ば、並列入力直列出力のシフトレジスタをなくすること
が出来るので、第２図，第３図の本発明の実施例では、
検査ビットE,F,Gを順次出力するタイミングの信号を用
いると共に、検査ビットE,F,Gを同時に生成せず、この
タイミングに合わせ、順次生成するようにしている。
以下第２図，第３図を用いて本発明の実施例を説明す
る。
る。
第２図では、第３図（Ａ）に示すA,B,C,D,の情報ビッ
トが入力すると、セレクタ12に入力し、順次出力され
る。
トが入力すると、セレクタ12に入力し、順次出力され
る。
又タイミング信号発生回路20よりの第３図（Ｂ）に示
す４個の制御クロックにて、第３図（Ｃ）に示す如く、
シフトレジスタ10に入力し保持される。
す４個の制御クロックにて、第３図（Ｃ）に示す如く、
シフトレジスタ10に入力し保持される。
このシフトレジスタ10の出力を情報ビットA,B,C,をア
ンド回路1,2,3に入力し、情報ビットＤは検査ビットE,
F,Gの全ての場合に用いマスクする必要がないので、そ
の儘トーナメント形式のEX−OR回路群11のEX−OR回路41
に入力する。
ンド回路1,2,3に入力し、情報ビットＤは検査ビットE,
F,Gの全ての場合に用いマスクする必要がないので、そ
の儘トーナメント形式のEX−OR回路群11のEX−OR回路41
に入力する。
又アンド回路1,2,3,にはタイミング信号発生回路20よ
りの信号で第３図（DEC1）（DEC2）（DEC3）に示す如
き、検査ビットE,F,Gを生成するタイミングではＬレベ
ルとなるマスク信号DEC1,DEC2,DEC3がデコーダ13より入
力している。
りの信号で第３図（DEC1）（DEC2）（DEC3）に示す如
き、検査ビットE,F,Gを生成するタイミングではＬレベ
ルとなるマスク信号DEC1,DEC2,DEC3がデコーダ13より入
力している。
今マスク信号DEC1の信号がＬレベルの場合で説明する
と、情報ビットＡはマスクされアンド回路１より出力さ
れず、又アンド回路１の出力はＬレベルとなる。
と、情報ビットＡはマスクされアンド回路１より出力さ
れず、又アンド回路１の出力はＬレベルとなる。
すると、アンド回路２より出力される情報ビットＢは
EX−OR回路40はスルーに取りEX−OR回路42に入力する。
EX−OR回路40はスルーに取りEX−OR回路42に入力する。
一方アンド回路３より出力される情報ビットＣは、EX
−OR回路41に入力する。
−OR回路41に入力する。
この状態は、第６図はEX−ORの組30の状態と同じであ
り、出力よりは生成多項式Ｄ○Ｃ○Ｂの検査ビットＥが
出力され、セレクタ12に入力する。
り、出力よりは生成多項式Ｄ○Ｃ○Ｂの検査ビットＥが
出力され、セレクタ12に入力する。
この時、セレクタ12には検査ビットを選択する第３図
（Ｄ）に示す如き信号が入力しているので、情報ビット
Ｅはセレクタ12より出力される。
（Ｄ）に示す如き信号が入力しているので、情報ビット
Ｅはセレクタ12より出力される。
マスク信号DEC2,DEC3が、第３図（DEC2）（DEC3）に
示す如く、Ｌレベルとなると、上記と同様にしてトーナ
メント形式のEX−OR群11よりは、生成多項式Ｄ○Ｃ○
Ａ、Ｄ○Ｂ○Ａの検査ビットF,Gが生成され、セレクタ1
2より出力される。
示す如く、Ｌレベルとなると、上記と同様にしてトーナ
メント形式のEX−OR群11よりは、生成多項式Ｄ○Ｃ○
Ａ、Ｄ○Ｂ○Ａの検査ビットF,Gが生成され、セレクタ1
2より出力される。
即ち、セレクタ12の出力は第３図（Ｅ）に示す如く、
A,B,C,D,E,F,Gのハミング符号となる。
A,B,C,D,E,F,Gのハミング符号となる。
尚デコーダ13の内部は、ナンド回路14〜16、ノット回
路17,18を用いた通常のものである。
路17,18を用いた通常のものである。
そこで、第２図と第６図の場合で、回路規模を比較す
ると、第６図の場合は、EX−OR回路６個で４×６＝24BC
（ベーシック・セル）で、又シフトレジスタ28が24BCで
合計48BCとなり、第２図の場合は、デコーダ13が5BCで
アンド回路３個で２×３＝6BCでEX−OR回路３個で４×
３＝12BCで合計23BCとなり、回路規模は25BCの削減とな
る。
ると、第６図の場合は、EX−OR回路６個で４×６＝24BC
（ベーシック・セル）で、又シフトレジスタ28が24BCで
合計48BCとなり、第２図の場合は、デコーダ13が5BCで
アンド回路３個で２×３＝6BCでEX−OR回路３個で４×
３＝12BCで合計23BCとなり、回路規模は25BCの削減とな
る。
この回路規模の減少は、検査ビットの数が多く、ビッ
ト数の多いハミング符号となる程顕著になる。
ト数の多いハミング符号となる程顕著になる。
以上詳細に説明せる如く本発明によれば、回路規模の
小さい、排他的論理和形式の生成多項式の検査ビットを
持つハミング符号化器が得られる効果がある。
小さい、排他的論理和形式の生成多項式の検査ビットを
持つハミング符号化器が得られる効果がある。
第１図は本発明の原理図、 第２図は本発明の実施例のハミング符号化器のブロック
図、 第３図は第２図の場合のタイムチャート、 第４図は本発明の１段階を説明する１例のハミング符号
化器のブロック図、 第５図は第４図のタイムチャート、 第６図は従来例のハミング符号化器のブロック図、 第７図は第６図のタイムチャート、 第８図は１例の生成多項式が排他的論理和形式の場合の
誤り発生ビット検出を示す図である。 図において、 1,2,3,k−1,kは論理積回路、 10,28はシフトレジスタ、 11はトーナメント形式の排他的論理和回路群、 12,21はセレクタ、 13はデコーダ、 14〜16はナンド回路、 17,18はノット回路、 20,20−1,20−２はタイミング信号発生回路、 22〜27,40〜42は排他的論理和回路、 30,31,32は排他的論理和回路の組を示す。
図、 第３図は第２図の場合のタイムチャート、 第４図は本発明の１段階を説明する１例のハミング符号
化器のブロック図、 第５図は第４図のタイムチャート、 第６図は従来例のハミング符号化器のブロック図、 第７図は第６図のタイムチャート、 第８図は１例の生成多項式が排他的論理和形式の場合の
誤り発生ビット検出を示す図である。 図において、 1,2,3,k−1,kは論理積回路、 10,28はシフトレジスタ、 11はトーナメント形式の排他的論理和回路群、 12,21はセレクタ、 13はデコーダ、 14〜16はナンド回路、 17,18はノット回路、 20,20−1,20−２はタイミング信号発生回路、 22〜27,40〜42は排他的論理和回路、 30,31,32は排他的論理和回路の組を示す。
Claims (1)
- 【請求項１】ｋ（ｋ＝ｎ−m,nはハミング符号ビット数,
m＝検査ビット数）個の直列入力情報ビットをセレクタ
（12）に順次入力するとともに、シフトレジスタ（10）
にｋ個のクロツクにて取り込み保持し、該シフトレジス
タ（10）のｋ個の情報ビット夫々の出力を夫々、タイミ
ング信号発生回路（20）よりのマスク信号の入力してい
るｋ個の論理積回路（1,2,・・・ｋ−1,k）に入力し、
該ｋ個の論理積回路（1,2,・・・ｋ−1,k）の出力をト
ーナメント形式の排他的論理和回路群（11）に入力し、
該ｋ個の論理積回路（1,2,・・・ｋ−1,k）に入力して
いるマスク信号を、該タイミング信号発生回路（20）に
て順次ｍ個の検査ビットを得るタイミングで、夫々のタ
イミングでは無関係な情報ビットをマスクする信号と
し、該排他的論理和回路群（11）にて生成されるｍ個の
検査ビットを順次該セレクタ（12）に入力し、該セレク
タ（12）では、該ｋ個の情報ビットを出力した後、該ｍ
個の検査ビットを選択して出力するようにしたことを特
徴とするハミング符号化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280681A JP2591113B2 (ja) | 1988-11-07 | 1988-11-07 | ハミング符号化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280681A JP2591113B2 (ja) | 1988-11-07 | 1988-11-07 | ハミング符号化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126730A JPH02126730A (ja) | 1990-05-15 |
| JP2591113B2 true JP2591113B2 (ja) | 1997-03-19 |
Family
ID=17628451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280681A Expired - Lifetime JP2591113B2 (ja) | 1988-11-07 | 1988-11-07 | ハミング符号化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591113B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3823697B2 (ja) | 2000-07-11 | 2006-09-20 | 富士通株式会社 | 同期パターン位置検出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152599A (en) * | 1981-03-17 | 1982-09-20 | Fujitsu Ltd | Error correcting device |
-
1988
- 1988-11-07 JP JP63280681A patent/JP2591113B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126730A (ja) | 1990-05-15 |
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