JP2553231B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関するもの
で、特に微細配線を有する高密度LSIに使用されるもの
である。
で、特に微細配線を有する高密度LSIに使用されるもの
である。
（従来の技術） 従来、半導体装置、例えばビット線が形成されたDRAM
のメモリセルは、第８図（ａ）乃至（ｃ）に示すような
構造をしている。ここで、同図（ｂ）は同図（ａ）のＡ
−Ａ′線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−
Ｂ′線に沿う断面図である。また、701はＰ型半導体基
板、702は素子分離酸化膜、703は酸化シリコン膜、704
はMOSFETのゲート電極、705はＮ型拡散層、706A,706Bは
層間絶縁膜、707A,707Bはコンタクトホール、708はコン
デンサの下部電極、709はキャパシタ絶縁膜、710はコン
デンサの上部電極、711はビット線である。
のメモリセルは、第８図（ａ）乃至（ｃ）に示すような
構造をしている。ここで、同図（ｂ）は同図（ａ）のＡ
−Ａ′線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−
Ｂ′線に沿う断面図である。また、701はＰ型半導体基
板、702は素子分離酸化膜、703は酸化シリコン膜、704
はMOSFETのゲート電極、705はＮ型拡散層、706A,706Bは
層間絶縁膜、707A,707Bはコンタクトホール、708はコン
デンサの下部電極、709はキャパシタ絶縁膜、710はコン
デンサの上部電極、711はビット線である。
なお、上記メモリセル上には、通常、平坦化された層
間絶縁膜、例えばBPSG膜が形成される。また、前記絶縁
膜上には、金属（例えばAl）配線が形成される。さら
に、前記金属配線上にはパッシベーション膜が形成さ
れ、DRAMが完成する。以下、DRAMが完成するまでの製造
方法を第８図乃至第10図を参照しながら説明する。
間絶縁膜、例えばBPSG膜が形成される。また、前記絶縁
膜上には、金属（例えばAl）配線が形成される。さら
に、前記金属配線上にはパッシベーション膜が形成さ
れ、DRAMが完成する。以下、DRAMが完成するまでの製造
方法を第８図乃至第10図を参照しながら説明する。
まず、第８図に示すように、Ｐ型半導体基板701上に
素子分離酸化膜702を形成する。また、Ｐ型半導体基板7
01の素子領域上に酸化シリコン膜703、ゲート電極704、
及びＮ型拡散層705をそれぞれ周知の方法で形成し、MOS
FETを形成する。全面に層間絶縁膜706Aを形成した後、
Ｎ型拡散層（ソース）705へ達するコンタクトホール707
Aを開孔する。また、コンタクトホール707A上にコンデ
ンサの下部電極708、キャパシタ絶縁膜709、及びコンデ
ンサの上部電極710を形成し、DRAMのセルキャパシタを
形成する。全面に層間絶縁膜706Bを形成した後、Ｎ型拡
散層（ドレイン）705へ達するコンタクトホール707Bを
開孔する。この後、層間絶縁膜706B及びコンタクトホー
ル707B上にビット線711を形成する。ここで、ビット線7
11は、例えばMoSi2、WSi2等のシリサイド膜をスパッタ
法により被着することによって形成される。
素子分離酸化膜702を形成する。また、Ｐ型半導体基板7
01の素子領域上に酸化シリコン膜703、ゲート電極704、
及びＮ型拡散層705をそれぞれ周知の方法で形成し、MOS
FETを形成する。全面に層間絶縁膜706Aを形成した後、
Ｎ型拡散層（ソース）705へ達するコンタクトホール707
Aを開孔する。また、コンタクトホール707A上にコンデ
ンサの下部電極708、キャパシタ絶縁膜709、及びコンデ
ンサの上部電極710を形成し、DRAMのセルキャパシタを
形成する。全面に層間絶縁膜706Bを形成した後、Ｎ型拡
散層（ドレイン）705へ達するコンタクトホール707Bを
開孔する。この後、層間絶縁膜706B及びコンタクトホー
ル707B上にビット線711を形成する。ここで、ビット線7
11は、例えばMoSi2、WSi2等のシリサイド膜をスパッタ
法により被着することによって形成される。
次に、第９図に示すように、全面に層間絶縁膜712、
例えばボロン（Ｂ）、リン（Ｐ）等を含んだシリケート
ガラス（BPSG膜）を形成する。ここで、同図（ｂ）に示
すように、ビット線711近傍においては、層間絶縁膜712
の段差が大きくなっている。
例えばボロン（Ｂ）、リン（Ｐ）等を含んだシリケート
ガラス（BPSG膜）を形成する。ここで、同図（ｂ）に示
すように、ビット線711近傍においては、層間絶縁膜712
の段差が大きくなっている。
次に、第10図に示すように、酸化性雰囲気中におい
て、高温の熱処理（アニール）を行い、層間絶縁膜712
表面を平坦化する。この時、酸化剤は、層間絶縁膜712
中を通り抜け、シリサイド膜から構成されるビット線71
1を酸化する。このため、ビット線711の表面には、酸化
膜713が形成される。この後、平坦化された層間絶縁膜7
12上に金属（例えばAl）配線714を形成する。また、全
面にパッシベーション膜715を形成し、DRAMを完成す
る。
て、高温の熱処理（アニール）を行い、層間絶縁膜712
表面を平坦化する。この時、酸化剤は、層間絶縁膜712
中を通り抜け、シリサイド膜から構成されるビット線71
1を酸化する。このため、ビット線711の表面には、酸化
膜713が形成される。この後、平坦化された層間絶縁膜7
12上に金属（例えばAl）配線714を形成する。また、全
面にパッシベーション膜715を形成し、DRAMを完成す
る。
しかしながら、上述したような製造方法では、スパッ
タ法により形成されたビット線711は、ステップカバレ
ージが悪く、平面上に比較してコンタントホール707B内
では、膜厚が薄くなることが知られている。よって、こ
の状態で、酸化性雰囲気中において熱処理を行うと、コ
ンタクトホール707B内のビット線711の薄くなった部分
が全て酸化されてしまい、断線や抵抗の増大を誘発す
る。つまり、十分な歩留り、信頼性が得られないという
欠点がある。
タ法により形成されたビット線711は、ステップカバレ
ージが悪く、平面上に比較してコンタントホール707B内
では、膜厚が薄くなることが知られている。よって、こ
の状態で、酸化性雰囲気中において熱処理を行うと、コ
ンタクトホール707B内のビット線711の薄くなった部分
が全て酸化されてしまい、断線や抵抗の増大を誘発す
る。つまり、十分な歩留り、信頼性が得られないという
欠点がある。
（発明が解決しようとする課題） このように、従来の半導体装置は、コンタクトホール
部での配線のステップカバレージが悪かった。このた
め、後に熱処理を施すと、酸化剤が配線と反応し、酸化
膜を形成するため、コンタクトホール内の配線が薄くな
った部分では、断線や抵抗の増大という事態が発生する
欠点があった。
部での配線のステップカバレージが悪かった。このた
め、後に熱処理を施すと、酸化剤が配線と反応し、酸化
膜を形成するため、コンタクトホール内の配線が薄くな
った部分では、断線や抵抗の増大という事態が発生する
欠点があった。
本発明は、上記欠点を解決すべくなされたもので、コ
ンタクトホール内での配線の断線や抵抗の増大を防ぐこ
とにより、高歩留り、高信頼性を得ることのできる半導
体装置及びその製造方法を提供することを目的とする。
ンタクトホール内での配線の断線や抵抗の増大を防ぐこ
とにより、高歩留り、高信頼性を得ることのできる半導
体装置及びその製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、
第１の誘導層と、前記第１の導電層に達するコンタクト
ホールを有する絶縁層と、前記コンタクトホールを介し
て前記第１の導電層に接続される第２の導電層と、前記
第２の導電層の表面の少なくとも一部に形成される耐酸
化性材料とを有している。
第１の誘導層と、前記第１の導電層に達するコンタクト
ホールを有する絶縁層と、前記コンタクトホールを介し
て前記第１の導電層に接続される第２の導電層と、前記
第２の導電層の表面の少なくとも一部に形成される耐酸
化性材料とを有している。
本発明の半導体装置の製造方法は、まず、半導体基板
の表面領域に第１の導電層を形し、前記半導体基板上に
第１の絶縁層を形成する。また、前記第１の絶縁層に前
記第１の導電層に達するコンタクトホールを形成する。
さらに、全面に第２の導電層を形成した後、前記第２の
導電層をパターニングする。また、全面に耐酸化性材料
を形成し、全面に第２の絶縁層を形成する。この後、酸
化性雰囲気中で熱処理を行うというものである。
の表面領域に第１の導電層を形し、前記半導体基板上に
第１の絶縁層を形成する。また、前記第１の絶縁層に前
記第１の導電層に達するコンタクトホールを形成する。
さらに、全面に第２の導電層を形成した後、前記第２の
導電層をパターニングする。また、全面に耐酸化性材料
を形成し、全面に第２の絶縁層を形成する。この後、酸
化性雰囲気中で熱処理を行うというものである。
また、本発明の半導体装置の製造方法は、まず、半導
体基板の表面領域に第１の導電層を形成し、前記半導体
基板上に第１の絶縁層を形成する。また、前記第１の絶
縁層に前記第１の導電層に達するコンタクトホールを形
成する。さらに、全面に第２の導電層を形成し、全面に
耐酸化性材料を形成する。また、前記耐酸化性材料及び
前記第２の導電層をパターニングし、全面に第２の絶縁
層を形成する。この後、酸化性雰囲気中で熱処理を行う
ものである。
体基板の表面領域に第１の導電層を形成し、前記半導体
基板上に第１の絶縁層を形成する。また、前記第１の絶
縁層に前記第１の導電層に達するコンタクトホールを形
成する。さらに、全面に第２の導電層を形成し、全面に
耐酸化性材料を形成する。また、前記耐酸化性材料及び
前記第２の導電層をパターニングし、全面に第２の絶縁
層を形成する。この後、酸化性雰囲気中で熱処理を行う
ものである。
（作用） 上記構成によれば、第２の導電層の表面の少なくとも
一部には耐酸化性材料が形成されている。このため、コ
ンタクトホール内での配線の断線や抵抗の増大を防ぐこ
とができ、高歩留り、高信頼性の半導体装置を提供する
ことができる。
一部には耐酸化性材料が形成されている。このため、コ
ンタクトホール内での配線の断線や抵抗の増大を防ぐこ
とができ、高歩留り、高信頼性の半導体装置を提供する
ことができる。
また、上記方法によれば、コンタクトホール内の導電
層の薄くなった部分に耐酸化性材料を覆わせることがで
きる。また、必要に応じてコンタクトホール外の導電層
の表面の一部に耐酸化性材料を覆わせることができる。
このため、断線等を起こすことなく、配線の低抵抗化を
達成することができる。
層の薄くなった部分に耐酸化性材料を覆わせることがで
きる。また、必要に応じてコンタクトホール外の導電層
の表面の一部に耐酸化性材料を覆わせることができる。
このため、断線等を起こすことなく、配線の低抵抗化を
達成することができる。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
詳細に説明する。
第１図は本発明の一実施例に係わる半導体装置を示す
ものである。ここで、同図（ｂ）は同図（ａ）のＡ−
Ａ′線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−
Ｂ′線に沿う断面図である。ここで、101はＰ型半導体
基板、102は素子分離酸化膜、103は酸化シリコン膜、10
4はMOSFETのゲート電極、105はＮ型拡散層（第１の導電
層）、106A,106Bは層間絶縁膜（絶縁層）、107A,107Bは
コンタクトホール、108はコンデンサの下部電極、109は
キャパシタ絶縁膜、110はコンデンサの上部電極、111は
ビット線（第２の導電層）である。
ものである。ここで、同図（ｂ）は同図（ａ）のＡ−
Ａ′線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−
Ｂ′線に沿う断面図である。ここで、101はＰ型半導体
基板、102は素子分離酸化膜、103は酸化シリコン膜、10
4はMOSFETのゲート電極、105はＮ型拡散層（第１の導電
層）、106A,106Bは層間絶縁膜（絶縁層）、107A,107Bは
コンタクトホール、108はコンデンサの下部電極、109は
キャパシタ絶縁膜、110はコンデンサの上部電極、111は
ビット線（第２の導電層）である。
即ち、Ｐ型半導体基板101上には、素子分離酸化膜102
が形成されている。また、Ｐ型半導体基板101の素子領
域上に酸化シリコン膜103、ゲート電極104、及びＮ型拡
散層105がそれぞれ形成され、これらによりMOSFETが構
成されている。全面には、層間絶縁膜106Aが形成され、
層間絶縁膜106Aには、Ｎ型拡散層（ソース）105へ達す
るコンタクトホール107Aが開孔されている。また、コン
タクトホール107A上には、コンデンサの下部電極108、
キャパシタ絶縁膜109、及びコンデンサの上部電極110が
形成され、DRAMのセルキャパシタが構成されている。全
面には、層間絶縁膜106Bが形成され、層間絶縁膜106Bに
は、Ｎ型拡散層（ドレイン）105へ達するコンタクトホ
ール107Bが開孔されている。層間絶縁膜106B及びコンタ
クトホール107B上には、例えばMoSi2、WSi2等のシリサ
イド膜により構成されるビット線111が形成されてい
る。また、ビット線111の表面には、例えばSi3N4から構
成される耐酸化性材料112が形成されている。
が形成されている。また、Ｐ型半導体基板101の素子領
域上に酸化シリコン膜103、ゲート電極104、及びＮ型拡
散層105がそれぞれ形成され、これらによりMOSFETが構
成されている。全面には、層間絶縁膜106Aが形成され、
層間絶縁膜106Aには、Ｎ型拡散層（ソース）105へ達す
るコンタクトホール107Aが開孔されている。また、コン
タクトホール107A上には、コンデンサの下部電極108、
キャパシタ絶縁膜109、及びコンデンサの上部電極110が
形成され、DRAMのセルキャパシタが構成されている。全
面には、層間絶縁膜106Bが形成され、層間絶縁膜106Bに
は、Ｎ型拡散層（ドレイン）105へ達するコンタクトホ
ール107Bが開孔されている。層間絶縁膜106B及びコンタ
クトホール107B上には、例えばMoSi2、WSi2等のシリサ
イド膜により構成されるビット線111が形成されてい
る。また、ビット線111の表面には、例えばSi3N4から構
成される耐酸化性材料112が形成されている。
このような構成によれば、ビット線111は、耐酸化性
材料112によりその表面が覆われている。つまり、同図
（ａ）及び（ｂ）からもわかるように、コンタクトホー
ル107B内のビット線111が薄くなった部分は耐酸化性材
料112により覆われているため、熱処理時に酸化剤によ
り酸化されることがない。よって、コンタクトホール10
7B内のビット線111の酸化による断線や抵抗値の増大を
防止することができる。
材料112によりその表面が覆われている。つまり、同図
（ａ）及び（ｂ）からもわかるように、コンタクトホー
ル107B内のビット線111が薄くなった部分は耐酸化性材
料112により覆われているため、熱処理時に酸化剤によ
り酸化されることがない。よって、コンタクトホール10
7B内のビット線111の酸化による断線や抵抗値の増大を
防止することができる。
第２図乃至第４図は、本発明の一実施例に係わる半導
体装置の製造方法を示すものである。
体装置の製造方法を示すものである。
まず、第２図に示すように、Ｐ型半導体基板101上に
素子分離酸化剤102を形成する。また、Ｐ型半導体基板1
01の素子領域上に酸化シリコン膜103、ゲート電極104、
及びＮ型拡散層（第１の導電層）105をそれぞれ周知の
方法で形成し、MOSFETを形成する。全面に層間絶縁膜10
6Aを形成した後、Ｎ型拡散層（ソース）105へ達するコ
ンタクトホール107Aを開孔する。また、コンタクトホー
ル107A上にコンデンサの下部電極108、キャパシタ絶縁
膜109、及びコンデンサの上部電極110を形成し、DRAMの
セルキャパシタを形成する。全面に層間絶縁膜106Bを形
成した後、Ｎ型拡散層（ドレイン）105へ達するコンタ
クトホール107Bを開孔する。この後、層間絶縁膜106B及
びコンタクトホール107B上にビット線（第２の導電層）
111を形成する。ここで、ビット線111は、例えばMoS
i2、WSi2等のシリサイド膜をスパッタ法により被着する
ことによって形成される。
素子分離酸化剤102を形成する。また、Ｐ型半導体基板1
01の素子領域上に酸化シリコン膜103、ゲート電極104、
及びＮ型拡散層（第１の導電層）105をそれぞれ周知の
方法で形成し、MOSFETを形成する。全面に層間絶縁膜10
6Aを形成した後、Ｎ型拡散層（ソース）105へ達するコ
ンタクトホール107Aを開孔する。また、コンタクトホー
ル107A上にコンデンサの下部電極108、キャパシタ絶縁
膜109、及びコンデンサの上部電極110を形成し、DRAMの
セルキャパシタを形成する。全面に層間絶縁膜106Bを形
成した後、Ｎ型拡散層（ドレイン）105へ達するコンタ
クトホール107Bを開孔する。この後、層間絶縁膜106B及
びコンタクトホール107B上にビット線（第２の導電層）
111を形成する。ここで、ビット線111は、例えばMoS
i2、WSi2等のシリサイド膜をスパッタ法により被着する
ことによって形成される。
次に、第３図に示すように、全面に耐酸化性材料11
2、例えばSiN膜を形成する。また、耐酸化性材料112上
に層間絶縁膜（第２の絶縁層）113、例えばボロン
（Ｂ）、リン（Ｐ）等を含んだシリケートガラス（BPSG
膜）を形成する。ここで、同図（ｂ）に示すように、ビ
ット線111近傍においては、層間絶縁膜113の段差が大き
くなっている。
2、例えばSiN膜を形成する。また、耐酸化性材料112上
に層間絶縁膜（第２の絶縁層）113、例えばボロン
（Ｂ）、リン（Ｐ）等を含んだシリケートガラス（BPSG
膜）を形成する。ここで、同図（ｂ）に示すように、ビ
ット線111近傍においては、層間絶縁膜113の段差が大き
くなっている。
次に、第４図に示すように、酸化性雰囲気中におい
て、高温の熱処理（アニール）を行い、層間絶縁膜113
表面を平坦化する。この時、酸化剤は、層間絶縁膜113
中を通り抜けるが、ビット線111の表面が耐酸化性材料1
12により覆われているため、コンタクトホール107B内の
ビット線111は酸化されることがない。この後、図示し
ないが、層間絶縁膜113上に金属（例えばAl）配線を形
成する。また、全面にパッシベーション膜を形成し、DR
AMを完成する。
て、高温の熱処理（アニール）を行い、層間絶縁膜113
表面を平坦化する。この時、酸化剤は、層間絶縁膜113
中を通り抜けるが、ビット線111の表面が耐酸化性材料1
12により覆われているため、コンタクトホール107B内の
ビット線111は酸化されることがない。この後、図示し
ないが、層間絶縁膜113上に金属（例えばAl）配線を形
成する。また、全面にパッシベーション膜を形成し、DR
AMを完成する。
このような方法によれば、コンタクトホール107B内の
ビット線111の薄くなった部分にも耐酸化性材料112が覆
われているため、この後、熱処理を行ってもコンタクト
ホール107B内のビット線111は酸化されることがない。
よって、ビット線111の断線や抵抗値の増大を防ぐこと
ができる。
ビット線111の薄くなった部分にも耐酸化性材料112が覆
われているため、この後、熱処理を行ってもコンタクト
ホール107B内のビット線111は酸化されることがない。
よって、ビット線111の断線や抵抗値の増大を防ぐこと
ができる。
ところで、上記実施例において、ビット線111にMoSi2
膜を用いた場合、MoSi2膜は、酸化されることによりそ
のシート抵抗値が下がることが知られている。つまり、
断線等を発生させない程度で、意識的にビット線111を
酸化させたい場合が生じる。このような要求は、以下に
示すような方法により満足させることができる。
膜を用いた場合、MoSi2膜は、酸化されることによりそ
のシート抵抗値が下がることが知られている。つまり、
断線等を発生させない程度で、意識的にビット線111を
酸化させたい場合が生じる。このような要求は、以下に
示すような方法により満足させることができる。
第５図乃至第７図は、本発明の他の実施例に係わる半
導体装置の製造方法を示すものである。なお、上述した
実施例と同一の部分には同一の符号を付してある。
導体装置の製造方法を示すものである。なお、上述した
実施例と同一の部分には同一の符号を付してある。
まず、第５図に示すように、Ｐ型半導体基板101上に
素子分離酸化膜102を形成する。また、Ｐ型半導体基板1
01上に酸化シリコン膜103、ゲート電極104、及びＮ型拡
散層（第１の導電層）105からなるMOSFETを形成する。
全面にコンタクトホール107Aを有する層間絶縁膜106Aを
形成する。この後、下部電極108、キャパシタ絶縁膜10
9、及び上部電極110からなるDRAMのセルキャパシタを形
成する。全面にコンタクトホール107Bを有する層間絶縁
膜106Bを形成する。続けて、全面に例えばMoSi2、WSi2
等のシリサイド膜を形成する。また、シリサイド膜上に
例えばSiN膜等の耐酸化性材料112を形成する。この後、
耐酸化性材料112及びシリサイド膜の積層をパターニン
グし、ビット線（第２の導電層）111を形成する。ここ
で、耐酸化性材料112は、ビット線111の上面にのみ存在
し、その側面には存在していない。
素子分離酸化膜102を形成する。また、Ｐ型半導体基板1
01上に酸化シリコン膜103、ゲート電極104、及びＮ型拡
散層（第１の導電層）105からなるMOSFETを形成する。
全面にコンタクトホール107Aを有する層間絶縁膜106Aを
形成する。この後、下部電極108、キャパシタ絶縁膜10
9、及び上部電極110からなるDRAMのセルキャパシタを形
成する。全面にコンタクトホール107Bを有する層間絶縁
膜106Bを形成する。続けて、全面に例えばMoSi2、WSi2
等のシリサイド膜を形成する。また、シリサイド膜上に
例えばSiN膜等の耐酸化性材料112を形成する。この後、
耐酸化性材料112及びシリサイド膜の積層をパターニン
グし、ビット線（第２の導電層）111を形成する。ここ
で、耐酸化性材料112は、ビット線111の上面にのみ存在
し、その側面には存在していない。
次に、第６図に示すように、全面に層間絶縁膜（第２
の絶縁層）113として、例えばボロン（Ｂ）、リン
（Ｐ）等を含んだシリケートガラス（BPSG膜）を形成す
る。ここで、同図（ｂ）に示すように、ビット線111近
傍においては、層間絶縁膜113の段差が大きくなってい
る。
の絶縁層）113として、例えばボロン（Ｂ）、リン
（Ｐ）等を含んだシリケートガラス（BPSG膜）を形成す
る。ここで、同図（ｂ）に示すように、ビット線111近
傍においては、層間絶縁膜113の段差が大きくなってい
る。
次に、第７図に示すように、酸化性雰囲気中におい
て、高温の熱処理（アニール）を行い、層間絶縁膜113
表面を平坦化する。この時、酸化剤は、層間絶縁膜113
中を通り抜けるため、耐酸化性材料112により覆われた
ビット線111の上面を除き、その側面及び下面が酸化さ
れ、酸化膜114が形成される。一方、コンタクホール107
B内のビット線111は、耐酸化性材料112に覆われている
ため、酸化されることがない。この後、図示しないが、
層間絶縁膜113上に金属（例えばAl）配線を形成する。
また、全面にパッシベーション膜を形成し、DRAMを完成
する。
て、高温の熱処理（アニール）を行い、層間絶縁膜113
表面を平坦化する。この時、酸化剤は、層間絶縁膜113
中を通り抜けるため、耐酸化性材料112により覆われた
ビット線111の上面を除き、その側面及び下面が酸化さ
れ、酸化膜114が形成される。一方、コンタクホール107
B内のビット線111は、耐酸化性材料112に覆われている
ため、酸化されることがない。この後、図示しないが、
層間絶縁膜113上に金属（例えばAl）配線を形成する。
また、全面にパッシベーション膜を形成し、DRAMを完成
する。
このような方法によれば、ビット線111の上面にのみ
耐酸化性材料112が覆われている。このため、断線等を
発生させない程度に、意識的にビット線111の側面及び
下面を酸化させ、ビット線111の抵抗値を下げることが
できる。また、コンタクトホール107B底部には酸化剤が
届かないため、コンタクトホール107B内のビット線111
の薄くなった部分も酸化されることがなく、断線や抵抗
値の増大も防ぐことができる。
耐酸化性材料112が覆われている。このため、断線等を
発生させない程度に、意識的にビット線111の側面及び
下面を酸化させ、ビット線111の抵抗値を下げることが
できる。また、コンタクトホール107B底部には酸化剤が
届かないため、コンタクトホール107B内のビット線111
の薄くなった部分も酸化されることがなく、断線や抵抗
値の増大も防ぐことができる。
なお、上記実施例において、ビット1111は、多結晶シ
リコン膜とシリサイド膜の積層構造となっていてもよい
ことは言うまでもない。また、コンタクトホール107B
は、基板101に達するものに限られない。
リコン膜とシリサイド膜の積層構造となっていてもよい
ことは言うまでもない。また、コンタクトホール107B
は、基板101に達するものに限られない。
さらに、上記実施例では、半導体メモリ装置であるDR
AMについて説明してきたが、これに限られるものではな
く、微細化された半導体素子を有する高密度LSIの全て
について適用が可能である。
AMについて説明してきたが、これに限られるものではな
く、微細化された半導体素子を有する高密度LSIの全て
について適用が可能である。
［発明の効果］ 以上、説明したように、本発明の半導体装置及びその
製造方法によれば、次のような効果を奏する。
製造方法によれば、次のような効果を奏する。
パターニングされた導電層の表面の少なくとも一部が
耐酸化性材料により覆われている。このため、コンタク
トホール内での配線の断線や抵抗の増大を防ぐことがで
き、高歩留り、高信頼性の半導体装置を提供することが
できる。
耐酸化性材料により覆われている。このため、コンタク
トホール内での配線の断線や抵抗の増大を防ぐことがで
き、高歩留り、高信頼性の半導体装置を提供することが
できる。
第１図は本発明の一実施例に係わる半導体装置を示す
図、第２図乃至第４図はそれぞれ本発明の一実施例に係
わる半導体装置の製造方法を示す図、第５図乃至第７図
はそれぞれ本発明の他の実施例に係わる半導体装置の製
造方法を示す図、第８図乃至第10図はそれぞれ従来の半
導体装置の製造方法を示す図である。 101……Ｐ型半導体基板、102……素子分離酸化膜、103
……酸化シリコン膜、104……MOSFETのゲート電極、105
……Ｎ型拡散層、106A,106B……層間絶縁膜、107A,107B
……コンタクトホール、108……コンデンサの下部電
極、109……キャパシタ絶縁膜、110……コンデンサの上
部電極、111……ビット線、112……耐酸化性材料、113
……層間絶縁膜、114……酸化膜。
図、第２図乃至第４図はそれぞれ本発明の一実施例に係
わる半導体装置の製造方法を示す図、第５図乃至第７図
はそれぞれ本発明の他の実施例に係わる半導体装置の製
造方法を示す図、第８図乃至第10図はそれぞれ従来の半
導体装置の製造方法を示す図である。 101……Ｐ型半導体基板、102……素子分離酸化膜、103
……酸化シリコン膜、104……MOSFETのゲート電極、105
……Ｎ型拡散層、106A,106B……層間絶縁膜、107A,107B
……コンタクトホール、108……コンデンサの下部電
極、109……キャパシタ絶縁膜、110……コンデンサの上
部電極、111……ビット線、112……耐酸化性材料、113
……層間絶縁膜、114……酸化膜。
Claims (5)
- 【請求項１】第１の導電層と、前記第１の導電層に達す
るコンタクトホールを有する絶縁層と、前記絶縁層上に
形成されると共に、前記コンタクトホールの側壁部及び
底部に前記コンタクトホールを埋め込むことなく形成さ
れる第２の導電層と、前記コンタクトホール内の前記第
２の導電層の表面を完全に覆う耐酸化性材料とを具備
し、前記耐酸化性材料は、熱処理時に使用される酸化剤
が前記第２の導電層に達するのを防止する性質を有する
ことを特徴とする半導体装置。 - 【請求項２】前記第２の導電層は、前記酸化剤により酸
化されることによりそのシート抵抗値が下がる性質を有
する材料から構成され、 前記コンタクトホールの外部において、前記耐酸化性材
料は、前記第２の導電層の上面のみに形成され、 前記コンタクトホールの外部において、前記第２の導電
層の側面及び下面には、前記第２の導電層の酸化膜が形
成されている ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記耐酸化性材料は、前記コンタクトホー
ルの外部において前記第２の導電層の上面及び側面に形
成されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】半導体基板の表面領域に第１の導電層を形
成する工程と、前記半導体基板上に第１の絶縁層を形成
する工程と、前記第１の絶縁層に前記第１の導電層に達
するコンタクトホールを形成する工程と、前記絶縁層上
及び前記コンタクトホールの側壁部及び底部に前記コン
タクトホールを埋め込むことがない第２の導電層を形成
する工程と、前記第２の導電層をパターニングする工程
と、少なくとも前記コンタクトホール内の前記第２の導
電層上に酸化剤を遮断する性質を有する耐酸化性材料を
形成する工程と、前記第１の絶縁層上に前記第２の導電
層を完全に覆う第２の絶縁層を形成する工程と、前記酸
化剤を含む雰囲気中で熱処理を行い、前記第２の絶縁層
の表面を平坦化する工程とを具備することを特徴とする
半導体装置の製造方法。 - 【請求項５】半導体基板の表面領域に第１の導電層を形
成する工程と、前記半導体基板上に第１の絶縁層を形成
する工程と、前記第１の絶縁層に前記第１の導電層に達
するコンタクトホールを形成する工程と、前記絶縁層上
及び前記コンタクトホールの側壁部及び底部に前記コン
タクトホールを埋め込むことがない第２の導電層を形成
する工程と、前記第２の導電層上に酸化剤を遮断する性
質を有する耐酸化性材料を形成する工程と、前記耐酸化
性材料及び前記第２の導電層をパターニングする工程
と、前記第１の絶縁層上に前記第２の導電層を完全に覆
う第２の絶縁層を形成する工程と、前記酸化剤を含む雰
囲気中で熱処理を行い、前記第２の絶縁層の表面を平坦
化すると共に前記第２の導電層の側面及び下面を酸化す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187250A JP2553231B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体装置及びその製造方法 |
| KR1019910012000A KR950013739B1 (ko) | 1990-07-17 | 1991-07-15 | 반도체 장치 및 그 제조방법 |
| US08/518,922 US5521418A (en) | 1990-07-17 | 1995-07-05 | Semiconductor device and a method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187250A JP2553231B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474457A JPH0474457A (ja) | 1992-03-09 |
| JP2553231B2 true JP2553231B2 (ja) | 1996-11-13 |
Family
ID=16202678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187250A Expired - Fee Related JP2553231B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2553231B2 (ja) |
| KR (1) | KR950013739B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244826A (en) * | 1992-04-16 | 1993-09-14 | Micron Technology, Inc. | Method of forming an array of finned memory cell capacitors on a semiconductor substrate |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255949A (ja) * | 1985-09-05 | 1987-03-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62216343A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63169047A (ja) * | 1987-01-06 | 1988-07-13 | Yamaguchi Nippon Denki Kk | 半導体装置 |
| JPH02125447A (ja) * | 1988-06-22 | 1990-05-14 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH07114203B2 (ja) * | 1988-08-09 | 1995-12-06 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-07-17 JP JP2187250A patent/JP2553231B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-15 KR KR1019910012000A patent/KR950013739B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474457A (ja) | 1992-03-09 |
| KR950013739B1 (ko) | 1995-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |